JP2002516649A - 側壁チャネルストップとボディ連係を提供するボディ延長を有するｓｏｉ形ｃｍｏｓ装置 - Google Patents

側壁チャネルストップとボディ連係を提供するボディ延長を有するｓｏｉ形ｃｍｏｓ装置

Info

Publication number
JP2002516649A
JP2002516649A JP50793393A JP50793393A JP2002516649A JP 2002516649 A JP2002516649 A JP 2002516649A JP 50793393 A JP50793393 A JP 50793393A JP 50793393 A JP50793393 A JP 50793393A JP 2002516649 A JP2002516649 A JP 2002516649A
Authority
JP
Japan
Prior art keywords
region
mesa
source
type
drain
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP50793393A
Other languages
English (en)
Inventor
チェルン，リチャード，ディー
クラーク，ジャック，イー，セカンド
デジョン，グレン，エー
リシュテル，リチャード，エル
モリス，ウェスリ，エイチ
スピース，ウィリアム，エイチ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Harris Corp
Original Assignee
Harris Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Harris Corp filed Critical Harris Corp
Publication of JP2002516649A publication Critical patent/JP2002516649A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78612—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect
    • H01L29/78615—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect with a body contact
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78609—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Thin Film Transistor (AREA)

Abstract

(57)【要約】 ＳＯＩ／ＳＯＳ薄膜ＭＯＳ形メサ構造は、そのボディ／チャネル領域（１４）がソース及びドレイン領域（１６、１８）まで延び、延はされたボディ領域（３１、３２）の選択された部分（例えば、終端部）の不純物濃度は増加させられ、これにより、ボディ／チャネル領域（１４）を指定バイアス電圧（例えは、Ｖｓｓ）に接続させ得るボディ連係アクセス領域と、ボディ／チャネル領域（１４）のＰ形材料の側壁面に沿って誘起され得る電流リークパス又は「寄生」Ｎ−チェネルを機能的に遮るのに効果的なチャネルストップ領域（４１、４２）を提供する。他の実施例において、Ｐ形ボディ／チエネル領域（１４）の側壁（８３、８４）のイオン化放射により誘起された反転はソース領域（１６）の対向する終端部に形成される非対称的な側壁チャネルストップ構造（７１、７２）により妨げられる。

Description

【発明の詳細な説明】 側壁チャネルストップとボディ連係を提供するボディ延長を有するＳＯＩ形ＣＭ ＯＳ装置発明の分野 本発明は一般に半導体装置に係り、特に、ＳＯＳ／ＳＯＩ構造に関し、そのチ ャネル／ボディ部はボディ連係アクセス位置を与えるようソース及びドレイン領 域にまで延ばされ、ボディ／チャネル部よりも多量に不純物を加えられ、ソース 及びドレイン領域の間の「側壁」寄生トランジスタ動作に対してチャネルストッ プとして機能する。本発明は、ソース領域の対向する端に非対称的な側壁チャネ ルストップ構造を更に設け、これにより、Ｐ型ボディ／チャネル領域のイオン化 放射により誘起される反転を阻止する。発明の背景 シリコンオンインシュレータ（ＳＯＩ）又はシリコンオンサファイア（ＳＯＳ ）のＣＭＯＳ構造を利用する薄膜、同一平面上集積回路は、絶縁誘電体（例えば 、酸化シリコン、又は、サファイア）の上に形成された隣接する「メサ」トラン ジスタの間に側面の絶縁を設けるよう空気又は（酸化）誘電体を利用することを 特徴とする。より詳細には、図１の平面図及び図２の側面図に図示される如く、 従来のＮチャネルＳＯＩ／ＳＯＳ薄膜ＭＯＳトランジスタ構造体は、典型的には 、半導体（シリコン）メサ層１１よりなり、この層は基板に支えられた誘電体（ 酸化シリコン）層１２の上に不純物を加えられ、その側壁の境界には、符号１３ で示される空気又は酸化誘電体の層が接している。この半導体メサ構造は、夫々 Ｎ＋形のソース及びドレイン領域１６及び１８の間に、そのすぐ近くに隣接して 不 純物を加えられたＰ形チャネル／ボディ領域１４を有する。（Ｐ形）チャネル／ ボディ領域１４の上にでき、メサが酸化誘電体層１３により境界を付けられてい る場合、図２に示すようにメサの頂上との同一平面で、或いは、メサが空気絶縁 体により境界を付けられている場合に誘電体層１２の表面に階段的に低くされて 、周囲の支持基板に延びているのは、不純物を加えられ、薄い（例えば、酸化） 誘電体層２２によってメサの半導体材料から絶縁されている多結晶シリコンゲー ト層２１である。 Ｐ形不純物が加えられた材料（ここでは、Ｐ形チャネル／ボディ領域１４）の 表面はイオン化放射のある場合、反転する可能性があるので、リークパス、又は 「寄生」チャネルがソース及びドレイン領域１６、１８の間のボディ／チャネル 側壁２３、２４に沿って誘起される危険性がある。その上、イオン化放射の照射 の可能性に関わらず、装置のエッジに沿ってチャネルの不純物添加を正確に制御 する製造工程の困難さと、Ｐ形シリコンボディ１４のすぐ近くに隣接する誘電体 層１３の表面部２５、２７に沿って蓄積される静電電荷の制御の不足とにより、 この装置はそのオフ状態において異常な電流リークの影響を受ける可能性がある 。 この種の構造に関する他の問題は、誘電体層の上に位置するトランジスタのボ ディ／チャネル領域１４は、Ｖｄｄ接点、或いは、Ｎ−チャネル装置の場合には Ｖｓｓ接点のいずれかに終端されるよう容易にアクセスし得ないので、ボディ／ チャネル領域が実際上「浮遊する」可能性があり、これにより、トランジスタの 性能が著しく低下させられ得る（例えば、装置の飽和領域に「キンク」現象が生 じ、その上、寄生ＮＰＮ装置のスイッチがオンさせられ得る）ことである。発明の概要 本発明によれば、上記従来のＳＯＩ／ＳＯＳ薄膜ＭＯＳメサ型構 造の欠点は、ボディ／チャネル領域が指定バイアス電圧（例えば、Ｖｓｓ）に終 端され得るボディ連係アクセス位置と、ボディ／チャネル領域のＰ形材料の側壁 表面に沿って誘起され得る電流リークパス或いは「寄生」Ｎ−チャネルを機能的 に阻止するのに効果的なチャネルストップ領域の両方を与えるようボディ／チャ ネル領域をソース及びドレイン領域まで延ばし、更に、延長されたボディ領域の 選択された部分（例えば、端点）の不純物濃度を高めることにより効果的に取り 除かれる。 本発明の第１実施例によれば、ＳＯＩ／ＳＯＳ電界効果トランジスタ構造の寄 生側壁チャネルの誘起の問題は、装置の対向する端に１対のボディ／チャネル延 長領域を形成するようボディ／チャネル領域をボディ／チャネル領域に隣接する ソース及びドレイン領域の側壁境界端にまで延ばすことによって巧みに処理され ている。ＳＯＩ／ＳＯＳメサ型構造の薄膜、電界効果トランジスタは、第１の導 電体形（例えば、Ｎ−チャネル装置のＰ形）のボディ／チャネル領域が下にでき る誘電体層（例えば、酸化シリコン、サファイア）の第１の表面部に形成され、 第２の導電体形（例えば、Ｎ−チャネル装置のＮ形）よりなるソース領域は基板 の第１の表面部のすぐ近くに隣接する第２の表面部のメサに形成され、（Ｐ形） ボディ／チャネル領域とのソース／ボディ接合を形成する、半導体メサを有する 。第２の導電体形（Ｎ形）のドレイン領域は、その間にある第１の表面部によっ て第２の表面部から離され、第１の表面部のすぐ近くに隣接する基板の第３の表 面部のメサに形成され、ボディ／チャネル領域とのドレイン／ボディ接合を形成 する。誘電体的に絶縁されている（多結晶シリコン）ゲート層はメサのボディ／ チャネル領域の上にできる。 ソース及びドレイン領域の境界端にまで延びるＰ形メサボディ／チャネル領域 の対向する端部の延長は、有効なチャネル長を（Ｐ形）ボディ／チャネル領域が （Ｎ＋）ソース及びドレイン領域と 「同じ高さ」で接触する場合より大きな値まで増大させるよう機能する。従って 、多結晶ゲートの下のボディ／チャネル領域の両端の夫々のボディ延長は、寄生 トランジスタの短絡チャネル効果の減衰によってオフ状態のリークを顕著に低減 させる。 本発明の第２実施例によれは、（Ｐ形）延長領域の端部の不純物濃度はソース 及びドレイン領域の間に配置されているボディ／チャネル領域のその部分の不純 物濃度と比較して増加させられ、それによって、１対のＰ＋チャネルストップを 形成する。この延長領域の端部の比較的高い不純物濃度は、寄生側壁閾値がイオ ン化放射により誘起される可能性のあるあらゆる負の閾値変化よりも高くなるこ とを保証する。上記のかなり多量に不純物（Ｐ＋）を加えられた延長領域の端部 は、ボディ／チャネル領域自体と不純物添加濃度の等しい延長領域夫々の部分に よって（Ｐ形）ボディ／チャネル領域の中間部から離れ、従って、更に多量に不 純物（Ｐ＋）を加えられたチャネルストップ領域は、ソース及びドレイン領域と の（降伏電圧の著しく低い）Ｐ＋／Ｎ＋接合を形成しない。 本発明の第３実施例によれば、延長領域のチャネルストップは付加的な機能、 特に、ボディ連係接触領域を設けるよう構成され、ボディ／チャネル領域は指定 バイアス電圧（例えば、トランジスタのオフ状態中の寄生電流リークを実質的に 低下させるＶｓｓ）に終端され得る。この目的のため、多量に不純物を添加され た延長領域の部分は、多量に不純物（Ｐ＋）を添加された１対のボディタブがゲ ート層の下から表面側と側面に突き出るようボディ／チャネル領域及びその下に できる多結晶シリコンゲートの長手方向の側面又は横方向に突出し、これにより 、対称的な双方向のトランジスタ形状を形成し、装置の一又は両方の端を介する バイアス路のボディ／チャネル領域への電気的な接続を容易化する。 本発明の第４実施例によれば、イオン化放射により誘起されたＰ形ボディ／チ ャネル領域の側壁の反転は、一のソース及びドレイン 領域の対向する端部に形成された非対称性の側壁チャネルストップ構造により扱 われる。特に、（Ｐ）ボディ／チャネルメサ領域に隣接し、選択された一のソー ス及びドレインメサ領域の側壁エッジまで延びる一の（Ｎ＋）ソース及びドレイ ンメサ領域（例えば、Ｎ＋ソース領域）の第１及び第２の端部は、ボディ／チャ ネル領域と同じ導電体形の不純物（例えば、Ｐ＋）を多量に過剰添加され、これ により、（Ｐ）ボディ／チャネル領域の端のすぐ近くに隣接する第１及び第２の メサ側壁チャネルストップを有する支配的なチャネルストップ構造を形成し、選 択されたソース及びドレイン領域の厚さに亘って延びる。多量の不純物（Ｐ＋） の過剰添加は、寄生側壁閾値がイオン化放射の投射により生じる可能性のあるあ らゆる負の閾値変化よりも高くなることを保証する。可能な電荷発生容量はかな り大きく、誘電的に充填された非常に厚いトレンチアイソレーション構造の場合 でさえ、側壁は適切にエンハンスメントモードに保持される。Ｐ＋チャネルスト ップは同じＮ＋領域に配置されているので、それらはその上に多結晶シリコンゲ ートが形成されているボディ／チャネル領域に対向するＮ＋ドレイン／ソース領 域から物理的、電気的に離れている。従って、不純物（Ｐ＋）濃度の高いチャネ ルストップの間に形成されたＰ＋／Ｎ＋接合と、それらが取り込まれている（Ｎ ＋）材料の両方は、ソース領域内にあり、同じ電位を常に有するので、逆方向バ イアス降伏電圧の値は重要ではない。図面の簡単な説明 図１及び２は夫々従来のＮ−チャネルＳＯＩ／ＳＯＳ薄膜ＭＯＳトランジスタ 構造の概略の平面図及び側面図である。 図３及び４は夫々本発明の第１の実施例によるボディ／チャネル延長領域を有 するＭＯＳトランジスタ構造の概略の平面図及び側面図である。 図５及び６は夫々本発明の第２の実施例によるボディ／チャネル 延長領域を有するＭＯＳトランジスタ構造の概略の平面図及び側面図である。 図７及び８は夫々本発明の第３の実施例によるボディ／チャネル延長領域を有 するＭＯＳトランジスタ構造の概略の平面図及び側面図である。 図９及び１０は夫々本発明の第３の実施例による非対称性の側壁チャネルスト ップ構造体の概略の斜視図及び側面図である。 図１１−１６は、従来のＭＯＳチャネルストップ構造体を示す。詳細な説明 さて図３及び４を参照すると、本発明の第１実施例の平面図及び側面図の夫々 は、ボディ／チャネル領域１４が、ボディ／チャネル延長領域又は区域３１、３ ２により示される如く、そのソース及びドレイン領域の各々との境界部まで延び るよう図１及び２の従来の薄膜メサ型トランジスタ構造が如何に変形されている かを示す。領域３１、３２はボディ／チャネル領域１４の大きさの範囲内に指定 された長さｘと幅ｙとを有し、ボディ／チャネル領域１４の有効なチャネル長を ソース及びドレイン領域１６、１８（図１に示す如く）と「同じ高さ」で接触す る場合より大きな値まで増加させるよう機能する。多結晶シリコンゲートの下に あるボディ／チャネル領域の両端夫々のチャネル／ボディ延長３１、３２は、「 正味のエッジ長」（２ｘ＋ｙ）を増大させることにより、寄生トランジスタ短絡 チャネル効果の減衰によってオフ状態のリークを顕著に低減させる。 図５及び６は、本発明の第２実施例の平面図及び側面図夫々を概略的に示し、 ここに、不純物濃度の高い「タブ」領域４１、４２夫々は、（Ｐ形）ボディ／チ ャネル延長領域３１、３２の端部４３、４４に重なるよう設けられ、かかる延長 領域の端部の不純物濃度はソース及びドレイン領域の間に配置されているボディ ／チャネル領 域１４のその部分の不純物濃度に比較して増加させられ、これにより、１対のＰ ＋チャネルストップを形成する。このチャネルストップタブ領域４１、４２の比 較的高い不純物濃度は、寄生側壁閾値がイオン化放射により誘起される可能性の あるあらゆる負の閾値変化よりも高くなることを保証する。かなり多量に不純物 （Ｐ＋）を加えられた延長領域３１、３２のタブ領域４１、４２は、ボディ／チ ャネル領域１４自体と同じ不純物添加濃度の延長領域３１、３２夫々の部分５１ 、５２によってソース及びドレイン領域１６、１８の境界壁エッジから離れ、従 って、更に多量に不純物（Ｐ＋）を加えられたチャネルストップタブ領域４１、 ４２は、ソース及びドレイン領域１６、１８との（降伏電圧の著しく低い）Ｐ＋ ／Ｎ＋接合を形成しない。ソース及びドレイン領域は、図６の符号５５に示す如 く、その形状は多結晶シリコンゲート層２１の上に重なる挿入マスクを利用する Ｎ＋の挿入によって形成され得る。 本発明の第３実施例によれば、延長領域のチャネルストップは、付加的な機能 、特に、ボディ連係接触領域を設けるよう構成され、ボディ／チャネル領域は指 定バイアス電圧（例えば、トランジスタのオフ状態中に寄生側壁が発生する電流 リークを実質的に低下させるＶｓｓ）に終端されている。この目的のため、図７ 及び８の概略的な平面及び側面図に示される如く、Ｐ形ボディ／チャネル延長領 域３１、３２の多量に不純物を加えられた「ボディタブ」部分は、多量に不純物 （Ｐ＋）を添加されたその１対のボディタブ６１、６３がゲート層２１の下から 表面側と側面に突き出るようボディ／チャネル領域１４及びその下にできる多結 晶シリコンゲート２１の長手方向の側面又は横方向に突出し、これにより、対称 的な双方向のトランジスタ形状を形成し、装置の何れかの端からボディ／チャネ ル領域へのバイアス路の電気的な接続を容易化する。第２の実施例と同様に、多 量に不純物を加えられたボディタブ領域６１、６３は、延長部５１、５２によっ てＮ＋ソース及びドレイン領域１６、 １８の境界側壁から離れているので、更に多量に不純物（Ｐ＋）が添加されたチ ャネルストップタブ領域６１、６２はソース及びドレイン領域１６、１８との（ 逆方向降伏電圧の低い）Ｐ＋／Ｎ＋接合を形成しない。 本発明の第４実施例によれば、イオン化放射により誘起されたＰ形ボディ／チ ャネル領域の側壁の反転は、一のソース及びドレイン領域の対向する端部に形成 された非対称性の側壁チャネルストップ構造体により扱われる。特に、図９の断 面斜視図と図１０の平面図に概略的に示される如く、一のＮ＋ソース及びドレイ ンメサ領域の第１及び第２の端部７１、７２は、ボディ／チャネル領域と同じ導 電体形の不純物を多量に過剰添加されている。特に、かかるＰ＋端部７１及び７ ２は、（Ｐ）ボディ／チャネルメサ領域１４に隣接し、ソースメサ領域１６の側 壁エッジ７５、７６まで延びるよう配置され、これにより、（Ｐ）ボディ／チャ ネル領域１４の端８３、８４のすぐ近くに隣接する第１及び第２のメサ側壁チャ ネルストップ８１、８２を有する支配的なチャネルストップ構造体を形成し、選 択された領域（ソース領域１６）の厚さに亘って延びる。チャネルストップ領域 ８１、８２の形状を定めるよう利用されるＰ＋挿入フォトマスクは、多結晶シリ コンゲート２１に部分的に重なり（例えば、その中心線９０に沿って終端する） 、ゲートの側面エッジを越えてソース領域の上にまで延びるよう大きさと位置が 決められ、Ｐ形ボディ／チャネル領域に隣接する部分的にセルフアライメントを なされているＰ＋チャネルストップ構造を生成する。Ｐ＋チャネルストップ挿入 マスキングフォトレジストパターンを多結晶シリコンゲート層２１上に終端する ことにより、Ｐ＋挿入は統計的に制御されたアライメント不良の状況下でゲート からソース又はドレイン領域側に離れないことが保証される。 チャネルストップ領域７１、７２は、少量の不純物を加えられたＰソース／ド レイン領域挿入と、Ｐ＋表面ソース／ドレイン領域挿 入の両方の操作の間、Ｐ形不純物を添加され、かかる領域の複合的な不純物添加 特性は側壁反転をメガラドの全添加量の範囲内に十分適切に阻止する。Ｐ＋挿入 エネルギーの大きさは、関連する相補的なＰ−チャネル装置の１対のＰソース及 びドレイン領域が絶縁体支持層１２に接する底に十分到達させ得るよう予め決め られている。従って、Ｐ＋挿入は、チャネルストップ８１、８２により構成され る全ての側壁境界面に亘って同様に有効である。 かかる多量の不純物（Ｐ＋）過剰添加の形状と位置により、ゲート電極２１が メサから出る場所に隣接するメサの側壁８３、８４は、側壁の反転を阻止するの に必要な大きさまで不純物Ｐが添加されていることが保証される。かかる多量の 不純物過剰添加は、寄生側壁閾値がイオン化放射の発生により生じる可能性のあ るあらゆる閾値変化よりも大きいことも保証している。可能な電荷発生容量はか なり大きく、誘電的に充填された非常に厚いトレンチアイソレーション構造体の 場合でさえ、側壁は適切にエンハンスメントモードに保持される。Ｐ＋チャネル ストップ８１、８２は同じＮ＋ソース領域１６に配置されているので、それらは その上に多結晶シリコンゲート２１が形成されているボディ／チャネル領域１４ に対向するＮ＋ドレイン／ソース領域１８から物理的、電気的に離れている。 図９に示す如く、低抵抗性の珪素化合物層９５のような導電性材料が各ゲート 層と、ソース及びドレイン領域の上に形成される。珪素化合物層９５はチャネル ストップ領域８１、８２及びソース領域１６を導電的にブリッジし、ボディ領域 １４はソース領域１６に本質的に分路されている。従って、不純物濃度の高いＰ ＋チャネルストップ８１、８２の間に形成されたＰ＋／Ｎ＋接合９１、９２と、 それらが設けられているソース領域１６のＮ＋材料は等電位にあるので、そのダ イオードの逆方向のバイアス電圧特性は重要ではない。 図９及び１０の非対称性チャネルストップ構造体を利用する側壁反転を阻止す るために必要な半導体の実装場所の量は、図１１乃至 １６に示され、従来かかる目的のために利用されている他のＭＯＳチャネルスト ップ構造体と比較して著しく低減される。特に、図１１に示すＴ形ゲート構造体 、及び、図１２と１３に示すＨ形ゲート構造体の多結晶ゲートにより完全なセル フアライメントを行なう際、Ｐ＋領域にボディ連係性能を設けるよう接点がチャ ネルストップ領域に追加されるべきである。一方、上記の如く、図９及び１０の 実施例の非対称性チャネルストップ構造体は低抵抗性の珪素化合物によって本質 的にソース領域１６に分路されている。このブリッジを行なっている珪素化合物 層９５は、図１４の構造体に示される如くの付加的な接点と金属被膜の必要性を 低減し、メサのエッジから内部方向に間を空けられたＮ＋拡散を利用する。実際 上、小さなトランジスタに関し、単一の、サイズが最小化された珪素化合物層９ ５へのソース接点は、両方の側壁チャネルストップ８１、８２に必要なバイアス を維持するよう機能し、一方、ボディ／チャネル領域１４とソース領域１６にも バイアスを提供する。 全体又は部分的な保護環（図１５）及び円形ゲート構造（図１６）を利用する 従来の構造体は、図９及び１０の非対称性装置を実装するよりも著しく大きなチ ップ面積を必要とし、高密度記録と他のディジタル回路の設計と製造をより困難 にする。実際上、保護環構造体に関し、ゲート電極の堆積に先立って少なくとも 一の付加的なリソグラフィック及びイオン注入段階が必要とされている。一方、 本発明の非対称性の装置において、付加的な製作作業、フォトマスキング、或い は、イオン注入段階は必要とされない。 本発明に従って多数の実施例を図示し説明しているが、本発明はそれらに限定 されることはなく、当業者により周知の如くの多数の変形と変更が可能であるこ とが理解され、従って、ここに図示、説明された詳細に限定されることを望むも のではなく、この技術に通常の知識を有する者に明らかなような上記の変形と変 更の全てに及ぶことを意図している。
【手続補正書】特許法第１８４条の８ 【提出日】平成５年４月２３日（１９９３．４．２３） 【補正内容】 １及び第２のメサ側壁チャネルストップを有する支配的なチャネルストップ構造 を形成し、選択されたソース及びドレイン領域の厚さに亘って延びる。多量の不 純物（Ｐ＋）の過剰添加は、寄生側壁閾値がイオン化放射の投射により生じる可 能性のあるあらゆる負の閾値変化よりも高くなることを保証する。可能な電荷発 生容量はかなり大きく、誘電的に充填された非常に厚いトレンチアイソレーショ ン構造の場合でさえ、側壁は適切にエンハンスメントモードに保持される。Ｐ＋ チャネルストップは同じＮ＋領域に配置されているので、それらはその上に多結 晶シリコンゲートが形成されているボディ／チャネル領域の反対側のＮ＋ドレイ ン／ソース領域から物理的、電気的に離れている。従って、不純物（Ｐ＋）濃度 の高いチャネルストップの間に形成されたＰ＋／Ｎ＋接合と、それらが取り込ま れている（Ｎ＋）材料の両方は、ソース領域内にあり、同じ電位を常に有するの で、逆方向バイアス降伏電圧の値は重要ではない。図面の簡単な説明 図１及び２は夫々従来のＮ−チャネルＳＯＩ／ＳＯＳ薄膜ＭＯＳトランジスタ 構造の概略の平面図及び側面図である。 図３及び４は夫々本発明の第１の実施例によるボディ／チャネル延長領域を有 するＭＯＳトランジスタ構造の概略の平面図及び側面図である。 図５及び６は夫々本発明の第２の実施例によるボディ／チャネル延長領域を有 するＭＯＳトランジスタ構造の概略の平面図及び側面図である。 図７及び８は夫々本発明の第３の実施例によるボディ／チャネル延長領域を有 するＭＯＳトランジスタ構造の概略の平面図及び側面図である。 図９及び１０は夫々本発明の第３の実施例による非対称性の側壁チャネルスト ップ構造の概略の斜視図及び側面図である。 図１１−１６は従来のＭＯＳチャネルストップ構造体の平面図を示す。 ソースメサ領域１６の側壁エッジ７５、７６まで延びるよう配置され、これによ り、（Ｐ）ボディ／チャネル領域１４の端８３、８４のすぐ近くに隣接する第１ 及び第２のメサ側壁チャネルストップ８１、８２を有する支配的なチャネルスト ップ構造を形成し、選択された領域（ソース領域１６）の厚さに亘って延びる。 チャネルストップ領域８１、８２の形状を定めるよう利用されるＰ＋挿入フォト マスクは部分的に重なり（例えば、図９に示す如く、多結晶ゲート２１の一部分 の下に終端するか、或いは、図１０に示す如く、多結晶ゲート２１の中心線９０ に沿って終端してもよい）、ゲートの側面エッジを越えてソース領域の上にまで 延びるよう大きさと位置が決められ、Ｐ形ボディ／チャネル領域に隣接する部分 的にセルフアライメントをなされているＰ＋チャネルストップ構造を生成する。 Ｐ＋チャネルストップ挿入マスキングフォトレジストパターンを多結晶シリコン ゲート層２１上に終端することにより、Ｐ＋挿入は統計的に制御された調整不良 の状況下でゲートからソース又はドレイン領域側に離れないことが保証される。 チャネルストップ領域７１、７２は、少量の不純物を加えられたＰソース／ド レイン領域挿入と、Ｐ＋表面ソース／ドレイン領域挿入の両方の操作の間、Ｐ形 不純物を添加され、かかる領域の複合的な不純物添加特性は側壁反転をメガラド の全添加量の範囲内に十分適切に阻止する。Ｐ＋挿入エネルギーの大きさは、関 連する相補的なＰ−チャネル装置の１対のＰソース及びドレイン領域が絶縁体支 持層１２に接する底に十分到達させ得るよう予め決められている。従って、Ｐ＋ 挿入は、チャネルストップ８１、８２により構成される全ての側壁境界面に亘っ て同様に有効である。 かかる多量の不純物（Ｐ＋）過剰添加の形状と位置は、ゲート電極２１がメサ から出る場所に隣接するメサの側壁８３、８４は、側壁の反転を阻止するのに必 要な大きさまで不純物Ｐが添加されていることを保証する。かかる多量の不純物 過剰添加は、寄生側壁閾値 がイオン化放射の発生により生じる可能性のあるあらゆる閾値変化よりも大きい ことも保証している。可能な電荷発生容量はかなり大きく、誘電的に充填された 非常に厚いトレンチアイソレーション構造の場合でさえ、側壁は適切にエンハン スメントモードに保持される。Ｐ＋チャネルストップ８１、８２は同じＮ＋ソー ス領域１６に配置されているので、それらはその上に多結晶シリコンゲート２１ が形成されているボディ／チャネル領域１４の反対側のＮ＋ドレイン／ソース領 域１８から物理的、電気的に離れている。 【手続補正書】特許法第１８４条の８ 【提出日】平成５年１１月１日（１９９３．１１．１） 【補正内容】請求の範囲 １． 誘電体支持基板と； 該誘電体支持基板上に配置されたメサ型電界効果トランジスタ構造とからなり 、 該メサ型電界効果トランジスタ構造は、 該誘電体支持基板の第１の表面部に形成され、その対向する側部に第１及 び第２の側壁を有し、その対向する境界に第１及び第２の境界壁を有する第１の 導電体形のボディメサと、 該第１の表面部に隣接する該誘電体支持基板の第２の表面部に形成され、 その対向する側部に第３及び第４の側壁を有し、その対向する境界に第３及び第 ４の境界壁を有し、その第３の側壁は該ボディメサの該第１の側壁とのソース／ ボディ接合を隣接して形成し、ここで、その該第３及び第４の境界壁は半導体材 料に隣接することなく、該ボディメサの該第１及び第２の境界壁から離れている 第２の導電体形のソースメサと、 該第１の表面部に隣接する該誘電体支持基板の第３の表面部に、該誘電体 支持基板の該第１の表面部によって該第２の表面部から離れて形成され、その対 向する側面に第５及び第６の側壁を有し、その対向する境界に第５及び第６の境 界壁を有し、その該第５の側壁は該ボディメサの該第２の側壁とのドレイン／ボ ディ接合を隣接して形成し、ここで、その該第５及び第６の境界壁は半導体材料 に隣接することなく、該ボディメサの該第１及び第２の境界壁から離れている該 第２の導電体形のドレインメサと、 該ボディメサの上にでき、該ソース及びドレインメサの間に隣接して配置 され該ボディメサの上記部分にチャネルを誘起するよう機能するゲート層とから なり、 該ボディメサは第１のボディメサ延長部として該ソースメサの該第３の境 界壁と該ドレインメサの該第５の境界壁を越えてそれ の該第１の境界壁にまで延び、第２のボディメサ延長部として該ソースメサの該 第４の境界壁と該ドレインメサの該第６の境界壁を越えてそれの該第２の境界壁 にまで延び、 該第１のボディメサ延長部の第１の部分は該ゲート層の下にでき、該ソー スメサの該第３の境界壁を越え、該ドレインメサの該第５の境界壁を越えて置か れる該第１のボディメサ延長部の第２の部分によって該ソースメサの該第２の側 壁と該ドレインメサの該第４の側壁との間に隣接して配置されている該ボディメ サの上記部分から離れ、該第１のボディメサ延長部の該第１の部分は第１のボデ ィメサ延長チャネルストップを形成するよう該ソース及びドレインメサ領域の間 に配置されている該ボディメサの上記部分の不純物濃度よりも高い不純物濃度を 有し、該第１のボディメサ延長部の該第２の部分は該第１のボディメサ延長部の 該第１の部分の不純物濃度よりも低い不純物濃度を有し、 該第２のボディメサ延長部の第１の部分は該ゲート層の下にでき、該ソー スメサの該第４の境界壁を越え、該ドレインメサの該第６の境界壁を越えて置か れる該第２のボディメサ延長部の第２の部分によって該ソースメサの該第２の側 壁と該ドレインメサの該第４の側壁との間に隣接して配置されている該ボディメ サの上記部分から離れ、該第２のボディメサ延長部の該第１の部分は第２のボデ ィメ延長チャネルストップを形成するよう該ソース及びドレインメサ領域の間に 配置されている該ボディメサの上記部分の不純物濃度よりも高い不純物濃度を有 し、該第２のボディメサ延長部の該第１の部分は該第２のボディメサ延長部の該 第２の部分の不純物濃度よりも低い不純物濃度を有する、 メサ型電界効果トランジスタ構造体。 ２． 前記第１のボディメサ延長部の前記第１の部分は前記ボディメサの前記第 １の境界壁と、該ボディメサの該第１の境界壁と交差 する該ボディメサの前記第１及び第２の側壁の第１及び第２の側壁端部分とによ って境界を付けられ、前記第２のボディメサ延長部の前記第１の部分は該ボディ メサの前記第２の境界壁と、該ボディメサの該第２の境界壁と交差する該ボディ メサの該第１及び第２の側壁の第３及び第４の側壁端部分とによって境界を付け られる請求項１記載のメサ型電界効果トランジスタ構造体。 ３． 前記第１のボディメサ延長部の前記第１の部分は該第１のボディメサ延長 部の前記第２の部分だけの半導体材料に隣接し、前記第２のボディメサ延長部の 前記第１の部分は該第２のボディメサ延長部の前記第２の部分だけの半導体材料 に隣接する請求項２記載のメサ型電界効果トランジスタ構造体。 【図１５】 【図１６】
───────────────────────────────────────────────────── フロントページの続き (72)発明者 デジョン，グレン，エー アメリカ合衆国 フロリダ 32952 メリ ット アイランド，サウス トロピカル トレイル 10890 (72)発明者 リシュテル，リチャード，エル アメリカ合衆国 ニューメキシコ 87048 コラルズ，ウインドーバー レイン 234 (72)発明者 モリス，ウェスリ，エイチ アメリカ合衆国 テキサス 78747 エス オースティン，パインハースト ドライ ブ 4612 (72)発明者 スピース，ウィリアム，エイチ アメリカ合衆国 フロリダ 32909 パー ム ベイ，ハッチャー セント エスイー 533

Claims (1)

  1. 【特許請求の範囲】 １． 基板と； 該基板の第１の表面部に形成された第１の導電体形の第１の半導体領域と； 該第１の半導体領域との該第１の半導体領域に沿って第１の長さを有する第１ の接合を形成するよう該基板の該第１の表面部に隣接する第２の表面部に形成さ れた第２の導電体形の第２の半導体領域と； 該第１の半導体領域に沿って第２の長さを有する該第１の半導体領域と第２の 接合を形成するようそれらの間にある隣接する該第１の表面部によって該第２の 表面部と離れ、該基板の第３の表面部に形成された該第２の導電体形の第３の半 導体領域とから構成され； 該第１の半導体領域は少なくとも一の延長領域として該第２及び第３の半導体 領域の界面にまで延びる半導体装置。 ２． 前記第１の半導体領域の上にできる導電性材料の層を更に含み、ここに、 該導電性の材料はそれらの間にある絶縁材料層によって該第１の半導体領域から 絶縁されている請求項１記載の半導体装置。 ３． 前記少なくとも一の延長領域は前記第１の半導体領域の上にできる前記導 電性材料の層の下から表面側に延びる請求項２記載の半導体装置。 ４． 前記少なくとも一の延長領域の第１の部分は前記第１の半導体領域に隣接 する他の部分の不純物濃度より高い不純物濃度を有する請求項１記載の半導体装 置。 ５． 前記少なくとも一の延長領域の前記第１の部分は指定電圧に結合されるよ う配置されている請求項４記載の半導体装置。 ６． 誘電体基板と； 該誘電体基板上に設けられた電界効果トランジスタ構造体とからなり； 該電界効果トランジスタ構造体は、 該誘電体基板の第１の表面部に形成された第１の導電体形のボディ領域と、 該第１の表面部に隣接する該誘電体基板の第２の表面部に形成され、該ボデ ィ領域に沿って第１の長さを有する該ボディ領域とのソース／ボディ接合を形成 する第２の導電体形のソース領域と、 それらの間にある隣接する該第１の表面部によって該第２の表面部から離さ れて該誘電体基板の第３の表面部に形成され、該ボディ領域に沿って第２の長さ を有する該ボディ領域とのドレイン／ボディ接合を形成する第２の導電体形のド レイン領域と、 該ソース及びドレイン領域の間にチャネル領域を誘起するよう該ボディ領域 から絶縁され、そのボディ領域上にできるゲート層とよりなり、 該ボディ領域は少なくとも一のボディ延長領域として該ソース及びドレイン 領域の界面にまで延びる電界効果トランジスタ装置。 ７． 前記少なくとも一の延長領域の第１の部分の不純物濃度は前記ソース及び ドレイン領域間の前記ボディ領域の部分に隣接する第２の部分の不純物濃度より も高い請求項６記載の電界効果トランジスタ装置。 ８． 前記少なくとも一の延長領域の前記第１の部分は指定電圧に結合されるよ う配置され、前記ボディ領域は該指定電圧にバイアス され得る請求項７記載の電界効果トランジスタ装置。 ９． 前記少なくとも一の延長領域の前記第１の部分は、前記ソース領域に印加 されている電圧を入力するよう配置され、前記ボディ領域は該ソース領域電圧に バイアスされ得る請求項８記載の電界効果トランジスタ装置。 １０． 前記少なくとも一の延長領域は前記ボディ領域の対向する端の第１及び 第２の延長領域からなる請求項６記載の電界効果トランジスタ装置。 １１． 前記第１の延長領域の第１の部分は前記ボディ領域の第１の端に隣接す る第２の部分よりも高い不純物濃度を有し、ここに、前記第２の延長領域の第１ の部分は該第２のボディ領域の第２の端に隣接する第２の部分よりも高い不純物 濃度を示す請求項１０記載の電界効果トランジスタ装置。 １２． 前記少なくとも一の延長領域は前記ボディ領域の上にできる前記ゲート 層の下から表面側に延びる請求項６記載の電界効果トランジスタ装置。 １３． 誘電体基板上に設けられ、該誘電体基板の第１の表面部に配置されたＰ 形ボディ領域と、該第１の表面部に隣接し該誘電体基板の第２の表面部に配置さ れ、該Ｐ形ボディ領域に沿って第１の長さを有する該Ｐ形ボディ領域とのソース ／ボディＰＮ接合を形成するＮ形ソース領域と、それらの間にある隣接する該第 １の表面部によって該第２の表面部から離れて該誘電体基板の第３の表面部に形 成され、該ボディ半導体領域に沿って第２の長さを有する該Ｐ形ボディ領域との ドレイン／ボディＰＮ接合を形成するＮ形ドレイン領 域と、該ソース及びドレイン領域の間にＮ−チャネル領域を誘起するよう該Ｐ形 ボディ領域から絶縁され、その上にできるゲート層とよりなるＮ−チャネル電界 効果トランジスタにボディ連係パスを与える間のエッジ電流を抑止する方法であ って： （ａ）該Ｐ形ボディ領域を少なくとも一のＰ形延長領域として該ソース及びドレ イン領域にまで延ばす段階と； （ｂ）指定電圧を該少なくとも一のＰ形延長領域に結合する段階とからなる方法 。 １４． 段階（ｂ）は、前記ソース領域に印加されている電圧を前記少なくとも 一のＰ形延長領域に結合し、該Ｐ形ボディ領域はそのソース領域電圧にバイアス されることからなる請求項１３記載の方法。 １５． 段階（ａ）は、反対側の端の前記Ｐ形ボディ領域を延ばし、該Ｐ形ボデ ィ領域の対向する端の第１及び第２のＰ形延長領域を形成することからなる請求 項１３記載の方法。 １６． 段階（ａ）は、前記ソース及びドレイン領域の間に配置されている前記 Ｐ形ボディ領域の前記部分から離れている前記少なくとも一のＰ形延長領域の第 １の部分の不純物濃度が該ソース及びドレイン領域の間に配置されている該Ｐ形 ボディ領域の該部分に隣接する該少なくとも一のＰ形延長領域の第２の部分の不 純物濃度よりも高くなるよう制御することからなる請求項１３記載の方法。 １７． 段階（ａ）は、前記Ｐ形ボディ領域を該Ｐ形ボディ領域の上にできる前 記ゲート層の下から表面側に延ばすことからなる請求項１３記載の方法。 １８． 誘電体支持基板と； 該誘電体支持基板上に配置されているメサ型電界効果トランジスタ構造体とか らなり； 該メサ型電界効果トランジスタ構造体は、 該誘電体支持基板の第１の表面部に形成された第１の導電体形のボディメサ 領域と、 該第１の表面部に隣接する該誘電体支持基板の第２の表面部に形成され、該 メサボディ領域の第１の側壁とのソース／ボディ接合を形成する第２の導電体形 のソースメサ領域と、 それらの間にある該第１の表面部によって該第２の表面部から離れ、該第１ の表面部と隣接して該誘電体支持基板の第３の表面部に形成され、該ボディ領域 の第２の側壁とのドレイン／ボディ接合を形成する第２の導電体形のドレインメ サ領域と、 該ソース及びドレインメサ領域の間にチャネル領域を誘起するよう該メサボ ディ領域の上にできるゲート層とを有し、 該ボディメサ領域は少なくとも一の延長メサ領域として該ソース及びドレイ ンメサ領域の境界にまで延び、 ここで、該少なくとも一の延長メサ領域の第１の端部分は、メサ側壁チャネル ストップを形成するよう該ソース及びドレインメサ領域の間に配置されている該 ボディメサ領域の一部の不純物濃度よりも高い不純物濃度を有するメサ型電界効 果トランジスタ構造体。 １９． 前記少なくとも一の延長メサ領域の前記第１の端部分は、該少なくとも 一の延長メサ領域の第２の部分によって前記ソース及びドレインメサ領域の間に 配置されている前記ボディメサ領域の前記部分から離れ、該少なくとも一の延長 メサ領域の該第２の部分は、該少なくとも一の延長メサ領域の該第１の端部分よ りも低い不純物濃度を有する請求項１８記載のメサ型電界効果トランジスタ構造 体。 ２０． 前記少なくとも一の延長メサ領域は、前記ボディメサ領域の対向する端 の第１及び第２のメサ延長領域からなり、前記ソース及びドレインメサ領域の間 に配置されている該第１及び第２のメサ延長領域の端部分は、第１及び第２のメ サ側壁チャネルストップを形成するよう該ボディメサ領域の一部分の不純物濃度 より高い不純濃度を有する請求項１８記載のメサ型電界効果トランジスタ構造体 。 ２１． 前記第１の延長メサ領域の端部分は、該第１の延長メサ領域の該端部分 よりも低い不純物濃度を有する該第１の延長メサ領域の第２の部分によって前記 ソース及びドレイン領域の間に配置されている前記ボディメサ領域の前記部分か ら離れ、 前記第２の延長メサ領域の端部分は、該第２の延長メサ領域の該端部分よりも 低い不純物濃度を有する該第２の延長メサ領域の第２の部分によって前記ソース 及びドレインメサ領域の間に配置されている前記ボディメサ領域の前記部分から 離れ、これにより前記第１及び第２のメサ側壁チャネルストップは該ソース及び ドレインメサ領域から離れている請求項２０記載のメサ型電界効果トランジスタ 構造体。 ２２． 前記ゲート層は前記第１及び第２のメサ側壁チャネルストップの上にで きる請求項２１記載のメサ型電界効果トランジスタ構造体。 ２３． 誘電体支持基板と； 該誘電体支持基板上に配置されているメサ型電界効果トランジスタ構造体とか らなり； 該メサ型電界効果トランジスタ構造体は、 該誘電体支持基板の第１の表面部に形成された第１の導電体形 のボディメサ領域と、 該第１の表面部に隣接する該誘電体支持基板の第２の表面部に形成され、該 メサボディ領域の第１の側壁とのソース／ボディ接合を形成する第２の導電体形 のソースメサ領域と、 それらの間にある該第１の表面部によって該第２の表面部から離れ、該第１ の表面部と隣接して該誘電体支持基板の第３の表面部に形成され、該ボディ領域 の第２の側壁とのドレイン／ボディ接合を形成する第２の導電体形のドレインメ サ領域と、 該ソース及びドレインメサ領域の間にチャネル領域を誘起するよう該メサボ ディ領域の上にできるゲート電極とを有し、 該ボディメサ領域は少なくとも一のボディメサ延長タブ領域として該ソース 及びドレインメサ領域の境界にまで延び、 ここで、該ゲート電極は該少なくとも一のボディメサ延長タブ領域の上にでき るメサ型電界効果トランジスタ構造体。 ２４． 前記少なくとも一のボディメサ延長タブ領域は、前記ボディメサ領域の 対向する端の第１及び第２のボディメサ延長タブ領域よりなる請求項２３記載の メサ型電界効果トランジスタ構造体。 ２５． 前記第１及び第２のボディメサ延長タブ領域の部分は、前記ソース及び ドレインメサ領域の間に配置されている前記ボディメサ領域の一部の不純物濃度 より高い不純物濃度を有する請求項２４記載のメサ型電界効果トランジスタ構造 体。 ２６． 前記ゲート電極は、前記ボディメサ領域の対向する端の前記第１及び第 ２の延長タブ領域の境界壁に沿って延び、上記境界壁から絶縁されている請求項 ２５記載のメサ型電界効果トランジスタ構造体。 ２７． 誘電体支持基板と； 該誘電体支持基板上に配置されているメサ型電界効果トランジスタ構造体とか らなり； 該メサ型電界効果トランジスタ構造体は、 該誘電体支持基板の第１の表面部に形成された第１の導電体形のボディメサ 領域と、 該第１の表面部に隣接する該誘電体支持基板の第２の表面部に形成され、該 メサボディ領域の第１の側壁とのソース／ボディ接合を形成する第２の導電体形 のソースメサ領域と、 それらの間にある該第１の表面部によって該第２の表面部から離れ、該第１ の表面部と隣接して該誘電体支持基板の第３の表面部に形成され、該ボディ領域 の第２の側壁とのドレイン／ボディ接合を形成する第２の導電体形のドレインメ サ領域と、 該ソース及びドレインメサ領域の間にチャネル領域を誘起するよう該メサボ ディ領域の上にできるゲート電極とを有し、 該ボディメサ領域に隣接し、該ソース及びドレインメサ領域の側壁に延びる一 の該ソース及びドレインメサ領域の第１及び第２の端部分は該第１の導電体形の 不純物を添加され、該一の該ソース及びドレインメサ領域夫々の該第１及び第２ の端部分に第１及び第２のメサ側壁チャネルストップを形成するメサ型電界効果 トランジスタ構造体。 ２８． 前記一の前記ソース及びドレインメサ領域の上に形成され、該一の該ソ ース及びドレイン領域の前記第１及び第２の部分を該一の該ソース及びドレイン 領域に導電的にブリッジする導電性材料を更に有する請求項２７記載のメサ型電 界効果トランジスタ構造体。 ２９． 前記第１の導電体形はＰ型であり、前記第２の導電体形はＮ型であり、 前記ソース領域に対応する前記一の前記ソース及びド レイン領域と、該ソース領域の前記第１及び第２の部分は不純物濃度を有する、 前記ボディメサ領域の不純物濃度よりも高い不純物濃度を有する請求項２８記載 のメサ型電界効果トランジスタ構造体。 ３０． 前記ソース領域の上に形成された導電性材料は該ソース領域の前記第１ 及び第２の部分に結合され、これにより前記メサボディ領域に結合されている指 定バイアス電圧を入力するよう結合される請求項２９記載のメサ型電界効果トラ ンジスタ構造体。
JP50793393A 1991-10-21 1992-10-21 側壁チャネルストップとボディ連係を提供するボディ延長を有するｓｏｉ形ｃｍｏｓ装置 Pending JP2002516649A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US07/780,251 1991-10-21
US07/780,251 USH1435H (en) 1991-10-21 1991-10-21 SOI CMOS device having body extension for providing sidewall channel stop and bodytie
PCT/US1992/009096 WO1993008603A1 (en) 1991-10-21 1992-10-21 Soi cmos device having body extension for providing sidewall channel stop and body tie

Publications (1)

Publication Number Publication Date
JP2002516649A true JP2002516649A (ja) 2002-06-04

Family

ID=25119055

Family Applications (1)

Application Number Title Priority Date Filing Date
JP50793393A Pending JP2002516649A (ja) 1991-10-21 1992-10-21 側壁チャネルストップとボディ連係を提供するボディ延長を有するｓｏｉ形ｃｍｏｓ装置

Country Status (4)

Country Link
US (1) USH1435H (ja)
EP (1) EP0609392A1 (ja)
JP (1) JP2002516649A (ja)
WO (1) WO1993008603A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011134784A (ja) * 2009-12-22 2011-07-07 Brookman Technology Inc 絶縁ゲート型半導体素子及び絶縁ゲート型半導体集積回路

Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4441901C2 (de) * 1994-11-24 1998-07-02 Siemens Ag MOSFET auf SOI-Substrat und Verfahren zu dessen Herstellung
US5777362A (en) * 1995-06-07 1998-07-07 Harris Corporation High efficiency quasi-vertical DMOS in CMOS or BICMOS process
KR100190386B1 (ko) * 1995-09-28 1999-06-01 김영환 정전방전 방지회로용 트랜지스터
US5767549A (en) * 1996-07-03 1998-06-16 International Business Machines Corporation SOI CMOS structure
JP4032443B2 (ja) * 1996-10-09 2008-01-16 セイコーエプソン株式会社 薄膜トランジスタ、回路、アクティブマトリクス基板、液晶表示装置
US6160292A (en) * 1997-04-23 2000-12-12 International Business Machines Corporation Circuit and methods to improve the operation of SOI devices
JP3319975B2 (ja) * 1997-05-08 2002-09-03 株式会社日立製作所 半導体素子及びそれを用いた液晶表示装置
JP3859821B2 (ja) * 1997-07-04 2006-12-20 株式会社半導体エネルギー研究所 半導体装置
US5811855A (en) * 1997-12-29 1998-09-22 United Technologies Corporation SOI combination body tie
US6207985B1 (en) * 1998-02-02 2001-03-27 Texas Instruments Incorporated DRAM memory cell and array having pass transistors with surrounding gate
JP4236722B2 (ja) 1998-02-05 2009-03-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6448615B1 (en) * 1998-02-26 2002-09-10 Micron Technology, Inc. Methods, structures, and circuits for transistors with gate-to-body capacitive coupling
US6180983B1 (en) * 1998-07-17 2001-01-30 National Semiconductor Corporation High-voltage MOS transistor on a silicon on insulator wafer
US6387739B1 (en) * 1998-08-07 2002-05-14 International Business Machines Corporation Method and improved SOI body contact structure for transistors
JP3573056B2 (ja) * 1999-07-16 2004-10-06 セイコーエプソン株式会社 半導体装置、半導体ゲートアレイおよび電気光学装置および電子機器
US6716728B2 (en) 1999-08-03 2004-04-06 Bae Systems Information And Electronic Systems Integration, Inc. Radiation hardened silicon-on-insulator (SOI) transistor having a body contact
US6399989B1 (en) 1999-08-03 2002-06-04 Bae Systems Information And Electronic Systems Integration Inc. Radiation hardened silicon-on-insulator (SOI) transistor having a body contact
US6307237B1 (en) 1999-12-28 2001-10-23 Honeywell International Inc. L-and U-gate devices for SOI/SOS applications
JP3504212B2 (ja) * 2000-04-04 2004-03-08 シャープ株式会社 Ｓｏｉ構造の半導体装置
KR100672932B1 (ko) * 2000-12-26 2007-01-23 삼성전자주식회사 실리콘 온 인슐레이터 트랜지스터 및 그 제조방법
US6642579B2 (en) * 2001-08-28 2003-11-04 International Business Machines Corporation Method of reducing the extrinsic body resistance in a silicon-on-insulator body contacted MOSFET
JP2003086810A (ja) * 2001-09-11 2003-03-20 Fujitsu Ltd 半導体装置及びその製造方法
JP2003174172A (ja) * 2001-09-26 2003-06-20 Seiko Epson Corp 電界効果トランジスタおよびこれを用いた電気光学装置、半導体装置ならびに電子機器
US6804502B2 (en) 2001-10-10 2004-10-12 Peregrine Semiconductor Corporation Switch circuit and method of switching radio frequency signals
US20030222308A1 (en) * 2002-05-30 2003-12-04 Taiwan Semiconductor Manufacturing Co., Ltd. SOI MOSFET with compact body-tied-source structure
US7019380B2 (en) * 2003-06-20 2006-03-28 Kabushiki Kaisha Toshiba Semiconductor device
DE10343132B4 (de) * 2003-09-18 2009-07-09 X-Fab Semiconductor Foundries Ag Isolierte MOS-Transistoren mit ausgedehntem Drain-Gebiet für erhöhte Spannungen
US7304354B2 (en) 2004-02-17 2007-12-04 Silicon Space Technology Corp. Buried guard ring and radiation hardened isolation structures and fabrication methods
US7084462B1 (en) 2005-04-15 2006-08-01 International Business Machines Corporation Parallel field effect transistor structure having a body contact
US7890891B2 (en) 2005-07-11 2011-02-15 Peregrine Semiconductor Corporation Method and apparatus improving gate oxide reliability by controlling accumulated charge
US7910993B2 (en) 2005-07-11 2011-03-22 Peregrine Semiconductor Corporation Method and apparatus for use in improving linearity of MOSFET's using an accumulated charge sink
WO2007061531A2 (en) * 2005-10-14 2007-05-31 Silicon Space Technology Corporation Radiation hardened isolation structures and fabrication methods
CN100423274C (zh) * 2006-01-27 2008-10-01 无锡中微晶园电子有限公司 一种抗辐射bts soi cmos器件结构
US7446001B2 (en) * 2006-02-08 2008-11-04 Freescale Semiconductors, Inc. Method for forming a semiconductor-on-insulator (SOI) body-contacted device with a portion of drain region removed
JP2008010830A (ja) * 2006-05-31 2008-01-17 Matsushita Electric Ind Co Ltd 半導体装置
US7605413B2 (en) * 2006-06-16 2009-10-20 Taiwan Seminconductor Manufacturing Co., Ltd. High voltage devices
KR100772935B1 (ko) * 2006-08-07 2007-11-02 삼성전자주식회사 트랜지스터 및 그 제조 방법
EP2255443B1 (en) 2008-02-28 2012-11-28 Peregrine Semiconductor Corporation Method and apparatus for use in digitally tuning a capacitor in an integrated circuit device
GB2459667A (en) * 2008-04-29 2009-11-04 Sharp Kk Thin film transistor and active matrix display
JP2009277963A (ja) * 2008-05-16 2009-11-26 Toshiba Corp 半導体装置
US8426917B2 (en) * 2010-01-07 2013-04-23 International Business Machines Corporation Body-tied asymmetric P-type field effect transistor
US8643107B2 (en) * 2010-01-07 2014-02-04 International Business Machines Corporation Body-tied asymmetric N-type field effect transistor
US9093517B2 (en) * 2012-05-25 2015-07-28 Microsemi SoC Corporation TID hardened and single event transient single event latchup resistant MOS transistors and fabrication process
US10038058B2 (en) 2016-05-07 2018-07-31 Silicon Space Technology Corporation FinFET device structure and method for forming same
US10510835B2 (en) * 2018-04-27 2019-12-17 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device with low random telegraph signal noise
US11476279B2 (en) * 2020-08-06 2022-10-18 Globalfoundries U.S. Inc. Devices with staggered body contacts

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1507091A (en) * 1974-03-29 1978-04-12 Siemens Ag Schottky-gate field-effect transistors
US4054894A (en) * 1975-05-27 1977-10-18 Rca Corporation Edgeless transistor
US4053916A (en) * 1975-09-04 1977-10-11 Westinghouse Electric Corporation Silicon on sapphire MOS transistor
JPS577161A (en) * 1980-06-16 1982-01-14 Toshiba Corp Mos semiconductor device
JPS5727068A (en) * 1980-07-25 1982-02-13 Toshiba Corp Mos type semiconductor device
JPS5727069A (en) * 1980-07-25 1982-02-13 Toshiba Corp Mos type simiconductor device
JPS5727070A (en) * 1980-07-25 1982-02-13 Toshiba Corp Mos type semiconductor device
US4587540A (en) * 1982-04-05 1986-05-06 International Business Machines Corporation Vertical MESFET with mesa step defining gate length
US4625388A (en) * 1982-04-26 1986-12-02 Acrian, Inc. Method of fabricating mesa MOSFET using overhang mask and resulting structure
US4763183A (en) * 1984-08-01 1988-08-09 American Telephone And Telegraph Co., At&T Bell Laboratories Semiconductor-on-insulator (SOI) devices and SOI IC fabrication method
US4620207A (en) * 1984-12-19 1986-10-28 Eaton Corporation Edge channel FET
JPH0812905B2 (ja) * 1986-07-11 1996-02-07 キヤノン株式会社 光電変換装置及びその製造方法
NL8701251A (nl) * 1987-05-26 1988-12-16 Philips Nv Halfgeleiderinrichting en werkwijze ter vervaardiging daarvan.
US4864380A (en) * 1987-05-12 1989-09-05 General Electric Company Edgeless CMOS device
US4791464A (en) * 1987-05-12 1988-12-13 General Electric Company Semiconductor device that minimizes the leakage current associated with the parasitic edge transistors and a method of making the same
US4866291A (en) * 1987-06-30 1989-09-12 Canon Kabushiki Kaisha Photosensor with charge storage unit and switch unit formed on a single-crystal semiconductor film
US4965213A (en) * 1988-02-01 1990-10-23 Texas Instruments Incorporated Silicon-on-insulator transistor with body node to source node connection
US5026656A (en) * 1988-02-01 1991-06-25 Texas Instruments Incorporated MOS transistor with improved radiation hardness
US4989057A (en) * 1988-05-26 1991-01-29 Texas Instruments Incorporated ESD protection for SOI circuits
US4899202A (en) * 1988-07-08 1990-02-06 Texas Instruments Incorporated High performance silicon-on-insulator transistor with body node to source node connection
US4951113A (en) * 1988-11-07 1990-08-21 Xerox Corporation Simultaneously deposited thin film CMOS TFTs and their method of fabrication
US5034789A (en) * 1988-11-21 1991-07-23 Harris Corporation Dielectric isolation for SOI island side wall for reducing leakage current
JP2510710B2 (ja) * 1988-12-13 1996-06-26 三菱電機株式会社 絶縁体基板上の半導体層に形成されたｍｏｓ型電界効果トランジスタ
JPH02178965A (ja) * 1988-12-29 1990-07-11 Nippondenso Co Ltd 絶縁分離型電界効果半導体装置
US5001528A (en) * 1989-01-31 1991-03-19 The United States Of America As Represented By The Secretary Of The Air Force Radiation hardened CMOS on SOI or SOS devices
US5079604A (en) * 1990-03-02 1992-01-07 Texas Instruments Incorporated SOI layout for low resistance gate
US5185280A (en) * 1991-01-29 1993-02-09 Texas Instruments Incorporated Method of fabricating a soi transistor with pocket implant and body-to-source (bts) contact

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011134784A (ja) * 2009-12-22 2011-07-07 Brookman Technology Inc 絶縁ゲート型半導体素子及び絶縁ゲート型半導体集積回路

Also Published As

Publication number Publication date
EP0609392A1 (en) 1994-08-10
WO1993008603A1 (en) 1993-04-29
USH1435H (en) 1995-05-02

Similar Documents

Publication Publication Date Title
JP2002516649A (ja) 側壁チャネルストップとボディ連係を提供するボディ延長を有するｓｏｉ形ｃｍｏｓ装置
US5185280A (en) Method of fabricating a soi transistor with pocket implant and body-to-source (bts) contact
US4906587A (en) Making a silicon-on-insulator transistor with selectable body node to source node connection
US6353245B1 (en) Body-tied-to-source partially depleted SOI MOSFET
KR100394543B1 (ko) 에스오아이 전계 효과 트랜지스터 및 그 제조 방법
US5489792A (en) Silicon-on-insulator transistors having improved current characteristics and reduced electrostatic discharge susceptibility
JP3447927B2 (ja) 半導体装置およびその製造方法
US5652454A (en) Semiconductor device on an SOI substrate
US5593909A (en) Method for fabricating a MOS transistor having an offset resistance
JP3504212B2 (ja) Ｓｏｉ構造の半導体装置
US6307237B1 (en) L-and U-gate devices for SOI/SOS applications
US6518645B2 (en) SOI-type semiconductor device and method of forming the same
JP2666996B2 (ja) 放射線耐度改善型ｍｏｓトランジスタ
JP2001102586A (ja) 高耐圧半導体装置
US5079605A (en) Silicon-on-insulator transistor with selectable body node to source node connection
JP2700955B2 (ja) 電界効果型トランジスタを備えた半導体装置
US5026656A (en) MOS transistor with improved radiation hardness
JP2003168802A (ja) 半導体装置及びその製造方法
US6605843B1 (en) Fully depleted SOI device with tungsten damascene contacts and method of forming same
EP0989613A1 (en) SOI transistor with body contact and method of forming same
JP3463593B2 (ja) 電界効果型トランジスタ及びその製造方法
US6399989B1 (en) Radiation hardened silicon-on-insulator (SOI) transistor having a body contact
JP2004288873A (ja) 半導体装置
KR100265049B1 (ko) 에스.오.아이 소자의 모스 전계효과 트랜지스터 및제조방법
KR100223916B1 (ko) 반도체 소자의 구조 및 제조방법