JP2002513211A - 横形高電圧側壁トランジスタ - Google Patents

横形高電圧側壁トランジスタ

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JP2002513211A JP2000546398A JP2000546398A JP2002513211A JP 2002513211 A JP2002513211 A JP 2002513211A JP 2000546398 A JP2000546398 A JP 2000546398A JP 2000546398 A JP2000546398 A JP 2000546398A JP 2002513211 A JP2002513211 A JP 2002513211A
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ティハニー イェネ
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Abstract

(57)【要約】 本発明は横形高電圧側壁トランジスタに関し、ここでは第１および第２導電形の、交互に代わる半導体層（４，３）が、弱くドーピングされた第２導電形の半導体基板（１）に設けられている。第１導電形のソース領域（１０）と、第１導電形のドレイン領域（９）はそれぞれ、半導体層（４，３）を貫通して半導体基板にまで延在している。同様のことがゲート絶縁層（１２）を備え、かつ導電性の材料（１４）で充填されたゲートトレンチに対しても当てはまり、このトレンチも同様に半導体層（４，３）を貫通して半導体基体（１）にまで延在しており、かつソース領域（１０）に隣接してドレイン領域（９）の方向に配置されている。ソース領域（１０）とゲートトレンチの少なくとも一方の側に第２導電形の半導体領域（１１）が設けられており、この半導体領域は、半導体基板（１）までと、ソース領域（１０）の下と、部分的にはゲートトレンチの下とに延在している。

Description

【発明の詳細な説明】
【０００１】 本発明は横形高電圧側壁トランジスタに関する。ドレインドリフト区間がｎ導
電形領域からなり、この領域に１つまたは複数のｐ導電形領域が埋め込まれてい
る横形高電圧トランジスタはすでに存在する（例えばＤＥ４３０９７６４Ｃ２を
参照されたい）。
【０００２】 本発明の課題は、良好な導電率と共に高い耐圧性を備えるという特徴を有し、
かつ簡単な手段で製作可能である横形高電圧トランジスタを提供することである
。
【０００３】 この課題を解決するために本発明では横形高電圧トランジスタが設けられてお
り、ここでは第１および第２導電形の、交互に代わる半導体層が、弱くドーピン
グされた第２導電形の半導体基板に設けられており、さらに第１導電形のソース
領域および第１導電形のドレイン領域がそれぞれ、半導体層を貫通して半導体基
板まで延在しており、ゲート絶縁層を備えかつ導電性材料が充填されたゲートト
レンチ（溝）からなるゲート電極も同様に半導体層を貫通して半導体基体まで延
在し、かつソース領域に隣接してドレイン領域の方向に配置されており、最後に
ソース領域およびゲートトレンチの少なくとも一方の側に第２導電形の半導体領
域が設けられており、ここでこの半導体領域は半導体基板までと、ソース領域の
下と、部分的にはゲート電極の下とに延在している。
【０００４】 導電形が交互に代わる半導体層の組が多ければ多いほど、この側壁トランジス
タの導電率は改善される。
【０００５】 第１導電形は有利にはｎ導電形であるため、第２導電形はｐ導電形であり、し
たがって半導体基板はｐ-ドーピングされる。
【０００６】 本発明の横形高電圧側壁トランジスタを製作する際には、まず例えばｐ-ドー
ピングされた半導体基板の全面に、交互に逆の導電形の半導体層を被着する。こ
れは有利には複数のエピタキシャルデポジットと、これに引き続くイオン打ち込
みとによって行われる。しかしながらＳＯＩ技術（ＳＯＩ＝Silicon on Insulat
or）を用いて半導体基板として酸化シリコンウェーハを使用することもでき、こ
の場合これにダイレクトウェーハボンディング技術を用いて、導電形が交互に代
わる半導体層を載置する。場合に応じてこのためにいわゆるスマートカット技術
（＝Smart Cut）と、これに引き続くエピタキシャルデポジットとを使用しても
よく、ここでは第１半導体ウェーハの複数の薄い層が、ダイレクトボンディング
によって第２半導体ウェーハになる。
【０００７】 例えばリンであるｎドーピングと、例えばホウ素であるｐドーピングの、半導
体層における表面濃度は、シリコンを半導体材料として使用する場合には約１０ 12 ｃｍ-2を上回ってはならず、したがって「降伏濃度」を上回ってはならない。
シリコンカーバイド（ＳｉＣ）を半導体材料として使用する場合には、ｎドーピ
ングないしはｐドーピングの、半導体層における表面濃度は約１０13ｃｍ-2を目
標とするが、これを上回ってはならない。
【０００８】 したがってまず、弱くｐ-ドーピングされた半導体基体に順次にｎドーピング
およびｐドーピングされた半導体層が被着された構造を製作する。ここでこれら
の層ではドーピングの表面濃度のオーダーは、シリコンに対しては１０12ｃｍ-2 を、シリコンカーバイドに対しては１０13ｃｍ-2を上回らない。
【０００９】 このように製作された構造に、トレンチ（溝）がソースおよびドレイン領域に
対して、ならびに「ボディ」領域に対して設けられる。つぎにソース領域および
ドレイン領域に対するトレンチの壁から、周囲の半導体材料にｎドーピング物質
、例えばリンまたはヒ素が拡散注入される。同様にボディトレンチの壁からｐド
ーピング物質、したがって例えばホウ素が、周囲の半導体材料への拡散のために
入れられる。この拡散の後、ソース、ドレイン、およびボディに対する各トレン
チをドーピングされた多結晶シリコンによって充填することができ、これによっ
て半導体層の個別の面に線路を形成することができる。これらの線路は、例えば
２酸化シリコンからなる絶縁層によって相互に分離することができる。場合によ
ってはこの多結晶シリコンをさらに導電性材料によって強化することも可能であ
る。
【００１０】 ソース領域、ドレイン領域およびｐ導電形の半導体領域を各トレンチからの拡
散によって上記のように製作した後、ゲートトレンチが設けられ、例えば２酸化
シリコンの絶縁層が被着される。つぎにゲートトレンチが、ｎ+導電形の多結晶
シリコンによって充填される。
【００１１】 これによってｎ導電形の複数の半導体層がドリフト区間に沿ってソース領域お
よびドレイン領域によって接触接続し、したがってソース電極およびゲート電極
に対する各トレンチを介して接続される。同様にドリフト区間のｐ導電形の複数
の半導体層がｐ導電形の半導体領域ないしはボディトレンチによって接触接続す
る。
【００１２】 ソース領域とｐ導電形半導体領域の上に示した位置によって、ソース領域はｐ
導電形の半導体領域によって中断されてチャネルゾーンが得られ、このチャネル
ゾーン内に電流がゲートトレンチのトレンチ壁に沿って正のゲート−ソース電圧
時に流れることができる。
【００１３】 本発明の横形高電圧側壁トランジスタは、場合によってはフィールドプレート
を備えることも可能であり、このフィールドプレートは、連続的にまたは段階的
にソースからドレインの方向に半導体層に対して距離が増加し、かつ例えば２酸
化シリコンまたは窒化シリコンからなる絶縁層に埋め込まれている。
【００１４】 ドレイン領域は有利にはドリフト区間の間隔でソース領域によって包囲されて
いる。これはすでに説明したＳＯＩ技術の横形高電圧側壁トランジスタの実施例
に対しては当てはまらない。そこではソース領域とドレイン領域は有利には平行
に配置されている。つぎにこれらのトレンチは絶縁酸化物までエピタキシャル領
域全体を貫通してエッチングされる。
【００１５】 フィールドプレートを使用する場合には、ドリフト区間にｎドーピングが優勢
でなければならないため、有利には交互に代わる導電形を有する半導体層の各組
に付加的に１０12ｃｍ-2の範囲の表面ドーピングを有する別のｎ導電形層が、対
応するｐ導電形層なしに設けられる。
【００１６】 上記では一方の導電形がｎ導電形であり、他方の導電形がｐ導電形であること
を出発したが、場合に応じて逆の導電形にすることも可能である。
【００１７】 以下では本発明を図面を用いて詳しく説明する。ここで、 図１は、本発明の横形高電圧側壁トランジスタを製作するための出発材料の断
面図を示しており、 図２は、完成した横形高電圧側壁トランジスタの断面図であり、 図３は、図２の断面ｂ−ｂを示す図であり、図２は図３の断面ａ−ａを示して
おり、ここで図３と図２とは縮尺が異なる。
【００１８】 図１および２は断面図を示しているが、ここでは分かり易くするためにすべて
の断面にはハッチングを行っていない。
【００１９】 図１は、シリコンからなるｐ-導電形半導体基板１を示しており、これに低く
ドーピングされたエピタキシャルゾーン２が被着されている。このエピタキシャ
ルゾーン２にはｐドーピング層３とｎドーピング層４とが設けられており、した
がってこの実施例では合計して３つの層の組５がある。
【００２０】 またｐ-導電形半導体基板１の表面には、さらに付加的なｎ導電形層４が設け
られている。
【００２１】 個々の層３，４は有利には複数のエピタキシャルデポジションおよびイオン打
ち込みによって製作される。この場合にドーピング物質は、打ち込まれた層３，
４から、隣接する低くドーピングされたエピタキシャルゾーン２の領域にも拡散
し、これによって全体として、ｐ-ドーピングされた半導体基板１に、ｎ導電形
層とｐ導電形層とが交互に代わる層の列が設けられる。ここではｎドーピングが
優勢であり、それは全体として層の組５にさらに付加的にｎ導電形層がｐ-導電
形半導体層１の表面に設けられているからである。
【００２２】 ｎ導電形層４とｐ導電形層３におけるドーピングの表面濃度は、降伏濃度、す
なわちシリコンに対しては約１０12ｃｍ-2（シリコンカーバイドに対しては１０ 13 ｃｍ-2）を下回る。
【００２３】 つぎに図１に示した出発材料にドレイン領域に対するトレンチ６と、ソース領
域に対するトレンチ７と、ボディ領域に対するトレンチ８とが設けられる（例え
ば図３を参照されたい）。つぎにこれらのトレンチ壁から出発して、ドレイン領
域９とソース領域１０とが、ｎ導電形のドーピング物質、例えばリンによって注
入拡散される。同様にボディトレンチ８からｐ導電形のドーピング物質が注入拡
散されてｐ導電形の半導体領域１１が得られる。
【００２４】 ドレイン領域９ないしはソース領域１０に対するｎドーピング物質の拡散およ
び半導体領域１１に対するｐ導電形のドーピング物質の拡散の後、ゲートトレン
チの製作が行われ、このゲートトレンチの壁に例えば２酸化シリコンおよび／ま
たは窒化シリコンからなる絶縁材料１２が被着される。
【００２５】 ドレイン領域９ないしはソース領域１０ないしは半導体領域１１に対するトレ
ンチ６，７および８は、例えばドーピングされた多結晶シリコンまたはメタライ
ゼーション１３によって充填され、これらがドレイン領域９をドレイン電極Ｄに
、またソース領域１０をソース電極に接続する。ゲートトレンチはｎ+導電形の
多結晶シリコン１４によって充填され、この多結晶シリコン１４も同様にゲート
電極Ｇに対するメタライゼーション１３に接続される。
【００２６】 したがってｎ導電形の複数の層４はドリフト区間においてソース電極Ｓによっ
てソース領域１０を介して接触接続しており、またｐ導電形の複数の層３は半導
体領域１１ないしはトレンチ８に設けられた（図には示されていない）メタライ
ゼーションを介して接触接続している。ここでｐドーピングを有する半導体領域
８は、ソース領域１０の間に、そのｎドーピングがゲート領域において中断し、
かつチャネルゾーンが得られるように形成されている。このチャネルゾーン内に
電流がゲートトレンチのトレンチ壁に沿って正のゲート−ソース電圧の場合に流
れることができる。
【００２７】 本発明の横形高電圧側壁トランジスタはさらにフィールドプレート１５を備え
ることができる。このフィールドプレート１５は、それと層３，４との距離がド
レイン電極Ｄに近づくのにつれて大きくなるように配置されている。フィールド
プレート１５は、２酸化シリコンからなる絶縁層１６に埋め込まれている。ここ
でフィールドプレート１５はドレインの方向に連続的に（図２に示したように）
または段階的に上昇する。有利にはドレイン電極Ｄはソースによって包囲されて
いる。このようなフィールドプレート１５が設けられる場合、ドリフト区間のｎ
ドーピングが優勢でなければならず、したがって冒頭に説明したように付加的な
ｎ導電形層４が、半導体基板１の表面に組５を補うように設けられる。
【図面の簡単な説明】
【図１】 本発明の横形高電圧側壁トランジスタを製作するための出発材料の断面図であ
る。
【図２】 完成した横形高電圧側壁トランジスタの断面図である。
【図３】 図２の断面ｂ−ｂの断面図である。
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１２年２月２５日（２０００．２．２５）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項１
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】請求項５
【補正方法】変更
【補正内容】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】請求項７
【補正方法】変更
【補正内容】
───────────────────────────────────────────────────── 【要約の続き】

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 第１および第２導電形の、交互に代わる半導体層（４，３）
    が、第２導電形の弱くドーピングされた半導体基板（１）に設けられており、 さらに第１導電形のソース領域（１０）と、第１導電形のドレイン領域（９）
    とがそれぞれ、半導体層（４，３）を貫通して半導体基板（１）まで延在してお
    り、 絶縁層（１２）を備え、かつ導電性材料（１４）で充填されたゲートトレンチ
    からなるゲート電極（Ｇ）も同様に半導体層（４，３）を貫通して半導体基体（
    １）まで延在し、かつソース領域（１０）に隣接してドレイン領域（９）の方向
    に配置されており、 ソース領域（１０）とゲートトレンチの少なくとも一方の側に第２の導電形の
    半導体領域（１１）が設けられており、 該半導体領域（１１）は、半導体基板（１）までと、ソース領域（１０）の下
    と、部分的にはゲート絶縁層（１２）の下とに延在していることを特徴とする 横形高電圧側壁トランジスタ。
  2. 【請求項２】 第１の導電形はｎ導電形であり、第２導電形はｐ導電形であ
    る 請求項１に記載の横形高電圧側壁トランジスタ。
  3. 【請求項３】 前記半導体層（４，３）の表面ドーピングは、１０12ｃｍ-2 よりも小さい 請求項１または２に記載の横形高電圧側壁トランジスタ。
  4. 【請求項４】 ソース領域（１０）およびドレイン領域（９）ならびに第２
    導電形の半導体領域（１１）は、各トレンチ壁からの拡散によって形成される 請求項１から３までのいずれか１項に記載の横形高電圧側壁トランジスタ。
  5. 【請求項５】 前記ソース領域（１０）は、第２導電形の半導体領域（１１
    ）によって相互に分離されている 請求項１から４までのいずれか１項に記載の横形高電圧側壁トランジスタ。
  6. 【請求項６】 ドレイン領域（９）の方向に、半導体層（４，３）への距離
    が増加するフィールドプレート（１５）が設けられている 請求項１から５までのいずれか１項に記載の横形高電圧側壁トランジスタ。
  7. 【請求項７】 前記半導体層（４，３）ではｎドーピングが優勢である 請求項２から６までのいずれか１項に記載の横形高電圧側壁トランジスタ。
  8. 【請求項８】 前記半導体層（４，３）は、エピタキシーまたはイオン打ち
    込みによって製作される 請求項１から７までのいずれか１項に記載の横形高電圧側壁トランジスタ。
  9. 【請求項９】 前記半導体層は、ウェーハボンディングにより酸化シリコン
    ウェーハを用いて製作される 請求項１から７までのいずれか１項に記載の横形高電圧側壁トランジスタ。
  10. 【請求項１０】 前記ドレイン領域（９）は、ソース領域（１０）によって
    包囲されている 請求項８に記載の横形高電圧側壁トランジスタ。
  11. 【請求項１１】 前記ドレイン領域（９）およびソース領域（１０）は実質
    的に相互に平行に配置されている 請求項９に記載の横形高電圧側壁トランジスタ。
JP2000546398A 1998-04-23 1999-03-15 横形高電圧側壁トランジスタ Pending JP2002513211A (ja)

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