CN114639607B - Mos器件的形成方法 - Google Patents
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Abstract
本申请公开了一种MOS器件的形成方法，包括：在衬底上形成外延层，外延层中存在至少两个区域的杂质浓度不同；在外延层中形成第一沟槽；进行第一次离子注入，在第一沟槽底部的外延层中形成非晶区；在外延层和第一沟槽表面形成第一介质层；在第一介质层上形成多晶硅层；进行平坦化，去除第一沟槽外其它区域的第一介质层和多晶硅层；进行第二次离子注入，在沟槽栅两侧的外延层中形成第一掺杂区；进行第三次离子注入，在第一掺杂区中形成重掺杂区；在外延层、第一介质层和多晶硅层上形成第二介质层；在沟槽栅两侧的外延层中形成第二沟槽，第二沟槽的底部低于第一掺杂区的底部，第二沟槽的底部高于外延层的底部；在外延层和第二介质层表面形成金属层。
Description
技术领域
本申请涉及半导体制造技术领域，具体涉及一种MOS器件的形成方法。
背景技术
金属-氧化物半导体场效应晶体管（metal-oxide-semiconductor field-effecttransistor，MOSFET，本申请中简称为“MOS”）器件是应用于模拟电路与数字电路的电子器件。
其中，沟槽型MOS（trench MOS）器件由于具有更低的导通电阻和栅漏电荷密度，从而具有更低的导通和开关损耗，以及更快的开关速度，其通常被作为功率器件（又被称为“电子电力器件”）被广泛应用于消费电子产品、新能源汽车、服务器以及控制设备等领域。通常，沟槽型MOS器件通常形成于外延层中，外延层形成于硅衬底上，在沟槽栅底部的拐角区域容易形成漏电流，从而导致器件的击穿电压较低，其可靠性较差。
发明内容
本申请提供了一种MOS器件的形成方法，可以解决相关技术中提供的MOS器件的形成方法形成的器件击穿电压较低，可靠性较差的问题，该方法包括：
在衬底上形成外延层，所述外延层中掺入有第一类型的杂质，所述外延层中存在至少两个区域的杂质浓度不同，从俯视角度观察，所述衬底包括元胞区域和终端区域，所述元胞区域是用于形成所述MOS器件的区域，所述终端区域是用于形成终端结构的区域；
在所述元胞区域的外延层中形成第一沟槽；
进行第一次离子注入，在所述第一沟槽底部的外延层中形成非晶区；
在所述外延层和所述第一沟槽表面形成第一介质层；
在所述第一介质层上形成多晶硅层；
进行平坦化，去除所述第一沟槽外其它区域的第一介质层和多晶硅层，所述第一沟槽内的第一介质层形成所述MOS器件的栅第一介质层，所述第一沟槽内的多晶硅层形成所述MOS器件的沟槽栅；
进行第二次离子注入，在所述沟槽栅两侧的外延层中形成第一掺杂区，所述第一掺杂区中掺入的杂质为第二类型的杂质；
进行第三次离子注入，在所述第一掺杂区中形成重掺杂区，所述重掺杂区中掺入的杂质为所述第一类型的杂质，所述重掺杂区的杂质浓度大于所述外延层和所述第一掺杂区的杂质浓度；
在所述外延层、所述第一介质层和所述多晶硅层上形成第二介质层；
在所述沟槽栅两侧的外延层中形成第二沟槽，所述第二沟槽的底部低于所述第一掺杂区的底部，所述第二沟槽的底部高于所述外延层的底部；
在所述外延层和所述第二介质层表面形成金属层。
在一些实施例中，所述外延层从下而上包括至少两层子外延层，相邻的两层子外延层的杂质浓度不同；
所述在衬底上形成外延层，包括：
在所述衬底上生长第一子外延层，进行外延层离子注入；
在所述第一子外延层上生长第二子外延层，进行外延层离子注入；
重复上述步骤，直至所述子外延层的厚度之和达到目标厚度；
其中，相邻两层子外延层的外延层离子注入的剂量不同。
在一些实施例中，每次所述外延层离子注入的能量不能使杂质渗透其对应的子外延层。
在一些实施例中，所述外延层从横向上包括至少两个杂质浓度不同的区域；
所述在衬底上形成外延层，包括：
在所述衬底上生长外延层；
在所述外延层上形成硬掩模层，暴露出目标区域；
进行至少一次的外延层离子注入；
去除所述硬掩模层。
在一些实施例中，所述硬掩模层为氮化硅层或氧化硅层。
在一些实施例中，所述第一沟槽的宽度大于0.7微米。
在一些实施例中，所述第一沟槽的深度小于1.2微米。
在一些实施例中，所述第一次离子注入中掺入的杂质为氢元素。
在一些实施例中，所述第一介质层为硅氧化物层；
所述在所述外延层和所述第一沟槽表面形成第一介质层，包括：
通过热氧化工艺，或，依次通过热氧化工艺和CVD工艺在所述外延层和所述第一沟槽表面形成硅氧化物形成所述第一介质层。
在一些实施例中，所述第二介质层为硅氧化物层；
所述在所述外延层、所述第一介质层和所述多晶硅层上形成第二介质层，包括：
通过CVD工艺在所述外延层、所述第一介质层和所述多晶硅层上沉积硅氧化物层形成所述第二介质层。
本申请技术方案，至少包括如下优点：
本申请通过在沟槽型MOS器件的制作过程中，通过在外延层中形成包括至少两个杂质浓度不同的区域，从而提高了从沟槽栅底部拐角的漏电流的散射率，进而提高了器件的击穿电压；同时，通过在沟槽栅底部形成非晶区，从而增加了其底部的绝缘层厚度，进一步降低了漏电流，从而进一步提高了器件的击穿电压，其提高了器件的可靠性。
附图说明
为了更清楚地说明本申请具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本申请一个示例性实施例提供的MOS器件的形成方法的流程图；
图2至图11是本申请一个示例性实施例提供的MOS器件的形成示意图；
图12是本申请一个示例性实施例提供的MOS器件的外延层的形成方法的流程图；
图13至图14是本申请一个示例性实施例提供的MOS器件的外延层的形成示意图；
图15是是本申请一个示例性实施例提供的MOS器件的外延层的形成方法的流程图；
图16是本申请一个示例性实施例提供的MOS器件的外延层的形成示意图。
具体实施方式
下面将结合附图，对本申请中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本申请保护的范围。
在本申请的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电气连接；可以是直接相连，也可以通过中间媒介间接相连，还可以是两个元件内部的连通，可以是无线连接，也可以是有线连接。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。
此外，下面所描述的本申请不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
参考图1，其示出了本申请一个示例性实施例提供的MOS器件的形成方法的流程图，如图1所示，该方法包括：
步骤S1，在衬底上形成外延层，外延层中掺入有第一类型的杂质，外延层中存在至少两个区域的杂质浓度不同，从俯视角度观察，衬底包括元胞区域和终端区域，元胞区域是用于形成MOS器件的区域，终端区域是用于形成终端结构的区域。
参考图2，其示出了本申请一个示例性实施例提供的MOS器件的形成方法中，形成的外延层的剖面示意图。示例性的，如图2所示，从从俯视角度观察，衬底110包括元胞区域和终端区域（图1中未示出），以下，以元胞区域的剖面图为例进行说明：衬底110上形成有外延层111，其中，外延层111中掺入有第一类型的杂质，且其存在至少两个区域的杂质浓度不同，由于存在至少两个区域的杂质浓度不同，从而形成不均匀分布的杂质区域，进而通过后续的步骤形成MOS器件后，提高了从沟槽栅底部拐角的漏电流的散射率，进而提高了器件的击穿电压。
步骤S2，在元胞区域的外延层中形成第一沟槽。
参考图3，其示出了本申请一个示例性实施例提供的MOS器件的形成方法中，在元胞区域的外延层中形成第一沟槽的剖面示意图。示例性的，如图3所示，步骤S2包括但不限于：通过光刻工艺在外延层111上覆盖光阻（图3中未示出），暴露出目标区域（该步骤中的目标区域为第一沟槽201对应的区域），进行刻蚀，刻蚀至外延层111中的目标深度，形成第一沟槽201（第一沟槽201的底部高于外延层111的底部），去除光阻（可通过灰化（ashing）工艺去除光阻）。
在一些实施例中，第一沟槽201的宽度W大于0.7微米（μm）；在一些实施例中，第一沟槽201的深度H小于1.2微米。申请人发现，通过对沟槽型MOS器件的沟槽的尺寸进行调整，可以改善MOS器件的其它电学参数，当第一沟槽201的宽度W大于0.7微米时，器件工作时的沟道浓度较大；当第一沟槽201的深度H小于1.2微米时，可以进一步提高击穿电压。
步骤S3，进行第一次离子注入，在第一沟槽底部的外延层中形成非晶区。
参考图4，其示出了本申请一个示例性实施例提供的MOS器件的形成方法中，进行第一次离子注入的剖面示意图。示例性的，如图4所示，通过第一次离子注入，在第一沟槽201底部的外延层111中形成非晶区（图4中未示出），增加了通过后续的步骤形成MOS器件的底部的绝缘层厚度，降低了漏电流，提高了器件的击穿电压。在一些实施例中，第一次离子注入中掺入的杂质为氢（H）元素。
步骤S4，在外延层和第一沟槽表面形成第一介质层。
参考图5，其示出了本申请一个示例性实施例提供的MOS器件的形成方法中，在外延层和第一沟槽表面形成第一介质层的剖面示意图。示例性的，如图5所示，第一介质层122包括硅氧化物（例如，二氧化硅（SiO2））层，可通过热氧化（thermal oxidation）工艺在外延层111和第一沟槽201表面形成硅氧化物形成第一介质层121。由于在步骤S3中，第一沟槽201底部的外延层111中形成有非晶区，从而增加了第一沟槽底部的绝缘层的厚度（第一介质层121和非晶区的厚度之和）。
在一些实施例中，可依次通过热氧化工艺和化学气相沉积（chemical vapordeposition，CVD）工艺（例如，可通过高密度等离子体化学气相沉积（high density plasmachemical vapor deposition，HDP CVD）工艺和/或次常压化学气相沉积（sub atmosphericpressure chemical vapor deposition，SA CVD）工艺）在外延层111和第一沟槽201表面形成硅氧化物形成第一介质层121，可通过控制CVD工艺中的反应参数，使第一沟槽201底部的硅氧化物层厚度大于侧壁的硅氧化物层厚度，进一步提高了沟槽底部的绝缘层的厚度。
本申请实施例中，可将第一沟槽底部的绝缘层的厚度控制在其侧壁的绝缘层厚度的1.5倍至2倍，从而达到较佳的效果。
步骤S5，在第一介质层上形成多晶硅层。
参考图6，其示出了本申请一个示例性实施例提供的MOS器件的形成方法中，在第一介质层上形成多晶硅层的剖面示意图。示例性的，如图6所示，可通过CVD工艺（例如，可采用等离子体增强化学气相沉积（plasma enhanced chemical vapor deposition，PE CVD）工艺）在第一介质层121上沉积多晶硅层130，该多晶硅层130填充第一沟槽201。
步骤S6，进行平坦化，去除第一沟槽外其它区域的第一介质层和多晶硅层，第一沟槽内的第一介质层形成MOS器件的栅第一介质层，第一沟槽内的多晶硅层形成MOS器件的沟槽栅。
参考图7，其示出了本申请一个示例性实施例提供的MOS器件的形成方法中，在形成多晶硅层后进行平坦化的剖面示意图。示例性的，如图7所示，可通过化学机械研磨（chemical mechanical planarization，CMP）工艺进行平坦化，去除第一沟槽202外其它区域的第一介质层121和多晶硅层130。
步骤S7，进行第二次离子注入，在沟槽栅两侧的外延层中形成第一掺杂区，第一掺杂区中掺入的杂质为第二类型的杂质。
步骤S8，进行第三次离子注入，在第一掺杂区中形成重掺杂区，重掺杂区中掺入的杂质为第一类型的杂质，重掺杂区的杂质浓度大于外延层和第一掺杂区的杂质浓度。
参考图8，其示出了本申请一个示例性实施例提供的MOS器件的形成方法中，进行第二离子注入和第三离子注入后的剖面示意图。示例性的，如图8所示，进行第二离子注入后，沟槽栅两侧的外延层111中形成有第一掺杂区112，进行第二次离子注入后，在第一掺杂区111中形成有重掺杂区113。
步骤S9，在外延层、第一介质层和多晶硅层上形成第二介质层。
参考图9，其示出了本申请一个示例性实施例提供的MOS器件的形成方法中，在外延层、第一介质层和多晶硅层上形成第二介质层的剖面示意图。示例性的，如图9所示，第二介质层140包括硅氧化物（例如，二氧化硅）层，可通过CVD工艺（例如，可通过HDP CVD工艺和/或SA CVD工艺）在外延层111、第一介质层121和多晶硅层130上沉积硅氧化物层形成第二介质层140。
步骤S10，在沟槽栅两侧的外延层中形成第二沟槽，第二沟槽的底部低于第一掺杂区的底部，第二沟槽的底部高于外延层的底部。
参考图10，其示出了本申请一个示例性实施例提供的MOS器件的形成方法中，在沟槽栅两侧的外延层中形成第二沟槽的剖面示意图。示例性的，如图10所示，步骤S10包括但不限于：通过光刻工艺在第二介质层140上覆盖光阻（图10中未示出），暴露出目标区域（该步骤中的目标区域为第二沟槽202对应的区域），进行刻蚀，刻蚀至外延层111中的目标深度，形成第二沟槽202（第二沟槽202的底部低于第一掺杂区112的底部，第二沟槽202的底部高于外延层111的底部），去除光阻（可通过灰化工艺去除光阻）。
步骤S11，在外延层和第二介质层表面形成金属层。
参考图11，其示出了本申请一个示例性实施例提供的MOS器件的形成方法中，在外延层和第二介质层表面形成金属层的剖面示意图。示例性的，如图11所示，若金属层150包括钨（W），可采用CVD工艺沉积钨形成金属层150；若金属层150包括铝（Al），可采用物理气相沉积（physical vapor deposition，PVD）工艺沉积铝形成金属层150；若金属层150包括铜（Cu），可采用电镀工艺电镀铜形成金属层150。形成金属层150后，可进行平坦化处理（例如，通过CMP工艺进行平坦化）。
综上所述，本申请实施例中，通过在沟槽型MOS器件的制作过程中，通过在外延层中形成包括至少两个杂质浓度不同的区域，从而提高了从沟槽栅底部拐角的漏电流的散射率，进而提高了器件的击穿电压；同时，通过在沟槽栅底部形成非晶区，从而增加了其底部的绝缘层厚度，进一步降低了漏电流，从而进一步提高了器件的击穿电压，其提高了器件的可靠性。
本申请实施例中，可通过两种方式形成存在至少两个杂质浓度不同的区域的外延层111，可参考以下方法：
参考图12，其示出了本申请一个示例性实施例提供的MOS器件的外延层的形成方法的流程图，该方法可以是图1实施例中步骤S1的一种可选的实施方式，如图12所示，该方法包括：
步骤S111，在衬底上生长第一子外延层，进行外延层离子注入。
在本实施例中，外延层111从下而上包括至少两层子外延层，相邻的两层子外延层的杂质浓度不同。
如图13所示，可通过外延生长工艺在衬底110上生长形成第一子外延层1111后，进行外延层离子注入，该离子注入中掺入的杂质为第一类型的杂质。
步骤S112，在第一子外延层上生长第二子外延层，进行外延层离子注入。
如图14所示，可通过外延生长工艺在衬底110上生长形成第二子外延层1111后，进行外延层离子注入，该离子注入中掺入的杂质为第一类型的杂质。
步骤S113，重复上述步骤，直至子外延层的厚度之和达到目标厚度。
例如，第一子外延层的厚度为h1，第二子外延层的厚度为h2，若目标厚度h=h1+h2，则生长第二子外延层后，就不在继续生长外延层了。其中，在上述多次生长子外延层和外延层离子注入中，相邻两层子外延层的外延层离子注入的剂量不同，从而形成不同的杂质浓度。
在一些实施例中，每次外延层离子注入的能量不能使杂质渗透其对应的子外延层，从而每次的外延层离子注入不会对下一层产生影响；在一些实施例中，外延层111从下而上包括至少三层子外延层，最上层的子外延层和最下层的子外延层的杂质浓度大于其它层的子外延层的杂质浓度，从而形成上下杂质浓度较高，中间杂质浓度较低的分布，该分布能够在对其它电学参数影响最低的情况下提高器件的击穿电压。
参考图15，其示出了本申请一个示例性实施例提供的MOS器件的外延层的形成方法的流程图，该方法可以是图1实施例中步骤S1的一种可选的实施方式，如图15所示，该方法包括：
步骤S121，在衬底上生长外延层。
步骤S122，在外延层上形成硬掩模层，暴露出目标区域。
步骤S123，进行至少一次的外延层离子注入。
步骤S124，去除硬掩模层。
参考图16，其示出了本申请一个示例性实施例提供的MOS器件的外延层的形成方法中，在外延层上形成硬掩模层后，进行离子注入的剖面示意图。示例性的，如图16所示：
在一些实施例中，硬掩模层300为光阻，可通过光刻工艺在外延层111覆盖光阻，暴露出目标区域（在该步骤中，目标区域为外延层中杂质浓度较高的区域），进行至少一次的外延层离子注入，去除光阻（可通过灰化工艺去除）。该离子注入的能量能够穿过光阻，但是离子注入由于光阻的阻挡，从而导致光阻下方的区域杂质浓度较低，暴露的区域杂质浓度较高，从而实现横向上的杂质浓度不同。
在一些实施例中，硬掩模层300为介质层（例如，硅氮化物（比如氮化硅（SiN））层或硅氧化物（比如二氧化硅）层），可通过CVD工艺形成介质层，通过光刻和刻蚀工艺暴露出目标区域（在该步骤中，目标区域为外延层中杂质浓度较高的区域），进行至少一次的外延层离子注入，去除介质层（可通过干法刻蚀工艺或湿法刻蚀工艺（例如，若介质层为硅氮化物层，可通过磷酸进行湿法刻蚀工艺）去除）。该离子注入的能量能够穿过层，但是离子注入由于介质层的阻挡，从而导致介质层下方的区域杂质浓度较低，暴露的区域杂质浓度较高，从而实现横向上的杂质浓度不同。
本申请实施例中，当第一类型的杂质为N（negative）型杂质时，第二类型的杂质为P（positive）型杂质；当第一类型的杂质为P型杂质时，第二类型的杂质为N型杂质。
显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本申请创造的保护范围之中。
Claims (3)
1.一种MOS器件的形成方法，其特征在于，包括：
在衬底上生长第一子外延层，进行外延层离子注入；
在所述第一子外延层上生长第二子外延层，进行外延层离子注入，每次外延层离子注入的能量不能使杂质渗透其对应的子外延层，相邻两层子外延层的外延层离子注入的剂量不同；
重复上述步骤，直至所述子外延层的厚度之和达到目标厚度，形成外延层，所述外延层中掺入有第一类型的杂质，所述外延层从下而上包括至少三层子外延层，相邻的两层子外延层的杂质浓度不同，最上层的子外延层和最下层的子外延层的杂质浓度大于其它层的子外延层的杂质浓度，从俯视角度观察，所述衬底包括元胞区域和终端区域，所述元胞区域是用于形成所述MOS器件的区域，所述终端区域是用于形成终端结构的区域；
在所述元胞区域的外延层中形成第一沟槽，所述第一沟槽的宽度大于0.7微米，所述第一沟槽的深度小于1.2微米；
进行第一次离子注入，在所述第一沟槽底部的外延层中形成非晶区；
依次通过热氧化工艺和CVD工艺在所述外延层和所述第一沟槽表面形成硅氧化物形成第一介质层，通过控制CVD工艺中的反应参数使所述第一沟槽底部的绝缘层的厚度为其侧壁的绝缘层的厚度的1.5倍至2倍，所述CVD工艺包括HDP CVD工艺和/或SA CVD工艺；
在所述第一介质层上形成多晶硅层；
进行平坦化，去除所述第一沟槽外其它区域的第一介质层和多晶硅层，所述第一沟槽内的第一介质层形成所述MOS器件的栅第一介质层，所述第一沟槽内的多晶硅层形成所述MOS器件的沟槽栅；
进行第二次离子注入，在所述沟槽栅两侧的外延层中形成第一掺杂区，所述第一掺杂区中掺入的杂质为第二类型的杂质；
进行第三次离子注入，在所述第一掺杂区中形成重掺杂区，所述重掺杂区中掺入的杂质为所述第一类型的杂质，所述重掺杂区的杂质浓度大于所述外延层和所述第一掺杂区的杂质浓度；
在所述外延层、所述第一介质层和所述多晶硅层上形成第二介质层；
在所述沟槽栅两侧的外延层中形成第二沟槽，所述第二沟槽的底部低于所述第一掺杂区的底部，所述第二沟槽的底部高于所述外延层的底部；
在所述外延层和所述第二介质层表面形成金属层。
2.根据权利要求1所述的方法，其特征在于，所述第一次离子注入中掺入的杂质为氢元素。
3.根据权利要求1所述的方法，其特征在于，所述第二介质层为硅氧化物层；
所述在所述外延层、所述第一介质层和所述多晶硅层上形成第二介质层，包括：
通过CVD工艺在所述外延层、所述第一介质层和所述多晶硅层上沉积硅氧化物层形成所述第二介质层。
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