JP2002373937A - Semiconductor device and its manufacturing method - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に係り、さらに詳しくは、多層配線構造を有す
る半導体装置と、ダマシン法を用いた多層配線の製造方
法に関する。The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a semiconductor device having a multilayer wiring structure and a method of manufacturing a multilayer wiring using a damascene method.
【０００２】[0002]
【従来の技術】ＬＳＩは、半導体基板上に電気的に分離
して配置されたトランジスタやダイオード、キャパシ
タ、抵抗などの基本的な構成要素を配線で接続して製造
される。この素子同士を高密度で接続する技術が多層配
線技術であって、多層配線技術はＬＳＩの高性能化を決
定づける重要な技術である。2. Description of the Related Art LSIs are manufactured by connecting basic components such as transistors, diodes, capacitors, and resistors, which are electrically separated on a semiconductor substrate, by wiring. The technology for connecting these elements at a high density is a multilayer wiring technology, and the multilayer wiring technology is an important technology that determines the performance of an LSI.
【０００３】多層配線の抵抗や容量などの寄生効果は、
ＬＳＩの回路性能に大きな影響を与える。このような観
点から、Ｃｕ（銅）などの抵抗が低い材料や誘電率が低
い層間絶縁膜の材料に対応した埋め込み方式、いわゆる
ダマシン方式により多層配線が形成されるようになって
きている。図８は従来のダマシン方式で形成される多層
配線に係る接続孔の形成方法を示す概略断面図である。
従来のダマシン方式で形成される多層配線に係る接続孔
の形成方法は、図８（ａ） に例示するように、まず、
所定の素子が形成された半導体基板上にこれらの素子に
接続された第１層目のＣｕ配線４０を形成し、この第１
層目のＣｕ配線４０上にＣｕ拡散防止絶縁膜４２と層間
絶縁膜４４とを形成する。[0003] Parasitic effects such as resistance and capacitance of multilayer wiring are as follows.
This has a great effect on the circuit performance of the LSI. From such a viewpoint, multilayer wiring has been formed by a so-called damascene method corresponding to a filling method corresponding to a material having a low resistance such as Cu (copper) or a material of an interlayer insulating film having a low dielectric constant. FIG. 8 is a schematic cross-sectional view showing a conventional method for forming a connection hole for a multilayer wiring formed by a damascene method.
As shown in FIG. 8A, a conventional method of forming a connection hole for a multilayer wiring formed by a damascene method is as follows.
A first-layer Cu wiring 40 connected to these elements is formed on a semiconductor substrate on which predetermined elements have been formed.
A Cu diffusion preventing insulating film 42 and an interlayer insulating film 44 are formed on the Cu wiring 40 of the layer.
【０００４】その後、層間絶縁膜４４上にレジスト膜４
６をパターニングし、このレジスト膜４６をマスクとし
て層間絶縁膜４４をエッチングして、接続孔４６ａの主
要部を形成する。このとき、Ｃｕ拡散防止絶縁膜４２を
エッチングストップ膜としてＣｕ配線４０が露出しない
ようにする。次いで、図８（ｂ）に示すように、Ｃｕ配
線４０がＣｕ拡散防止絶縁膜４２で覆われている状態で
レジスト膜４６を酸素プラズマで剥離する。次いで、層
間絶縁膜４４をマスクにしてＣｕ拡散防止絶縁膜４２を
エッチングすることにより第１層目のＣｕ配線が露出す
る接続孔４６ａを完成させる。After that, a resist film 4 is formed on the interlayer insulating film 44.
6 is patterned, and the interlayer insulating film 44 is etched using the resist film 46 as a mask to form a main portion of the connection hole 46a. At this time, the Cu wiring 40 is prevented from being exposed by using the Cu diffusion prevention insulating film 42 as an etching stop film. Next, as shown in FIG. 8B, the resist film 46 is peeled off by oxygen plasma while the Cu wiring 40 is covered with the Cu diffusion preventing insulating film 42. Next, by using the interlayer insulating film 44 as a mask, the Cu diffusion preventing insulating film 42 is etched to complete the connection hole 46a exposing the first-layer Cu wiring.
【０００５】ここで、Ｃｕ配線４０がＣｕ拡散防止絶縁
膜４２で覆われている状態でレジスト膜４６を酸素プラ
ズマで剥離する理由は、Ｃｕ配線４０は容易に酸化され
てしまうという特性をもっており、Ｃｕ配線４０が露出
した状態で酸素プラズマを用いたレジスト剥離を行うと
Ｃｕ配線が容易に酸化されてしまうためである。このた
め、Ｃｕ配線４０上にＣｕ拡散防止絶縁膜４２を形成す
ることにより、Ｃｕ配線４０の酸化を防止することがで
きる。Ｃｕ配線４０が酸化されると、Ｃｕ配線４０自体
の抵抗が増加したり、また、接続孔４６ａを介した上層
と下層とのＣｕ配線のコンタクトがオープンになった
り、コンタクト抵抗が増加したりするとういう問題が発
生する。Here, the reason that the resist film 46 is peeled off by oxygen plasma while the Cu wiring 40 is covered with the Cu diffusion preventing insulating film 42 is that the Cu wiring 40 is easily oxidized. This is because if the resist is stripped using oxygen plasma in a state where the Cu wiring 40 is exposed, the Cu wiring is easily oxidized. Therefore, by forming the Cu diffusion preventing insulating film 42 on the Cu wiring 40, the oxidation of the Cu wiring 40 can be prevented. When the Cu wiring 40 is oxidized, the resistance of the Cu wiring 40 itself increases, the contact of the Cu wiring between the upper layer and the lower layer via the connection hole 46a becomes open, or the contact resistance increases. Such a problem occurs.
【０００６】Ｃｕ拡散防止絶縁膜４２としては、シリコ
ン酸化膜よりなる層間絶縁膜４４をエッチングするとき
にエッチングストップ膜として機能する必要があるの
で、エッチング選択比（層間絶縁膜のエッチレート／Ｃ
ｕ酸化拡散防止膜のエッチレート）がある程度とれる材
料、例えばシリコン窒化膜が一般に使用されている。以
上のように、従来、シリコン窒化膜などのＣｕ拡散防止
絶縁膜をＣｕ配線への酸素の拡散をブロックする膜とし
てだけではなく、層間絶縁膜をエッチングする際のエッ
チングストップ膜としても機能させることによりビアホ
ールなどを形成していた。Since the Cu diffusion preventing insulating film 42 must function as an etching stop film when etching the interlayer insulating film 44 made of a silicon oxide film, the etching selectivity (etch rate of interlayer insulating film / C
A material that can provide a certain degree of etch rate of the u-oxidation diffusion preventing film, for example, a silicon nitride film is generally used. As described above, conventionally, a Cu diffusion preventing insulating film such as a silicon nitride film functions not only as a film for blocking diffusion of oxygen into a Cu wiring but also as an etching stop film when etching an interlayer insulating film. To form a via hole and the like.
【０００７】[0007]
【発明が解決しようとする課題】しかしながら、Ｃｕ拡
散防止絶縁膜としてのシリコン窒化膜は、シリコン酸化
膜に対するエッチング選択比が１０程度しかとれないの
で、層間絶縁膜の成膜のばらつきやＣｕ配線の沈み込
み、いわゆるディッシングのばらつきなどを考慮して層
間絶縁膜をある程度のオーバーエッチングする必要があ
るので、これによりＣｕ拡散防止絶縁膜も僅かにエッチ
ングされて所望の膜厚、すなわち酸素の拡散をブロック
できる膜厚よりも薄くなりやすい。この結果、レジスト
膜を除去する工程などで酸素がＣｕ拡散防止絶縁膜（シ
リコン窒化膜）を透過してＣｕ配線に拡散してＣｕ配線
が酸化されるおそれがある。However, the silicon nitride film as the Cu diffusion preventing insulating film has an etching selectivity of only about 10 with respect to the silicon oxide film. Since the interlayer insulating film needs to be over-etched to some extent in consideration of sinking, so-called dishing variation, the Cu diffusion preventing insulating film is also slightly etched to block a desired film thickness, that is, diffusion of oxygen. It tends to be thinner than the film thickness that can be achieved. As a result, oxygen may permeate the Cu diffusion preventing insulating film (silicon nitride film) and diffuse into the Cu wiring in the step of removing the resist film, and the Cu wiring may be oxidized.
【０００８】この問題を回避するために、シリコン窒化
膜の成膜膜厚を厚くすれば、層間絶縁膜をエッチングし
て接続孔の形成した後に所望の膜厚のシリコン窒化膜を
Ｃｕ配線上に残存させることができる。しかしながら、
シリコン窒化膜は層間絶縁膜に一般に用いられているシ
リコン酸化膜系の絶縁膜に比べて誘電率が高いので、シ
リコン窒化膜の膜厚を厚くすると多層配線の配線間及び
配線層間に係る容量が実効的に増加してしまう。これに
より、ＬＳＩの多層配線の配線中を伝搬する電気信号の
遅れ、いわゆる配線遅延が大きくなり、これが致命的な
問題になる可能性がある。To avoid this problem, if the thickness of the silicon nitride film is increased, a silicon nitride film having a desired thickness is formed on the Cu wiring after the interlayer insulating film is etched to form a connection hole. Can be left. However,
Since the silicon nitride film has a higher dielectric constant than a silicon oxide film-based insulating film generally used as an interlayer insulating film, when the thickness of the silicon nitride film is increased, the capacitance between the wirings of the multilayer wiring and between the wiring layers is reduced. Effectively increases. As a result, a delay of an electric signal propagating in the wiring of the multilayer wiring of the LSI, that is, a so-called wiring delay increases, which may be a fatal problem.
【０００９】本発明は以上の問題点を鑑みて創作された
ものであり、金属配線が酸化されず、かつ多層配線の実
効的な容量を低く抑えることができる半導体装置及びそ
の製造方法を提供することを目的とする。SUMMARY OF THE INVENTION The present invention has been made in view of the above problems, and provides a semiconductor device which does not oxidize a metal wiring and can suppress the effective capacitance of a multilayer wiring, and a method of manufacturing the same. The purpose is to:
【００１０】[0010]
【課題を解決するための手段】上記問題を解決するた
め、本発明は半導体装置の製造方法に係り、金属配線を
備えた半導体基板を用意する工程と、前記半導体基板の
上に前記金属配線を覆う金属拡散防止無機絶縁膜を形成
する工程と、前記金属拡散防止無機絶縁膜の上に有機絶
縁膜を形成する工程と、前記有機絶縁膜の上に層間絶縁
膜を形成する工程と、前記層間絶縁膜の所定の領域を、
前記有機絶縁膜をエッチングストップ膜としてエッチン
グすることにより、前記層間絶縁膜に少なくとも孔を形
成する工程と、前記孔の底部に露出した前記有機絶縁膜
をエッチングして前記金属拡散防止無機絶縁膜を露出さ
せる工程と、前記層間絶縁膜をマスクにして前記孔の底
部の前記金属拡散防止無機絶縁膜をエッチングして前記
金属配線を露出させることにより、少なくとも接続孔を
形成する工程とを有することを特徴とする。In order to solve the above-mentioned problems, the present invention relates to a method of manufacturing a semiconductor device, comprising the steps of preparing a semiconductor substrate having metal wiring, and forming the metal wiring on the semiconductor substrate. Forming a covering metal diffusion preventing inorganic insulating film, forming an organic insulating film on the metal diffusion preventing inorganic insulating film, forming an interlayer insulating film on the organic insulating film, A predetermined area of the insulating film is
The step of forming at least a hole in the interlayer insulating film by etching the organic insulating film as an etching stop film, and etching the organic insulating film exposed at the bottom of the hole to form the metal diffusion preventing inorganic insulating film. Exposing, and exposing the metal wiring by etching the metal diffusion preventing inorganic insulating film at the bottom of the hole using the interlayer insulating film as a mask, thereby forming at least a connection hole. Features.
【００１１】本発明によれば、金属配線上に金属拡散防
止無機絶縁膜と有機絶縁膜とを介して層間絶縁膜を形成
し、まず、層間絶縁膜に少なくとも孔を形成するため、
例えばレジスト膜をマスクにしたドライエッチングによ
り、層間絶縁膜をエッチングする。このとき、下地の有
機絶縁膜がエッチングストップ膜として機能するように
工夫されている。すなわち、例えば、層間絶縁膜がプラ
ズマＣＶＤで成膜されたシリコン含有絶縁膜であって、
有機絶縁膜が有機ＳＯＧ膜である場合、エッチング選択
比（シリコン含有絶縁膜のエッチングレート／有機絶縁
膜のエッチングレート）が無限大に近くなり、有機絶縁
膜で完全にエッチングがストップする。According to the present invention, an interlayer insulating film is formed on a metal wiring via a metal diffusion preventing inorganic insulating film and an organic insulating film. First, at least a hole is formed in the interlayer insulating film.
For example, the interlayer insulating film is etched by dry etching using a resist film as a mask. At this time, it is devised that the underlying organic insulating film functions as an etching stop film. That is, for example, the interlayer insulating film is a silicon-containing insulating film formed by plasma CVD,
When the organic insulating film is an organic SOG film, the etching selectivity (etching rate of the silicon-containing insulating film / etching rate of the organic insulating film) becomes almost infinite, and the etching is completely stopped at the organic insulating film.
【００１２】次いで、有機物と容易に反応する例えば酸
素などを含むガスを用いたドライエッチングやアッシン
グにより有機絶縁膜をエッチングするとともに、レジス
ト膜とを同時に除去する。このとき、金属配線が酸素の
拡散を防止することができる膜厚、すなわち、成膜時の
所定の膜厚と同一膜厚の金属拡散防止無機絶縁膜で覆わ
れているので、金属配線が酸素により酸化されるのを防
止することができる。Next, the organic insulating film is etched by dry etching or ashing using a gas containing, for example, oxygen which easily reacts with an organic substance, and the resist film is simultaneously removed. At this time, since the metal wiring is covered with a metal diffusion preventing inorganic insulating film having the same thickness as that which can prevent diffusion of oxygen, that is, the predetermined thickness at the time of film formation, the metal wiring is Can prevent oxidation.
【００１３】その後、金属拡散防止無機絶縁膜を、酸素
を用いないエッチング条件でエッチングして金属配線が
露出を露出することにより少なくとも接続孔を形成す
る。好ましい形態では、接続孔とこれに連通する配線溝
を形成するようにしてもよい。このように、本発明では
層間絶縁膜をエッチングする際に、エッチング選択比が
無限大に近く、かつ誘電率が低い有機絶縁膜をエッチン
グストップ膜として用い、その下の金属拡散防止無機絶
縁膜を保護することを特徴とし、従来のように金属拡散
防止無機絶縁膜にエッチングストップ膜としての機能を
もたせる必要がないので、金属拡散防止無機絶縁膜の膜
減りがおこるおそれがない。Thereafter, the metal diffusion preventing inorganic insulating film is etched under an etching condition not using oxygen to expose the metal wiring to thereby form at least a connection hole. In a preferred embodiment, a connection hole and a wiring groove communicating with the connection hole may be formed. As described above, in the present invention, when etching the interlayer insulating film, the etching selectivity is close to infinity, and the organic insulating film having a low dielectric constant is used as the etching stop film, and the metal diffusion preventing inorganic insulating film thereunder is used. It is characterized by protection, and it is not necessary for the metal diffusion preventing inorganic insulating film to have a function as an etching stop film as in the related art, so that there is no possibility that the metal diffusion preventing inorganic insulating film is reduced in film thickness.
【００１４】従って、誘電率が比較的高い金属拡散防止
無機絶縁膜層の膜厚を酸素の拡散を防止できる最低限の
膜厚とするができるので、多層配線の配線間及び配線層
間に係る容量を実効的に小さくすることができる。並び
に、金属配線が例えば酸化されやすいＣｕ配線である場
合、酸素の拡散を防止できる膜厚の金属拡散防止無機絶
縁膜層で覆われているので金属配線の酸化を防止するこ
とができる。また、金属配線の酸化を確実に防止できる
膜厚の金属拡散防止無機絶縁膜が膜減りなしで残存する
ようにしたことで、金属拡散防止無機絶縁膜をエッチン
グして金属配線を露出させる工程の前で、酸素を用いた
プラズマアッシングなどの工程を行うことができるよう
になるので、製造上の制限を受けることなくプロセス設
計の自由度を上げることができる。Therefore, the thickness of the metal diffusion preventing inorganic insulating film layer having a relatively high dielectric constant can be set to the minimum thickness capable of preventing diffusion of oxygen, so that the capacitance between the wirings of the multilayer wiring and between the wiring layers can be reduced. Can be effectively reduced. Further, when the metal wiring is, for example, a Cu wiring which is easily oxidized, the metal wiring is prevented from being oxidized because the metal wiring is covered with a metal diffusion preventing inorganic insulating film layer having a thickness capable of preventing diffusion of oxygen. In addition, since the metal diffusion preventing inorganic insulating film having a thickness capable of reliably preventing the oxidation of the metal wiring is left without film reduction, the step of etching the metal diffusion preventing inorganic insulating film to expose the metal wiring is performed. Since a process such as plasma ashing using oxygen can be performed before the process, the degree of freedom in process design can be increased without being restricted by manufacturing.
【００１５】以上のことより、設計仕様に対応した配線
遅延の小さい高性能ＬＳＩの多層配線を製造することが
できるようになる。As described above, it is possible to manufacture a multilayer wiring of a high-performance LSI with a small wiring delay corresponding to the design specification.
【００１６】[0016]
【発明の実施の形態】以下、本発明の実施の形態につい
て、添付の図面を参照して説明する。 （第１の実施の形態）図１（ａ）〜（ｃ）は本発明の第
１の実施の形態の半導体装置の製造方法を示す概略断面
図（その１）、図２（ａ）〜（ｃ）は本発明の第１の実
施の形態の半導体装置の製造方法を示す概略断面図（そ
の２）、図３（ａ）及び（ｂ）は本発明の第１の実施の
形態の半導体装置の製造方法を示す概略断面図（その
３）である。Embodiments of the present invention will be described below with reference to the accompanying drawings. (First Embodiment) FIGS. 1A to 1C are schematic sectional views showing a method for manufacturing a semiconductor device according to a first embodiment of the present invention (part 1), and FIGS. 3C is a schematic cross-sectional view (part 2) illustrating the method for manufacturing the semiconductor device according to the first embodiment of the present invention, and FIGS. 3A and 3B are semiconductor device according to the first embodiment of the present invention. It is a schematic sectional drawing (the 3) which shows the manufacturing method of.
【００１７】本発明の実施の形態の半導体装置の製造方
法は、まず、図１（ａ）に示すような半導体基板１１を
用意する。すなわち、この半導体基板１１には所定の半
導体素子（図示せず）が形成され、半導体基板１１の上
方には絶縁膜１２の配線溝１２ａに埋め込まれて形成さ
れた第１のＣｕ配線１０が形成され、第１のＣｕ配線１
０と半導体素子とは電気的に接続されている。In the method of manufacturing a semiconductor device according to the embodiment of the present invention, first, a semiconductor substrate 11 as shown in FIG. 1A is prepared. That is, a predetermined semiconductor element (not shown) is formed on the semiconductor substrate 11, and a first Cu wiring 10 buried in the wiring groove 12 a of the insulating film 12 is formed above the semiconductor substrate 11. And the first Cu wiring 1
0 and the semiconductor element are electrically connected.
【００１８】第１のＣｕ配線１０は、例えばＴｉＮやＴ
ａＮなどからなるバリアメタル層１０ａを介して配線溝
１２ａ内に形成されている。また、それらの金属膜は、
絶縁膜１２上にも形成されるが、化学機械研磨法により
除去される。続いて、同じく図１（ａ）に示すように、
第１のＣｕ配線１０及び絶縁膜１２上に金属拡散防止無
機絶縁膜の一例である膜厚が例えば３０ｎｍのシリコン
窒化膜１４をプラズマＣＶＤにより成膜する。このシリ
コン窒化膜１４は後工程のレジスト膜を剥離する工程な
どで用いられる酸素プラズマなどから酸素が第１のＣｕ
配線１０に拡散されて第１のＣｕ配線１０が酸化される
のを防止する膜となる。また、このシリコン窒化膜１４
は第１のＣｕ配線１０内のＣｕが層間絶縁膜に拡散する
ことを防止する機能も有する。このシリコン窒化膜１４
は比較的、誘電率が高いので膜厚を薄く形成する方が好
ましいが、酸素プラズマなどからの酸素が第１のＣｕ配
線１０に拡散するのを完全に防止するために３０ｎｍ程
度以上の膜厚とすることが好ましい。The first Cu wiring 10 is made of, for example, TiN or T
It is formed in the wiring groove 12a via a barrier metal layer 10a made of aN or the like. Also, those metal films are
Although formed on the insulating film 12, it is removed by a chemical mechanical polishing method. Subsequently, as shown in FIG.
A silicon nitride film 14 having a thickness of, for example, 30 nm, which is an example of a metal diffusion preventing inorganic insulating film, is formed on the first Cu wiring 10 and the insulating film 12 by plasma CVD. This silicon nitride film 14 is made of oxygen, such as oxygen plasma, which is used in a step of removing a resist film in a later step.
It becomes a film for preventing the first Cu wiring 10 from being oxidized by being diffused into the wiring 10. The silicon nitride film 14
Also has a function of preventing Cu in the first Cu wiring 10 from diffusing into the interlayer insulating film. This silicon nitride film 14
It is preferable to form the film with a small thickness because the dielectric constant is relatively high. However, in order to completely prevent oxygen from oxygen plasma or the like from diffusing into the first Cu wiring 10, a film thickness of about 30 nm or more It is preferable that
【００１９】なお、このシリコン窒化膜１４の代わり
に、ＳｉＣ（シリコンカーバイド）膜、ＰＳＧ（Ｐｈｏ
ｓｐｈｏｒ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜、又は
高密度プラズマなどを用いたＣＶＤにより成膜された膜
密度が高いシリコン酸化膜を用いることができる。その
後、ダウコーニング社製の商品名（ＳＩＬＫ）、又はア
ライドシグナル社製の商品名（ＦＬＡＲＥ）などを用意
する。これらは有機ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓ
ｓ）であって、シリコン窒化膜１４上にスピンコータに
より膜厚が例えば１００ｎｍになるようにして塗布し、
例えば３５０〜４００℃でキュアすることによりシリコ
ン窒化膜１４上に有機絶縁膜の一例である有機ＳＯＧ膜
１６を形成することができる。In place of the silicon nitride film 14, a SiC (silicon carbide) film and a PSG (Pho
For example, a silicon oxide film having a high film density formed by CVD using a high-density plasma or the like can be used. Thereafter, a product name (SILK) manufactured by Dow Corning, or a product name (FLARE) manufactured by Allied Signal Co., Ltd. is prepared. These are organic SOG (Spin On Glass)
s) is applied on the silicon nitride film 14 by a spin coater so that the film thickness becomes, for example, 100 nm;
For example, by curing at 350 to 400 ° C., the organic SOG film 16 as an example of the organic insulating film can be formed on the silicon nitride film 14.
【００２０】この有機ＳＯＧ膜１６は層間絶縁膜として
一般に使用されるプラズマＣＶＤで成膜されたシリコン
含有絶縁膜より誘電率が低く、また、ＣＦ4／ＣＨＦ3系
などのガスを用いた一般的なシリコン含有絶縁膜のドラ
イエッチング条件ではほとんどエッチングされない特性
をもっている。このため、本実施の形態では、この有機
ＳＯＧ膜１６を接続孔の形成に係るエッチングにおける
エッチングストップ膜として用いることを特徴としてい
る。The organic SOG film 16 has a lower dielectric constant than a silicon-containing insulating film formed by plasma CVD, which is generally used as an interlayer insulating film, and is generally formed using a gas such as CF 4 / CHF 3. It has a characteristic that it is hardly etched under the dry etching condition of a simple silicon-containing insulating film. For this reason, the present embodiment is characterized in that the organic SOG film 16 is used as an etching stop film in etching for forming a connection hole.
【００２１】次いで、有機ＳＯＧ膜１６上にプラズマＣ
ＶＤにより、層間絶縁膜の一例である膜厚が例えば０．
８〜１．２μｍのＦＳＧ（Ｆｌｕｏｒｉｎｅ Ｓｉｌｉ
ｃａｔｅ Ｇｌａｓｓ）膜１８を成膜する。次いで、Ｆ
ＳＧ膜１８上にレジスト膜２０を形成した後に、第１の
Ｃｕ配線１０の所定の部分上に接続孔が形成されるよう
にレジスト膜２０をパターニングする。Next, a plasma C is formed on the organic SOG film 16.
According to VD, the film thickness, which is an example of the interlayer insulating film, is set to, for example, 0.1.
8-1.2 μm FSG (Fluorine Sili)
(Cate Glass) film 18 is formed. Then, F
After forming the resist film 20 on the SG film 18, the resist film 20 is patterned so that a connection hole is formed on a predetermined portion of the first Cu wiring 10.
【００２２】次いで、図１（ｂ）に示すように、このレ
ジスト膜２０をマスクにして、例えばＣＦ4／ＣＨＦ3系
などのガスを用いた異方性ドライエッチングによりＦＳ
Ｇ膜１８をエッチングする。このとき、前述したよう
に、有機ＳＯＧ膜１６はＣＦ4／ＣＨＦ3系などのガスを
用いた異方性ドライエッチングではほとんどエッチング
されず、エッチング選択比（ＦＳＧ膜のエッチングレー
ト／有機ＳＯＧ膜のエッチングレート）が無限大に近い
ので、ＦＳＧ膜１８をオーバーエッチングしても有機Ｓ
ＯＧ膜１６が露出した時点でエッチングが完全にストッ
プする。これにより、接続孔１９ａが形成される。Then, as shown in FIG. 1B, FS is performed by anisotropic dry etching using a gas such as CF 4 / CHF 3 using the resist film 20 as a mask.
The G film 18 is etched. At this time, as described above, the organic SOG film 16 is hardly etched by anisotropic dry etching using a gas such as CF 4 / CHF 3 , and has an etching selectivity (etching rate of the FSG film / etching of the organic SOG film). (Etching rate) is almost infinite, so even if the FSG film 18 is over-etched,
The etching is completely stopped when the OG film 16 is exposed. Thereby, the connection hole 19a is formed.
【００２３】次いで、図１（ｃ）に示すように、ＮＨ3
ガス、Ｎ2／Ｈ2系のガス、又は酸素を含むガスなどを用
いた異方性ドライエッチングにより、有機ＳＯＧ膜１６
をエッチングする。このとき、有機ＳＯＧ膜１６の下の
シリコン窒化膜１４は無機膜であるので、そのようなガ
スとは反応せず、シリコン窒化膜１４が露出した時点で
エッチングがストップする。また、レジスト膜２０も有
機膜であるので、この工程で同時に除去される。これに
より、接続孔１９ａの底部にシリコン窒化膜１４が露出
する。[0023] Then, as shown in FIG. 1 (c), NH 3
The organic SOG film 16 is formed by anisotropic dry etching using a gas, an N 2 / H 2 gas, a gas containing oxygen, or the like.
Is etched. At this time, since the silicon nitride film 14 under the organic SOG film 16 is an inorganic film, it does not react with such a gas, and the etching stops when the silicon nitride film 14 is exposed. Further, since the resist film 20 is also an organic film, it is simultaneously removed in this step. As a result, the silicon nitride film 14 is exposed at the bottom of the connection hole 19a.
【００２４】次いで、図２（ａ）に示すように、接続孔
１９ａが形成されたＦＳＧ膜１８上にレジスト膜を塗布
し、フォトリソグラフィーにより、接続孔１９ａに連通
する配線溝を画定するためのレジスト膜２１ａのパター
ンを形成する。このとき、接続孔１９ａ内に充填された
レジスト膜の一部は露光されないので、接続孔１９ａ内
の底部を含む一部に未露光部のレジスト膜２１ｂが残存
する。Next, as shown in FIG. 2A, a resist film is applied on the FSG film 18 in which the connection hole 19a is formed, and a wiring groove communicating with the connection hole 19a is defined by photolithography. A pattern of the resist film 21a is formed. At this time, since a part of the resist film filled in the connection hole 19a is not exposed, the unexposed resist film 21b remains in a part including the bottom in the connection hole 19a.
【００２５】次いで、図２（ｂ）に示すように、レジス
ト膜２１ａ，２１ｂをマスクにして、ＦＳＧ膜１８をそ
の表面から例えば０．３〜０．４μｍ程度の深さまで異
方性ドライエッチングによりコントロールエッチングし
て接続孔１９ａに連通する配線溝１９ｂを形成する。続
いて、ＦＳＧ膜１８上のレジスト膜２１ａと配線溝１９
ｂ内の一部に埋め込まれたレジスト膜２１ｂとを酸素を
主に用いたプラズマアッシングにより剥離する。このと
き、第１のＣｕ配線１０は成膜された時点と同じ膜厚の
シリコン窒化膜１４により覆われているので、プラズマ
アッシングの酸素がシリコン窒化膜１４によりブロック
され、第１のＣｕ配線１０が酸化されるおそれがない。Next, as shown in FIG. 2B, using the resist films 21a and 21b as masks, the FSG film 18 is anisotropically dry-etched from its surface to a depth of, for example, about 0.3 to 0.4 μm. By performing control etching, a wiring groove 19b communicating with the connection hole 19a is formed. Subsequently, the resist film 21a on the FSG film 18 and the wiring groove 19
The resist film 21b buried in a part of b is separated by plasma ashing mainly using oxygen. At this time, since the first Cu wiring 10 is covered with the silicon nitride film 14 having the same thickness as when the film was formed, oxygen for plasma ashing is blocked by the silicon nitride film 14 and the first Cu wiring 10 Is not oxidized.
【００２６】なお、本実施の形態では酸素を主に用いた
等方性のプラズマアッシングでレジスト膜２１ａ，２１
ａを剥離する形態を例示しているので、この工程で有機
ＳＯＧ膜１６に多少のサイドエッチが発生している。有
機ＳＯＧ膜１６にサイドエッチを発生させたくない場合
は、酸素などの有機膜と容易に反応するガスを主に用い
た異方性ドライエッチングでレジスト膜２１ａ，２１ｂ
を除去してもよい。この場合、接続孔１９ａの側壁に残
渣が発生しないように接続孔１９ａをテーパー形状にな
るようにエッチングすることが好ましい。In this embodiment, the resist films 21a, 21a are formed by isotropic plasma ashing mainly using oxygen.
Since the example in which a is removed is illustrated, some side etching occurs in the organic SOG film 16 in this step. If side etching is not desired to be generated in the organic SOG film 16, the resist films 21a, 21b are formed by anisotropic dry etching mainly using a gas which easily reacts with the organic film such as oxygen.
May be removed. In this case, it is preferable that the connection hole 19a is etched so as to have a tapered shape so that no residue is generated on the side wall of the connection hole 19a.
【００２７】次いで、図２（ｃ）に示すように、ＦＳＧ
膜１８をマスクにしてシリコン窒化膜１４をＣＦ4／Ｃ
ＨＦ3系などのガスを用いた異方性ドライエッチングに
よりエッチングして接続孔１９ａを通して第１のＣｕ配
線１０を露出させる。次いで、図３（ａ）に示すよう
に、接続孔１９ａ及び配線溝１９ｂの内面上及びＦＳＧ
膜１８の上面上にスパッタリング又はＣＶＤにより膜厚
が例えば３０〜５０ｎｍのＴａＮ（タンタルナイトライ
ド）膜２２を成膜し、続いて、スパッタリング又はＣＶ
Ｄによりめっき給電層であるシードＣｕ層２４を形成す
る。続いて、このシードＣｕ層２４を介して電解めっき
により膜厚が例えば０．５μｍのＣｕ膜２６を成膜す
る。これにより、Ｃｕ膜２６は接続孔１９ａ及び配線溝
１９ｂを埋めこむようにして形成される。なお、ＴａＮ
膜２２はＣｕ配線のＣｕが外部に拡散するのを防止する
バリアメタル層であって、ＴａＮ膜２２の代わりに、Ｔ
ｉＮ（チタンナイトライド）膜、Ｔａ（タンタル）又は
ＷＮ（タングステンナイトライド）膜などを使用しても
よい。Next, as shown in FIG.
Using the film 18 as a mask, the silicon nitride film 14 is CF 4 / C
Etching is performed by anisotropic dry etching using a gas such as HF 3 to expose the first Cu wiring 10 through the connection hole 19a. Next, as shown in FIG. 3A, the inner surface of the connection hole 19a and the wiring groove 19b and the FSG
A TaN (tantalum nitride) film 22 having a thickness of, for example, 30 to 50 nm is formed on the upper surface of the film 18 by sputtering or CVD.
D forms a seed Cu layer 24 as a plating power supply layer. Subsequently, a Cu film 26 having a thickness of, for example, 0.5 μm is formed by electrolytic plating via the seed Cu layer 24. Thus, the Cu film 26 is formed so as to fill the connection holes 19a and the wiring grooves 19b. In addition, TaN
The film 22 is a barrier metal layer for preventing the diffusion of Cu of the Cu wiring to the outside.
An iN (titanium nitride) film, Ta (tantalum), WN (tungsten nitride) film, or the like may be used.
【００２８】次いで、図３（ｂ）に示すように、ＣＭＰ
により、Ｃｕ層２６とシードＣｕ層２４とＴａＮ膜２２
とをＦＳＧ膜１８が露出するまで研磨することにより、
配線溝１９ｂ内には第２のＣｕ配線２６ａが、接続孔１
９ａ内にはＣｕプラグ２６ｂが形成される。これによ
り、第１のＣｕ配線１０と第２のＣｕ配線２６ａとがＣ
ｕプラグ２６ｂを介して電気的に接続される。Next, as shown in FIG.
As a result, the Cu layer 26, the seed Cu layer 24, and the TaN film 22
By polishing until the FSG film 18 is exposed,
In the wiring groove 19b, a second Cu wiring 26a is
A Cu plug 26b is formed in 9a. As a result, the first Cu wiring 10 and the second Cu wiring 26a
It is electrically connected via the u plug 26b.
【００２９】以上の工程を繰り返すことにより、Ｃｕ配
線が所定の数で積層された多層配線を形成することがで
きる。本発明の第１の実施の形態の半導体装置の製造方
法によれば、ＦＳＧ膜１８をエッチングする工程で、エ
ッチング選択比が無限大に近い有機ＳＯＧ膜１６をエッ
チングストップ膜として用いているので、シリコン窒化
膜１４にエッチングストップ膜としての機能をもたせる
必要がない。すなわち、誘電率が比較的高いシリコン窒
化膜１４をエッチングストップ膜として機能させる必要
がないので、酸素が拡散しない程度の薄い膜厚とするこ
とができる。By repeating the above steps, a multilayer wiring in which a predetermined number of Cu wirings are stacked can be formed. According to the method of manufacturing the semiconductor device of the first embodiment of the present invention, in the step of etching the FSG film 18, the organic SOG film 16 having an etching selectivity close to infinity is used as an etching stop film. It is not necessary for the silicon nitride film 14 to have a function as an etching stop film. That is, since it is not necessary to make the silicon nitride film 14 having a relatively high dielectric constant function as an etching stop film, it is possible to make the film thickness as thin as not to diffuse oxygen.
【００３０】従って、多層配線の配線間及び配線層間に
係る容量を小さくすることができるので、設計仕様に対
応した配線遅延の小さい高性能ＬＳＩ用の多層配線を形
成することができるようになる。 （第２の実施の形態）図４（ａ）〜（ｄ）は本発明の第
２の実施の形態の半導体装置の製造方法を示す概略断面
図（その１）、図５（ａ）〜（ｃ）は本発明の第２の実
施の形態の半導体装置の製造方法を示す概略断面図（そ
の２）である。Therefore, the capacitance between the wirings of the multilayer wiring and between the wiring layers can be reduced, so that it is possible to form a multilayer wiring for a high-performance LSI with a small wiring delay corresponding to the design specification. (Second Embodiment) FIGS. 4A to 4D are schematic sectional views showing a method for manufacturing a semiconductor device according to a second embodiment of the present invention (part 1), and FIGS. 3C is a schematic sectional view (part 2) illustrating the method for manufacturing the semiconductor device according to the second embodiment of the present invention.
【００３１】第２の実施の形態は、本発明の実施の形態
の半導体装置の製造方法を利用して、ＦＳＧ膜の膜中に
中間層として接続孔を画定するためのシリコン窒化膜の
パターンを予め形成しておき、次いで、ＦＳＧ膜上に配
線溝を画定するためのレジストパターンを形成した後
に、このレジスト膜をマスクにしてＦＳＧ膜をシリコン
窒化膜までエッチングして配線溝を形成し、続いて、露
出したシリコン窒化膜をマスクにして接続孔を形成する
工程を含んでいる。図４及び図５において、図１〜図３
と同一要素には同一の符号を付してその詳しい説明を省
略する。In the second embodiment, a pattern of a silicon nitride film for defining a connection hole as an intermediate layer in an FSG film is formed by utilizing the method of manufacturing a semiconductor device according to the embodiment of the present invention. After forming a resist pattern for defining a wiring groove on the FSG film in advance, a wiring groove is formed by etching the FSG film to a silicon nitride film using the resist film as a mask. Forming a connection hole using the exposed silicon nitride film as a mask. 4 and 5, FIGS.
The same elements as those described above are denoted by the same reference numerals, and detailed description thereof will be omitted.
【００３２】本実施の形態の半導体装置の製造方法は、
図４（ａ）に示すように、まず、第１の実施の形態の半
導体装置の製造方法と同様な方法で、第１のＣｕ配線１
０及び絶縁膜１２上に、プラズマＣＶＤにより金属拡散
防止無機絶縁膜の一例である膜厚が例えば３０ｎｍの第
１のシリコン窒化膜１４ａを成膜する。なお、この第１
のシリコン窒化膜１４ａの代わりに、第１の実施の形態
と同様に、ＳｉＣ（シリコンカーバイド）膜、ＰＳＧ
（Ｐｈｏｓｐｈｏｒ ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）
膜、又は高密度プラズマなどを用いたＣＶＤにより成膜
された膜密度が高いシリコン酸化膜を用いてもよい。The method of manufacturing a semiconductor device according to the present embodiment
As shown in FIG. 4A, first, the first Cu wiring 1 is formed by a method similar to the method of manufacturing the semiconductor device of the first embodiment.
A first silicon nitride film 14a having a thickness of, for example, 30 nm, which is an example of a metal diffusion preventing inorganic insulating film, is formed on the insulating film 12 and the insulating film 12 by plasma CVD. In addition, this first
Instead of the silicon nitride film 14a, an SiC (silicon carbide) film, a PSG
(Phosphor silica Glass)
A film or a silicon oxide film with a high film density formed by CVD using high-density plasma or the like may be used.
【００３３】その後、第１のシリコン窒化膜１４ａ上
に、有機絶縁膜の一例である膜厚が例えば１００ｎｍの
有機ＳＯＧ膜１６を形成する。続いて、有機ＳＯＧ膜１
６上にプラズマＣＶＤにより、下部層の一例である膜厚
が例えば２５０〜３５０ｎｍである第１のＦＳＧ膜１８
ａを形成する。続いて、第１のＦＳＧ膜１８ａ上にプラ
ズマＣＶＤにより、中間層の一例である膜厚が例えば５
０〜１００ｎｍの第２のシリコン窒化膜１４ｂを成膜す
る。Thereafter, an organic SOG film 16 having a thickness of, for example, 100 nm, which is an example of an organic insulating film, is formed on the first silicon nitride film 14a. Subsequently, the organic SOG film 1
A first FSG film 18 having a thickness of, for example, 250 to 350 nm, which is an example of a lower layer, is formed on the substrate 6 by plasma CVD.
a is formed. Subsequently, the thickness of an example of the intermediate layer is set to, for example, 5 on the first FSG film 18a by plasma CVD.
A second silicon nitride film 14b having a thickness of 0 to 100 nm is formed.
【００３４】次いで、第２のシリコン窒化膜１４ｂ上
に、接続孔を画定するためのレジスト膜２０ｂをパター
ニングし、このレジスト膜２０ｂをマスクにして第２の
シリコン窒化膜１４ｂを異方性ドライエッチングにより
エッチングする。これにより、図４（ｂ）に示すよう
に、第２のシリコン窒化膜１４ｂに接続孔を画定するた
めの孔１４Ｉが形成される。この後に、レジスト膜２０
ｂを除去する。Next, a resist film 20b for defining a connection hole is patterned on the second silicon nitride film 14b, and the second silicon nitride film 14b is anisotropically dry-etched using the resist film 20b as a mask. Etching. As a result, as shown in FIG. 4B, a hole 141 for defining a connection hole is formed in the second silicon nitride film 14b. After this, the resist film 20
b is removed.
【００３５】次いで、図４（ｃ）に示すように、第２の
シリコン窒化膜１４ｂ及び第１のＦＳＧ膜１８ａ上に、
上部層の一例である膜厚が例えば１５０〜２００ｎｍの
第２のＦＳＧ膜１８ｂをプラズマＣＶＤにより成膜す
る。これにより、第２の実施の形態での層間絶縁膜とな
る第１のＦＳＧ膜（下部層）１８ａ、孔１４Ｉを有する
第２のシリコン窒化膜（中間層）１４ｂ及び第２のＦＳ
Ｇ膜（上部層）１８ｂとが積層される。続いて、第２の
ＦＳＧ膜１８ｂ上に配線溝を画定するためのレジスト膜
２０ｃをパターニングする。Next, as shown in FIG. 4C, the second silicon nitride film 14b and the first FSG film 18a are
A second FSG film 18b having a thickness of, for example, 150 to 200 nm, which is an example of the upper layer, is formed by plasma CVD. As a result, the first FSG film (lower layer) 18a, the second silicon nitride film (intermediate layer) 14b having the hole 141, and the second FS are formed as the interlayer insulating film in the second embodiment.
A G film (upper layer) 18b is laminated. Subsequently, a resist film 20c for defining a wiring groove is patterned on the second FSG film 18b.
【００３６】次いで、図４（ｄ）に示すように、このレ
ジスト膜２０ｃをマスクにして、エッチング選択比（Ｆ
ＳＧ膜のエッチレート／シリコン窒化膜のエッチレー
ト）が１０以上とれるエッチング条件、例えば、Ｃ4Ｆ8
／ＣＯ／Ａｒ／O2系などの混合ガスを用いた異方性ドラ
イエッチングで、第２のＦＳＧ膜１８ｂをエッチングす
る。このとき、第２のシリコン窒化膜１４ｂの一部が露
出するが、このエッチング条件では第２のシリコン窒化
膜１４ｂのエッチングレートが低く、これがマスクにな
って孔１４Ｉの下の第１のＦＳＧ膜１８ａがエッチング
される。また、このとき、上記したＦＳＧ膜のエッチン
グ条件は、エッチング選択比（ＦＳＧ膜のエッチレート
／有機ＳＯＧ膜のエッチレート）が無限大に近い条件で
もあるため、第１のＦＳＧ膜１８ａの下の有機ＳＯＧ膜
１６でエッチングがストップする。これにより、図４
（ｄ）に示すように、第２のシリコン窒化膜１４ｂの上
には配線溝１９ｄが形成され、さらに、この配線溝１９
ｄと連通する接続孔１９ｅが形成される。Next, as shown in FIG. 4D, using this resist film 20c as a mask, the etching selectivity (F
(Etch rate of SG film / etch rate of silicon nitride film) of 10 or more, for example, C 4 F 8
The second FSG film 18b is etched by anisotropic dry etching using a mixed gas such as a / CO / Ar / O 2 system. At this time, a part of the second silicon nitride film 14b is exposed, but under this etching condition, the etching rate of the second silicon nitride film 14b is low, and this serves as a mask to form the first FSG film 18a is etched. At this time, the etching conditions of the FSG film described above are also conditions under which the etching selectivity (etch rate of the FSG film / etch rate of the organic SOG film) is close to infinity. The etching stops at the organic SOG film 16. As a result, FIG.
As shown in (d), a wiring groove 19d is formed on the second silicon nitride film 14b.
A connection hole 19e communicating with d is formed.
【００３７】次いで、図５（ａ）に示すように、接続孔
１９ｅの底部の有機ＳＯＧ膜１６をＮＨ3ガス、Ｎ2／Ｈ
2系ガス、又はＯ2を主に用いた異方性ドライエッチング
でエッチングする。このとき、有機ＳＯＧ膜１６のエッ
チングと同時にレジスト膜２０ｃも除去される。ここ
で、本実施の形態では、第１の実施の形態のようにエッ
チングされた有機ＳＯＧ膜のパターンの側面が露出した
後に、酸素を主に用いた等方性のドライアッシングを行
う工程がないので、有機ＳＯＧ膜１６にサイドエッチが
発生しない。Next, as shown in FIG. 5 (a), the organic SOG film 16 at the bottom of the connection hole 19e is changed to NH 3 gas, N 2 / H
Etching is performed by anisotropic dry etching mainly using a two- system gas or O 2 . At this time, the resist film 20c is removed simultaneously with the etching of the organic SOG film 16. Here, in the present embodiment, there is no step of performing isotropic dry ashing mainly using oxygen after the side surfaces of the pattern of the etched organic SOG film are exposed as in the first embodiment. Therefore, side etching does not occur in the organic SOG film 16.
【００３８】これにより、図５（ａ）に示すように、接
続孔１９ｅの底に第１のシリコン窒化膜１４ａが露出す
る。このとき、第１の実施の形態と同様に、第１のＣｕ
配線１０は、酸素の拡散を防止できる膜厚の第１のシリ
コン窒化膜１４ａで覆われているので第１のＣｕ配線１
０が酸化されるおそれがない。次いで、図５（ｂ）に示
すように、配線溝１９ｄの底部に露出した第２のシリコ
ン窒化膜１４ｂと接続孔１９ｅの底に露出した第１のシ
リコン窒化膜１４ａとを例えばＣＦ4／ＣＨＦ3系のガス
を用いた異方性ドライエッチングでエッチングすること
により、接続孔１９ｅとこの接続孔１９ｅに連通する配
線溝１９ｄが深くなり、第１のＣｕ配線が露出する。As a result, as shown in FIG. 5A, the first silicon nitride film 14a is exposed at the bottom of the connection hole 19e. At this time, similarly to the first embodiment, the first Cu
Since the wiring 10 is covered with the first silicon nitride film 14a having a thickness capable of preventing diffusion of oxygen, the first Cu wiring 1
There is no possibility that 0 is oxidized. Next, as shown in FIG. 5B, the second silicon nitride film 14b exposed at the bottom of the wiring groove 19d and the first silicon nitride film 14a exposed at the bottom of the connection hole 19e are, for example, CF 4 / CHF. By performing etching by anisotropic dry etching using a three- system gas, the connection hole 19e and the wiring groove 19d communicating with the connection hole 19e are deepened, and the first Cu wiring is exposed.
【００３９】次いで、第１の実施の形態と同様な方法
（図３（ａ））で、接続孔１９ｅ、配線溝１９ｄ及び第
２のＦＳＧ膜１８ｂ上にＴａＮ膜２２及びシードＣｕ膜
２４を形成し、このシードＣｕ膜２４をめっき給電層と
して電解めっきにより接続孔１９ｅ及び配線溝１９ｄを
埋めこむＣｕ膜２６を形成する。続いて、Ｃｕ膜２６と
シードＣｕ膜２４とＴａＮ膜２２をＣＭＰ法により第２
のＦＳＧ膜１８ｂが露出するまで研磨することにより、
図５（ｃ）に示すように、接続孔１９ｅ内にはＣｕプラ
グ２６ｂが、配線溝１９ｄ内には第２のＣｕ配線２６ａ
が形成される。これにより、第１のＣｕ配線１０と第２
のＣｕ配線２６ａがＣｕプラグ２６ｂを介して電気的に
接続され、以上の工程を繰り返すことにより、所定のＣ
ｕ配線が所定の数で積層された多層配線を形成すること
ができる。Next, a TaN film 22 and a seed Cu film 24 are formed on the connection hole 19e, the wiring groove 19d, and the second FSG film 18b by the same method as in the first embodiment (FIG. 3A). Then, a Cu film 26 filling the connection holes 19e and the wiring grooves 19d is formed by electrolytic plating using the seed Cu film 24 as a plating power supply layer. Subsequently, the Cu film 26, the seed Cu film 24, and the TaN film 22 are
By polishing until the FSG film 18b is exposed,
As shown in FIG. 5C, a Cu plug 26b is provided in the connection hole 19e, and a second Cu wiring 26a is provided in the wiring groove 19d.
Is formed. Thereby, the first Cu wiring 10 and the second Cu wiring 10
Is electrically connected via a Cu plug 26b, and by repeating the above steps, a predetermined C
A multilayer wiring in which a predetermined number of u wirings are stacked can be formed.
【００４０】第２の実施の形態の半導体装置の製造方法
は、第１の実施の形態と同様な作用・効果を奏するとと
もに、配線溝１９ｄの深さが第２のＦＳＧ膜１８ｂと第
２のシリコン窒化膜１４ｂとの合計膜厚で決定されるの
で、コントロールエッチングで配線溝を形成する第１の
実施の形態より第２のＣｕ配線２６ａの抵抗のバラツキ
を抑えることができるとともに、設計要求に応じた配線
抵抗値とすることができる。また、接続孔１９ｅ内に露
出する有機ＳＯＧ膜１６にサイドエッチが発生するおそ
れがないので、多層配線の信頼性を向上させることがで
きる。The method of manufacturing the semiconductor device according to the second embodiment has the same function and effect as the first embodiment, and the depth of the wiring groove 19d is smaller than that of the second FSG film 18b. Since the thickness is determined by the total film thickness with the silicon nitride film 14b, the variation in the resistance of the second Cu wiring 26a can be suppressed as compared with the first embodiment in which the wiring groove is formed by control etching, and the design requirement An appropriate wiring resistance value can be obtained. Further, since there is no possibility that side etching occurs in the organic SOG film 16 exposed in the connection hole 19e, the reliability of the multilayer wiring can be improved.
【００４１】（第３の実施の形態）図６（ａ）〜（ｄ）
は本発明の第３の実施の形態の半導体装置の製造方法を
示す概略断面図（その１）、図７（ａ）〜（ｃ）は本発
明の第３の実施の形態の半導体装置の製造方法を示す概
略断面図（その２）である。第３の実施の形態は、本発
明の実施の形態の半導体装置の製造方法を利用して、同
一層の配線と配線との間に誘電率の低い有機ＳＯＧ膜が
形成されるようにした形態である。図６及び図７におい
て、図１〜３と同一要素には同一符号を付してその詳し
い説明を省略する。(Third Embodiment) FIGS. 6A to 6D
FIGS. 7A to 7C are schematic cross-sectional views illustrating a method for manufacturing a semiconductor device according to a third embodiment of the present invention (part 1). FIGS. It is a schematic sectional drawing (the 2) which shows the method. In the third embodiment, an organic SOG film having a low dielectric constant is formed between wirings of the same layer using the method of manufacturing a semiconductor device according to the embodiment of the present invention. It is. 6 and 7, the same elements as those in FIGS. 1 to 3 are denoted by the same reference numerals, and detailed description thereof will be omitted.
【００４２】本実施の形態の半導体装置の製造方法は、
図６（ａ）に示すように、まず、第１の実施の形態の半
導体装置の製造方法と同様な方法で、第１のＣｕ配線１
０及絶縁膜１２上に、金属拡散防止無機絶縁膜の一例で
ある第１のシリコン窒化膜１４ｃと有機絶縁膜の一例で
ある第１の有機ＳＯＧ膜１６ａとを形成する。なお、こ
の第１のシリコン窒化膜１４ｃの代わりに、第１の実施
の形態と同様に、ＳｉＣ（シリコンカーバイド）膜、Ｐ
ＳＧ（Ｐｈｏｓｐｈｏｒ ｓｉｌｉｃａｔｅＧｌａｓ
ｓ）膜、又は高密度プラズマなどを用いたＣＶＤにより
成膜された膜密度が高いシリコン酸化膜を用いてもよ
い。The method of manufacturing a semiconductor device according to the present embodiment
As shown in FIG. 6A, first, the first Cu wiring 1 is formed by a method similar to the method of manufacturing the semiconductor device of the first embodiment.
On the first and second insulating films 12, a first silicon nitride film 14c as an example of a metal diffusion preventing inorganic insulating film and a first organic SOG film 16a as an example of an organic insulating film are formed. Instead of the first silicon nitride film 14c, an SiC (silicon carbide) film and a P
SG (Phosphor silica Glass)
s) A film or a silicon oxide film having a high film density formed by CVD using high-density plasma or the like may be used.
【００４３】続いて、第１の有機ＳＯＧ膜１６ａ上にプ
ラズマＣＶＤにより、無機下部層の一例である膜厚が例
えば２５０〜３５０ｎｍの第１のＵＳＧ（Ｕｎｄｏｐｅ
ｄＳｉｌｉｃａｔｅ Ｇｌａｓｓ）膜３０を成膜する。
その後、この第１のＵＳＧ膜３０上に、有機中間層の一
例である膜厚が例えば１５０〜２５０ｎｍの第２の有機
ＳＯＧ膜１６ｂを形成する。この第２の有機ＳＯＧ膜１
６ｂは、第１の実施の形態で説明した商品名（ＦＬＡＲ
ＥやＳＩＬＫ）などからなり、その誘電率が２．８前後
のものであって、最終的にはＣｕ配線間の絶縁膜となる
ように微細加工される。プラズマＣＶＤにより形成され
たＵＳＧ膜（誘電率が４．０前後）に比べて誘電率が低
いので、配線間及び配線層間に係る容量を低減すること
ができる。Subsequently, a first USG (Undope) having a thickness of, for example, 250 to 350 nm, which is an example of an inorganic lower layer, is formed on the first organic SOG film 16a by plasma CVD.
(dSilicate Glass) film 30 is formed.
After that, a second organic SOG film 16b having a thickness of, for example, 150 to 250 nm, which is an example of an organic intermediate layer, is formed on the first USG film 30. This second organic SOG film 1
6b is the product name (FLAR) described in the first embodiment.
E or SILK), and has a dielectric constant of about 2.8, and is finely processed so as to finally become an insulating film between Cu wirings. Since the dielectric constant is lower than that of a USG film (having a dielectric constant of about 4.0) formed by plasma CVD, the capacitance between wirings and between wiring layers can be reduced.
【００４４】次いで、第２の有機ＳＯＧ膜１６ｂ上にプ
ラズマＣＶＤにより、膜厚が例えば１００ｎｍの第２の
ＵＳＧ膜３０ａを成膜する。さらに、この第２のＵＳＧ
膜３０ａ上にプラズマＣＶＤにより、膜厚が例えば５０
〜１００ｎｍの第２のシリコン窒化膜１４ｄを成膜す
る。この第２のＵＳＧ膜３０ａ及び第２のシリコン窒化
膜１４ｄが無機上部層の一例である。Next, a second USG film 30a having a thickness of, for example, 100 nm is formed on the second organic SOG film 16b by plasma CVD. Furthermore, this second USG
The thickness of the film 30a is, for example, 50 by plasma CVD.
A second silicon nitride film 14d having a thickness of about 100 nm is formed. The second USG film 30a and the second silicon nitride film 14d are examples of an inorganic upper layer.
【００４５】このように、第３の実施の形態では、第１
のＵＳＧ（無機下部層）３０、第２の有機ＳＯＧ膜（有
機中間層）１６ｂ及び第２のＵＳＧ膜３０ａ＋第２のシ
リコン窒化膜（無機上部層）１４ｄが層間絶縁膜を構成
する。次いで、図６（ｂ）に示すように、配線溝を形成
する領域を画定するために、第２のシリコン窒化膜１４
ｄをパターニングすることにより、第２のＵＳＧ膜３０
ａが露出する開口部１４ｅを形成する。続いて、接続孔
を形成する領域を画定するために、第２のＵＳＧ膜３０
ａ及び第２のシリコン窒化膜１４ｄ上にレジスト膜２０
ｄをパターニングし、このレジスト膜２０ｄをマスクに
して第２のＵＳＧ膜３０ａを異方性ドライエッチングに
よりエッチングして第２の有機ＳＯＧ膜１６ｂが露出す
る開口部３０ｃを形成する。As described above, in the third embodiment, the first
USG (inorganic lower layer) 30, second organic SOG film (organic intermediate layer) 16b, and second USG film 30a + second silicon nitride film (inorganic upper layer) 14d constitute an interlayer insulating film. Next, as shown in FIG. 6B, a second silicon nitride film 14 is formed in order to define a region where a wiring groove is to be formed.
d, the second USG film 30
An opening 14e exposing a is formed. Subsequently, the second USG film 30 is formed in order to define a region for forming a connection hole.
a and a resist film 20 on the second silicon nitride film 14d.
Then, the second USG film 30a is etched by anisotropic dry etching using the resist film 20d as a mask to form an opening 30c exposing the second organic SOG film 16b.
【００４６】続いて、このレジスト膜２０ｄが存在する
状態で、第２の有機ＳＯＧ膜１６ｂをＮＨ3ガス、Ｎ2／
Ｈ2系ガス又はＯ2を主に用いた異方性ドライエッチング
によりエッチングする。このとき、第２の有機ＳＯＧ膜
１６ｂのエッチングと同時にレジスト膜２０ｄも除去さ
れる。これにより、図６（ｃ）に示すように、第２のシ
リコン窒化膜１４ｄが配線溝を画定するようにパターニ
ングされて開口部１４ｅが形成され、さらに、第２のＵ
ＳＧ膜３０ａと第２の有機ＳＯＧ膜１６ｂとが接続孔を
画定するようにしてパターニングされて孔１６ｃが形成
される。Subsequently, in a state where the resist film 20d is present, the second organic SOG film 16b is changed to NH 3 gas, N 2 / N.
Etching is performed by anisotropic dry etching mainly using H 2 -based gas or O 2 . At this time, the resist film 20d is also removed simultaneously with the etching of the second organic SOG film 16b. As a result, as shown in FIG. 6C, the second silicon nitride film 14d is patterned so as to define a wiring groove to form an opening 14e.
The SG film 30a and the second organic SOG film 16b are patterned so as to define connection holes, and holes 16c are formed.
【００４７】次いで、図６（ｄ）に示すように、エッチ
ング選択比（ＵＳＧ膜のエッチレート／シリコン窒化膜
のエッチレート）が１０以上とれるエッチング条件、例
えば、Ｃ4Ｆ8／ＣＯ／Ａｒ／Ｏ2系などの混合ガスを用
いた異方性ドライエッチングで、第２のシリコン窒化膜
１４ｄをマスクにして、表面が露出した第２のＵＳＧ膜
３０ａと孔１６ｃの底部に露出した第１のＵＳＧ膜３０
とを同時にエッチングする。このとき、上記したエッチ
ング条件は有機ＳＯＧ膜に対して無限大に近い選択比が
とれる条件でもあるので、第２のＵＳＧ膜３０ａ及び第
１のＵＳＧ膜３０のエッチングが終了すると、それぞ
れ、その下の第２の有機ＳＯＧ膜１６ｂ及び第１の有機
ＳＯＧ膜１６ａでエッチングが完全にストップする。こ
れにより、接続孔１９ｈが形成される。Next, as shown in FIG. 6D, etching conditions for obtaining an etching selectivity (etch rate of USG film / etch rate of silicon nitride film) of 10 or more, for example, C 4 F 8 / CO / Ar / By anisotropic dry etching using a mixed gas such as an O 2 -based gas, using the second silicon nitride film 14d as a mask, the second USG film 30a whose surface is exposed and the first USG film which is exposed at the bottom of the hole 16c. USG film 30
Are simultaneously etched. At this time, since the above-described etching conditions are also conditions that can provide a selection ratio close to infinity with respect to the organic SOG film, when the etching of the second USG film 30a and the first USG film 30 is completed, each of the etching conditions becomes lower. The etching is completely stopped at the second organic SOG film 16b and the first organic SOG film 16a. Thereby, the connection hole 19h is formed.
【００４８】次いで、図６（ｄ）に示す露出した第２の
有機ＳＯＧ膜１６ｂ及び接続孔１９ｈの底部に露出した
第１の有機ＳＯＧ膜１６ａをＮＨ3ガス、Ｎ2／Ｈ2系ガ
ス又はＯ2を主に用いた異方性ドライエッチングにより
エッチングすることにより、図７（ａ）に示すように、
接続孔１９ｈの底部に第１のシリコン窒化膜１４ｃが露
出した構造体が形成される。Next, as shown in FIG. 6D, the exposed second organic SOG film 16b and the first organic SOG film 16a exposed at the bottom of the connection hole 19h are made of NH 3 gas, N 2 / H 2 based gas or By etching by anisotropic dry etching mainly using O 2 , as shown in FIG.
A structure in which first silicon nitride film 14c is exposed is formed at the bottom of connection hole 19h.
【００４９】このとき、第１の実施の形態と同様に、第
１のＣｕ配線１０は酸素の拡散を防止できる膜厚の第１
のシリコン窒化膜１４ｃで覆われているので、酸素を用
いて第１及び第２の有機ＳＯＧ膜１６ａ，１６ｂのエッ
チングを行っても第１のＣｕ配線１０が酸化されるおそ
れがない。また、本実施の形態においても、第２の実施
の形態と同様に、エッチングされた第１の有機ＳＯＧ膜
１６ａの側面が露出した後に、酸素を主に用いた等方性
のドライアッシングを行う必要がないでの、第１の有機
ＳＯＧ膜１６ａにサイドエッチが発生しない。At this time, as in the first embodiment, the first Cu wiring 10 has a first thickness that can prevent diffusion of oxygen.
Since the first and second organic SOG films 16a and 16b are etched using oxygen, the first Cu wiring 10 is not oxidized. Also in this embodiment, similarly to the second embodiment, isotropic dry ashing mainly using oxygen is performed after the side surfaces of the etched first organic SOG film 16a are exposed. Since there is no need, side etching does not occur in the first organic SOG film 16a.
【００５０】次いで、図７（ｂ）に示すように、最上層
の第２のシリコン窒化膜１４ｄと接続孔１９ｈの底部に
露出した第１のシリコン窒化膜１４ｃとを異方性ドライ
エッチングにより同時にエッチングすることにより、第
１のＣｕ配線１０を露出させる。これにより、底部に第
１のＣｕ配線が露出する接続孔１９ｈとこれに連通する
配線溝１９ｉとが形成される。Next, as shown in FIG. 7B, the uppermost second silicon nitride film 14d and the first silicon nitride film 14c exposed at the bottom of the connection hole 19h are simultaneously etched by anisotropic dry etching. By etching, the first Cu wiring 10 is exposed. As a result, a connection hole 19h in which the first Cu wiring is exposed at the bottom and a wiring groove 19i communicating with the connection hole 19h are formed.
【００５１】次いで、第１の実施の形態と同様な方法
（図３（ａ））で、接続孔１９ｈ及び配線溝１９ｉの内
面上と第２のＵＳＧ膜３０ａ上に、ＴａＮ膜２２ａとシ
ードＣｕ膜２４ａとを成膜し、このシードＣｕ膜２４ａ
をめっき給電層として電解めっきにより接続孔１９ｈ及
び配線溝１９ｉを埋めこむＣｕ膜２６を形成する。次い
で、図７（ｃ）に示すように、このＣｕ膜２６、シード
Ｃｕ膜２４ａ及びＴａＮ膜２２ａをＣＭＰにより研磨す
ることによりＣｕプラグ２６ｂとこれに連通する第２の
Ｃｕ配線２６ａとを形成する。これにより、第２のＣｕ
配線２６ａが第２のＵＳＧ膜３０ａと第２の有機ＳＯＧ
膜１６ｂとで画定された配線溝１９ｉに埋め込まれて形
成される。このようにして、第１のＣｕ配線１０と第２
のＣｕ配線２６ａとがＣｕプラグ２６ｂを介して電気的
に接続され、以上の工程を繰り返すことにより、所定の
Ｃｕ配線が所定の数で積層された多層配線を形成するこ
とができる。Then, in the same manner as in the first embodiment (FIG. 3A), the TaN film 22a and the seed Cu are formed on the inner surfaces of the connection holes 19h and the wiring grooves 19i and on the second USG film 30a. A film 24a is formed, and the seed Cu film 24a is formed.
Is used as a plating power supply layer to form a Cu film 26 filling the connection holes 19h and the wiring grooves 19i by electrolytic plating. Next, as shown in FIG. 7C, the Cu film 26, the seed Cu film 24a and the TaN film 22a are polished by CMP to form a Cu plug 26b and a second Cu wiring 26a communicating therewith. . Thereby, the second Cu
The wiring 26a is composed of the second USG film 30a and the second organic SOG
It is formed to be embedded in the wiring groove 19i defined by the film 16b. In this manner, the first Cu wiring 10 and the second Cu wiring
The Cu wiring 26a is electrically connected via the Cu plug 26b, and the above steps are repeated to form a multilayer wiring in which a predetermined number of predetermined Cu wirings are stacked.
【００５２】第３の実施の形態の半導体装置の製造方法
によれば、第１及び第２の実施の形態と同様な作用・効
果を奏するとともに、Ｃｕ配線間に誘電率が低い有機Ｓ
ＯＧ膜が形成されるように工夫したので、特に、Ｃｕ配
線間の容量の低減に大きく貢献することができる。これ
により、第１及び第２の実施の形態より半導体装置の多
層配線の配線遅延を小さくすることができ、半導体装置
の高性能化に貢献することができる。According to the method of manufacturing the semiconductor device of the third embodiment, the same operation and effect as those of the first and second embodiments can be obtained, and the organic S having a low dielectric constant between the Cu wirings can be obtained.
Since the device is devised so that the OG film is formed, it can greatly contribute to the reduction of the capacitance between the Cu wirings. As a result, it is possible to reduce the wiring delay of the multilayer wiring of the semiconductor device as compared with the first and second embodiments, thereby contributing to higher performance of the semiconductor device.
【００５３】以上、第１〜第３の実施の形態により、こ
の発明の詳細を説明したが、この発明の範囲は上記実施
の形態に具体的に示した例に限られるものではなく、こ
の発明を逸脱しない要旨の範囲の上記実施の形態の変更
はこの発明の範囲に含まれる。例えば、第１〜第３の本
実施の形態では、接続孔とこれに連通した配線溝を形成
し、Ｃｕプラグと上層のＣｕ配線とを同時に形成する、
いわゆるデュアルダマシン方式に基づいて説明したが、
まず、層間絶縁膜に接続孔のみを形成してＣｕプラグを
形成し、その後、配線溝を備えた絶縁膜を形成し、上層
Ｃｕ配線を形成する方式、すなわちシングルダマシン方
式に適用してもよい。Although the details of the present invention have been described with reference to the first to third embodiments, the scope of the present invention is not limited to the examples specifically shown in the above embodiments, and the present invention is not limited thereto. Modifications of the above-described embodiment that do not depart from the scope of the invention are included in the scope of the present invention. For example, in the first to third embodiments, a connection hole and a wiring groove communicating with the connection hole are formed, and a Cu plug and an upper Cu wiring are simultaneously formed.
Although explained based on the so-called dual damascene method,
First, a Cu plug may be formed by forming only a connection hole in an interlayer insulating film, and thereafter, an insulating film having a wiring groove may be formed, and the method may be applied to a method of forming an upper Cu wiring, that is, a single damascene method. .
【００５４】（付記１）半導体基板の上方に形成された
絶縁膜の表面から露出する金属配線を形成する工程と、
前記金属配線と前記絶縁膜の上に金属拡散防止無機絶縁
膜を形成する工程と、前記金属拡散防止無機絶縁膜の上
に有機絶縁膜を形成する工程と、前記有機絶縁膜の上に
層間絶縁膜を形成する工程と、前記有機絶縁膜をエッチ
ングストップ層となして、前記層間絶縁膜の所定の領域
をエッチングすることにより前記層間絶縁膜の少なくと
も前記金属配線の上に接続孔を形成する工程と、前記接
続孔の底部に露出した前記有機絶縁膜をエッチングして
前記金属拡散防止無機絶縁膜を露出させる工程と、前記
接続孔を通して前記金属拡散防止無機絶縁膜をエッチン
グすることにより前記金属配線を露出させる工程とを有
することを特徴とする半導体装置の製造方法。(Supplementary Note 1) A step of forming a metal wiring exposed from the surface of the insulating film formed above the semiconductor substrate;
Forming a metal diffusion preventing inorganic insulating film on the metal wiring and the insulating film; forming an organic insulating film on the metal diffusion preventing inorganic insulating film; and forming an interlayer insulating film on the organic insulating film. Forming a film, and forming a connection hole on at least the metal wiring of the interlayer insulating film by etching a predetermined region of the interlayer insulating film by using the organic insulating film as an etching stop layer. Etching the organic insulating film exposed at the bottom of the connection hole to expose the metal diffusion preventing inorganic insulating film; and etching the metal diffusion preventing inorganic insulating film through the connection hole to form the metal wiring. Exposing a semiconductor device.
【００５５】（付記２）前記有機絶縁膜をエッチングし
た後であって前記金属拡散防止無機絶縁膜のエッチング
の前において、前記接続孔に連通する配線溝を前記層間
絶縁膜の上部に形成する工程をさらに有することを特徴
とする付記１に記載の半導体装置の製造方法。 （付記３）前記層間絶縁膜の形成工程は、前記有機絶縁
膜上に下部層を形成し、該下部層の上に材料の異なる中
間層を形成し、該中間層のうち前記金属配線の上方に孔
を形成し、該孔内と前記中間層上に前記下部層と同じ材
料の上部層を形成する工程からなり、かつ前記接続孔の
形成工程は、前記孔の上を通る配線溝を前記上部層に形
成した後に、前記孔を通して前記下部層をエッチングす
る工程であることを特徴とする付記１に記載の半導体装
置の製造方法。(Supplementary Note 2) A step of forming a wiring groove communicating with the connection hole above the interlayer insulating film after the organic insulating film is etched and before the metal diffusion preventing inorganic insulating film is etched. 2. The method of manufacturing a semiconductor device according to claim 1, further comprising: (Supplementary Note 3) In the step of forming the interlayer insulating film, a lower layer is formed on the organic insulating film, and an intermediate layer of a different material is formed on the lower layer. Forming a hole in the hole, and forming an upper layer of the same material as the lower layer in the hole and on the intermediate layer, and the step of forming the connection hole includes forming a wiring groove passing over the hole. 2. The method according to claim 1, further comprising the step of etching the lower layer through the hole after forming the upper layer.
【００５６】（付記４）前記層間絶縁膜の形成工程は、
前記有機絶縁膜上に無機下部層を形成し、該無機下部層
の上に有機中間層を形成し、該有機中間層の上に無機上
部層を形成する工程であり、前記接続孔の形成工程は、
前記無機上部層と前記有機中間層をパターニングして前
記金属配線の上方に孔を形成した後に、前記無機上部層
の配線領域をエッチングして前記孔に重なる配線溝の上
部を形成する際に同時に前記有機中間膜の前記孔を通し
て前記無機下部層をエッチングする工程であり、かつ前
記接続孔を通した前記有機絶縁膜のエッチング工程は、
前記無機上部層をマスクにして前記有機中間層をエッチ
ングして前記配線溝の下部を形成する際に同時に前記無
機下部層をエッチングする工程であることを特徴とする
請求項１に記載の半導体装置の製造方法。(Supplementary Note 4) In the step of forming the interlayer insulating film,
Forming an inorganic lower layer on the organic insulating film, forming an organic intermediate layer on the inorganic lower layer, and forming an inorganic upper layer on the organic intermediate layer. Is
After forming the hole above the metal wiring by patterning the inorganic upper layer and the organic intermediate layer, simultaneously forming the upper portion of the wiring groove overlapping the hole by etching the wiring region of the inorganic upper layer Etching the inorganic lower layer through the hole of the organic intermediate film, and etching the organic insulating film through the connection hole,
2. The semiconductor device according to claim 1, wherein the step of etching the organic intermediate layer using the inorganic upper layer as a mask to form the lower portion of the wiring groove simultaneously etches the inorganic lower layer. 3. Manufacturing method.
【００５７】（付記５）前記接続孔と前記配線溝内に導
電膜を充填することにより前記接続孔内に導電性プラグ
を形成し、前記配線溝内に上側配線を形成する工程をさ
らに有することを特徴とする付記２乃至４のいずれか１
項に記載の半導体装置の製造方法。 （付記６）前記少なくとも接続孔を形成する工程の後、
又は前記接続孔と該接続孔に連通する前記配線溝とを形
成する工程の後に、前記接続孔、又は接続孔と該接続孔
に連通する前記配線溝の内面上と前記層間絶縁膜との上
に、下から順に、バリアメタル膜とめっき給電層とを形
成する工程と、前記めっき給電層上に電解めっきにより
前記接続孔、又は接続孔と該接続孔に連通する前記配線
溝を埋め込む金属膜を成膜する工程と、前記金属膜、め
っき給電層及びバリアメタル膜を研磨することにより、
前記接続孔、又は接続孔と該接続孔に連通する前記配線
溝に金属プラグ、又は金属プラグと該金属プラグに連通
する上層金属配線を形成することを特徴とする付記２乃
至４のいずれか１項に記載の半導体装置の製造方法。(Supplementary Note 5) A step of forming a conductive plug in the connection hole by filling a conductive film in the connection hole and the wiring groove and forming an upper wiring in the wiring groove is further provided. Any one of supplementary notes 2 to 4 characterized by the following.
13. The method for manufacturing a semiconductor device according to the above item. (Supplementary Note 6) After the step of forming at least the connection hole,
Or, after the step of forming the connection hole and the wiring groove communicating with the connection hole, on the connection hole or on the inner surface of the connection hole and the wiring groove communicating with the connection hole and on the interlayer insulating film. Forming, in order from the bottom, a barrier metal film and a plating power supply layer, and a metal film for embedding the connection hole or the connection hole and the wiring groove communicating with the connection hole by electrolytic plating on the plating power supply layer. Forming a film, and polishing the metal film, the plating power supply layer and the barrier metal film,
A metal plug or an upper metal wiring communicating with the metal plug and the metal plug is formed in the connection hole or the wiring groove communicating with the connection hole. 13. The method for manufacturing a semiconductor device according to the above item.
【００５８】（付記７）前記接続孔を通しての前記有機
絶縁膜のエッチングは、前記層間絶縁膜の上に形成され
るレジストの除去と同時に行われることを特徴とする付
記１乃至４のいずれか１項に記載の半導体装置の製造方
法。 （付記８）前記有機絶縁膜のエッチングは、酸素含有ガ
スによって行われることを特徴とする付記１乃至６のい
ずれか１項に記載の半導体装置の製造方法。(Supplementary Note 7) The etching of the organic insulating film through the connection hole is performed simultaneously with the removal of a resist formed on the interlayer insulating film. 13. The method for manufacturing a semiconductor device according to the above item. (Supplementary note 8) The method of manufacturing a semiconductor device according to any one of Supplementary notes 1 to 6, wherein the etching of the organic insulating film is performed using an oxygen-containing gas.
【００５９】（付記９）前記金属配線が銅配線からな
り、前記金属拡散防止無機絶縁膜がシリコン窒化膜から
なることを特徴とする付記１乃至７のいずれか１項に記
載の半導体装置の製造方法。 （付記１０）前記金属配線がＣｕ（銅）配線からなり、
前記金属拡散防止無機絶縁膜がＳｉＣ（シリコンカーバ
イド）膜からなることを特徴とする付記１乃至９のいず
れか１項に記載の半導体装置の製造方法。(Supplementary note 9) The semiconductor device according to any one of Supplementary notes 1 to 7, wherein the metal wiring comprises a copper wiring, and the metal diffusion preventing inorganic insulating film comprises a silicon nitride film. Method. (Supplementary Note 10) The metal wiring is made of Cu (copper) wiring,
10. The method for manufacturing a semiconductor device according to claim 1, wherein the metal diffusion preventing inorganic insulating film is made of a SiC (silicon carbide) film.
【００６０】（付記１１）前記金属配線がＣｕ（銅）配
線からなり、前記金属拡散防止無機絶縁膜がＰＳＧ（リ
ンシリケイトガラス）膜からなることを特徴とする付記
１乃至９のいずれか１項に記載の半導体装置の製造方
法。 （付記１２）前記金属配線がＣｕ（銅）配線からなり、
前記金属拡散防止無機絶縁膜がプラズマＣＶＤによって
形成された膜密度が高いシリコン酸化膜からなることを
特徴とする付記１乃至８のいずれか１項に記載の半導体
装置の製造方法。(Supplementary note 11) Any one of Supplementary notes 1 to 9, wherein the metal wiring comprises a Cu (copper) wiring, and the metal diffusion preventing inorganic insulating film comprises a PSG (phosphosilicate glass) film. 13. The method for manufacturing a semiconductor device according to item 5. (Supplementary Note 12) The metal wiring is made of Cu (copper) wiring,
9. The method for manufacturing a semiconductor device according to claim 1, wherein the metal diffusion preventing inorganic insulating film is formed of a silicon oxide film having a high film density formed by plasma CVD.
【００６１】（付記１３）半導体基板の上方に形成され
た絶縁膜と、前記絶縁膜の表面から露出する金属配線
と、前記金属配線と前記絶縁膜の上に形成された金属拡
散防止無機絶縁膜と、前記金属拡散防止無機絶縁膜の上
に形成された有機絶縁膜と、前記有機絶縁膜の上に形成
された層間絶縁膜と、前記層間絶縁膜と前記有機絶縁膜
と前記無機絶縁膜に形成されて前記金属配線の表面に達
する深さの接続孔と、前記接続孔内に形成された導電性
プラグとを有することを特徴とする半導体装置。(Supplementary Note 13) An insulating film formed above the semiconductor substrate, a metal wiring exposed from the surface of the insulating film, and a metal diffusion preventing inorganic insulating film formed on the metal wiring and the insulating film. And an organic insulating film formed on the metal diffusion preventing inorganic insulating film, an interlayer insulating film formed on the organic insulating film, the interlayer insulating film, the organic insulating film, and the inorganic insulating film. A semiconductor device comprising: a connection hole formed so as to reach a surface of the metal wiring; and a conductive plug formed in the connection hole.
【００６２】[0062]
【発明の効果】以上説明したように、本発明によれば、
金属配線上に金属拡散防止無機絶縁膜と有機絶縁膜とを
介して層間絶縁膜を形成し、層間絶縁膜に接続孔、又は
接続孔と該接続孔に連通する配線溝を例えばレジスト膜
をマスクにしたドライエッチングで有機絶縁膜がエッチ
ングストップ膜として機能するように層間絶縁膜をエッ
チングする。As described above, according to the present invention,
An interlayer insulating film is formed on a metal wiring via a metal diffusion preventing inorganic insulating film and an organic insulating film, and a connection hole in the interlayer insulating film, or a connection hole and a wiring groove communicating with the connection hole are masked with a resist film, for example. The interlayer insulating film is etched by the dry etching so that the organic insulating film functions as an etching stop film.
【００６３】すなわち、層間絶縁膜のエッチングは有機
絶縁膜に対して無限大に近い選択性をもつので、有機絶
縁膜が露出した時点でエッチングが完全にストップす
る。その後、例えば、有機物と容易に反応する酸素など
を含むガスを用いたドライエッチングで、有機絶縁膜を
エッチングするとともに、レジスト膜とを同時に除去
し、続いて、金属拡散防止無機絶縁膜をエッチングして
金属配線が露出する接続孔などを形成する。That is, since the etching of the interlayer insulating film has a selectivity close to infinity with respect to the organic insulating film, the etching is completely stopped when the organic insulating film is exposed. Thereafter, for example, by dry etching using a gas containing oxygen or the like which easily reacts with an organic substance, the organic insulating film is etched and the resist film is simultaneously removed, and then, the metal diffusion preventing inorganic insulating film is etched. Then, a connection hole for exposing the metal wiring is formed.
【００６４】このようにすることにより、金属拡散防止
無機絶縁膜にエッチングストップ膜としての機能をもた
せる必要がないので、誘電率が比較的高い金属拡散防止
無機絶縁膜の膜厚を酸素の拡散を防止することができる
程度の薄い膜厚で形成することができる。従って、多層
配線の金属配線間及び金属配線層間に係る容量を実効的
に小さくすることができるとともに、金属配線上には酸
素の拡散を防止できる膜厚の金属拡散防止無機絶縁膜層
で覆われているので金属配線の酸化を防止することがで
きる。これにより、設計仕様に対応した配線遅延の小さ
い高性能ＬＳＩの多層配線を形成することができるよう
になる。By doing so, it is not necessary for the metal diffusion preventing inorganic insulating film to have a function as an etching stop film, so that the film thickness of the metal diffusion preventing inorganic insulating film having a relatively high dielectric constant can be reduced by oxygen diffusion. It can be formed with a film thickness as small as can be prevented. Therefore, the capacitance between the metal wirings and between the metal wiring layers of the multilayer wiring can be effectively reduced, and the metal wiring is covered with a metal diffusion preventing inorganic insulating film layer having a thickness capable of preventing diffusion of oxygen. Therefore, oxidation of the metal wiring can be prevented. This makes it possible to form a multilayer wiring of a high-performance LSI with a small wiring delay corresponding to the design specification.
【図１】図１（ａ）〜（ｃ）は本発明の第１の実施の形
態の半導体装置の製造方法を示す概略断面図（その１）
である。FIGS. 1A to 1C are schematic sectional views showing a method for manufacturing a semiconductor device according to a first embodiment of the present invention (part 1);
It is.
【図２】図２（ａ）〜（ｃ）は本発明の第１の実施の形
態の半導体装置の製造方法を示す概略断面図（その２）
である。FIGS. 2A to 2C are schematic sectional views illustrating a method for manufacturing a semiconductor device according to a first embodiment of the present invention (part 2);
It is.
【図３】図３（ａ）及び（ｂ）は第１の本発明の実施の
形態の半導体装置の製造方法を示す概略断面図（その
３）である。FIGS. 3A and 3B are schematic cross-sectional views (part 3) illustrating the method for manufacturing a semiconductor device according to the first embodiment of the present invention; FIGS.
【図４】図４（ａ）〜（ｄ）は本発明の第２の実施の形
態の半導体装置の製造方法を示す概略断面図（その１）
である。FIGS. 4A to 4D are schematic cross-sectional views illustrating a method of manufacturing a semiconductor device according to a second embodiment of the present invention (part 1);
It is.
【図５】図５（ａ）〜（ｃ）は本発明の第２の実施の形
態の半導体装置の製造方法を示す概略断面図（その２）
である。FIGS. 5A to 5C are schematic sectional views illustrating a method for manufacturing a semiconductor device according to a second embodiment of the present invention (part 2);
It is.
【図６】図６（ａ）〜（ｄ）は本発明の第３の実施の形
態の半導体装置の製造方法を示す概略断面図（その１）
である。FIGS. 6A to 6D are schematic sectional views showing a method for manufacturing a semiconductor device according to a third embodiment of the present invention (part 1);
It is.
【図７】図７（ａ）〜（ｃ）は本発明の第３の実施の形
態の半導体装置の製造方法を示す概略断面図（その２）
である。FIGS. 7A to 7C are schematic sectional views showing a method for manufacturing a semiconductor device according to a third embodiment of the present invention (part 2);
It is.
【図８】図８（ａ）及び（ｂ）は従来のダマシン方式で
形成される多層配線に係る接続孔の形成方法を示す概略
断面図である。FIGS. 8A and 8B are schematic cross-sectional views showing a method of forming a connection hole for a multilayer wiring formed by a conventional damascene method.
１０：第１のＣｕ配線（金属配線） １０ａ：バリアメタル層 １１：半導体基板 １２：絶縁膜 １４、１４ａ，１４ｃ：シリコン窒化膜（金属拡散防止
無機絶縁膜） １４ｂ：第２のシリコン窒化膜（中間層） １４ｄ：第２のシリコン窒化膜（無機上部層） １６，１６ａ：有機ＳＯＧ膜（有機絶縁膜） １６ｂ：第２の有機ＳＯＧ膜（有機中間層） １６ｃ：孔 １８：ＦＳＧ膜（層間絶縁膜） １８ａ：第１のＦＳＧ膜（下部層） １８ｂ：第２のＦＳＧ膜（上部層） １９ｂ，１９ｄ，１９ｉ：配線溝 １９ａ，１９ｅ，１９ｈ：接続孔 ２０、２０ｂ、２０ｄ、２１ａ：レジスト膜のパターン ２２：ＴａＮ層 ２４：シードＣｕ層 ２６：Ｃｕ層 ２６ａ：第２のＣｕ配線 ２６ｂ：Ｃｕプラグ ３０：第１のＵＳＧ膜〈無機下部層〉 ３０ａ：第２のＵＳＧ膜（無機上部層）10: first Cu wiring (metal wiring) 10a: barrier metal layer 11: semiconductor substrate 12: insulating film 14, 14a, 14c: silicon nitride film (metal diffusion preventing inorganic insulating film) 14b: second silicon nitride film ( Intermediate layer) 14d: second silicon nitride film (inorganic upper layer) 16, 16a: organic SOG film (organic insulating film) 16b: second organic SOG film (organic intermediate layer) 16c: hole 18: FSG film (interlayer) Insulating film) 18a: First FSG film (lower layer) 18b: Second FSG film (upper layer) 19b, 19d, 19i: Wiring groove 19a, 19e, 19h: Connection hole 20, 20b, 20d, 21a: Resist Film pattern 22: TaN layer 24: seed Cu layer 26: Cu layer 26a: second Cu wiring 26b: Cu plug 30: first USG film <inorganic lower layer> 30a: second US G film (inorganic upper layer)
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F004 AA04 BD01 DA01 DA16 DA24 DA25 DA26 DB00 DB04 DB07 DB26 EA23 EA28 EA29 EB01 5F033 HH11 HH21 HH32 HH33 HH34 JJ11 JJ21 JJ32 JJ33 JJ34 KK11 KK21 KK32 KK33 MM02 MM10 MM12 MM13 NN06 NN07 NN32 PP06 PP15 PP27 QQ09 QQ10 QQ16 QQ21 QQ25 QQ28 QQ33 QQ34 QQ35 QQ37 QQ48 RR01 RR04 RR06 RR11 RR14 RR25 SS15 SS22 TT04 XX01 XX18 XX24 ──────────────────────────────────────────────────続 き Continued on the front page F term (reference) 5F004 AA04 BD01 DA01 DA16 DA24 DA25 DA26 DB00 DB04 DB07 DB26 EA23 EA28 EA29 EB01 5F033 HH11 HH21 HH32 HH33 HH34 JJ11 JJ21 JJ32 JJ33 JJ34 KK11 KK13 NN10 NN11 PP06 PP15 PP27 QQ09 QQ10 QQ16 QQ21 QQ25 QQ28 QQ33 QQ34 QQ35 QQ37 QQ48 RR01 RR04 RR06 RR11 RR14 RR25 SS15 SS22 TT04 XX01 XX18 XX24
Claims (5)
表面から露出する金属配線を形成する工程と、 前記金属配線と前記絶縁膜の上に金属拡散防止無機絶縁
膜を形成する工程と、前記金属拡散防止無機絶縁膜の上
に有機絶縁膜を形成する工程と、 前記有機絶縁膜の上に層間絶縁膜を形成する工程と、 前記有機絶縁膜をエッチングストップ層となして、前記
層間絶縁膜の所定の領域をエッチングすることにより前
記層間絶縁膜の少なくとも前記金属配線の上に接続孔を
形成する工程と、 前記接続孔の底部に露出した前記有機絶縁膜をエッチン
グして前記金属拡散防止無機絶縁膜を露出させる工程
と、 前記接続孔を通して前記金属拡散防止無機絶縁膜をエッ
チングすることにより前記金属配線を露出させる工程と
を有することを特徴とする半導体装置の製造方法。A step of forming a metal wiring exposed from a surface of an insulating film formed above a semiconductor substrate; a step of forming a metal diffusion preventing inorganic insulating film on the metal wiring and the insulating film; Forming an organic insulating film on the metal diffusion preventing inorganic insulating film; forming an interlayer insulating film on the organic insulating film; forming the organic insulating film as an etching stop layer; Forming a connection hole on at least the metal wiring of the interlayer insulating film by etching a predetermined region of the film; and etching the organic insulating film exposed at the bottom of the connection hole to prevent the metal diffusion. A step of exposing the inorganic insulating film, and a step of exposing the metal wiring by etching the metal diffusion preventing inorganic insulating film through the connection hole. Method of manufacturing a body apparatus.
絶縁膜上に下部層を形成し、該下部層の上に材料の異な
る中間層を形成し、該中間層のうち前記金属配線の上方
に孔を形成し、該孔内と前記中間層上に前記下部層と同
じ材料の上部層を形成する工程からなり、かつ前記接続
孔の形成工程は、前記孔の上を通る配線溝を前記上部層
に形成した後に、前記孔を通して前記下部層をエッチン
グする工程であることを特徴とする請求項１に記載の半
導体装置の製造方法。2. The step of forming an interlayer insulating film includes: forming a lower layer on the organic insulating film; forming an intermediate layer of a different material on the lower layer; Forming a hole above, forming an upper layer of the same material as the lower layer in the hole and on the intermediate layer, and forming the connection hole includes forming a wiring groove passing over the hole. 2. The method according to claim 1, further comprising etching the lower layer through the hole after forming the upper layer.
絶縁膜上に無機下部層を形成し、該無機下部層の上に有
機中間層を形成し、該有機中間層の上に無機上部層を形
成する工程であり、 前記接続孔の形成工程は、前記無機上部層と前記有機中
間層とをパターニングして前記金属配線の上方に接続孔
を画定するための孔を形成した後に、前記無機上部層の
配線溝になる領域をエッチングして前記孔に連通する配
線溝の上部を形成すると同時に前記有機中間膜の前記孔
を通して前記無機下部層をエッチングする工程であり、
かつ前記接続孔を通した前記有機絶縁膜のエッチング工
程は、前記無機上部層をマスクにして前記有機中間層を
エッチングして前記配線溝の下部を形成すると同時に前
記有機絶縁膜をエッチングする工程であることを特徴と
する請求項１に記載の半導体装置の製造方法。3. The step of forming the interlayer insulating film includes forming an inorganic lower layer on the organic insulating film, forming an organic intermediate layer on the inorganic lower layer, and forming an inorganic upper layer on the organic intermediate layer. A step of forming a layer, the step of forming the connection hole, after forming a hole for defining a connection hole above the metal wiring by patterning the inorganic upper layer and the organic intermediate layer, the Etching a region to be a wiring groove of the inorganic upper layer to form an upper part of the wiring groove communicating with the hole, and simultaneously etching the inorganic lower layer through the hole of the organic intermediate film;
The step of etching the organic insulating film through the connection hole includes etching the organic intermediate layer using the inorganic upper layer as a mask to form a lower portion of the wiring groove, and simultaneously etching the organic insulating film. 2. The method for manufacturing a semiconductor device according to claim 1, wherein:
エッチングは、前記層間絶縁膜の上に形成されるレジス
トの除去と同時に行われることを特徴とする請求項１又
は２に記載の半導体装置の製造方法。4. The semiconductor device according to claim 1, wherein etching of the organic insulating film through the connection hole is performed simultaneously with removal of a resist formed on the interlayer insulating film. Manufacturing method.
と、 前記絶縁膜の表面から露出する金属配線と、 前記金属配線と前記絶縁膜の上に形成された金属拡散防
止無機絶縁膜と、 前記金属拡散防止無機絶縁膜の上に形成された有機絶縁
膜と、 前記有機絶縁膜の上に形成された層間絶縁膜と、 前記層間絶縁膜と前記有機絶縁膜と前記無機絶縁膜に形
成されて前記金属配線の表面に達する深さの接続孔と、 前記接続孔内に形成された導電性プラグとを有すること
を特徴とする半導体装置。5. An insulating film formed above a semiconductor substrate; a metal wiring exposed from a surface of the insulating film; a metal diffusion preventing inorganic insulating film formed on the metal wiring and the insulating film; An organic insulating film formed on the metal diffusion preventing inorganic insulating film; an interlayer insulating film formed on the organic insulating film; formed on the interlayer insulating film, the organic insulating film, and the inorganic insulating film. A connection hole having a depth reaching the surface of the metal wiring, and a conductive plug formed in the connection hole.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2001181186A JP2002373937A (en) | 2001-06-15 | 2001-06-15 | Semiconductor device and its manufacturing method |
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|---|---|---|---|
| JP2001181186A Withdrawn JP2002373937A (en) | 2001-06-15 | 2001-06-15 | Semiconductor device and its manufacturing method |
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| JP (1) | JP2002373937A (en) |
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