JP2002368218A - 絶縁ゲート型半導体装置 - Google Patents

絶縁ゲート型半導体装置

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JP2002368218A
JP2002368218A JP2001173497A JP2001173497A JP2002368218A JP 2002368218 A JP2002368218 A JP 2002368218A JP 2001173497 A JP2001173497 A JP 2001173497A JP 2001173497 A JP2001173497 A JP 2001173497A JP 2002368218 A JP2002368218 A JP 2002368218A
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electrode
drain
semiconductor device
source
insulated gate
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Masaya Saito
雅也 齋藤
Shin Oikawa
慎 及川
Mitsuhiro Yoshimura
充弘 吉村
Sho Ariyama
詔 有山
Yasuhiro Igarashi
保裕 五十嵐
Hiroki Eto
弘樹 江藤
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Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
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Abstract

(57)【要約】 【課題】従来のパワーＭＯＳＦＥＴでは、パッケージ品
を実装するか、ベアチップをボンディングワイヤにより
実装しており、実装面積の低減には限界があった。 【解決手段】本発明はパワーＭＯＳＦＥＴのアニュラー
にドレインバンプ電極を設けることにより、ソース、ゲ
ートおよびドレイン電極を半導体チップ表面から取り出
せるものである。これにより、チップサイズでの実装が
可能となり、実装面積が従来の４０％程度低減できる。
また、各バンプ電極は同一径の半田バンプであるため、
基板と半導体チップとが傾かず、水平に実装できるもの
である。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は絶縁ゲート型半導体
装置に係り、特に実装面積を低減する絶縁ゲート型半導
体装置に関する。
【０００２】
【従来の技術】携帯端末の普及に伴い小型で大容量のリ
チュウムイオン電池が求められるようになってきた。こ
のリチュウムイオン電池の充放電のバッテリーマネージ
メントを行う保護回路は携帯端末の軽量化のニーズによ
り、より小型で負荷ショートにも十分に耐えうるもので
なくてはならない。かかる保護回路はリチュウムイオン
電池の容器内に内蔵されるために小型化が求められ、チ
ップ部品を多用したＣＯＢ(Ｃｈｉｐ ｏｎ Ｂｏａｒ
ｄ)技術が駆使され、小型化の要求に応えてきた。しか
し一方ではリチュウムイオン電池に直列にパワーＭＯＳ
ＦＥＴを接続するのでこのパワーＭＯＳＦＥＴのオン抵
抗も極めて小さくするニーズがあり、これが携帯電話で
は通話時間や待機時間を長くするために不可欠の要素で
ある。
【０００３】このためにチップを製造する上で微細加工
によりセル密度を上げる開発が進められてきた。具体的
には、チャンネルが半導体基板表面に形成されるプレー
ナー構造ではセル密度は７４０万個／平方インチであっ
たが、チャンネルをトレンチの側面に形成するトレンチ
構造の第１世代ではセル密度は２５００万個／平方イン
チと大幅に向上した。さらにトレンチ構造の第２世代で
はセル密度は７２００万個／平方インチまで向上でき
た。
【０００４】また、パーソナルコンピュータのＣＰＵの
動作周波数も５００ＭＨｚを超え、それに伴いＣＰＵの
消費電流も大幅に増加してきた。そのため内蔵されるＤ
Ｃ／ＤＣコンバータもそれに対応して高速スイッチング
することが望まれ、使用されるパワーＭＯＳＦＥＴも高
速化および低オン抵抗化を要求されている。
【０００５】それ以外にも、パワーＭＯＳＦＥＴを基板
に実装する場合にその実装面積を低減したり、生産コス
トを低減するためパワーＭＯＳＦＥＴの用途を汎用的に
する等、さまざまな技術課題がある。
【０００６】従来のパワーＭＯＳＦＥＴの平面図を図４
に示す。実動作領域３１は、この中にパワーＭＯＳＦＥ
Ｔを構成する多数のＭＯＳトランジスタのセル３２が配
列されている。ソース電極４２は、実動作領域３１上に
各セル３２のソース領域と接続して設けられる。また点
線の丸印で示すようにボンディングワイヤが熱厚着さ
れ、電極の取り出しを行う。ゲートパッド電極４８は、
その下に保護用のツェナーダイオード（図示せず）が形
成され、点線の丸印で示すようにボンディングワイヤー
で電極の取り出しが行われる。ゲート連結電極５０は各
セル３２のゲート電極と接続され且つ実動作領域３１の
周囲に配置されている。なお、実動作領域３１外周のド
レイン領域には破線で示すように、高濃度領域であるア
ニュラーが０．１６ｍｍ程度の幅に設けられ、信頼性試
験でのリークを防いでいる。このパワーＭＯＳＦＥＴで
は半導体チップ裏面がドレイン電極となる。
【０００７】従来のＭＯＳトランジスタの断面図を図５
に示す。
【０００８】実動作領域３１はその中にＭＯＳＦＥＴを
構成するトレンチ型のＭＯＳトランジスタのセル３２が
多数個配列されている。ＮチャンネルのパワーＭＯＳＦ
ＥＴにおいては、Ｎ+型の半導体基板３３の上にＮ-型の
エピタキシャル層からなるドレイン領域３４を設け、そ
の上にＰ型のチャネル層３５を設ける。チャネル層３５
からドレイン領域３４まで到達するトレンチ３６を作
り、トレンチ３６の内壁をゲート酸化膜３７で被膜し、
トレンチ３６に充填されたポリシリコンよりなるゲート
電極３８を設けて各セル３２を形成する。トレンチ３６
に隣接したチャネル層３５表面にはＮ+型のソース領域
３９が形成され、隣り合う２つのセルのソース領域３９
間のチャネル層３５表面にはＰ+型のボディコンタクト
領域４０が形成される。さらにチャネル層３５にはソー
ス領域３９からトレンチ３６に沿ってチャネル領域（図
示せず）が形成される。トレンチ３６上は層間絶縁膜４
１で覆われている。
【０００９】ソース電極４２は層間絶縁膜４１を介して
実動作領域３１上に設けられ、ＭＯＳトランジスタのソ
ース領域３９にコンタクトされている。ソース電極４２
にはボンディングワイヤ４５が熱圧着され、電極の取り
出しを行う。
【００１０】ドレイン電極４３は、半導体チップの裏面
に金等の裏張金属を設け、裏面電極とする。
【００１１】ゲートパッド電極４８は、実動作領域３１
の外側に配置される。ゲートパッド電極４８は、ソース
電極４２と同一工程にて形成された電極であり、ゲート
電極を延在してコンタクトさせる。ゲートパッド電極４
８直下には保護用のツェナーダイオード５１が設けら
れ、ツェナーダイオード５１の中心はゲートパッド電極
とコンタクトし、最外周は各セル３６のソース電極４２
と連結される。ゲートパッド電極４８には、ボンディン
グワイヤ４９が熱圧着され、電極の取り出しを行う。
【００１２】半導体チップ最外周となるドレイン領域３
４には、高濃度領域であるアニュラーが幅約０．１６ｍ
ｍに設けられ、信頼性試験におけるリークを防いでい
る。
【００１３】従来の半導体装置の組立工程においては、
ウェハからダイシングして分離した半導体素子をリード
フレームに固着し、金型と樹脂注入によるトランスファ
ーモールドによって半導体素子を封止し、リードフレー
ムを切断して個々の半導体装置毎に分離する、という工
程が行われている。
【００１４】図６は上記した方法により製造したパワー
ＭＯＳＦＥＴをプリント基板に実装した図を示す。図６
（Ａ）は上面図であり、Ａ−Ａ線の断面図を図６（Ｂ）
に示す。なお、図６（Ａ）では、樹脂層２８およびプリ
ント基板２９は図示していない。
【００１５】リードフレームは、銅を素材とした打ち抜
きフレームであり、このフレームのヘッダー２１上に半
田あるいはＡｇペーストよりなるプリフォーム材２２で
パワーＭＯＳＦＥＴのベアチップ２３が固着される。パ
ワーＭＯＳＦＥＴのベアチップ２３の下面は金の裏張り
電極（図示せず）によりドレイン電極が形成され、上面
にはアルミニウム合金のスパッタによりゲート電極とソ
ース電極が形成される。更に、半田および導電材料との
抵抗を下げるためＡｕ等の金属多層膜をその上部に蒸着
する。フレームのドレイン端子２５はヘッダー２１と連
結されているので、ドレイン電極と直結され、ゲート電
極およびソース電極はボンディングワイヤ２４によりゲ
ート端子２６およびソース端子２７と電気的に接続され
る。
【００１６】ベアチップ２３およびフレームは金型およ
びトランスファーモールドで樹脂封止され、樹脂層２８
はパッケージ外形を構成する。フレームは、半田等によ
りプリント基板２９に実装される。
【００１７】
【発明が解決しようとする課題】かかる従来のパワーＭ
ＯＳＦＥＴでは、ドレイン電極は半導体チップの裏面か
ら取り出すため、図６（Ｂ）に示したパッケージ品とし
てプリント基板に実装するか、ベアチップの裏面を直接
基板に実装する方法を採用していた。パッケージ品では
図６（Ｂ）からも明らかなように、チップサイズよりも
大きいものを実装することになり、またベアチップの場
合でもソース電極およびゲート電極を表面からボンディ
ングワイヤにより引き出して基板に実装するため、実装
面積はチップサイズよりも大きくなり、市場要求である
半導体装置の小型化および薄型化が進まない大きな要因
となっていた。
【００１８】
【課題を解決するための手段】本発明はかかる課題に鑑
みてなされ、多数のＭＯＳトランジスタのセルを配列さ
れた実動作領域と、該実動作領域上に設けられ前記ＭＯ
Ｓトランジスタの各セルのソース領域と接続されたソー
ス電極と、前記ＭＯＳトランジスタの各セルのゲート電
極と接続されたゲートパッド電極と、前記実動作領域外
のドレイン領域に設けられた高濃度領域と、半導体チッ
プの表面に設けられ、前記ソース電極、ゲートパッド電
極および高濃度領域に接続する、ソース、ゲートおよび
ドレインバンプ電極とを具備することを特徴とする。ド
レイン電極を半導体チップ表面から取り出し、かつパッ
ケージや配線用のボンディングワイヤを用いない構造に
することにより、チップサイズで基板への実装が可能に
なるので、実装面積を大幅に低減できるものである。
【００１９】
【発明の実施の形態】本発明の実施の形態を図１から図
３を参照して詳細に説明する。
【００２０】図１に、本発明のパワーＭＯＳＦＥＴの断
面図を示す。
【００２１】本発明のＭＯＳＦＥＴは、実動作領域と、
ソース電極と、ゲートパッド電極と、ドレインパッド電
極と、高濃度領域と、ソース、ゲートおよびドレインバ
ンプ電極と、金属板とから構成される。
【００２２】実動作領域３１は、この中にパワーＭＯＳ
ＦＥＴを構成する多数のＭＯＳトランジスタのセル３２
が多数配列されている。ＮチャンネルのパワーＭＯＳＦ
ＥＴにおいては、Ｎ+型の半導体基板３３の上にＮ-型の
エピタキシャル層からなるドレイン領域３４を設け、そ
の上にＰ型のチャネル層３５を設ける。チャネル層３５
からドレイン領域３４まで到達するトレンチ３６を作
り、トレンチ３６の内壁をゲート酸化膜３７で被膜し、
トレンチ３６に充填されたポリシリコンよりなるゲート
電極３８を設けて各セル３２を形成する。トレンチ３６
に隣接したチャネル層３５表面にはＮ+型のソース領域
３９が形成され、隣り合う２つのセルのソース領域３９
間のチャネル層３５表面にはＰ+型のボディコンタクト
領域４０が形成される。さらにチャネル層３５にはソー
ス領域３９からトレンチ３６に沿ってチャネル領域（図
示せず）が形成される。トレンチ３６上は層間絶縁膜４
１で覆われている。
【００２３】ソース電極４２は、Ａｌ等のスパッタによ
り実動作領域３１上に設けられ且つ各セル３２のソース
領域３９と接続して設けられる。
【００２４】ゲートパッド電極４８は、ソース電極４２
と同一工程にて形成された電極であり、ゲート電極を延
在してコンタクトさせる。ゲートパッド電極４８の下に
は保護用のツェナーダイオード５１が設けられ、ツェナ
ーダイオード５１の中心部はゲートパッド電極４８とコ
ンタクトし、最外周はソース電極４２とコンタクトす
る。
【００２５】ドレインパッド電極１４は、ソース電極４
２と同一工程にて形成された電極であり、半導体チップ
外周のアニュラー１５上に設けられる。
【００２６】アニュラー１５は、実動作領域外のドレイ
ン領域３４に設けられた高濃度領域で、半導体チップの
信頼性試験におけるリークを防いでいる。また、このア
ニュラー１５は、ソース領域３９より深く設けられ、ド
レイン電極の取り出しに利用するため、幅は０．１９mm
程度に広げ、ドレインパッド電極１４をコンタクトさせ
る。従来よりアニュラー１５の幅を広げることにより、
ドレイン電極を半導体チップ表面から取り出す構造にお
いてもドレイン抵抗を低減できる。
【００２７】ソースバンプ電極１１は、ソース電極４２
とコンタクトする半田バンプである。ソース電極４２上
で酸化膜（図示せず）を介して設けた窒化膜５６にコン
タクト孔を設け、Ｔｉ/Ｎｉ/Ａｕ等により半田の下地と
なる下地電極１０を設ける。半田を供給し、加熱して球
状のソースバンプ電極１１とする。
【００２８】ゲートバンプ電極１２は、ソースバンプ電
極１１と同様に設けた半田バンプであり、下地電極１０
を介してゲートパッド電極４８とコンタクトさせる。
【００２９】ドレインバンプ電極１３は、アニュラー１
５上にドレイン電極取り出し用のドレインパッド電極１
４を設け、ソースバンプ電極１１と同様の半田バンプを
設ける。ドレインバンプ電極１３は、下地電極１０を介
してドレインパッド電極１４とコンタクトする。
【００３０】金属板１６は、Ｃｕ、Ｆｅ、Ａｌ等のチッ
プサイズよりも小さい金属片をウエファ上のチップ配置
の座標に合わせて半導体チップ裏面に貼り付ける。この
金属板１６により、ドレイン抵抗を低減できる。
【００３１】以上に示した如く、本発明のパワーＭＯＳ
ＦＥＴは半導体チップ表面から、ソース、ゲートおよび
ドレイン電極を取り出すことができるため、フェイスダ
ウンでプリント基板に実装でき、実装面積もチップサイ
ズを確保すればよいわけである。
【００３２】図２には、本発明のＭＯＳＦＥＴの平面図
を示す。この図は電極層の平面図であり、電極層の下
は、図４と同様であるので、説明は省略する。
【００３３】ソースバンプ電極１１は、ソース電極上に
複数個設けられる。その数はチップサイズにも依るが、
例えば６〜８個程度である。隣接するソースバンプ電極
１１とは０．２mm程度以上の間隔でなるべく多く設けら
れるように配置する。
【００３４】ゲートバンプ電極１２は、ゲートパッド電
極４８上に１個設ける。
【００３５】ドレインバンプ電極１３は、アニュラー１
５上を覆うドレインパッド電極上に０．２mm程度以上の
間隔で複数個設ける。ドレインバンプ電極１３の数はソ
ースバンプ電極１１と同数とする。図２（Ａ）ではアニ
ュラー１５上の２辺に設けられるが、図２（Ｂ）に示す
如くアニュラー１５上の1辺に設けられても良いし、図
２（Ｃ）の如くアニュラー１５上の３辺に設けられても
良い。
【００３６】また、異なる各バンプ電極１１、１２、１
３の間隔はバンプ同士のショートを防ぐために０．５mm
程度の間隔をあけて配置する。
【００３７】ここで、重要なことは、各バンプ電極の半
田バンプを同一径とすることである。具体的には、本発
明の実施の形態では、直径０．１９mmであり、このサイ
ズはコスト面で安価なスクリーンプリンティングにより
半田バンプを形成する最小の限界値である。各バンプ電
極を同一径にすることにより、半導体チップをフェイス
ダウンでプリント基板に実装した場合にプリント基板と
半導体チップが傾かず、水平に実装できる。
【００３８】図３には上記のパワーＭＯＳＦＥＴを基板
に実装した側面図を示す。
【００３９】プリント基板２９のボンディングパッド３
０上に、半導体チップ２３をフェイスダウンで配置し、
各バンプ電極１１、１２、１３とボンディングパッド３
０の位置あわせを行い、熱による半田リフローや、加圧
状態での超音波振動を用いて接着・接続する。これによ
り、半導体チップサイズ実装できるので、従来と比較し
て大幅にその実装面積を低減できる。具体的には本発明
の実施の形態では、従来品と比較して３０〜４０％の低
減となる。また、ボンディングワイヤの高さや樹脂層の
厚みが省けるので、薄型化も実現できる。
【００４０】本発明の特徴は、ドレイン領域の高濃度領
域であるアニュラー１５にドレインパッド電極およびバ
ンプ電極を設けて、ソース、ゲートおよびドレイン電極
を半導体チップ表面から取り出す構造にあり、バンプ電
極は同一径の半田バンプとすることである。
【００４１】この構造により、第１に、ソース電極、ゲ
ート電極及びドレイン電極をすべて半導体チップ表面か
ら取り出すことができる。パッケージ品にしたり、ボン
ディングワイヤによる接続が不要となるので、プリント
基板への実装面積がチップサイズで実現でき、具体的に
はパッケージ品と比較して実装面積が３０〜４０％と大
幅に低減できる。また、実装面積だけでなく、樹脂層の
厚みやボンディングワイヤの高さが省けるので、市場要
求である小型化、薄型化が可能となる。
【００４２】第２に、ドレイン電極の取り出しとなるア
ニュラーを従来より拡げ、且つ半導体チップ裏面には金
属板を設けているので、ドレイン抵抗を低減できる。つ
まり、ドレイン電極を半導体チップ表面から取り出す構
造であっても、半導体装置のオン抵抗の上昇を抑制でき
るわけである。
【００４３】第３に、パッケージ品と比較してトランス
ファーモールド等の技術が不要となるのでコストが低減
できる。更にパッケージの抵抗も無くなるので、オン抵
抗の上昇の抑制に寄与できる。
【００４４】第４に、半田バンプの直径は全て同一径で
あるので、フェイスダウンで実装した場合、プリント基
板に対して半導体チップが傾かず、水平に実装できる。
【００４５】第５に、半導体チップ裏面にはＣｕ、Ｆ
ｅ、Ａｌ等の金属板をチップサイズより小さく貼り付け
ることにより、ダイシング時の半導体チップおよびブレ
ードに与える悪影響を低減できる。
【００４６】
【発明の効果】本発明に依れば、第１に、ソース電極、
ゲート電極及びドレイン電極をすべて半導体基板表面か
ら取り出すことができ、パッケージやボンディングワイ
ヤを使用しないでプリント基板に実装できるため、市場
要求である小型化、薄型化が可能となる。具体的には、
パッケージ品と比較して実装面積が３０〜４０％低減で
きる。
【００４７】第２に、ドレイン電極の取り出しとなるア
ニュラーを広げ、且つ半導体基板裏面には金属板を設け
るため、ドレイン抵抗が低減できる。すなわちドレイン
電極を半導体チップ表面から取り出す構造であっても、
オン抵抗の上昇を抑制できる。
【００４８】第３に、半田バンプの直径は全て同一径で
あるので、実装時に基板に対して半導体チップが傾か
ず、水平に実装できる。
【００４９】第４に、パッケージ品と比較してトランス
ファーモールド等の技術が不要となるのでコストが低減
できる。更にパッケージの抵抗が無くなるため、オン抵
抗上昇の抑制に寄与できる。
【００５０】第５に、半導体チップ裏面に貼り付けた金
属板はチップサイズより小さく設けられるため、ダイシ
ング時にチップおよびブレードに与える悪影響を抑制で
きる。
【図面の簡単な説明】
【図１】本発明の絶縁ゲート型半導体装置を説明する断
面図である。
【図２】本発明の絶縁ゲート型半導体装置を説明する平
面図である。
【図３】本発明の絶縁ゲート型半導体装置を説明する側
面図である。
【図４】従来の絶縁ゲート型半導体装置を説明する平面
図である。
【図５】従来の絶縁ゲート型半導体装置を説明する断面
図である。
【図６】従来の絶縁ゲート型半導体装置を説明する
（Ａ）平面図、（Ｂ）断面図である。
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６５７ Ｈ０１Ｌ 29/78 ３０１Ｗ ３０１Ｘ (72)発明者 吉村 充弘 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 (72)発明者 有山 詔 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 (72)発明者 五十嵐 保裕 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 (72)発明者 江藤 弘樹 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 Ｆターム(参考） 5F140 AA36 AB06 AC23 BB04 BF04 BF15 BF22 BF25 BF26 BF27 BF42 BF43 BJ05 BJ11 BJ15 BJ16 BJ17 BJ25 BK29 CC01 CC03 CC08

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】多数のＭＯＳトランジスタのセルを配列さ
    れた実動作領域と、 該実動作領域上に設けられ前記ＭＯＳトランジスタの各
    セルのソース領域と接続されたソース電極と、 前記ＭＯＳトランジスタの各セルのゲート電極と接続さ
    れたゲートパッド電極と、 前記実動作領域外のドレイン領域に設けられた高濃度領
    域と、 半導体チップの表面に設けられ、前記ソース電極、ゲー
    トパッド電極および高濃度領域に接続する、ソース、ゲ
    ートおよびドレインバンプ電極とを具備することを特徴
    とする絶縁ゲート型半導体装置。
  2. 【請求項２】前記高濃度領域はアニュラーであり、前記
    ドレインバンプ電極は前記アニュラーにコンタクトする
    ドレインパッド電極を介して接続されることを特徴とす
    る請求項１に記載の絶縁ゲート型半導体装置。
  3. 【請求項３】前記高濃度領域は、前記ソース領域より深
    く設けられることを特徴とする請求項１に記載の絶縁ゲ
    ート型半導体装置。
  4. 【請求項４】前記バンプ電極は半田バンプであることを
    特徴とする請求項１に記載の絶縁ゲート型半導体装置。
  5. 【請求項５】前記バンプ電極はすべて同一径であること
    を特徴とする請求項１に記載の絶縁ゲート型半導体装
    置。
  6. 【請求項６】前記ソースバンプ電極と前記ドレインバン
    プ電極は複数個であり、同数であることを特徴とする請
    求項１に記載の絶縁ゲート型半導体装置。
  7. 【請求項７】前記半導体チップの裏面に、チップサイズ
    よりも小さい金属板を設けることを特徴とする請求項１
    に記載の絶縁ゲート型半導体装置。
  8. 【請求項８】前記半導体チップは、プリント基板にフェ
    イスダウンで実装されることを特徴とする請求項１に記
    載の絶縁ゲート型半導体装置。
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