JP2002358054A - 制御信号発生回路、シーケンサ及び平面表示装置 - Google Patents
制御信号発生回路、シーケンサ及び平面表示装置Info
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Abstract
給する制御信号発生回路において、基板上でのレイアウ
ト面積を小さくする。 【解決手段】 制御信号発生回路のカウンタ回路410
において、(n+1)ビットのジョンソンカウンタ41
1から出力される信号Q0〜Qnを、サブデコーダ41
2、Dラッチ413及びRSフリップフロップ414で
構成される重み付け信号生成回路415にも入力して重
み付け信号Qwを生成し、信号Q0〜Qn、Qwを得る
ことにより、通常は2(n+1)個の状態しかとれない
(n+1)ビットのジョンソンカウンタ411を使用し
て、4(n+1)個の状態が得られるようにした。
Description
装置などの平面表示装置に関し、詳しくは、各画素を駆
動するドライバ回路に所定の制御信号を供給する制御信
号発生回路、この制御信号発生回路を含むシーケンサ、
さらには前記画素、ドライバ回路と同一基板上に前記制
御信号発生回路を備えた平面表示装置に関する。
示装置では、各画素を駆動するドライバ回路をTAB方
式により実装するものが多かったが、近年では、コスト
削減と狭額縁化の要求から、画素と同一基板上にドライ
バ回路を作り込んだ製品も現れている。ただし、その場
合でもドライバ回路の制御信号はIC化されたLCDコ
ントローラから外部信号として供給されるものがほとん
どであった。このように、従来はIC化されたLCDコ
ントローラに制御信号発生回路が作られるので、IC自
体の面積も大きく、またコストも高いものとなってい
た。なお、制御信号発生回路とは、ドライバ回路の動作
タイミングを制御する制御信号を生成する回路である。
をドライバ回路と同一基板上に作り込むことができれば
ドライバ回路と同じプロセスで製造できるようになり、
またLCDコントローラも簡素化することができるた
め、コスト削減も可能となる。しかし、従来は制御信号
発生回路のレイアウト面積が大きいため、狭額縁化が難
しいという問題があった。通常、制御信号発生回路を作
るにはカウンタ回路が必要となるが、平面表示装置では
一般に数百進数のカウンタ回路が必要であり、レイアウ
ト面積を小さくすることは困難であった。ここで、レイ
アウト面積を小さくするためにバイナリカウンタを使用
すると、ハザードの問題とデコーダ回路が複雑になると
いう問題が生じる。また、ハザードとデコーダの問題を
解決するためにジョンソンカウンタを使用すると、フリ
ップフロップ回路の数が膨大なものとなるため、レイア
ウト面積を小さくすることはできなくなる。このよう
に、ハザードやデコーダの問題を生じることなしに、制
御信号発生回路のレイアウト面積を小さくすることは困
難であった。
ル/アナログコンバータ(以下、D/Aコンバータ)や
アンプ回路等は、微妙な電圧設定が求められ、そのため
にTFT(薄膜トランジスタ)のしきい値電圧や電子移
動度といった特性が設計通りに製造される必要がある。
しかし、実際には設計通りに製造することは難しく、こ
れらの特性が設計時の見積もりと異なる場合には、設計
時の制御信号を供給しても素子が正しく動作しないため
に、表示不良をもたらすこともあった。このような場合
は、回路設計のやり直しや製造プロセスの改善が必要と
なるため、生産性の低下やコスト高を招くことになる。
アウト面積を小さくすることができる制御信号発生回路
及びこれを備えた平面表示装置を提供することにある。
電圧等の特性が設計時の見積もり通りに製造されない場
合でも、ドライバ回路を正しく動作させることができる
シーケンサ及びこれを備えた平面表示装置を提供するこ
とにある。
号の発生タイミングの変更を、低コスト且つ短期間に実
現することが可能な制御信号発生回路及びこれを備えた
平面表示装置を提供することにある。
め、請求項1の発明は、クロック信号に基づいて2(n
+1)個の信号を出力するカウンタと、前記カウンタか
ら出力された信号の少なくとも2つの組み合わせに重み
づけを与えるための重み付け信号を生成する重み付け信
号生成回路とからなるカウンタ回路と、前記2(n+
1)個の信号と前記重み付け信号に基づいて、最大4
(n+1)個の制御信号を出力するデコーダ回路とを備
えたことを特徴とする制御信号発生回路である。
記カウンタは、前記クロック信号に基づいて2(n+
1)個の信号Q0〜Qnを出力する(n+1)ビットの
ジョンソンカウンタで構成され、前記重み付け信号生成
回路は、信号Q0とQnからセット信号を、また信号Q
n−1とQnからリセット元信号を生成するサブデコー
ダと、前記リセット元信号に基づいてリセット信号を生
成するDラッチ回路と、前記セット信号とリセット信号
に基づいて重み付け信号Qwを出力するRSフリップフ
ロップとで構成されることを特徴とするものである。
の発明は、少なくとも、映像データ入力インターフェー
ス、階調選択回路、D/Aコンバータ及びアンプ回路を
備えたドライバ回路の動作を制御するための制御信号を
出力する制御信号発生回路を備えたシーケンサであっ
て、前記階調選択回路からの出力信号と前記D/Aコン
バータからの出力信号とを比較して、その比較結果に応
じた第1の状態比較信号を出力する第1の比較回路と、
前記D/Aコンバータからの出力信号と前記アンプ回路
からの出力信号とを比較して、その比較結果に応じた第
2の状態比較信号を出力する第2の比較回路とを備え、
前記制御信号発生回路は、前記第1の比較回路から出力
された第1の状態比較信号により、前記D/Aコンバー
タでの動作タイミングを判定し、この判定結果に応じた
適正な制御信号を前記D/Aコンバータに出力する制御
と、前記第2の比較回路から出力された第2の状態比較
信号により、前記アンプ回路での動作タイミングを判定
し、この判定結果に応じた適正な制御信号を前記アンプ
回路に出力する制御を含むことを特徴とするものであ
る。
記D/Aコンバータからの出力信号を、前記第1の比較
回路で解釈可能なデータ形式に変換して前記第1の比較
回路に出力する第1の変換回路と、前記アンプ回路から
の出力信号を、前記第2の比較回路で解釈可能なデータ
形式に変換して前記第2の比較回路に出力する第2の変
換回路とを備えることを特徴とするものである。
記制御信号発生回路は、請求項1又は2の制御信号発生
回路に、前記第1の比較回路から出力された前記信号に
より、前記D/Aコンバータでの動作タイミングを判定
し、この判定結果に応じた制御信号を前記D/Aコンバ
ータに出力する制御と、前記第2の比較回路から出力さ
れた前記信号により、前記アンプ回路での動作タイミン
グを判定し、この判定結果に応じた制御信号を前記アン
プ回路に出力する制御を含むものであることを特徴とす
るものである。
の発明は、少なくとも、第1のクロック信号で動作する
第1のシフトレジスタ、及び前記第1のクロック信号の
n(n≧2)倍の周期を持つ第2のクロック信号で動作
する第2のシフトレジスタからなるカウンタ回路と、複
数のRSラッチからなるRSラッチ回路とを備え、スタ
ートパルスを前記第1及び第2のシフトレジスタで前記
第1及び第2のクロック信号によりシフトすると共に、
前記第1及び第2のシフトレジスタの所定段から出力信
号として取り出し、前記出力信号を前記RSラッチ回路
の各RSラッチに入力して、前記各RSラッチからの出
力を制御信号として取り出すことを特徴とする制御信号
発生回路である。
記第2のシフトレジスタを前段に、また前記第1のシフ
トレジスタを後段に配置し、前記第1のシフトレジスタ
は前記第2のシフトレジスタの途中段から取り出される
出力信号を入力とし、前記RSラッチ回路の各RSラッ
チは、前記第1及び第2のシフトレジスタの所定段から
取り出された出力信号をセット信号又はリセット信号と
することを特徴とするものである。
1のクロック信号で動作する第1のシフトレジスタ、及
び前記第1のクロック信号のn(n≧2)倍の周期を持
つ第2のクロック信号で動作する第2のシフトレジスタ
からなるカウンタ回路と、複数のRSラッチからなるR
Sラッチ回路と、複数のANDゲートからなるAND回
路とを備え、前記第2のシフトレジスタを前段に、また
前記第1のシフトレジスタを後段に配置し、前記第1の
シフトレジスタは、その出力先の前記RSラッチ回路の
RSラッチから見て、セット信号を与えるシフトレジス
タと、リセット信号を与えるシフトレジスタの組み合わ
せが同じものを共通化し、スタートパルスを前記第2の
シフトレジスタで前記第2のクロック信号によりシフト
すると共に、前記第2のシフトレジスタの所定段から取
り出した出力信号を前記第1のシフトレジスタの入力信
号とし、また前記第1及び第2のシフトレジスタの所定
段からそれぞれ取り出した出力信号を、前記RSラッチ
回路の各RSラッチにセット信号又はリセット信号とし
て入力して、前記各RSラッチからの出力を出力信号と
して前記AND回路に入力し、前記出力信号同士の論理
積を制御信号として取り出すことを特徴とする制御信号
発生回路である。
記第2のシフトレジスタの所定段からそれぞれ取り出し
た出力信号を、前記第2のシフトレジスタの出力から前
記RSラッチ回路のセット側入力までの前記第1のクロ
ック信号でのシフト量と、前記第2のシフトレジスタの
出力から前記RSラッチ回路のリセット側入力までの前
記第1のクロック信号でのシフト量との組み合わせに対
応する前記第1のシフトレジスタに出力することを特徴
とするものである。
前記制御信号発生回路は、請求項6、7、8、9又は1
7の制御信号発生回路に、前記第1の比較回路から出力
された前記信号により、前記D/Aコンバータでの動作
タイミングを判定し、この判定結果に応じた制御信号を
前記D/Aコンバータに出力する制御と、前記第2の比
較回路から出力された前記信号により、前記アンプ回路
での動作タイミングを判定し、この判定結果に応じた制
御信号を前記アンプ回路に出力する制御を含むものであ
ることを特徴とするものである。
11の発明は、基板上に、画素部とドライバ回路とを一
体形成した平面表示装置において、前記ドライバ回路の
動作を制御するための制御信号を発生する回路として、
請求項1、2、6、7、8、9又は17の制御信号発生
回路を前記基板上に一体形成したことを特徴とするもの
である。
て、複数の画素電極、これら画素電極のそれぞれに電極
配線を介して接続されたスイッチ素子、前記スイッチ素
子を駆動して前記画素電極に映像データを書き込むドラ
イバ回路、及び請求項1、2、6、7、8、9又は17
の制御信号発生回路が一体形成された第1電極基板と、
前記複数の画素電極に相対する対向電極が形成された第
2電極基板と、これら両電極基板間に保持された表示層
とを備えることを特徴とするものである。
ドライバ回路とを一体形成した平面表示装置において、
前記ドライバ回路の動作を制御するための制御信号を発
生する回路として、請求項3、4、5又は10のシーケ
ンサを前記基板上に一体形成したことを特徴とするもの
である。
て、複数の画素電極、これら画素電極のそれぞれに電極
配線を介して接続されたスイッチ素子、前記スイッチ素
子を駆動して前記画素電極に映像データを書き込むドラ
イバ回路、及び請求項3、4、5又は10のシーケンサ
が一体形成された第1電極基板と、前記複数の画素電極
に相対する対向電極が形成された第2電極基板と、これ
ら両電極基板間に保持された表示層とを備えることを特
徴とするものである。
において、前記表示層が液晶層であることを特徴とする
ものである。
において、前記表示層が有機ELであることを特徴とす
るものである。
17の発明は、少なくとも、第1のクロック信号で動作
する第1のラッチ群で構成される第1のシフトレジスタ
及び前記第1のクロック信号のn(n≧2)倍の周期を
持つ第2のクロック信号で動作する第2のラッチ群で構
成される第2のシフトレジスタからなるカウンタ回路
と、前記第1及び第2のシフトレジスタの所定段から出
力された出力信号に従って制御信号を発生する複数のR
SラッチからなるRSラッチ回路とを備え、前記RSラ
ッチ回路における制御信号の発生タイミングが、前記第
1のシフトレジスタと前記第2のシフトレジスタ間、並
びに前記第1のシフトレジスタと前記RSラッチ回路間
の接続形態に応じて設定されることを特徴とする制御信
号発生回路である。
て、前記第1のクロック信号で動作する第1のラッチ群
で構成される第1のシフトレジスタ、前記第1のクロッ
ク信号のn(n≧2)倍の周期を持つ第2のクロック信
号で動作する第2のラッチ群で構成される第2のシフト
レジスタ、及びm種類の制御信号を発生する前記RSラ
ッチ回路において、前記第1のシフトレジスタを構成す
る前記第1のラッチ群が、最大で2×m×n個であるこ
とを特徴とするものである。
て、前記第2のシフトレジスタの出力端子と前記第1の
シフトレジスタの入力端子間、及び前記第1のシフトレ
ジスタの出力端子と前記RSラッチ回路の入力端子間の
接続形態が、基板上の第1層又は第2層に形成された電
極パターンの修正により変更されることを特徴とするも
のである。
て、前記第1のシフトレジスタに供給される第1のクロ
ック信号の正負論理が、基板上の第1層又は第2層に形
成された電極パターンの修正により変更されることを特
徴とするものである。
て、前記第2のシフトレジスタに供給される第1のクロ
ック信号の正負理論が、基板上の第1層又は第2層に形
成された電極パターンの修正により変更されることを特
徴とするものである。
発生回路、シーケンサ及び平面表示装置を、液晶パネ
ル、その制御信号発生回路及びシーケンサに適用した場
合について説明する。
回路構成を図13を用いて説明する。図13に示す液晶
パネル1は、複数の画素10が形成された画素部100
と、走査線ドライバ回路200、信号線ドライバ回路3
00及び制御信号発生回路400を備えている。
ドライバ回路200、信号線ドライバ回路300及び制
御信号発生回路400がアレイ基板101上に一体に形
成されたドライバ回路一体型の液晶パネル1を例に挙げ
て説明する。このうち、制御信号発生回路400のみ、
或いは走査線ドライバ回路200、信号線ドライバ回路
300及び制御信号発生回路400は外付け方式であっ
てもよい。
びこれと交差する複数本の走査線12がマトリクス状に
配置されており、両線の交点近傍にはスイッチ素子とし
てのTFT13が配設されている。信号線11と走査線
12とは、図示しない絶縁膜により電気的に絶縁されて
いる。
続され、ドレイン電極は画素電極14に接続されてい
る。この画素電極14と平行に配置された対向電極15
は、図示しない対向基板上に形成されている。画素電極
14と対向電極15の間には液晶16が狭持され、容量
Clcを形成している。また、画素電極14には対向電
極15との電位関係を保持するために、並列に補助容量
17が接続されている。この補助容量17は画素電極1
4と補助容量線18との間に容量Csを形成している。
補助容量線18は、すべての画素10の補助容量17と
電気的に接続されており、図示しない外部回路から一定
の電位が与えられている。
部回路から一定のコモン電圧(Vcom)が図示しない
コモン配線を通じて与えられている。信号線11を通じ
て書き込まれた映像データは、容量Clcと容量Csに
より1フレーム走査期間保持される。
シフトレジスタ及びバッファ回路により構成され、アレ
イ基板101上に形成された図示しない制御信号発生回
路から供給される制御信号に従って、各走査線12に順
次走査信号を出力する。
像データ入力インターフェース、階調選択回路、D/A
コンバータ、アンプ回路により構成され、制御信号発生
回路400から供給される制御信号に従って映像データ
の変換と信号線11への書き込みを行っている。
ンタ回路などで構成されており、図示しない外部回路か
ら供給される入力信号(スタートパルス)と所定の周期
を持つクロック信号に基づいて、前記ドライバ回路の動
作を制御するための制御信号を発生し、各ドライバ回路
に出力する。
00と信号線ドライバ回路300にそれぞれ専用の制御
信号発生回路(走査線ドライバ回路200用については
図示せず)があり、且つそれらの回路がアレイ基板10
1上に一体に形成されているものとする。また、この実
施形態では信号線ドライバ回路300の動作を制御する
制御信号発生回路400について回路構成を説明する
が、それぞれのドライバ回路の制御信号発生回路は一体
的なものであってもよい。
説明する。信号線ドライバ回路300から信号線11に
順に映像データが書き込まれ、これと同期して走査線ド
ライバ回路200から走査線12に走査信号が出力され
ると、その一水平ライン上に存在するすべてのTFT1
3がオンして、信号線11に書き込まれた映像データが
TFT13を通じて所定の画素10に印加される。この
映像データは画素電極14と対向電極15との間に信号
電圧として充電され、これに液晶16が応答すること
で、前記信号電圧に応じた階調表示がなされる。
御信号発生回路400の実施形態について説明する。な
お、以下の説明において、“前段”及び“後段”とは、
シフトレジスタ間において出力信号が流れる方向での位
置関係を表し、“途中段”とは、シフトレジスタ内に接
続されたラッチに出力信号が流れる方向での位置関係を
表すものとする。また“途中段”には最終段も含まれる
ものとする。
を使用した制御信号発生回路であって、ハザードとデコ
ーダの問題を解消して、レイアウト面積を小さくした実
施形態について説明する。
信号発生回路400の接続関係を示す回路構成図であ
る。信号線ドライバ回路300は、映像データ入力イン
ターフェース301、階調選択回路302、D/Aコン
バータ303及びアンプ回路304で構成されている。
は、外部から図示しないビデオバスを通じて入力される
映像データを受け取り、その映像データをシリアルなデ
ジタルデータからパラレルなデジタルデータに並び替え
て、ラッチする。その際、制御信号発生回路400から
は、映像データをサンプリングするための制御信号が出
力される。階調選択回路302では、パラレルに並び替
えられた映像データの階調選択(電圧選択)を行い、そ
の選択により得られた電圧(映像データ)を出力する。
その際、制御信号発生回路400からは階調選択をする
ための制御信号が出力される。D/Aコンバータ303
では、階調選択されたデジタルの映像データをアナログ
の映像データに変換する。その際、制御信号発生回路4
00からはデジタル信号をアナログ信号に変換するため
の制御信号が出力される。アンプ回路304では、アナ
ログの映像データを必要な電位まで昇圧して信号線11
に書き込む。その際、制御信号発生回路400からはア
ンプ回路304の動作を制御するための制御信号が出力
される。なお、この実施形態では、階調選択回路302
の後段にD/Aコンバータ303を配置した構成を示し
ているが、階調選択回路302の階調選択時にデジタル
の映像データがアナログの映像データに変換される場合
には、D/Aコンバータ303を省略することができ
る。
成図である。制御信号発生回路400は、入力クロック
に基づいて2(n+1)個の信号と、1つの重み付け信
号を出力するカウンタ回路410と、前記2(n+1)
個の信号と重み付け信号に基づいて、4(n+1)個の
信号を出力するデコーダ回路420で構成されている。
なお、入力クロック信号は外部から供給されている。
回路構成図である。カウンタ回路410は、入力クロッ
ク信号に基づいて信号Q0〜Qnを出力する(n+1)
ビットのジョンソンカウンタ411と、信号Q0とQn
からセット信号を、また信号Qn−1とQnからリセッ
ト元信号を生成するサブデコーダ412と、前記リセッ
ト元信号に基づいてリセット信号を生成するDラッチ4
13と、前記セット信号とリセット信号を入力して重み
付け信号Qwを出力するRSフリップフロップ414と
で構成されている。このうち、サブデコーダ412、D
ラッチ413及びRSフリップフロップ414は、ジョ
ンソンカウンタ411から出力された信号Q0〜Qnの
うちの少なくとも2つの組み合わせに重み付けを与える
ための重み付け信号Qwを生成する重み付け信号生成回
路415を構成している。なお、図示していないが、ジ
ョンソンカウンタ411からはデコーダ回路420に信
号Q0〜Qnが出力される一方、重み付け信号生成回路
415には重み付け信号Qwを生成するために信号Q
0、Qn−1、Qnが出力されている。
路410の動作について説明する。ここでは、ジョンソ
ンカウンタ411を2(n+1)進のカウンタとして説
明する。ジョンソンカウンタ411では、入力クロック
信号に基づいて信号Q0〜Qnが出力される。サブデコ
ーダ412では、ジョンソンカウンタ411から出力さ
れる信号のうち、信号Q0とQnからセット信号を生成
して、RSフリップフロップ414のセット入力(S)
に出力する。またサブデコーダ412では、ジョンソン
カウンタ411から出力される信号のうち、信号Qn−
1とQnからリセット元信号を生成して、Dラッチ41
3に出力する。Dラッチ413では、リセット元信号を
所定時間遅延させた後、リセット信号としてRSフリッ
プフロップ414のリセット入力(R)に出力する。R
Sフリップフロップ414では、入されたセット信号と
リセット信号によって、重み付け信号Qwを出力する。
力された信号Q0〜Qnと、重み付け信号生成回路41
5から出力された重み付け信号Qwを示すタイミングチ
ャートである。図4に示すように、信号Q0,Q1,・
・・,Qn−1,Qn,Qwにより4(n+1)個の状
態を得ることができる。
では、通常は2(n+1)個の状態しかとれない(n+
1)ビットのジョンソンカウンタ411と、重み付け信
号生成回路415とを組み合わせることにより、4(n
+1)個の状態を得ることができる。すなわち、少ない
フリップフロップ数のジョンソンカウンタを使用しなが
ら、より多くの状態を得ることが可能となるため、制御
信号発生回路のレイアウト面積を従来よりも小さくする
ことができる。したがって、この制御信号発生回路をド
ライバ回路と同一基板上に作り込むことにより、コスト
削減を実現することができる。この場合、ジョンソンカ
ウンタを使用することでデコーダ回路420が簡単なも
のとなり、またハザードについても信号QnとQwの組
み合わせでしか起こらないため、ハザード対策も容易な
ものとすることができる。
含むシーケンサにより、常に適正な制御信号を発生して
信号線ドライバ回路に供給するようにした実施形態につ
いて説明する。
バ回路310とシーケンサ500の接続関係を示す回路
構成図である。
入力インターフェース311、階調選択回路312、D
/Aコンバータ313及びアンプ回路314で構成され
ている。このうち、映像データ入力インターフェース3
11は図2の映像データ入力インターフェース301と
同じであるため説明を省略する。
ータの階調選択を行い、その選択により得られた映像デ
ータの信号電位を、D/Aコンバータ313と後述する
D/Aコンバータ状態比較回路503に出力する。D/
Aコンバータ313は、階調選択されたデジタルの映像
データをアナログの映像データに変換して、アンプ回路
314に出力すると共に、その変換した信号電位を後述
するD/Aコンバータ状態関知回路501とアンプ状態
比較回路504に出力する。アンプ回路314は、アナ
ログの映像データを必要な電位まで昇圧して信号線11
に書き込むと共に、その書き込み電位を後述するアンプ
状態関知回路502に出力する。
態関知回路501、アンプ状態関知回路502、D/A
コンバータ状態比較回路503、アンプ状態比較回路5
04及び制御信号発生回路505で構成されている。
D/Aコンバータ313から出力された信号電位を、D
/Aコンバータ状態比較回路503で解釈可能なデータ
形式に変換して出力する。アンプ状態関知回路502
は、アンプ回路314から出力された書き込み電位を、
アンプ状態比較回路504で解釈可能なデータ形式に変
換して出力する。なお、D/Aコンバータ313から出
力された信号電位をそのままD/Aコンバータ状態比較
回路503で受け取るように構成した場合は、D/Aコ
ンバータ状態関知回路501を省略することができる。
同様に、アンプ回路314から出力された書き込み電位
をそのままアンプ状態比較回路504で受け取るように
構成した場合は、アンプ状態関知回路502を省略する
ことができる。
階調選択回路312から出力された信号電位と、D/A
コンバータ状態関知回路501から出力された信号電位
とを比較して、その比較結果に応じた第1の状態比較信
号を制御信号発生回路505に出力する。アンプ状態比
較回路504は、D/Aコンバータ313から出力され
た信号電位と、アンプ状態関知回路502から出力され
た書き込み電位とを比較して、その比較結果に応じた第
2の状態比較信号を制御信号発生回路505に出力す
る。
制御信号発生回路400と同様に、図3に示すようなカ
ウンタ回路410とデコーダ回路420とを備え、図示
しない外部回路から供給される入力クロック信号に基づ
いて、ドライバ回路310の動作を制御するための制御
信号を発生する。さらに、制御信号発生回路505に
は、D/Aコンバータ状態比較回路503から出力され
た第1の状態比較信号に基づいて、D/Aコンバータ3
13での動作タイミングを判定し、この判定結果に応じ
た適正な制御信号をD/Aコンバータ313に出力する
機能と、アンプ状態比較回路504から出力された第2
の状態比較信号に基づいて、アンプ回路314での動作
タイミングを判定し、この判定結果に応じた適正な制御
信号をアンプ回路314に出力する機能を有する図示し
ない内部制御回路が付加されている。
500の動作について説明する。信号線ドライバ回路3
10において、外部から入力された映像データは映像デ
ータ入力インターフェース311、階調選択回路31
2、D/Aコンバータ313及びアンプ回路314を経
た後、所定の電位が所定の動作タイミングで信号線11
に書き込まれる。この間、D/Aコンバータ状態関知回
路501では、D/Aコンバータ313から出力された
信号電位がD/Aコンバータ状態比較回路503で解釈
可能なデータ形式に変換され、D/Aコンバータ状態比
較回路503に出力される。D/Aコンバータ状態比較
回路503では、階調選択回路312から出力された信
号電位と、D/Aコンバータ状態関知回路501から出
力された信号電位とが比較され、その比較結果に応じた
第1の状態比較信号が制御信号発生回路505に出力さ
れる。
路312から出力された信号電位に対応するデジタルア
ナログ変換が行われるため、D/Aコンバータ313を
構成するTFTの特性が設計時の見積もり通りに製造さ
れていれば、D/Aコンバータ313での動作タイミン
グは適正となる。したがって、D/Aコンバータ状態比
較回路503において、階調選択回路312から入力さ
れたD/A変換前の信号電位と、D/Aコンバータ状態
関知回路501を通じて入力されたD/A変換後の信号
電位は正しく対応することになる。すなわち、D/A変
換後の信号電位は、設計時にD/Aコンバータ313か
ら出力されるべき信号電位として設定された値(D/A
変換前の信号電位から一意に求まる)とほぼ一致するこ
とになる。この場合、D/Aコンバータ状態比較回路5
03から出力される第1の状態比較信号は、制御信号発
生回路505からD/Aコンバータ313へ出力される
制御信号のタイミングを修正しないものとなる。
TFTの特性が設計時の見積もり通りに製造されていな
い場合は、D/Aコンバータ313での動作タイミング
が不適正なものとなる。したがって、階調選択回路31
2から入力されたD/A変換前の信号電位と、D/Aコ
ンバータ状態関知回路501を通じて入力されたD/A
変換後の信号電位は対応しないことになる。すなわち、
D/A変換後の信号電位は、設計時にD/Aコンバータ
313から出力されるべき信号電位として設定された値
と一致しなくなる。この場合、D/Aコンバータ状態比
較回路503から出力される第1の状態比較信号は、D
/A変換前、後の信号電位の差に対応した信号となり、
この信号によって制御信号発生回路505からD/Aコ
ンバータ313へ出力される制御信号のタイミングが修
正されることになる。
時にD/Aコンバータ313から出力されるべき信号電
位として設定された値よりも大きい場合、制御信号発生
回路505では、D/Aコンバータ313でデジタルの
映像データをアナログの映像データに変換する際に、そ
の変換された信号電位の値が小さくなるような動作タイ
ミングに変更されるように制御信号のタイミングを修正
して出力する。なお、変更される動作タイミングは、D
/Aコンバータ状態比較回路503での比較結果に応じ
て、複数の設定値の中から適宜に選択される。
アンプ回路314から出力された信号線11への書き込
み電位が、アンプ状態比較回路504で解釈可能なデー
タ形式に変換され、アンプ状態比較回路504に出力さ
れる。アンプ状態比較回路504では、D/Aコンバー
タ313から出力された昇圧前の信号電位と、アンプ状
態関知回路502から出力された書き込み電位とが比較
されて、その比較結果に応じた第2の状態比較信号が制
御信号発生回路505に出力される。
ータを昇圧して信号線11に書き込む動作が行われるた
め、アンプ回路314を構成するTFTの特性が設計時
の見積もり通りに製造されていれば、アンプ回路314
での動作タイミングは適正となるので、D/Aコンバー
タ313から出力された昇圧前の信号電位と、アンプ状
態関知回路502を通じて入力された実際の書き込み電
位は正しく対応することになる。すなわち、実際の書き
込み電位は、設計時にアンプ回路314から出力される
べき書き込み電位として設定された値(昇圧前の信号電
位から一意に求まる)とほぼ一致することになる。この
場合、アンプ状態比較回路504から出力される第2の
状態比較信号は、制御信号発生回路505からアンプ回
路314へ出力される制御信号のタイミングを修正しな
いものとなる。
の特性が設計時の見積もり通りに製造されていない場合
は、アンプ回路314での動作タイミングが不適正なも
のとなるので、D/Aコンバータ313から出力された
昇圧前の信号電位と、アンプ状態関知回路502を通じ
て入力された実際の書き込み電位は対応しないことにな
る。すなわち、昇圧後の書き込み電位は、設計時にアン
プ回路314から出力されるべき書き込み電位として設
定された値と一致しなくなる。この場合、アンプ状態比
較回路504から出力される第2の状態比較信号は、昇
圧前、後の信号電位の差に対応した信号となり、この信
号によって制御信号発生回路505からアンプ回路31
4へ出力される制御信号のタイミングが修正されること
になる。
時にアンプ回路314から出力されるべき書き込み電位
として設定された値よりも小さい場合、制御信号発生回
路505では、アンプ回路314でアナログの映像デー
タを昇圧する際に、その昇圧された書き込み電位の値が
大きくなるような動作タイミングに変更されるように制
御信号のタイミングを修正して出力する。なお、変更さ
れる動作タイミングは、アンプ状態比較回路504での
比較結果に応じて、複数の設定値の中から適宜に設定さ
れる。
ば、信号線ドライバ回路310のD/Aコンバータ31
3やアンプ回路314を構成するTFTのしきい値電圧
等の特性が設計時の見積もり通りに製造されていない場
合でも、これらの回路に常に適正な制御信号を送ること
ができる。このため、製造されたドライバ回路の特性が
設計時の見積もりと異なる場合でも、従来のように回路
設計のやり直しや製造プロセスの改善を行う必要がな
く、生産性の向上とコスト削減を実現することができ
る。
カウンタ回路(図示せず)を、実施形態1の制御信号発
生回路400と同じカウンタ回路410で構成した場合
には、上記実施形態2の効果に加えて、さらに制御信号
発生回路505のレイアウト面積を小さくすることがで
きる。したがって、この制御信号発生回路505を含む
シーケンサ500をドライバ回路と同一基板上に作り込
むことにより、コスト削減を実現することができる。
シフトレジスタを使用した制御信号発生回路において、
レイアウト面積を小さくした実施形態について説明す
る。
カウンタとしてシフトレジスタを使用した制御信号発生
回路の従来例の回路構成図であり、図7はその入出力波
形を示すタイミングチャートである。
フトレジスタ610とRSラッチ回路620とで構成さ
れている。シフトレジスタ610は、周期aのクロック
信号(以下、aクロック)で動作する21段のラッチ6
11(符号は一つを代表して付す)で構成されており、
スタートパルスとなる入力信号iをaクロックのタイミ
ングで右方向に順次シフトしている。RSラッチ回路6
20は、6段のRSラッチ621(符号は一つを代表し
て付す)で構成されており、ラッチ611の途中段から
取り出された出力信号612をセット信号又はリセット
信号として取り込み、制御信号c1,c2,c3,c
4,c5,c6として出力している。
力信号iを入力し、途中段から出力信号612を取り出
し、それをRSラッチ回路620のセット信号又はリセ
ット信号として入力することにより、図7に示すような
制御信号c1,c2,c3,c4,c5,c6を作るこ
とができる。図6のc1〜c6は、図7の制御信号c1
〜c6に対応している。このように、任意の制御信号は
直列に接続されたラッチ611の途中段から取り出した
出力信号612とRSラッチ回路620で作ることがで
きる。その際、RSラッチ回路620の各RSラッチ6
21に入力するセット信号の立ち上がりタイミングとリ
セット信号の立ち上がりタイミングを、その制御信号の
立ち上がりタイミング、立ち下がりタイミングと同じも
のとする。
21段直列に接続してシフトレジスタ610を構成して
いるため、必要なラッチ数は21個となる。先に説明し
たように、従来の制御信号発生回路はレイアウト面積が
大きいため、ドライバ回路と同一基板上に作り込むこと
は困難であった。とくに、この例のようにカウンタとし
てシフトレジスタを使用すると、カウント数と同数のラ
ッチが必要になるため、ラッチ1つのレイアウト面積は
小さくても、カウンタとしては非常に大きなレイアウト
面積になってしまうという問題点があった。
生回路の回路構成図であり、図9はその入出力波形を示
すタイミングチャートである。
フトレジスタ710〜750とRSラッチ760とで構
成されている。前段に配置されたシフトレジスタ710
は、aクロックの3倍の周期を持つ周期bのクロック信
号(以下、bクロック)で動作する7段のラッチ711
(符号は一つを代表して付す)で構成されており、スタ
ートパルスとなる入力信号iをbクロックのタイミング
で右方向に順次シフトしている。一方、後段に配置され
たシフトレジスタ720,730,740,750は、
aクロックで動作するラッチ721、731と732、
741と742、及び751によりそれぞれ構成されて
いる。シフトレジスタ720〜750には、シフトレジ
スタ710の途中段から取り出された出力信号が入力さ
れ、この信号をaクロックのタイミングで必要な分だけ
シフトしている。RSラッチ回路760は、図6と同じ
く6段のRSラッチ761(符号は一つを代表して付
す)で構成されており、シフトレジスタ710の途中段
から取り出された出力信号、若しくはシフトレジスタ7
20,730,740,750の途中段から取り出され
た出力信号をセット信号又はリセット信号として取り込
み、制御信号c1,c2,c3,c4,c5,c6を出
力している。
の動作を説明する。シフトレジスタ710は、スタート
パルスとして入力された入力信号iをbクロックでシフ
トすると共に、その途中段から出力信号を取り出して後
段のシフトレジスタ720,730,740,750に
出力する。シフトレジスタ720〜750では、シフト
レジスタ710の途中段から取り出された出力信号をa
クロックでシフトし、その途中段から出力信号を取り出
してRSラッチ回路760に出力する。RSラッチ回路
760では、シフトレジスタ710〜750から取り出
された出力信号がセット信号又はリセット信号として入
力され、これに応じて各RSラッチ761において、図
9に示すような制御信号c1,c2,c3,c4,c
5,c6を作ることができる。図8のc1〜c6は、図
9の制御信号c1〜c6に対応している。
レジスタ720〜750と、aクロックの3倍の周期を
持つbクロックで動作するシフトレジスタ710とを組
み合わせ、その出力信号をRSラッチ回路760に入力
することで任意の制御信号を作ることができる。この実
施形態の回路構成では、bクロックで動作するラッチを
7段直列に接続し、またaクロックで動作するラッチを
6個接続しているため、全ラッチ数は13個となる。こ
のように、実施形態3の制御信号発生回路700では、
同じ制御信号c1〜c6を作ることができる回路であり
ながら、図6に示す制御信号発生回路600に比べてラ
ッチ数を8個少なくすることができる。
スタと、そのn倍(n≧2)の周期を持つbクロックで
動作するシフトレジスタとを組み合わせて回路を構成し
た場合に必要となるラッチ数について説明する。
ロックとし、周期をaとする)で動作するシフトレジス
タと、そのn倍の周期を持つ第2のクロック(便宜上b
クロックとし、周期をn×aとする)で動作するシフト
レジスタを組み合わせて回路を構成した場合について説
明する。
きのセット信号を入力信号iからjだけ遅延させる場
合、bクロックで動作するラッチ数はjをnで割ったと
きの商となり、aクロックで動作するラッチ数はjをn
で割ったときの余となる。同様に、リセット信号を入力
信号iからkだけ遅延させる場合、bクロックで動作す
るラッチ数はkをnで割ったときの商となり、aクロッ
クで動作するラッチ数はkをnで割ったときの余とな
る。
では、周期の異なる2つのクロックで動作するシフトレ
ジスタを組み合わせることにより、任意の制御信号を作
るようにしたものである。これによれば、従来のように
複数のラッチを直列に接続してシフトレジスタを構成し
た場合に比べてラッチ数を少なくすることができる。こ
のため、カウンタとしてシフトレジスタを使用した制御
信号発生回路のレイアウト面積を従来より小さくするこ
とができる。したがって、この制御信号発生回路700
をドライバ回路と同一基板上に作り込むことにより、コ
スト削減を実現することができる。
用しているため、消費電力を抑えることができる。
ロックの周期を1:3としたが、bクロックの周期はa
クロックのn倍(n≧2)あればよく、この実施形態以
外のクロック周期で動作するシフトレジスタを組み合わ
せることによっても、任意の制御信号を作ることができ
る。
00は、実施形態2のシーケンサ500に含まれる制御
信号発生回路(505)として使用してもよい。
うに周期の異なる2つのクロックで動作するシフトレジ
スタを組み合わせて回路を構成した場合に、さらにラッ
チ数を減らしてレイアウト面積を小さくすることができ
るようにした実施形態について説明する。
成した制御信号発生回路について説明する。
を構成した制御信号発生回路の回路構成図であり、図1
1はその入出力波形を示すタイミングチャートである。
シフトレジスタ810と、シフトレジスタ815,82
0,825,830,835,840,845,85
0,855,860と、RSラッチ回路870とで構成
されている。前段に配置されたシフトレジスタ810
は、aクロックの3倍の周期を持つ周期bのクロック信
号(以下、bクロック)で動作する13段のラッチ81
1(符号は一つを代表して付す)で構成されており、ス
タートパルスとなる入力信号iをbクロックのタイミン
グで右方向に順次シフトしている。シフトレジスタ81
0の途中段から取り出された出力信号は、後段のシフト
レジスタ815〜860に出力されている。
860は、aクロックで動作するラッチ816と81
7、821と822、826と827、831、836
と837、841、846と847、851と852、
856と857、861と862によりそれぞれ構成さ
れている。シフトレジスタ815〜860は、シフトレ
ジスタ810の途中段から取り出された出力信号をaク
ロックのタイミングで必要な分だけシフトして送り出し
ている。RSラッチ回路870は、5段のRSラッチ8
71(符号は一つを代表して付す)で構成されており、
シフトレジスタ815〜860からの出力信号をセット
信号又はリセット信号として取り込み、制御信号c1,
c2,c3,c4,c5を出力している。
フトレジスタ810はスタートパルスである入力信号i
をbクロックでシフトすると共に、その途中段から出力
信号を取り出して後段のシフトレジスタ815〜860
に出力する。シフトレジスタ815〜860では、シフ
トレジスタ810の途中段から取り出された出力信号を
aクロックでシフトし、その出力信号をRSラッチ回路
870に出力する。RSラッチ回路870では、シフト
レジスタ815〜860から取り出された出力信号がセ
ット信号又はリセット信号として入力され、これに応じ
て各RSラッチ871において、図11に示すような制
御信号c1,c2,c3,c4,c5が作られる。図1
0のc1〜c5は、図11の制御信号c1〜c5に対応
している。
た場合について説明する。図12は、実施形態4に係わ
る制御信号発生回路の回路構成図である。この回路の入
出力波形を示すタイミングチャートは図11と同じであ
るため図示を省略する。
シフトレジスタ910と、シフトレジスタ920,93
0,940,950と、RSラッチ回路960と、AN
D回路970とで構成されている。
は、bクロックで動作する13段のラッチ911(符号
は一つを代表して付す)で構成されており、スタートパ
ルスとなる入力信号iをbクロックのタイミングで右方
向に順次シフトしている。シフトレジスタ910の途中
段から取り出された出力信号は、後段のシフトレジスタ
920〜950とRSラッチ回路960にそれぞれ出力
されている。このシフトレジスタ910の構成は、図1
0のシフトレジスタ810と同じである。
950は、aクロックで動作するラッチ921と92
2、931と932、941と942、951によりそ
れぞれ構成されている。このシフトレジスタ920〜9
50は、シフトレジスタ910の途中段から取り出され
た出力信号をaクロックのタイミングで必要な分だけシ
フトして送り出している。
構成を、図10に示すシフトレジスタ815〜860と
比較しながら説明する。
50では、出力信号の出力先となるRSラッチ回路96
0の各RSラッチ961から見て、セット信号を与える
シフトレジスタと、リセット信号を与えるシフトレジス
タの組み合わせが同じものを共通化している。例えば、
図10において、シフトレジスタ815と820の組み
合わせは、制御信号c1を出力するRSラッチ871か
ら見て、セット信号を与えるシフトレジスタとリセット
信号を与えるシフトレジスタとの組み合わせとなるた
め、同じような組み合わせとなるシフトレジスタ845
と850、及びシフトレジスタ855と860を共通化
して、図12に示すように、シフトレジスタ920と9
30の組み合わせのみを作っている。同様に、図10に
おいて、シフトレジスタ825と830の組み合わせ
は、制御信号c2を出力するRSラッチ871から見
て、セット信号を与えるシフトレジスタとリセット信号
を与えるシフトレジスタとの組み合わせとなるため、同
じような組み合わせとなるシフトレジスタ835と84
0を共通化して、図12に示すように、シフトレジスタ
940と950の組み合わせのみを作っている。
レジスタ910の途中段からの出力は、それぞれに対応
したシフトレジスタ920〜950に渡される。すなわ
ち、シフトレジスタ910の途中段から取り出された出
力信号は、シフトレジスタ910の出力からRSラッチ
回路960のRSラッチ961のセット側入力までのa
クロックでのシフト量と、シフトレジスタ910の出力
からRSラッチ回路960のRSラッチ961のリセッ
ト側入力までのaクロックでのシフト量との組み合わせ
に対応するシフトレジスタにそれぞれ渡される。例え
ば、図12のシフトレジスタ910において、bクロッ
ク1段目、8段目及び11段目にある各ラッチ911の
出力は、シフトレジスタ920に渡され、bクロック2
段目、10段目及び13段目にある各ラッチ911の出
力は、シフトレジスタ930に渡される。同様に、bク
ロック3段目と5段目にある各ラッチ911の出力は、
シフトレジスタ940に渡され、bクロック4段目と7
段目にある各ラッチ911の出力は、シフトレジスタ9
50に渡される。また、シフトレジスタ910の途中段
からの出力は、一方で、シフトレジスタ920〜950
を通らずにRSラッチ回路960に直接渡されている。
チ961(符号は一つを代表して付す)で構成されてお
り、そのうちの2つは、シフトレジスタ920〜950
からの出力信号をセット信号又はリセット信号として取
り込み、残りの5つは、シフトレジスタ910の途中段
から取り出された出力信号をセット信号又はリセット信
号として取り込んでいる。
971(符号は一つを代表して付す)で構成されてい
る。各ANDゲート971は、シフトレジスタ920〜
950からの出力信号をセット信号又はリセット信号と
するRSラッチからの出力と、シフトレジスタ910か
らの出力信号をセット信号又はリセット信号とするRS
ラッチからの出力をそれぞれ入力とし、その2つの入力
の論理積を取ることで制御信号c1,c2,c3,c
4,c5を出力している。
フトレジスタ910はスタートパルスである入力信号i
をbクロックでシフトすると共に、その途中段から出力
信号を取り出して、後段のシフトレジスタ920〜95
0に出力する。シフトレジスタ920〜950では、シ
フトレジスタ910の途中段から取り出された出力信号
をaクロックでシフトし、その出力信号を取り出してR
Sラッチ回路960に出力する。RSラッチ回路960
では、シフトレジスタ920〜950から取り出された
出力信号と、シフトレジスタ910の途中段から取り出
された出力信号とが、それぞれセット信号又はリセット
信号として入力され、これに応じて各RSラッチ971
が状態変化することで出力信号が取り出される。この出
力信号は、さらにAND回路970に入力され、各AN
Dゲート971で入力の論理積を取ることで、図11に
示すような制御信号c1,c2,c3,c4,c5が作
られる。図12のc1〜c5は、図11の制御信号c1
〜c5に対応している。
で動作するラッチ911を13段直列に接続し、またa
クロックで動作するラッチ921〜951は7個接続し
ているため、全ラッチ数は20個となる。このように、
実施形態4の制御信号発生回路900では、同じ制御信
号c1〜c5を作ることができる回路でありながら、図
10に示す制御信号発生回路800に比べてラッチ数を
11個少なくすることができる。
は、周期の異なる2つのクロックで動作するシフトレジ
スタを組み合わせ、任意の制御信号を作る回路構成にお
いて、RSラッチに対して同じ組み合わせとなるシフト
レジスタを共通化するようにしたものである。これによ
れば、実施形態3のルールで回路を構成した場合に比べ
てさらにラッチ数を少なくすることができるので、制御
信号発生回路のレイアウト面積をより小さくすることが
できる。このように、カウンタとしてシフトレジスタを
使用した制御信号発生回路のレイアウト面積を従来より
さらに小さくすることができるので、この制御信号発生
回路900をドライバ回路と同一基板上に作り込むこと
により、コスト削減を実現することができる。
は、実施形態3のRSラッチ回路870よりもRSラッ
チの数が2つ多く、また5個のANDゲート971で構
成されたAND回路970が接続されているが、これら
素子の増加分はラッチ数が少なくなる分よりもはるかに
小さいため、全体としてはレイアウト面積をより小さく
することができる。
フトレジスタを使用しているため、消費電力を抑えるこ
とができる。
クとbクロックの周期を1:3とした例を示したが、b
クロックの周期はaクロックのn倍(n≧2)あればよ
く、この実施形態以外のクロック周期で動作するシフト
レジスタを組み合わせることによっても、任意の制御信
号を作ることができる。
00は、実施形態2のシーケンサ500に含まれる制御
信号発生回路(505)として使用してもよい。
トレジスタを使用した制御信号発生回路において、制御
信号の発生タイミングを簡単な操作で変更できるように
した実施形態について説明する。
生回路の第1の接続形態を示す回路構成図であり、図1
5はその入出力波形を示すタイミングチャートである。
は、シフトレジスタ1010及び1020と、RSラッ
チ回路1040とで構成されている。このうち、前段に
配置されたシフトレジスタ1010は、aクロックの3
倍の周期を持つ周期bのクロック信号(以下、bクロッ
ク)で動作する7段のラッチ1011,…1016,1
017で構成されており、スタートパルスとなる入力信
号i1をbクロックのタイミングで右方向に順次シフト
している。このシフトレジスタ1010の途中段から取
り出された出力信号は、後段のシフトレジスタ1020
の途中段に出力されている。なお図14では、ラッチ1
016と1017からの出力信号を利用していないが、
ラッチ1016と1017が必要な理由については後に
説明する。
020は、aクロックで動作する18段のラッチ102
1,…1032,…1038で構成されている。シフト
レジスタ1020には、シフトレジスタ1010の途中
段から取り出された出力信号及び入力信号i2が入力さ
れている。シフトレジスタ1010からの出力信号が入
力されるラッチでは、入力信号i2をaクロックのタイ
ミングで必要な分だけシフトして送り出している。な
お、RSラッチ回路1040から出力される制御信号の
発生タイミングによっては、入力信号i2は無い場合も
ある。また図14では、ラッチ1032〜1038まで
は出力信号を利用してないが、ラッチ1032〜103
8が必要な理由については後に説明する。
ッチ1041,1042,1043で構成されており、
シフトレジスタ1020の途中段から取り出された出力
信号、又は図14には図示していないがシフトレジスタ
1010の途中段からの出力信号をセット信号又はリセ
ット信号として取り込み、制御信号c1,c2,c3を
出力している。
00の動作について説明する。シフトレジスタ1010
は、スタートパルスとして入力された入力信号i1をb
クロックでシフトすると共に、その途中段から出力信号
を取り出して後段のシフトレジスタ1020に出力す
る。シフトレジスタ1020では、シフトレジスタ10
10の途中段から取り出された出力信号をaクロックで
シフトし、その途中段から出力信号を取り出してRSラ
ッチ回路1040に出力する。RSラッチ回路1040
には、シフトレジスタ1010,1020から取り出さ
れた出力信号がセット信号又はリセット信号として入力
され、これに応じてRSラッチ1041〜1043にお
いて、図15に示すような発生タイミングの制御信号c
1,c2,c3を作ることができる。なお、図14のc
1,c2,c3は、図15の制御信号c1,c2,c3
に対応している。
00において、フレーム周波数の変更や、仕様の異なる
製品への適用などにより、制御信号の発生タイミングを
変更する必要が生じた場合について説明する。
生回路の第2の接続形態を示す回路構成図であり、図1
7はその入出力波形を示すタイミングチャートである。
おいて、シフトレジスタ1110及び1120の基本構
成は図14に示すシフトレジスタ1010及び1020
と同じであり、同等部分を同一符号で示している。図1
4との相違点は、シフトレジスタ1110の出力端子と
シフトレジスタ1120の入力端子間の接続、シフトレ
ジスタ1120の出力端子とRSラッチ回路1140の
入力端子間の接続、シフトレジスタ1120を構成する
ラッチ同士の接続、及びラッチ1011に入力するbク
ロックの正負論理、及びラッチ1021に入力されるa
クロックの正負論理だけである。ここで、bクロックの
正負論理とは、シフトレジスタ1011に入力するbク
ロックの位相のことであり、bクロックの正負論理を変
えることは、シフトレジスタ1011に入力するbクロ
ックの位相を変えることである。同様に、aクロックの
正負論理とは、シフトレジスタ1021に入力するaク
ロックの位相のことであり、aクロックの正負論理を変
えることは、シフトレジスタ1021に入力するaクロ
ックの位相を変えることである。これら3種類の接続及
びbクロックの正負論理、aクロックの正負論理を、図
16に示すような接続形態とすることにより、図17に
示すような発生タイミングの制御信号c1,c2,c3
を作ることができる。なお、図17のc1,c2,c3
は、図16の制御信号c1,c2,c3に対応してい
る。
4の制御信号発生回路1000では使用しなかったラッ
チ1016,1017並びに1032,1033,10
34を使用している。このように、あらかじめ必要と考
えられる数のラッチをレイアウトの許す範囲で配置して
おき、使用目的に応じて接続形態を適宜に設定すること
により、制御信号の発生タイミングを容易に変更するこ
とができる。また、上記3種類の接続形態及びbクロッ
クの正負論理、aクロックの正負論理は、図示しない基
板上の第1層又は第2層に形成された電極パターンを修
正することにより変更することができる。したがって、
製造プロセスにおけるマスク修正も第1層又は第2層だ
けで済むため、制御信号の発生タイミングの変更を簡単
に行うことができる。
0については、ラッチの数は最大で18個用意しておけ
ばよい。これはRSラッチの数が3個であるので、シフ
トレジスタ1120からの出力信号は6信号必要にな
り、その1つの信号に対して、aクロックでのシフトは
最大3段のラッチで済むからである。
1のシフトレジスタと、n×a周期のbクロックで動作
する第2のシフトレジスタ、及びm種類の制御信号を発
生するRSラッチ回路を組み合わせた場合のラッチ数に
ついて説明すると、RSラッチの数はm個なので、RS
ラッチへ出力する第1のシフトレジスタは2×m個の出
力信号が必要であり、その1つの出力信号に対して、a
クロックでのシフトは最大n段のラッチが必要となるた
め、第2のシフトレジスタのラッチ数は最大2×m×n
段必要となる。
1000(及び1100)では、シフトレジスタ101
0,1110(上記第1のシフトレジスタに相当)及び
シフトレジスタ1020,1120(上記第2のシフト
レジスタに相当)が必要最大数のラッチで構成されてい
るため、無駄なラッチを配置することなしに、すべての
接続形態の設定を行うことができる。したがって、この
制御信号発生回路1000(及び1100)をドライバ
回路と同一基板上に作り込むことにより、制御信号の発
生タイミングの変更を低コスト且つ短期間に実現するこ
とが可能となる。
フトレジスタを使用しているため、消費電力を抑えるこ
とができる。
クロックの周期を1:3としたが、bクロックの周期は
aクロックのn倍(n≧2)あればよく、この実施形態
以外のクロック周期で動作するシフトレジスタと組み合
わせることによっても、任意の制御信号を作ることがで
きる。この場合も、図示しない基板上の第1層又は第2
層に形成された電極パターンを修正することにより、接
続形態の変更を行うことができる。
000及び1100は、実施形態2のシーケンサ500
に含まれる制御信号発生回路(505)として使用して
もよい。
合の実施形態について説明したが、この発明は、例えば
表示層として有機ELを用いた表示パネルにも適用する
ことができる。
制御信号発生回路のレイアウト面積を従来よりも小さく
することができるので、制御信号発生回路をドライバ回
路と同一基板上に作り込むことにより、コスト削減を実
現することができる。
性が設計時の見積もり通りに製造されない場合でも、ド
ライバ回路を正しく動作させることができるので、従来
ように回路設計のやり直しや製造プロセスの改善を行う
必要がなく、生産性の向上とコスト削減を実現すること
ができる。
又は第2層に形成された電極パターンを修正するだけ
で、制御信号の発生タイミングの変更を行うことができ
るので、使用目的に応じた制御信号の発生タイミングの
変更を低コスト且つ短期間に実現することができる。
信号発生回路の接続関係を示す回路構成図。
付け信号生成回路から出力された重み付け信号を示すタ
イミングチャート。
ケンサの接続関係を示す回路構成図。
信号発生回路の従来例を示す回路構成図。
成図。
御信号発生回路の回路構成図。
ト。
構成図。
の接続形態を示す回路構成図。
ト。
の接続形態を示す回路構成図。
ト。
イバ回路、300…信号線ドライバ回路、400,60
0,700,800,900,1000…制御信号発生
回路、410…カウンタ回路、411…ジョンソンカウ
ンタ、412…サブデコーダ、413…Dラッチ、41
4…RSフリップフロップ、415…重み付け信号生成
回路、500…シーケンサ、501…D/Aコンバータ
状態関知回路、502…アンプ状態関知回路、503…
D/Aコンバータ状態比較回路、504…アンプ状態比
較回路、610,710,810,910,1010,
1020,1110,1120…シフトレジスタ、62
0,760,870,960,1040,1140…R
Sラッチ回路、970…AND回路
Claims (21)
- 【請求項1】 クロック信号に基づいて2(n+1)個
の信号を出力するカウンタと、前記カウンタから出力さ
れた信号の少なくとも2つの組み合わせに重みづけを与
えるための重み付け信号を生成する重み付け信号生成回
路とからなるカウンタ回路と、 前記2(n+1)個の信号と前記重み付け信号に基づい
て、最大4(n+1)個の制御信号を出力するデコーダ
回路と、 を備えたことを特徴とする制御信号発生回路。 - 【請求項2】 前記カウンタは、前記クロック信号に基
づいて2(n+1)個の信号Q0〜Qnを出力する(n
+1)ビットのジョンソンカウンタで構成され、 前記重み付け信号生成回路は、信号Q0とQnからセッ
ト信号を、また信号Qn−1とQnからリセット元信号
を生成するサブデコーダと、前記リセット元信号に基づ
いてリセット信号を生成するDラッチ回路と、前記セッ
ト信号とリセット信号に基づいて重み付け信号Qwを出
力するRSフリップフロップとで構成されることを特徴
とする請求項1に記載の制御信号発生回路。 - 【請求項3】 少なくとも、映像データ入力インターフ
ェース、階調選択回路、デジタル/アナログコンバータ
及びアンプ回路を備えたドライバ回路の動作を制御する
ための制御信号を出力する制御信号発生回路を備えたシ
ーケンサであって、 前記階調選択回路からの出力信号と前記デジタル/アナ
ログコンバータからの出力信号とを比較して、その比較
結果に応じた第1の状態比較信号を出力する第1の比較
回路と、 前記デジタル/アナログコンバータからの出力信号と前
記アンプ回路からの出力信号とを比較して、その比較結
果に応じた第2の状態比較信号を出力する第2の比較回
路とを備え、 前記制御信号発生回路は、前記第1の比較回路から出力
された第1の状態比較信号により、前記デジタル/アナ
ログコンバータでの動作タイミングを判定し、この判定
結果に応じた適正な制御信号を前記デジタル/アナログ
コンバータに出力する制御と、前記第2の比較回路から
出力された第2の状態比較信号により、前記アンプ回路
での動作タイミングを判定し、この判定結果に応じた適
正な制御信号を前記アンプ回路に出力する制御を含むこ
とを特徴とするシーケンサ。 - 【請求項4】 前記デジタル/アナログコンバータから
の出力信号を、前記第1の比較回路で解釈可能なデータ
形式に変換して前記第1の比較回路に出力する第1の変
換回路と、前記アンプ回路からの出力信号を、前記第2
の比較回路で解釈可能なデータ形式に変換して前記第2
の比較回路に出力する第2の変換回路と、 を備えることを特徴とする請求項3に記載のシーケン
サ。 - 【請求項5】 前記制御信号発生回路は、請求項1又は
2の制御信号発生回路に、前記第1の比較回路から出力
された前記信号により、前記デジタル/アナログコンバ
ータでの動作タイミングを判定し、この判定結果に応じ
た制御信号を前記デジタル/アナログコンバータに出力
する制御と、前記第2の比較回路から出力された前記信
号により、前記アンプ回路での動作タイミングを判定
し、この判定結果に応じた制御信号を前記アンプ回路に
出力する制御を含むものであることを特徴とする請求項
3に記載のシーケンサ。 - 【請求項6】 少なくとも、第1のクロック信号で動作
する第1のシフトレジスタ、及び前記第1のクロック信
号のn(n≧2)倍の周期を持つ第2のクロック信号で
動作する第2のシフトレジスタからなるカウンタ回路
と、複数のRSラッチからなるRSラッチ回路とを備
え、 スタートパルスを前記第1及び第2のシフトレジスタで
前記第1及び第2のクロック信号によりシフトすると共
に、前記第1及び第2のシフトレジスタの所定段から出
力信号として取り出し、前記出力信号を前記RSラッチ
回路に入力し、前記RSラッチ回路からの出力を制御信
号として取り出すことを特徴とする制御信号発生回路。 - 【請求項7】 前記第2のシフトレジスタを前段に、ま
た前記第1のシフトレジスタを後段に配置し、前記第1
のシフトレジスタは前記第2のシフトレジスタの途中段
から取り出される出力信号を入力とし、 前記RSラッチ回路の各RSラッチは、前記第1及び第
2のシフトレジスタの所定段から取り出された出力信号
をセット信号又はリセット信号とすることを特徴とする
請求項6に記載の制御信号発生回路。 - 【請求項8】 少なくとも、第1のクロック信号で動作
する第1のシフトレジスタ、及び前記第1のクロック信
号のn(n≧2)倍の周期を持つ第2のクロック信号で
動作する第2のシフトレジスタからなるカウンタ回路
と、複数のRSラッチからなるRSラッチ回路と、複数
のANDゲートからなるAND回路とを備え、 前記第2のシフトレジスタを前段に、また前記第1のシ
フトレジスタを後段に配置し、前記第1のシフトレジス
タは、その出力先の前記RSラッチ回路のRSラッチか
ら見て、セット信号を与えるシフトレジスタと、リセッ
ト信号を与えるシフトレジスタの組み合わせが同じもの
を共通化し、 スタートパルスを前記第2のシフトレジスタで前記第2
のクロック信号によりシフトすると共に、前記第2のシ
フトレジスタの所定段から取り出した出力信号を前記第
1のシフトレジスタの入力信号とし、また前記第1及び
第2のシフトレジスタの所定段からそれぞれ取り出した
出力信号を、前記RSラッチ回路の各RSラッチにセッ
ト信号又はリセット信号として入力して、前記各RSラ
ッチからの出力を出力信号として前記AND回路に入力
し、前記出力信号同士の論理積を制御信号として取り出
すことを特徴とする制御信号発生回路。 - 【請求項9】 前記第2のシフトレジスタの所定段から
それぞれ取り出した出力信号を、 前記第2のシフトレジスタの出力から前記RSラッチ回
路のセット側入力までの前記第1のクロック信号でのシ
フト量と、前記第2のシフトレジスタの出力から前記R
Sラッチ回路のリセット側入力までの前記第1のクロッ
ク信号でのシフト量との組み合わせに対応する前記第1
のシフトレジスタに出力することを特徴とする請求項8
に記載の制御信号発生回路。 - 【請求項10】 前記制御信号発生回路は、請求項6、
7、8、9又は17の制御信号発生回路に、前記第1の
比較回路から出力された前記信号により、前記デジタル
/アナログコンバータでの動作タイミングを判定し、こ
の判定結果に応じた制御信号を前記デジタル/アナログ
コンバータに出力する制御と、前記第2の比較回路から
出力された前記信号により、前記アンプ回路での動作タ
イミングを判定し、この判定結果に応じた制御信号を前
記アンプ回路に出力する制御を含むものであることを特
徴とする請求項3に記載のシーケンサ。 - 【請求項11】 基板上に、画素部とドライバ回路とを
一体形成した平面表示装置において、 前記ドライバ回路の動作を制御するための制御信号を発
生する回路として、請求項1、2、6、7、8、9又は
17の制御信号発生回路を前記基板上に一体形成したこ
とを特徴とする平面表示装置。 - 【請求項12】 複数の画素電極、これら画素電極のそ
れぞれに電極配線を介して接続されたスイッチ素子、前
記スイッチ素子を駆動して前記画素電極に映像データを
書き込むドライバ回路、及び請求項1、2、6、7、
8、9又は17の制御信号発生回路が一体形成された第
1電極基板と、前記複数の画素電極に相対する対向電極
が形成された第2電極基板と、これら両電極基板間に保
持された表示層とを備えることを特徴とする請求項11
に記載の平面表示装置。 - 【請求項13】 基板上に、画素部とドライバ回路とを
一体形成した平面表示装置において、 前記ドライバ回路の動作を制御するための制御信号を発
生する回路として、請求項3、4、5又は10のシーケ
ンサを前記基板上に一体形成したことを特徴とする平面
表示装置。 - 【請求項14】 複数の画素電極、これら画素電極のそ
れぞれに電極配線を介して接続されたスイッチ素子、前
記スイッチ素子を駆動して前記画素電極に映像データを
書き込むドライバ回路、及び請求項3、4、5又は10
のシーケンサが一体形成された第1電極基板と、前記複
数の画素電極に相対する対向電極が形成された第2電極
基板と、これら両電極基板間に保持された表示層を備え
ることを特徴とする請求項13に記載の平面表示装置。 - 【請求項15】 前記表示層が液晶層であることを特徴
とする請求項12又は14に記載の平面表示装置。 - 【請求項16】 前記表示層が有機ELであることを特
徴とする請求項12又は14に記載の平面表示装置。 - 【請求項17】 少なくとも、第1のクロック信号で動
作する第1のラッチ群で構成される第1のシフトレジス
タ及び前記第1のクロック信号のn(n≧2)倍の周期
を持つ第2のクロック信号で動作する第2のラッチ群で
構成される第2のシフトレジスタからなるカウンタ回路
と、前記第1及び第2のシフトレジスタの所定段から出
力された出力信号に従って制御信号を発生する複数のR
SラッチからなるRSラッチ回路とを備え、 前記RSラッチ回路における制御信号の発生タイミング
が、前記第1のシフトレジスタと前記第2のシフトレジ
スタ間、並びに前記第1のシフトレジスタと前記RSラ
ッチ回路間の接続形態に応じて設定されることを特徴と
する制御信号発生回路。 - 【請求項18】 前記第1のクロック信号で動作する第
1のラッチ群で構成される第1のシフトレジスタ、前記
第1のクロック信号のn(n≧2)倍の周期を持つ第2
のクロック信号で動作する第2のラッチ群で構成される
第2のシフトレジスタ、及びm種類の制御信号を発生す
る前記RSラッチ回路において、 前記第1のシフトレジスタを構成する前記第1のラッチ
群が、最大で2×m×n個であることを特徴とする請求
項17に記載の制御信号発生回路。 - 【請求項19】 前記第2のシフトレジスタの出力端子
と前記第1のシフトレジスタの入力端子間、及び前記第
1のシフトレジスタの出力端子と前記RSラッチ回路の
入力端子間の接続形態が、基板上の第1層又は第2層に
形成された電極パターンの修正により変更されることを
特徴とする請求項17に記載の制御信号発生回路。 - 【請求項20】 前記第1のシフトレジスタに供給され
る第1のクロック信号の正負論理が、基板上の第1層又
は第2層に形成された電極パターンの修正により変更さ
れることを特徴とする請求項17に記載の制御信号発生
回路。 - 【請求項21】 前記第2のシフトレジスタに供給され
る第1のクロック信号の正負理論が、基板上の第1層又
は第2層に形成された電極パターンの修正により変更さ
れることを特徴とする請求項17に記載の制御信号発生
回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
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JP2001-101869 | 2001-03-30 | ||
JP2001101869 | 2001-03-30 | ||
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Publications (2)
Publication Number | Publication Date |
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JP2002358054A true JP2002358054A (ja) | 2002-12-13 |
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KR101493008B1 (ko) | 2008-09-30 | 2015-02-13 | 삼성전자주식회사 | 소스 라인 구동회로 및 상기 소스 라인 구동회로를 포함하는 디스플레이 장치 |
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JPH035788A (ja) * | 1989-06-01 | 1991-01-11 | Sharp Corp | 表示装置駆動用lsi |
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-
2001
- 2001-09-25 JP JP2001292395A patent/JP4896322B2/ja not_active Expired - Fee Related
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KR101493008B1 (ko) | 2008-09-30 | 2015-02-13 | 삼성전자주식회사 | 소스 라인 구동회로 및 상기 소스 라인 구동회로를 포함하는 디스플레이 장치 |
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