JP2002334576A - 半導体メモリ装置及びそのリフレッシュ動作の制御方法 - Google Patents
半導体メモリ装置及びそのリフレッシュ動作の制御方法Info
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Abstract
(57)【要約】 （修正有）
【課題】メモリバンクの一部分のセルフリフレッシュ動
作を選択的に実行する半導体メモリ装置、並びに部分ア
レーセルフリフレッシュ動作を実行する多様なメカニズ
ムを提供する。 【解決手段】部分アレーセルフリフレッシュ動作は、動
作の間、ローアドレスカウンターによってローアドレス
の発生を制御し、セルフリフレッシュサイクル発生回路
を制御し、該セルフリフレッシュサイクル発生器からの
セルフリフレッシュサイクル出力を調節することによっ
て実行される。セルフリフレッシュサイクルは、部分ア
レーセルフリフレッシュ動作中の電流の消耗を減少させ
る方法で調整される。或いは、部分アレーセルフリフレ
ッシュ動作は、セルフリフレッシュ動作中における部分
セルアレーに対応する一つ以上のローアドレスを制御す
ることによって実行され、この際、セルフリフレッシュ
電流消費の低減は、メモリバンクの不使用の部分の活性
化遮断によってなされる。
作を選択的に実行する半導体メモリ装置、並びに部分ア
レーセルフリフレッシュ動作を実行する多様なメカニズ
ムを提供する。 【解決手段】部分アレーセルフリフレッシュ動作は、動
作の間、ローアドレスカウンターによってローアドレス
の発生を制御し、セルフリフレッシュサイクル発生回路
を制御し、該セルフリフレッシュサイクル発生器からの
セルフリフレッシュサイクル出力を調節することによっ
て実行される。セルフリフレッシュサイクルは、部分ア
レーセルフリフレッシュ動作中の電流の消耗を減少させ
る方法で調整される。或いは、部分アレーセルフリフレ
ッシュ動作は、セルフリフレッシュ動作中における部分
セルアレーに対応する一つ以上のローアドレスを制御す
ることによって実行され、この際、セルフリフレッシュ
電流消費の低減は、メモリバンクの不使用の部分の活性
化遮断によってなされる。
Description
【０００１】
【発明の属する技術分野】本発明は、ダイナミックラン
ダムアクセスメモリ（ＤＲＡＭ）装置のような半導体メ
モリ装置に係り、特に、半導体メモリ装置において、保
持されたデータを再充電するためのセルフリフレッシュ
動作がセルアレーを含む一つ以上の選択されたメモリバ
ンクの一部分で実行される部分アレーセルフリフレッシ
ュ動作を実行するための装置及び方法に関する。
ダムアクセスメモリ（ＤＲＡＭ）装置のような半導体メ
モリ装置に係り、特に、半導体メモリ装置において、保
持されたデータを再充電するためのセルフリフレッシュ
動作がセルアレーを含む一つ以上の選択されたメモリバ
ンクの一部分で実行される部分アレーセルフリフレッシ
ュ動作を実行するための装置及び方法に関する。
【０００２】
【従来の技術】半導体メモリ装置は、ダイナミックラン
ダムアクセスメモリ（ＤＲＡＭ）装置とスタティックラ
ンダムアクセスメモリ（ＳＲＡＭ）装置とに大別され
る。ＳＲＡＭ装置においては、単位セルはラッチ構造を
構成する４個のトランジスタによって具現され、電源が
遮断されない限り保持されたデータは失われない。した
がって、リフレッシュ動作が必要でない。反面、ＤＲＡ
Ｍにおいては、単位セルは一つのトランジスタと一つの
キャパシタによって具現される。そして、データはキャ
パシタに保持される。半導体基板に形成されたキャパシ
タは周辺回路から完全には分離されない。したがって、
メモリセルに保持されたデータが漏れ電流によって変化
しうる。そこで、メモリセルに保持されたデータを周期
的に再充電するためのリフレッシュ動作が要求される。
半導体メモリ装置のセルフリフレッシュ動作は外部から
印加される命令信号によって連続的に内部アドレスが変
化することによって実行される。
ダムアクセスメモリ（ＤＲＡＭ）装置とスタティックラ
ンダムアクセスメモリ（ＳＲＡＭ）装置とに大別され
る。ＳＲＡＭ装置においては、単位セルはラッチ構造を
構成する４個のトランジスタによって具現され、電源が
遮断されない限り保持されたデータは失われない。した
がって、リフレッシュ動作が必要でない。反面、ＤＲＡ
Ｍにおいては、単位セルは一つのトランジスタと一つの
キャパシタによって具現される。そして、データはキャ
パシタに保持される。半導体基板に形成されたキャパシ
タは周辺回路から完全には分離されない。したがって、
メモリセルに保持されたデータが漏れ電流によって変化
しうる。そこで、メモリセルに保持されたデータを周期
的に再充電するためのリフレッシュ動作が要求される。
半導体メモリ装置のセルフリフレッシュ動作は外部から
印加される命令信号によって連続的に内部アドレスが変
化することによって実行される。
【０００３】高集積、大容量の半導体メモリ装置におけ
る最近の傾向によると、一般に一個のメモリチップ内に
複数個のメモリバンクが具備される。各々のメモリバン
クは所定量のデータを出力することができる。無線電
話、データバンク、個人用データ支援システム（ＰＤ
Ａ、Ｐｅｒｓｏｎａｌ Ｄａｔａ Ａｓｓｉｓｔａｎｃ
ｅＳｙｓｔｅｍ）に結合されたペンティアム（登録商
標）タイプのコンピュータなどを含む最近のシステムに
設けられたＤＲＡＭは、スタンバイモードではシステム
に必要なデータを保持するための特別なメモリバンクの
みを利用する反面、データ通信モードでは大部分のメモ
リバンクを利用する。主にバッテリー電源で動作する個
人用データ支援システムを具現するために電力消費を減
少させることが必要である。
る最近の傾向によると、一般に一個のメモリチップ内に
複数個のメモリバンクが具備される。各々のメモリバン
クは所定量のデータを出力することができる。無線電
話、データバンク、個人用データ支援システム（ＰＤ
Ａ、Ｐｅｒｓｏｎａｌ Ｄａｔａ Ａｓｓｉｓｔａｎｃ
ｅＳｙｓｔｅｍ）に結合されたペンティアム（登録商
標）タイプのコンピュータなどを含む最近のシステムに
設けられたＤＲＡＭは、スタンバイモードではシステム
に必要なデータを保持するための特別なメモリバンクの
みを利用する反面、データ通信モードでは大部分のメモ
リバンクを利用する。主にバッテリー電源で動作する個
人用データ支援システムを具現するために電力消費を減
少させることが必要である。
【０００４】図１は、従来のＤＲＡＭのリフレッシュ動
作時に利用される回路のブロック図である。この明細書
では、説明の便宜のために、メモリバンク１０１＿ｉ
（ｉ＝１〜４）を有するＤＲＡＭが記載されている。図
１では、セルフリフレッシュ動作に関連しない回路部は
省略し、セルフリフレッシュ作動に関連する回路部が概
略的に示されている。
作時に利用される回路のブロック図である。この明細書
では、説明の便宜のために、メモリバンク１０１＿ｉ
（ｉ＝１〜４）を有するＤＲＡＭが記載されている。図
１では、セルフリフレッシュ動作に関連しない回路部は
省略し、セルフリフレッシュ作動に関連する回路部が概
略的に示されている。
【０００５】各々のメモリバンク１０１＿ｉは、コラム
とローに配列された複数個のメモリセルを有する。ロー
デコーダ１０３＿ｉは対応するメモリバンクのローアド
レスを定義する。コラムデコーダ１０５＿１と１０５＿
２は対応するメモリバンクのコラムアドレスを定義す
る。リフレッシュ進入検出器１０７はセルフリフレッシ
ュ動作に移行させる信号を検出して、この信号に対応し
てリフレッシュ指示信号ＰＲＦＨを発生する。リフレッ
シュ指示信号ＰＲＦＨに応答して、内部アドレス発生器
及びカウンター１０９自体がセルフリフレッシュ動作の
ために連続アドレスＦＲＡ１〜ＦＲＡｎを発生し、内部
アドレスは連続的に変更される。スイッチ１１１は正常
作動モードでは外部アドレスＡ１〜Ａｎを入力して、リ
フレッシュモードではカウントアドレスＦＲＡ１〜ＦＲ
Ａｎを入力して、外部アドレス及びカウントアドレスは
内部アドレスＲＡ１〜ＲＡｎとしてローデコーダ１０３
＿ｉに伝送される。
とローに配列された複数個のメモリセルを有する。ロー
デコーダ１０３＿ｉは対応するメモリバンクのローアド
レスを定義する。コラムデコーダ１０５＿１と１０５＿
２は対応するメモリバンクのコラムアドレスを定義す
る。リフレッシュ進入検出器１０７はセルフリフレッシ
ュ動作に移行させる信号を検出して、この信号に対応し
てリフレッシュ指示信号ＰＲＦＨを発生する。リフレッ
シュ指示信号ＰＲＦＨに応答して、内部アドレス発生器
及びカウンター１０９自体がセルフリフレッシュ動作の
ために連続アドレスＦＲＡ１〜ＦＲＡｎを発生し、内部
アドレスは連続的に変更される。スイッチ１１１は正常
作動モードでは外部アドレスＡ１〜Ａｎを入力して、リ
フレッシュモードではカウントアドレスＦＲＡ１〜ＦＲ
Ａｎを入力して、外部アドレス及びカウントアドレスは
内部アドレスＲＡ１〜ＲＡｎとしてローデコーダ１０３
＿ｉに伝送される。
【０００６】セルフリフレッシュ動作は、以下の方法で
実行される。半導体メモリ装置は、外部から入力された
命令信号に応答してセルフリフレッシュモードに移行す
る。この際、ローアドレスは所定の間隔で連続的に増加
したり減少したりする。メモリセルのワードラインはロ
ーアドレスを変化させることによって連続的に選択され
る。選択されたワードラインに対応するキャパシタに保
持された電荷量は、センス増幅器によって増幅されてキ
ャパシタに再び蓄積される。リフレッシュ動作を通し
て、保持されたデータは損失なく維持される。このよう
なセルフリフレッシュ動作はキャパシタに保持されたデ
ータを感知増幅する間に多くの電流量を消耗する。
実行される。半導体メモリ装置は、外部から入力された
命令信号に応答してセルフリフレッシュモードに移行す
る。この際、ローアドレスは所定の間隔で連続的に増加
したり減少したりする。メモリセルのワードラインはロ
ーアドレスを変化させることによって連続的に選択され
る。選択されたワードラインに対応するキャパシタに保
持された電荷量は、センス増幅器によって増幅されてキ
ャパシタに再び蓄積される。リフレッシュ動作を通し
て、保持されたデータは損失なく維持される。このよう
なセルフリフレッシュ動作はキャパシタに保持されたデ
ータを感知増幅する間に多くの電流量を消耗する。
【０００７】図１に示す従来のＤＲＡＭにおいて、セル
フリフレッシュ動作はすべてのメモリバンクに対してな
される。言い換えれば、データが特定のメモリバンクに
のみ保持されるとしてもセルフリフレッシュ動作はすべ
てのメモリバンクに対して実行される。
フリフレッシュ動作はすべてのメモリバンクに対してな
される。言い換えれば、データが特定のメモリバンクに
のみ保持されるとしてもセルフリフレッシュ動作はすべ
てのメモリバンクに対して実行される。
【０００８】さらに、たとえ分離された内部電圧発生器
１１３＿ｉ（ｉ＝１〜４）、例えば、バックバイアス電
圧発生器または内部電源供給電圧発生器などを含む内部
電圧発生器１１３＿ｉ（ｉ＝１〜４）が一般に各々のメ
モリバンクに存在するとしても、すべての電圧発生器が
リフレッシュ動作中に動作する。
１１３＿ｉ（ｉ＝１〜４）、例えば、バックバイアス電
圧発生器または内部電源供給電圧発生器などを含む内部
電圧発生器１１３＿ｉ（ｉ＝１〜４）が一般に各々のメ
モリバンクに存在するとしても、すべての電圧発生器が
リフレッシュ動作中に動作する。
【０００９】上述したように、従来のＤＲＡＭはすべて
のメモリバンクに対してセルフリフレッシュ動作を実行
して結果的に不要な電流の消費をもたらす。またセルフ
リフレッシュモードに移行すると、各々のメモリバンク
に存在するすべての内部電圧発生器が動作し、これによ
り電流の消費がさらに増加する。
のメモリバンクに対してセルフリフレッシュ動作を実行
して結果的に不要な電流の消費をもたらす。またセルフ
リフレッシュモードに移行すると、各々のメモリバンク
に存在するすべての内部電圧発生器が動作し、これによ
り電流の消費がさらに増加する。
【００１０】
【発明が解決しようとする課題】前記した問題点に重点
を置いて、本発明は、複数個のメモリバンクを有するＤ
ＲＡＭのような半導体メモリ装置において、個々のメモ
リバンクに対して及び一つ以上の選択されたメモリバン
クの一部分に対してセルフリフレッシュ動作を選択的に
実行することができる半導体メモリ装置を提供すること
を目的にする。
を置いて、本発明は、複数個のメモリバンクを有するＤ
ＲＡＭのような半導体メモリ装置において、個々のメモ
リバンクに対して及び一つ以上の選択されたメモリバン
クの一部分に対してセルフリフレッシュ動作を選択的に
実行することができる半導体メモリ装置を提供すること
を目的にする。
【００１１】本発明は、半導体メモリ装置において、保
持されたデータを再充電するためのリフレッシュ動作が
セルアレーを含む一つ以上の選択されたメモリバンクの
一部分で実行される、部分アレーセルフリフレッシュ動
作を実行する多様なメカニズムを提供する。
持されたデータを再充電するためのリフレッシュ動作が
セルアレーを含む一つ以上の選択されたメモリバンクの
一部分で実行される、部分アレーセルフリフレッシュ動
作を実行する多様なメカニズムを提供する。
【００１２】
【課題を解決するための手段】本発明の１つの側面によ
れば、部分アレーセルフリフレッシュ動作は、（１）セ
ルフリフレッシュ動作中にローアドレスカウンターによ
ってローアドレスの発生を制御して、（２）セルフリフ
レッシュサイクル出力を調節するためにセルフリフレッ
シュサイクル発生回路を制御することによって実行され
る。セルフリフレッシュサイクルは、部分アレーセルフ
リフレッシュ動作中における電流消耗を減少する方法に
よって調節される。
れば、部分アレーセルフリフレッシュ動作は、（１）セ
ルフリフレッシュ動作中にローアドレスカウンターによ
ってローアドレスの発生を制御して、（２）セルフリフ
レッシュサイクル出力を調節するためにセルフリフレッ
シュサイクル発生回路を制御することによって実行され
る。セルフリフレッシュサイクルは、部分アレーセルフ
リフレッシュ動作中における電流消耗を減少する方法に
よって調節される。
【００１３】本発明の他の側面によれば、部分アレーセ
ルフリフレッシュ動作は、セルフリフレッシュ動作中に
部分セルアレーに対応する一つ以上のローアドレスを制
御することによって実行されて、セルフリフレッシュ電
流消耗の減少は、メモリバンクの不使用のブロックの活
性化を遮断することによって達成される。
ルフリフレッシュ動作は、セルフリフレッシュ動作中に
部分セルアレーに対応する一つ以上のローアドレスを制
御することによって実行されて、セルフリフレッシュ電
流消耗の減少は、メモリバンクの不使用のブロックの活
性化を遮断することによって達成される。
【００１４】本発明の更に他の側面によれば、メモリ装
置が、複数個のメモリブロックを各々備える複数個のメ
モリバンク、及びメモリバンクの一つを選択して、選択
されたメモリバンクのメモリブロックの一つに対するセ
ルフリフレッシュ動作を実行するためのセルフリフレッ
シュ制御回路を備えることを特徴とする。
置が、複数個のメモリブロックを各々備える複数個のメ
モリバンク、及びメモリバンクの一つを選択して、選択
されたメモリバンクのメモリブロックの一つに対するセ
ルフリフレッシュ動作を実行するためのセルフリフレッ
シュ制御回路を備えることを特徴とする。
【００１５】本発明の更に他の側面によれば、半導体メ
モリ装置の部分アレーセルフリフレッシュ動作を実行す
るための回路が、半導体メモリ装置のリフレッシュ動作
中に所定周期Ｔを有するセルフリフレッシュサイクル信
号を発生するための第１パルス発生回路、及びセルフリ
フレッシュサイクル信号に応答して半導体メモリ装置の
リフレッシュ動作中にメモリのワードラインを活性化す
るためにデコードされるローアドレスデータを発生する
ための複数個のサイクルカウンターを備えるカウンター
を備え、部分アドレスセルフリフレッシュ動作中は、カ
ウンターが部分アレーセルフリフレッシュ制御信号に応
答してカウンターから出力されるアドレスビットをマス
クするためにサイクルカウンターの動作をディスエーブ
ルして、第１パルス発生回路がセルフリフレッシュサイ
クル信号の所定周期Ｔを大きくするために部分アレーセ
ルフリフレッシュ制御信号に応答することを特徴とす
る。
モリ装置の部分アレーセルフリフレッシュ動作を実行す
るための回路が、半導体メモリ装置のリフレッシュ動作
中に所定周期Ｔを有するセルフリフレッシュサイクル信
号を発生するための第１パルス発生回路、及びセルフリ
フレッシュサイクル信号に応答して半導体メモリ装置の
リフレッシュ動作中にメモリのワードラインを活性化す
るためにデコードされるローアドレスデータを発生する
ための複数個のサイクルカウンターを備えるカウンター
を備え、部分アドレスセルフリフレッシュ動作中は、カ
ウンターが部分アレーセルフリフレッシュ制御信号に応
答してカウンターから出力されるアドレスビットをマス
クするためにサイクルカウンターの動作をディスエーブ
ルして、第１パルス発生回路がセルフリフレッシュサイ
クル信号の所定周期Ｔを大きくするために部分アレーセ
ルフリフレッシュ制御信号に応答することを特徴とす
る。
【００１６】本発明の更に他の側面によれば、半導体メ
モリ装置の部分アレーセルフリフレッシュ動作を実行す
るための回路が、半導体メモリ装置のリフレッシュ動作
中にセルフリフレッシュサイクル信号を発生するための
第１パルス発生回路、セルフリフレッシュサイクル信号
に応答して半導体メモリ装置のリフレッシュ動作中にメ
モリバンクのワードラインを活性化するためにデコード
されるローアドレスデータを発生するための複数個のサ
イクルカウンターを備えるカウンター、カウンターから
出力されるローアドレスデータを入力して、ローアドレ
スを出力するためのローアドレスバッファ、及び半導体
メモリ装置のリフレッシュ動作中にメモリバンクのワー
ドラインを活性化するために処理されるセルフリフレッ
シュアドレス信号を発生するためにローアドレスバッフ
ァから出力されるローアドレスをデコーディングするた
めのロープリデコーダを備え、部分アレーセルフリフレ
ッシュ動作中にローアドレスバッファが部分アレーセル
フリフレッシュ制御信号に応答してメモリバンクの不使
用の部分に対応するワードラインの活性化を遮断するた
めにローアドレスデータの一つ以上のアドレスビットを
マスクすることを特徴とする。
モリ装置の部分アレーセルフリフレッシュ動作を実行す
るための回路が、半導体メモリ装置のリフレッシュ動作
中にセルフリフレッシュサイクル信号を発生するための
第１パルス発生回路、セルフリフレッシュサイクル信号
に応答して半導体メモリ装置のリフレッシュ動作中にメ
モリバンクのワードラインを活性化するためにデコード
されるローアドレスデータを発生するための複数個のサ
イクルカウンターを備えるカウンター、カウンターから
出力されるローアドレスデータを入力して、ローアドレ
スを出力するためのローアドレスバッファ、及び半導体
メモリ装置のリフレッシュ動作中にメモリバンクのワー
ドラインを活性化するために処理されるセルフリフレッ
シュアドレス信号を発生するためにローアドレスバッフ
ァから出力されるローアドレスをデコーディングするた
めのロープリデコーダを備え、部分アレーセルフリフレ
ッシュ動作中にローアドレスバッファが部分アレーセル
フリフレッシュ制御信号に応答してメモリバンクの不使
用の部分に対応するワードラインの活性化を遮断するた
めにローアドレスデータの一つ以上のアドレスビットを
マスクすることを特徴とする。
【００１７】本発明の更に他の側面によれば、半導体メ
モリ装置の部分アレーセルフリフレッシュ動作を実行す
るための回路が、半導体メモリ装置のリフレッシュ動作
中にセルフリフレッシュサイクル信号を発生するための
第１パルス発生回路、セルフリフレッシュサイクル信号
に応答して半導体メモリ装置のリフレッシュ動作中にメ
モリバンクのワードラインを活性するためにデコードさ
れるローアドレスデータを発生するための複数個のサイ
クルカウンターを備えるカウンター、カウンターから出
力されるローアドレスデータを入力して、ローアドレス
を出力するローアドレスバッファ、及び半導体メモリ装
置のリフレッシュ動作中にメモリバンクのワードライン
を活性化するために処理されるセルフリフレッシュアド
レス信号を発生するためにローアドレスバッファから出
力されるローアドレスをデコーディングするためのロー
プリデコーダを備え、部分アレーセルフリフレッシュ動
作中に、ロープリデコーダが部分アレーセルフリフレッ
シュ制御信号に応答してメモリバンクの不使用の部分に
対応するワードラインの活性化を遮断するためにローア
ドレスデータの一つ以上のアドレスデータをマスクする
ことを特徴とする。
モリ装置の部分アレーセルフリフレッシュ動作を実行す
るための回路が、半導体メモリ装置のリフレッシュ動作
中にセルフリフレッシュサイクル信号を発生するための
第１パルス発生回路、セルフリフレッシュサイクル信号
に応答して半導体メモリ装置のリフレッシュ動作中にメ
モリバンクのワードラインを活性するためにデコードさ
れるローアドレスデータを発生するための複数個のサイ
クルカウンターを備えるカウンター、カウンターから出
力されるローアドレスデータを入力して、ローアドレス
を出力するローアドレスバッファ、及び半導体メモリ装
置のリフレッシュ動作中にメモリバンクのワードライン
を活性化するために処理されるセルフリフレッシュアド
レス信号を発生するためにローアドレスバッファから出
力されるローアドレスをデコーディングするためのロー
プリデコーダを備え、部分アレーセルフリフレッシュ動
作中に、ロープリデコーダが部分アレーセルフリフレッ
シュ制御信号に応答してメモリバンクの不使用の部分に
対応するワードラインの活性化を遮断するためにローア
ドレスデータの一つ以上のアドレスデータをマスクする
ことを特徴とする。
【００１８】
【発明の実施の形態】以下、本発明、及び本発明によっ
て達成される目的及び動作の長所などをさらに完全に理
解するために、本発明の望ましい実施例を添付図面を参
照として説明する。これらの図面において同じ参照番号
は同じ要素を示す。
て達成される目的及び動作の長所などをさらに完全に理
解するために、本発明の望ましい実施例を添付図面を参
照として説明する。これらの図面において同じ参照番号
は同じ要素を示す。
【００１９】図２は、本発明の望ましい実施例による各
々の個別的なメモリバンクに対するセルフリフレッシュ
動作を選択的に実行することができるＤＲＡＭのセルフ
リフレッシュ動作に関連した回路を示したブロック図で
ある。
々の個別的なメモリバンクに対するセルフリフレッシュ
動作を選択的に実行することができるＤＲＡＭのセルフ
リフレッシュ動作に関連した回路を示したブロック図で
ある。
【００２０】図２を参照すると、本発明の望ましい実施
例による各々の個別的なメモリバンクに対するセルフリ
フレッシュ動作を選択的に実行することができるＤＲＡ
Ｍは、複数個のメモリバンク２０１＿ｉを含む。本明細
書では、説明の便宜のために、４個のメモリバンク２０
１＿ｉ（ｉ＝１〜４）を有するＤＲＡＭが例示的に説明
される。本発明は、４個以外の複数個のメモリバンクを
有するＤＲＡＭにも同等に適用することができる。
例による各々の個別的なメモリバンクに対するセルフリ
フレッシュ動作を選択的に実行することができるＤＲＡ
Ｍは、複数個のメモリバンク２０１＿ｉを含む。本明細
書では、説明の便宜のために、４個のメモリバンク２０
１＿ｉ（ｉ＝１〜４）を有するＤＲＡＭが例示的に説明
される。本発明は、４個以外の複数個のメモリバンクを
有するＤＲＡＭにも同等に適用することができる。
【００２１】各々のメモリバンク２０１＿ｉは、コラム
とローで配列された複数個のメモリセルを有する。ロー
デコーダ２０３＿ｉは該当するメモリバンクのローアド
レスを指定する。例えば、ローデコーダ２０３−１はメ
モリバンク２０１＿１のローアドレスを選択する。
とローで配列された複数個のメモリセルを有する。ロー
デコーダ２０３＿ｉは該当するメモリバンクのローアド
レスを指定する。例えば、ローデコーダ２０３−１はメ
モリバンク２０１＿１のローアドレスを選択する。
【００２２】コラムデコーダ２０５＿１、２０５＿２
は、該当するメモリバンクのコラムアドレスを指定す
る。例えば、コラムデコーダ２０５＿１はメモリバンク
２０１＿１、２０１＿２のコラムアドレスを選択する。
は、該当するメモリバンクのコラムアドレスを指定す
る。例えば、コラムデコーダ２０５＿１はメモリバンク
２０１＿１、２０１＿２のコラムアドレスを選択する。
【００２３】セルフリフレッシュモードへの移行に応答
して、リフレッシュ進入検出器２０７は、リフレッシュ
指示信号ＰＲＦＨを発生する。言い換えれば、セルフリ
フレッシュモードに入るとリフレッシュ指示信号ＰＲＦ
Ｈは“ハイ”レベルに活性化される。リフレッシュ進入
検出器２０７の構成及び動作は図３を参考として以後に
詳細に説明する。
して、リフレッシュ進入検出器２０７は、リフレッシュ
指示信号ＰＲＦＨを発生する。言い換えれば、セルフリ
フレッシュモードに入るとリフレッシュ指示信号ＰＲＦ
Ｈは“ハイ”レベルに活性化される。リフレッシュ進入
検出器２０７の構成及び動作は図３を参考として以後に
詳細に説明する。
【００２４】内部アドレス発生器及びカウンター２０９
は、セルフリフレッシュ動作中に各々所定の周期を有す
るパルスを発生して、パルスに応答して連続的に増加す
るカウントアドレスＦＲＡ１〜ＦＲＡｎを発生する。カ
ウントアドレスＦＲＡ１〜ＦＲＡｎの組合せは、指定す
べきローアドレスを連続的に変更する。リフレッシュ進
入検出器２０７から発生されたリフレッシュ指示信号Ｐ
ＲＦＨによって活性化されたスイッチ２１１は、正常モ
ードにおける動作中は、外部アドレスＡ１〜Ａｎを入力
して、リフレッシュモードにおける動作中は、カウント
アドレスＦＲＡ１〜ＦＲＡｎを入力して、順に内部アド
レスＲＡ１〜ＲＡｎを発生する。スイッチ２１１の動作
は図５を参考として以後に詳細に説明する。
は、セルフリフレッシュ動作中に各々所定の周期を有す
るパルスを発生して、パルスに応答して連続的に増加す
るカウントアドレスＦＲＡ１〜ＦＲＡｎを発生する。カ
ウントアドレスＦＲＡ１〜ＦＲＡｎの組合せは、指定す
べきローアドレスを連続的に変更する。リフレッシュ進
入検出器２０７から発生されたリフレッシュ指示信号Ｐ
ＲＦＨによって活性化されたスイッチ２１１は、正常モ
ードにおける動作中は、外部アドレスＡ１〜Ａｎを入力
して、リフレッシュモードにおける動作中は、カウント
アドレスＦＲＡ１〜ＦＲＡｎを入力して、順に内部アド
レスＲＡ１〜ＲＡｎを発生する。スイッチ２１１の動作
は図５を参考として以後に詳細に説明する。
【００２５】図２を参照すると、従来のＤＲＡＭに含ま
れた回路以外に、本発明のＤＲＡＭは、バンク選択デコ
ーダ２１３、デコーダ２１５及びリフレッシュ制御器２
１７をさらに含む。デコーダ２１５及びリフレッシュ制
御器２１７は、以下で説明するように、本発明に係るリ
フレッシュバンク指定回路によって構成されることが望
ましい。また、バンク選択デコーダ２１３、デコーダ２
１５及びリフレッシュ制御器２１７は、以下で説明する
ように、本発明に係るリフレッシュ制御回路によって構
成することができる。
れた回路以外に、本発明のＤＲＡＭは、バンク選択デコ
ーダ２１３、デコーダ２１５及びリフレッシュ制御器２
１７をさらに含む。デコーダ２１５及びリフレッシュ制
御器２１７は、以下で説明するように、本発明に係るリ
フレッシュバンク指定回路によって構成されることが望
ましい。また、バンク選択デコーダ２１３、デコーダ２
１５及びリフレッシュ制御器２１７は、以下で説明する
ように、本発明に係るリフレッシュ制御回路によって構
成することができる。
【００２６】デコーダ２１５は、１〜４個のリフレッシ
ュバンク指定信号ＰＲＥＦ＿ｉ（ｉ＝１〜４）を発生す
る。リフレッシュされるメモリバンク２０１＿１は、１
〜４のリフレッシュバンク指定信号ＰＲＥＦ＿１〜ＰＲ
ＥＦ＿４によって決定される。
ュバンク指定信号ＰＲＥＦ＿ｉ（ｉ＝１〜４）を発生す
る。リフレッシュされるメモリバンク２０１＿１は、１
〜４のリフレッシュバンク指定信号ＰＲＥＦ＿１〜ＰＲ
ＥＦ＿４によって決定される。
【００２７】リフレッシュ制御器２１７は、リフレッシ
ュ制御信号ＲＣＯＮ１、ＲＣＯＮ２を発生してリフレッ
シュ制御信号はデコーダ２１５に供給される。リフレッ
シュ制御信号ＲＣＯＮ１、ＲＣＯＮ２は、例えば２以上
とすることができる。リフレッシュ制御信号ＲＣＯＮ
１、ＲＣＯＮ２は、リフレッシュされるメモリバンクの
選択を制御する。リフレッシュ制御器２１７は、図６、
図７及び図８を参照して以後に詳細に説明する。
ュ制御信号ＲＣＯＮ１、ＲＣＯＮ２を発生してリフレッ
シュ制御信号はデコーダ２１５に供給される。リフレッ
シュ制御信号ＲＣＯＮ１、ＲＣＯＮ２は、例えば２以上
とすることができる。リフレッシュ制御信号ＲＣＯＮ
１、ＲＣＯＮ２は、リフレッシュされるメモリバンクの
選択を制御する。リフレッシュ制御器２１７は、図６、
図７及び図８を参照して以後に詳細に説明する。
【００２８】デコーダ２１５は、セルフリフレッシュモ
ードでリフレッシュ制御信号ＲＣＯＮ１、ＲＣＯＮ２を
デコードして第１〜第４のリフレッシュバンク指定信号
ＰＲＥＦ＿１〜ＰＲＥＦ＿４を発生する。デコーダ２１
５は、図９を参考として以下に詳細に説明する。
ードでリフレッシュ制御信号ＲＣＯＮ１、ＲＣＯＮ２を
デコードして第１〜第４のリフレッシュバンク指定信号
ＰＲＥＦ＿１〜ＰＲＥＦ＿４を発生する。デコーダ２１
５は、図９を参考として以下に詳細に説明する。
【００２９】バンク選択デコーダ２１３は、セルフリフ
レッシュモードにおいて第１〜第４までのリフレッシュ
バンク指定信号ＰＲＥＦ＿１〜ＰＲＥＦ＿４及び内部ア
ドレスＲＡ１〜ＲＡｎを入力する。バンク選択デコーダ
２１３は、リフレッシュアドレスＤＲＡａｉ（ｉ＝１〜
４）を第１〜第４のリフレッシュバンク指定信号ＰＲＥ
Ｆ＿１〜ＰＲＥＦ＿４及びこれらの組合せによって選択
されたメモリバンクのローデコーダに供給する。
レッシュモードにおいて第１〜第４までのリフレッシュ
バンク指定信号ＰＲＥＦ＿１〜ＰＲＥＦ＿４及び内部ア
ドレスＲＡ１〜ＲＡｎを入力する。バンク選択デコーダ
２１３は、リフレッシュアドレスＤＲＡａｉ（ｉ＝１〜
４）を第１〜第４のリフレッシュバンク指定信号ＰＲＥ
Ｆ＿１〜ＰＲＥＦ＿４及びこれらの組合せによって選択
されたメモリバンクのローデコーダに供給する。
【００３０】例えば、第１〜第４のリフレッシュバンク
指定信号ＰＲＥＦ＿１〜ＰＲＥＦ＿４によって選択され
た図２の第１メモリバンク２０１−１がリフレッシュさ
れる場合には、内部アドレスＲＡ１〜ＲＡｎのデータ
は、リフレッシュアドレスＤＲＡａ１〜ＤＲＡａ４であ
り、メモリバンク２０１＿１のメモリセルのローアドレ
スを選択したローデコーダ２０３＿１に供給される。バ
ンク選択デコーダ２１３は、図１０から図１３までを参
考として以後に詳細に説明する。
指定信号ＰＲＥＦ＿１〜ＰＲＥＦ＿４によって選択され
た図２の第１メモリバンク２０１−１がリフレッシュさ
れる場合には、内部アドレスＲＡ１〜ＲＡｎのデータ
は、リフレッシュアドレスＤＲＡａ１〜ＤＲＡａ４であ
り、メモリバンク２０１＿１のメモリセルのローアドレ
スを選択したローデコーダ２０３＿１に供給される。バ
ンク選択デコーダ２１３は、図１０から図１３までを参
考として以後に詳細に説明する。
【００３１】内部電圧発生器２１９＿ｉ（ｉ＝１〜４）
は、各々のメモリバンク２０１＿ｉに関連した回路に直
流（ＤＣ）電圧を供給する回路であり、バックバイアス
電圧発生器、内部電源供給電圧発生器及び他の内部電圧
発生回路から選択される一つ以上の回路を含むことがで
きる。本発明に係るＤＲＡＭでは、内部電圧発生器１１
３＿ｉは各々のメモリバンクに設けられており、セルフ
リフレッシュ動作が該当するメモリバンクで実行される
時にのみ駆動される。本明細書では、説明の便宜のため
に、セルフリフレッシュモードに関連して各々のメモリ
バンクのためにイネーブルされる内部電圧発生器２０９
＿ｉが代表的に説明された。しかし、当業者には本発明
がセルフリフレッシュモード以外のすべての作動モード
に適用できることは明白である。
は、各々のメモリバンク２０１＿ｉに関連した回路に直
流（ＤＣ）電圧を供給する回路であり、バックバイアス
電圧発生器、内部電源供給電圧発生器及び他の内部電圧
発生回路から選択される一つ以上の回路を含むことがで
きる。本発明に係るＤＲＡＭでは、内部電圧発生器１１
３＿ｉは各々のメモリバンクに設けられており、セルフ
リフレッシュ動作が該当するメモリバンクで実行される
時にのみ駆動される。本明細書では、説明の便宜のため
に、セルフリフレッシュモードに関連して各々のメモリ
バンクのためにイネーブルされる内部電圧発生器２０９
＿ｉが代表的に説明された。しかし、当業者には本発明
がセルフリフレッシュモード以外のすべての作動モード
に適用できることは明白である。
【００３２】内部電圧発生器２１９＿ｉ、ｉ＝１〜４に
対する典型的な例を図１４を参考として以後に詳細に説
明する。
対する典型的な例を図１４を参考として以後に詳細に説
明する。
【００３３】図３は、図２に示したリフレッシュ進入検
出器２０７を示した詳細回路図であって、図４は、図３
に示した様々な信号のタイミング図である。以下、図３
及び図４を参考としてリフレッシュ進入検出器２０７の
構成及び動作を説明する。
出器２０７を示した詳細回路図であって、図４は、図３
に示した様々な信号のタイミング図である。以下、図３
及び図４を参考としてリフレッシュ進入検出器２０７の
構成及び動作を説明する。
【００３４】リフレッシュ進入検出器２０７は、進入検
出部３０１、ラッチ部３０３、及び終了検出部３０５を
含む。進入検出部３０１は、内部クロック信号ＰＣＬ
Ｋ、第１内部クロックイネーブル信号ＰＣＫＥ１、チッ
プ選択信号／ＣＳ、ローアドレスストローブ信号／ＲＡ
Ｓ、コラムアドレスストローブ信号／ＣＡＳ、及びライ
トイネーブル信号／ＷＥによってセルフリフレッシュモ
ードへの移行を検出する。言い換えれば、半導体メモリ
装置がセルフリフレッシュモードに移行すれば、進入検
出部３０１の出力信号Ｎ３０２が“ハイ”状態に遷移さ
れる。
出部３０１、ラッチ部３０３、及び終了検出部３０５を
含む。進入検出部３０１は、内部クロック信号ＰＣＬ
Ｋ、第１内部クロックイネーブル信号ＰＣＫＥ１、チッ
プ選択信号／ＣＳ、ローアドレスストローブ信号／ＲＡ
Ｓ、コラムアドレスストローブ信号／ＣＡＳ、及びライ
トイネーブル信号／ＷＥによってセルフリフレッシュモ
ードへの移行を検出する。言い換えれば、半導体メモリ
装置がセルフリフレッシュモードに移行すれば、進入検
出部３０１の出力信号Ｎ３０２が“ハイ”状態に遷移さ
れる。
【００３５】ラッチ部３０３は、進入検出部３０１の出
力信号Ｎ３０２をラッチしてリフレッシュ指示信号ＰＲ
ＦＨを発生する。セルフリフレッシュ作動が終わると、
終了検出部３０５は第２内部クロックイネーブル信号Ｐ
ＣＫＥ２に応答して進入検出部３０１の出力信号Ｎ３０
２を“ロー”状態に引き下ろす。
力信号Ｎ３０２をラッチしてリフレッシュ指示信号ＰＲ
ＦＨを発生する。セルフリフレッシュ作動が終わると、
終了検出部３０５は第２内部クロックイネーブル信号Ｐ
ＣＫＥ２に応答して進入検出部３０１の出力信号Ｎ３０
２を“ロー”状態に引き下ろす。
【００３６】内部クロックイネーブル信号発生器３０７
は、クロックイネーブル信号ＣＫＥに応答して第１及び
第２内部クロックイネーブル信号ＰＣＫＥ１、ＰＣＫＥ
２を発生する。内部クロック発生器３０９はクロック信
号ＣＬＫに応答して内部クロック信号ＰＣＬＫを発生す
る。
は、クロックイネーブル信号ＣＫＥに応答して第１及び
第２内部クロックイネーブル信号ＰＣＫＥ１、ＰＣＫＥ
２を発生する。内部クロック発生器３０９はクロック信
号ＣＬＫに応答して内部クロック信号ＰＣＬＫを発生す
る。
【００３７】図４を参照すると、クロック信号ＣＬＫ
は、半導体メモリ装置のマスタークロック（Ｍａｓｔｅ
ｒ Ｃｌｏｃｋ）であって、内部クロック信号ＰＣＬＫ
は、クロック信号ＣＬＫの上昇エッジに関連して同時に
活性化されるパルスである。クロックイネーブル信号Ｃ
ＫＥは、次のクロックの有効性を指示する信号である。
本実施例では、クロックイネーブル信号ＣＫＥは、セル
フリフレッシュ作動が実行される時に“ロー”状態に遷
移する。クロックイネーブル信号ＣＫＥの下降エッジに
応答して第１内部クロックイネーブル信号ＰＣＫＥ１は
“ハイ”パルスに発生される。クロックイネーブル信号
ＣＫＥの上昇エッジに応答して第２内部クロックイネー
ブル信号ＰＣＫＥ２は“ロー”パルスに発生される。
は、半導体メモリ装置のマスタークロック（Ｍａｓｔｅ
ｒ Ｃｌｏｃｋ）であって、内部クロック信号ＰＣＬＫ
は、クロック信号ＣＬＫの上昇エッジに関連して同時に
活性化されるパルスである。クロックイネーブル信号Ｃ
ＫＥは、次のクロックの有効性を指示する信号である。
本実施例では、クロックイネーブル信号ＣＫＥは、セル
フリフレッシュ作動が実行される時に“ロー”状態に遷
移する。クロックイネーブル信号ＣＫＥの下降エッジに
応答して第１内部クロックイネーブル信号ＰＣＫＥ１は
“ハイ”パルスに発生される。クロックイネーブル信号
ＣＫＥの上昇エッジに応答して第２内部クロックイネー
ブル信号ＰＣＫＥ２は“ロー”パルスに発生される。
【００３８】したがって、チップ選択信号／ＣＳ、コラ
ムアドレスストローブ信号／ＣＡＳ及びローアドレスス
トローブ信号／ＲＡＳがすべて“ロー”レベルにあっ
て、クロックイネーブル信号ＣＫＥが“ロー”レベルに
なると、リフレッシュ指示信号ＰＲＦＨは“ハイ”レベ
ルにラッチされる。これはセルフリフレッシュモードに
移行することを意味する。また、クロックイネーブル信
号ＣＫＥが“ハイ”レベルになると、リフレッシュ指示
信号ＰＲＦＨは“ロー”レベルにラッチされて、これは
セルフリフレッシュモードの終了を示す。
ムアドレスストローブ信号／ＣＡＳ及びローアドレスス
トローブ信号／ＲＡＳがすべて“ロー”レベルにあっ
て、クロックイネーブル信号ＣＫＥが“ロー”レベルに
なると、リフレッシュ指示信号ＰＲＦＨは“ハイ”レベ
ルにラッチされる。これはセルフリフレッシュモードに
移行することを意味する。また、クロックイネーブル信
号ＣＫＥが“ハイ”レベルになると、リフレッシュ指示
信号ＰＲＦＨは“ロー”レベルにラッチされて、これは
セルフリフレッシュモードの終了を示す。
【００３９】図５は、図２に示したスイッチ２１１の回
路図である。図２を参照すると、スイッチ２１１は外部
アドレスＡ１〜ＡｎまたはカウントアドレスＦＲＡ１〜
ＦＲＡｎを入力して内部アドレスＲＡ１〜ＲＡｎを発生
する。言い換えれば、リフレッシュ指示信号ＰＲＦＨが
“ハイ”レベルにあるセルフリフレッシュモードでは伝
送ゲート５０１がオンされる。したがって、内部アドレ
スＲＡ１〜ＲＡｎとしては、カウントアドレスＦＲＡ１
〜ＦＲＡｎのデータと一致するデータがラッチされる。
また、リフレッシュ指示信号ＰＲＦＨが“ロー”レベル
にある正常モードでは伝送ゲート５０３がオンされる。
したがって、内部アドレスＲＡ１〜ＲＡｎとしては、外
部アドレスＡ１〜Ａｎのデータと一致するデータがラッ
チされる。各々の伝送“ゲート”は、複数組の“ｎ”個
の伝送ゲート、すなわち各々のアドレスバスＦＲＡｎ、
Ａｎの各ビットに対する伝送ゲートを示している。
路図である。図２を参照すると、スイッチ２１１は外部
アドレスＡ１〜ＡｎまたはカウントアドレスＦＲＡ１〜
ＦＲＡｎを入力して内部アドレスＲＡ１〜ＲＡｎを発生
する。言い換えれば、リフレッシュ指示信号ＰＲＦＨが
“ハイ”レベルにあるセルフリフレッシュモードでは伝
送ゲート５０１がオンされる。したがって、内部アドレ
スＲＡ１〜ＲＡｎとしては、カウントアドレスＦＲＡ１
〜ＦＲＡｎのデータと一致するデータがラッチされる。
また、リフレッシュ指示信号ＰＲＦＨが“ロー”レベル
にある正常モードでは伝送ゲート５０３がオンされる。
したがって、内部アドレスＲＡ１〜ＲＡｎとしては、外
部アドレスＡ１〜Ａｎのデータと一致するデータがラッ
チされる。各々の伝送“ゲート”は、複数組の“ｎ”個
の伝送ゲート、すなわち各々のアドレスバスＦＲＡｎ、
Ａｎの各ビットに対する伝送ゲートを示している。
【００４０】図６は、リフレッシュ制御信号が外部アド
レスによって発生される図２に示したリフレッシュ制御
器２１７の回路図であって、説明の便宜のために、例え
ば、リフレッシュ制御信号ＲＣＯＮ１、ＲＣＯＮ２は外
部アドレスビットＡ１０、Ａ１１によって発生される。
他の実施例で、外部アドレスは、必ずしもＡ１０または
Ａ１１である必要はない。各々のリフレッシュ制御信号
ＲＣＯＮ１／ＲＣＯＮ２は一つの外部アドレスＡ１０／
Ａ１１によって発生される。
レスによって発生される図２に示したリフレッシュ制御
器２１７の回路図であって、説明の便宜のために、例え
ば、リフレッシュ制御信号ＲＣＯＮ１、ＲＣＯＮ２は外
部アドレスビットＡ１０、Ａ１１によって発生される。
他の実施例で、外部アドレスは、必ずしもＡ１０または
Ａ１１である必要はない。各々のリフレッシュ制御信号
ＲＣＯＮ１／ＲＣＯＮ２は一つの外部アドレスＡ１０／
Ａ１１によって発生される。
【００４１】図６を参照すると、リフレッシュ制御器２
１７は、伝送ゲート６０１、ＮＭＯＳトランジスタ６０
３、及びラッチ６０５を含む。伝送ゲート６０１は、モ
ードレジスタ設定信号ＰＭＲＳが“ハイ”レベルにある
期間中に特定の外部アドレスＡ１０、Ａ１１を入力す
る。ここで、モードレジスタ設定信号ＰＭＲＳは、ＤＲ
ＡＭ制御信号、例えば、／ＲＡＳ、／ＣＡＳ、／ＣＳ及
び／ＷＥの組合せがすべて活性化される期に“ハイ”レ
ベルに活性化される。
１７は、伝送ゲート６０１、ＮＭＯＳトランジスタ６０
３、及びラッチ６０５を含む。伝送ゲート６０１は、モ
ードレジスタ設定信号ＰＭＲＳが“ハイ”レベルにある
期間中に特定の外部アドレスＡ１０、Ａ１１を入力す
る。ここで、モードレジスタ設定信号ＰＭＲＳは、ＤＲ
ＡＭ制御信号、例えば、／ＲＡＳ、／ＣＡＳ、／ＣＳ及
び／ＷＥの組合せがすべて活性化される期に“ハイ”レ
ベルに活性化される。
【００４２】ＮＭＯＳトランジスタ６０３は、電源供給
電圧の初期パワーアップ期間において所定時間の間“ハ
イ”レベルに活性化されるプリチャージ信号ＰＲＥによ
ってオンされる。ラッチ６０５は伝送ゲート６０１また
はプリチャージ信号ＰＲＥによって伝送された外部アド
レスＡ１０、Ａ１１によって発生された信号Ｎ６０２を
ラッチする。
電圧の初期パワーアップ期間において所定時間の間“ハ
イ”レベルに活性化されるプリチャージ信号ＰＲＥによ
ってオンされる。ラッチ６０５は伝送ゲート６０１また
はプリチャージ信号ＰＲＥによって伝送された外部アド
レスＡ１０、Ａ１１によって発生された信号Ｎ６０２を
ラッチする。
【００４３】したがって、リフレッシュ制御信号ＲＣＯ
Ｎ１、ＲＣＯＮ２はプリチャージ期間に“ロー”レベル
にラッチされる。プリチャージ信号が“ロー”レベルに
ラッチされた後、モードレジスタ設定信号ＰＭＲＳが
“ハイ”レベルである期間に、外部アドレスＡ１０、Ａ
１１が伝送ゲート６０１を通して伝送される。
Ｎ１、ＲＣＯＮ２はプリチャージ期間に“ロー”レベル
にラッチされる。プリチャージ信号が“ロー”レベルに
ラッチされた後、モードレジスタ設定信号ＰＭＲＳが
“ハイ”レベルである期間に、外部アドレスＡ１０、Ａ
１１が伝送ゲート６０１を通して伝送される。
【００４４】この際、リフレッシュ制御信号ＲＣＯＮ
１、ＲＣＯＮ２が外部アドレスＡ１０、Ａ１１によって
発生される。言い換えれば、外部アドレスＡ１０、Ａ１
１が“ハイ”レベルの場合にリフレッシュ制御信号ＲＣ
ＯＮ１、ＲＣＯＮ２は“ハイ”レベルにラッチされる。
また、外部アドレスＡ１０、Ａ１１が“ロー”レベルの
場合に、リフレッシュ制御信号ＲＣＯＮ１、ＲＣＯＮ２
は“ロー”レベルにラッチされる。
１、ＲＣＯＮ２が外部アドレスＡ１０、Ａ１１によって
発生される。言い換えれば、外部アドレスＡ１０、Ａ１
１が“ハイ”レベルの場合にリフレッシュ制御信号ＲＣ
ＯＮ１、ＲＣＯＮ２は“ハイ”レベルにラッチされる。
また、外部アドレスＡ１０、Ａ１１が“ロー”レベルの
場合に、リフレッシュ制御信号ＲＣＯＮ１、ＲＣＯＮ２
は“ロー”レベルにラッチされる。
【００４５】図６に示したリフレッシュ制御器２１７
で、外部アドレスＡ１０、Ａ１１がデータを貯蔵するた
めにメモリバンクを指定する場合、本発明のＤＲＡＭに
おけるリフレッシュ作動はデータが保持されたメモリバ
ンクに対してのみ実行される。
で、外部アドレスＡ１０、Ａ１１がデータを貯蔵するた
めにメモリバンクを指定する場合、本発明のＤＲＡＭに
おけるリフレッシュ作動はデータが保持されたメモリバ
ンクに対してのみ実行される。
【００４６】図７は、リフレッシュ制御信号ＲＣＯＮ
１、ＲＣＯＮ２がコントロールヒューズによって制御さ
れる図２に示したリフレッシュ制御器２０７の他の回路
図である。本明細書では、説明の便宜のために、リフレ
ッシュ制御信号ＲＣＯＮ１、ＲＣＯＮ２がコントロール
ヒューズＦＵＳＥ１、ＦＵＳＥ２によって発生される。
１、ＲＣＯＮ２がコントロールヒューズによって制御さ
れる図２に示したリフレッシュ制御器２０７の他の回路
図である。本明細書では、説明の便宜のために、リフレ
ッシュ制御信号ＲＣＯＮ１、ＲＣＯＮ２がコントロール
ヒューズＦＵＳＥ１、ＦＵＳＥ２によって発生される。
【００４７】図７に示したリフレッシュ制御器２１７
は、コントロールヒューズＦＵＳＥ１、ＦＵＳＥ２、Ｎ
ＭＯＳトランジスタ７０１、ラッチ７０３、及びバッフ
ァ７０５を含む。ＮＭＯＳトランジスタ７０１は比較的
大きな抵抗要素である。したがって、コントロールヒュ
ーズＦＵＳＥ１、ＦＵＳＥ２がオフされると、ＮＭＯＳ
トランジスタ７０１のドレーンポートＮ７０２が“ロ
ー”レベルになる。ここで、リフレッシュ制御信号ＲＣ
ＯＮ１、ＲＣＯＮ２は“ハイ”レベルにラッチされる。
は、コントロールヒューズＦＵＳＥ１、ＦＵＳＥ２、Ｎ
ＭＯＳトランジスタ７０１、ラッチ７０３、及びバッフ
ァ７０５を含む。ＮＭＯＳトランジスタ７０１は比較的
大きな抵抗要素である。したがって、コントロールヒュ
ーズＦＵＳＥ１、ＦＵＳＥ２がオフされると、ＮＭＯＳ
トランジスタ７０１のドレーンポートＮ７０２が“ロ
ー”レベルになる。ここで、リフレッシュ制御信号ＲＣ
ＯＮ１、ＲＣＯＮ２は“ハイ”レベルにラッチされる。
【００４８】図７に示したこのようなリフレッシュ制御
器において、データを保持するためにメモリバンクを指
定するアドレス情報によってコントロールヒューズＦＵ
ＳＥ１、ＦＵＳＥ２を遮断する動作を実行する装置がさ
らに提供される場合、本実施例のＤＲＡＭのリフレッシ
ュ動作はデータが貯蔵されるメモリバンクに対してのみ
実行されうる。
器において、データを保持するためにメモリバンクを指
定するアドレス情報によってコントロールヒューズＦＵ
ＳＥ１、ＦＵＳＥ２を遮断する動作を実行する装置がさ
らに提供される場合、本実施例のＤＲＡＭのリフレッシ
ュ動作はデータが貯蔵されるメモリバンクに対してのみ
実行されうる。
【００４９】図８は、図２に示したリフレッシュ制御器
２１７の他の回路図であって、図６に示した回路のよう
に、リフレッシュ制御信号が外部アドレスによって発生
される。図８を参照すると、リフレッシュ制御器２１７
は伝送ゲート８０１とラッチ８０３を含む。伝送ゲート
８０１は、第１内部クロックイネーブル信号ＰＣＫＥ１
と内部クロック信号ＰＣＬＫが“ハイ”レベルである期
間に外部アドレスＡ１０、Ａ１１を入力する。ラッチ８
０３は、伝送ゲート８０１によって伝送された外部アド
レスＡ１０、Ａ１１をラッチしてリフレッシュ制御信号
ＲＣＯＮ１、ＲＣＯＮ２を発生する。言い換えれば、外
部アドレスＡ１０、Ａ１１が“ハイ”レベルの場合に、
リフレッシュ制御信号ＲＣＯＮ１、ＲＣＯＮ２は“ハ
イ”レベルにラッチされる。また、外部アドレスＡ１
０、Ａ１１が“ロー”レベルの場合に、リフレッシュ制
御信号ＲＣＯＮ１、ＲＣＯＮ２は“ロー”レベルにラッ
チされる。
２１７の他の回路図であって、図６に示した回路のよう
に、リフレッシュ制御信号が外部アドレスによって発生
される。図８を参照すると、リフレッシュ制御器２１７
は伝送ゲート８０１とラッチ８０３を含む。伝送ゲート
８０１は、第１内部クロックイネーブル信号ＰＣＫＥ１
と内部クロック信号ＰＣＬＫが“ハイ”レベルである期
間に外部アドレスＡ１０、Ａ１１を入力する。ラッチ８
０３は、伝送ゲート８０１によって伝送された外部アド
レスＡ１０、Ａ１１をラッチしてリフレッシュ制御信号
ＲＣＯＮ１、ＲＣＯＮ２を発生する。言い換えれば、外
部アドレスＡ１０、Ａ１１が“ハイ”レベルの場合に、
リフレッシュ制御信号ＲＣＯＮ１、ＲＣＯＮ２は“ハ
イ”レベルにラッチされる。また、外部アドレスＡ１
０、Ａ１１が“ロー”レベルの場合に、リフレッシュ制
御信号ＲＣＯＮ１、ＲＣＯＮ２は“ロー”レベルにラッ
チされる。
【００５０】図９は、図２に示したデコーダ２１５の詳
細回路図である。図９を参照すると、デコーダ２１５
は、リフレッシュ指示信号ＰＲＦＨが“ハイ”レベルで
あるリフレッシュモードでの動作中にイネーブルされる
４個のＮＡＮＤゲート９０９、９１１、９１３、９１５
とリフレッシュ制御信号ＲＣＯＮ１、ＲＣＯＮ２をデコ
ーディングするための他の４個のＮＡＮＤゲート９０
１、９０３、９０５９０７のグループを含む。
細回路図である。図９を参照すると、デコーダ２１５
は、リフレッシュ指示信号ＰＲＦＨが“ハイ”レベルで
あるリフレッシュモードでの動作中にイネーブルされる
４個のＮＡＮＤゲート９０９、９１１、９１３、９１５
とリフレッシュ制御信号ＲＣＯＮ１、ＲＣＯＮ２をデコ
ーディングするための他の４個のＮＡＮＤゲート９０
１、９０３、９０５９０７のグループを含む。
【００５１】リフレッシュモードでは、リフレッシュ制
御信号ＲＣＯＮ１、ＲＣＯＮ２がすべて“ロー”レベル
の場合に、ＮＡＮＤゲート９０１の出力信号Ｎ９０２は
“ロー”レベルになる。これに応答して、ＮＡＮＤゲー
ト９０９の出力信号である第１リフレッシュバンク指定
信号ＰＲＥＦ＿１は“ハイ”レベルになる。
御信号ＲＣＯＮ１、ＲＣＯＮ２がすべて“ロー”レベル
の場合に、ＮＡＮＤゲート９０１の出力信号Ｎ９０２は
“ロー”レベルになる。これに応答して、ＮＡＮＤゲー
ト９０９の出力信号である第１リフレッシュバンク指定
信号ＰＲＥＦ＿１は“ハイ”レベルになる。
【００５２】リフレッシュモードでは、リフレッシュ制
御信号ＲＣＯＮ１が“ハイ”レベルであってリフレッシ
ュ制御信号ＲＣＯＮ２が“ロー”レベルであると、ＮＡ
ＮＤゲート９０３の出力信号Ｎ９０４は“ロー”レベル
になる。これに応答して、ＮＡＮＤゲート９１１の出力
信号である第２リフレッシュバンク指定信号ＰＲＥＦ＿
２は“ハイ”レベルになる。
御信号ＲＣＯＮ１が“ハイ”レベルであってリフレッシ
ュ制御信号ＲＣＯＮ２が“ロー”レベルであると、ＮＡ
ＮＤゲート９０３の出力信号Ｎ９０４は“ロー”レベル
になる。これに応答して、ＮＡＮＤゲート９１１の出力
信号である第２リフレッシュバンク指定信号ＰＲＥＦ＿
２は“ハイ”レベルになる。
【００５３】リフレッシュモードでは、リフレッシュ制
御信号ＲＣＯＮ１が“ロー”レベルであってリフレッシ
ュ制御信号ＲＣＯＮ２が“ハイ”レベルであると、ＮＡ
ＮＤゲート９０５の出力信号Ｎ９０６が“ロー”レベル
になる。これに応答して、ＮＡＮＤゲート９１３の出力
信号である第３リフレッシュバンク指定信号ＰＲＥＦ＿
３は“ハイ”レベルになる。
御信号ＲＣＯＮ１が“ロー”レベルであってリフレッシ
ュ制御信号ＲＣＯＮ２が“ハイ”レベルであると、ＮＡ
ＮＤゲート９０５の出力信号Ｎ９０６が“ロー”レベル
になる。これに応答して、ＮＡＮＤゲート９１３の出力
信号である第３リフレッシュバンク指定信号ＰＲＥＦ＿
３は“ハイ”レベルになる。
【００５４】リフレッシュモードでは、リフレッシュ制
御信号ＲＣＯＮ１、ＲＣＯＮ２がすべて“ハイ”レベル
であると、ＮＡＮＤゲート９０７の出力信号Ｎ９０８は
“ロー”レベルになる。ＮＡＮＤゲート９１５の出力信
号である第４リフレッシュバンク指定信号ＰＲＥＦ＿４
は“ハイ”レベルになる。
御信号ＲＣＯＮ１、ＲＣＯＮ２がすべて“ハイ”レベル
であると、ＮＡＮＤゲート９０７の出力信号Ｎ９０８は
“ロー”レベルになる。ＮＡＮＤゲート９１５の出力信
号である第４リフレッシュバンク指定信号ＰＲＥＦ＿４
は“ハイ”レベルになる。
【００５５】図１０は、１バンクがリフレッシュバンク
指定信号によって選択される図２に示したバンク選択デ
コーダ２１３の回路図である。図１０を参照すると、バ
ンク選択デコーダ２１３は、４個のバッファ１００１、
１００３、１００５、１００７と４個のプリデコーダ１
０１１、１０１３、１０１５、１０１７とを含む。
指定信号によって選択される図２に示したバンク選択デ
コーダ２１３の回路図である。図１０を参照すると、バ
ンク選択デコーダ２１３は、４個のバッファ１００１、
１００３、１００５、１００７と４個のプリデコーダ１
０１１、１０１３、１０１５、１０１７とを含む。
【００５６】バッファ１００１、１００３、１００５、
１００７は、第１〜第４のデコーディング信号ＰＲＥＦ
＿ｊ（ｊ＝ａ、ｂ、ｃ、ｄ）を発生するために第１〜第
４のリフレッシュバンク指定信号ＰＲＥＦ＿１〜ＰＲＥ
Ｆ＿４をバッファする。したがって、第１〜第４のデコ
ーディング信号ＰＲＥＦ＿ａ〜ＰＲＥＦ＿ｄは、第１〜
第４のリフレッシュバンク指定信号ＰＲＥＦ＿１〜ＰＲ
ＥＦ＿４と類似な情報を示す。図２を参照すると、第１
〜第４のデコーディング信号ＰＲＥＦ＿ａ〜ＰＲＥＦ＿
ｄは、内部電圧発生器２１９＿１〜２１９＿４に供給さ
れて内部電圧発生器を制御する。
１００７は、第１〜第４のデコーディング信号ＰＲＥＦ
＿ｊ（ｊ＝ａ、ｂ、ｃ、ｄ）を発生するために第１〜第
４のリフレッシュバンク指定信号ＰＲＥＦ＿１〜ＰＲＥ
Ｆ＿４をバッファする。したがって、第１〜第４のデコ
ーディング信号ＰＲＥＦ＿ａ〜ＰＲＥＦ＿ｄは、第１〜
第４のリフレッシュバンク指定信号ＰＲＥＦ＿１〜ＰＲ
ＥＦ＿４と類似な情報を示す。図２を参照すると、第１
〜第４のデコーディング信号ＰＲＥＦ＿ａ〜ＰＲＥＦ＿
ｄは、内部電圧発生器２１９＿１〜２１９＿４に供給さ
れて内部電圧発生器を制御する。
【００５７】図１０を参照すると、プリデコーダ１０１
１、１０１３、１０１５、１０１７は、第１〜第４のデ
コーディング信号ＰＲＥＦ＿ａ〜ＰＲＥＦ＿ｄに応答し
てイネーブルされる。また、イネーブルされたプリデコ
ーダ１０１１、１０１３、１０１５、１０１７は、内部
アドレスＲＡ１〜ＲＡｎを入力してリフレッシュアドレ
スＤＲＡｊｉ（ｊ＝ａ、ｂ、ｃ、ｄ、ｉ＝１〜ｎ）を発
生する。プリデコーダ１０１１、１０１３、１０１５、
１０１７は、図１１及び図１２を参考として以後にさら
に詳細に説明する。
１、１０１３、１０１５、１０１７は、第１〜第４のデ
コーディング信号ＰＲＥＦ＿ａ〜ＰＲＥＦ＿ｄに応答し
てイネーブルされる。また、イネーブルされたプリデコ
ーダ１０１１、１０１３、１０１５、１０１７は、内部
アドレスＲＡ１〜ＲＡｎを入力してリフレッシュアドレ
スＤＲＡｊｉ（ｊ＝ａ、ｂ、ｃ、ｄ、ｉ＝１〜ｎ）を発
生する。プリデコーダ１０１１、１０１３、１０１５、
１０１７は、図１１及び図１２を参考として以後にさら
に詳細に説明する。
【００５８】図１０に示したバンク選択デコーダ２１３
の動作は、第１リフレッシュバンク指定信号ＰＲＥＦ＿
１が活性化される場合に対する説明である。第１リフレ
ッシュバンク指定信号ＰＲＥＦ＿１が活性化されると第
１デコーディング信号ＰＲＥＦ＿ａが活性化される。第
１デコーディング信号ＰＲＥＦ＿ａが活性化されると、
第１プリデコーダ１０１１がイネーブルされる。したが
って、第１リフレッシュアドレスＤＲＡａｉ（ｉ＝１〜
ｎ）は、内部アドレスＲＡ１〜ＲＡｎと同一な情報を有
する。第１リフレッシュアドレスＤＲＡａｉ（ｉ＝１〜
ｎ）は、第１メモリバンク２０１＿１のメモリセルをリ
フレッシュするために図２に示した第１メモリバンク２
０１＿１のローをデコーディングするための第１ローデ
コーダ２０３＿１に伝送される。
の動作は、第１リフレッシュバンク指定信号ＰＲＥＦ＿
１が活性化される場合に対する説明である。第１リフレ
ッシュバンク指定信号ＰＲＥＦ＿１が活性化されると第
１デコーディング信号ＰＲＥＦ＿ａが活性化される。第
１デコーディング信号ＰＲＥＦ＿ａが活性化されると、
第１プリデコーダ１０１１がイネーブルされる。したが
って、第１リフレッシュアドレスＤＲＡａｉ（ｉ＝１〜
ｎ）は、内部アドレスＲＡ１〜ＲＡｎと同一な情報を有
する。第１リフレッシュアドレスＤＲＡａｉ（ｉ＝１〜
ｎ）は、第１メモリバンク２０１＿１のメモリセルをリ
フレッシュするために図２に示した第１メモリバンク２
０１＿１のローをデコーディングするための第１ローデ
コーダ２０３＿１に伝送される。
【００５９】第１リフレッシュバンク指定信号ＰＲＥＦ
＿１がバンク選択デコーダ２１３で活性化されると、第
２〜第４のリフレッシュバンク指定信号ＰＲＥＦ＿２〜
ＰＲＥＦ＿４が非活性化されて、第２〜第４までのプリ
デコーダ１０１３、１０１５、１０１７はディスエーブ
ルされる。したがって、第２〜第４のリフレッシュアド
レスＤＲＡｊｉ（ｊ＝ｂ、ｃ、ｄ、ｉ＝１〜ｎ）がプリ
チャージ状態である“ロー”レベルに維持される。それ
ゆえ、リフレッシュ作動は、第２〜第４のメモリバンク
２０１＿２〜２０１＿４のメモリセルでは実行されな
い。図１０に示したバンク選択デコーダ２１３を利用し
て各々のバンクに対するリフレッシュ作動を選択的に実
行することができるＤＲＡＭを実現する場合に、単に一
つのメモリバンクのみ選択されて、リフレッシュアドレ
スがメモリバンクに供給される。
＿１がバンク選択デコーダ２１３で活性化されると、第
２〜第４のリフレッシュバンク指定信号ＰＲＥＦ＿２〜
ＰＲＥＦ＿４が非活性化されて、第２〜第４までのプリ
デコーダ１０１３、１０１５、１０１７はディスエーブ
ルされる。したがって、第２〜第４のリフレッシュアド
レスＤＲＡｊｉ（ｊ＝ｂ、ｃ、ｄ、ｉ＝１〜ｎ）がプリ
チャージ状態である“ロー”レベルに維持される。それ
ゆえ、リフレッシュ作動は、第２〜第４のメモリバンク
２０１＿２〜２０１＿４のメモリセルでは実行されな
い。図１０に示したバンク選択デコーダ２１３を利用し
て各々のバンクに対するリフレッシュ作動を選択的に実
行することができるＤＲＡＭを実現する場合に、単に一
つのメモリバンクのみ選択されて、リフレッシュアドレ
スがメモリバンクに供給される。
【００６０】図９及び図１０を参照すると、バンクは以
下の表１に示したようにリフレッシュ制御信号ＲＣＯＮ
１、ＲＣＯＮ２に基づいて選択される。
下の表１に示したようにリフレッシュ制御信号ＲＣＯＮ
１、ＲＣＯＮ２に基づいて選択される。
【００６１】
【表１】
【００６２】図１１は、図１０に示したプリデコーダの
詳細回路図である。第１〜第４のプリデコーダは、同じ
構成を有するので第１プリデコーダが代表的に説明され
る。
詳細回路図である。第１〜第４のプリデコーダは、同じ
構成を有するので第１プリデコーダが代表的に説明され
る。
【００６３】図１１を参照すると、第１プリデコーダ１
０１１は、ＮＡＮＤゲート１１０１とインバータ１１０
３とによって構成される。ＮＡＮＤゲート１１０１は、
第１デコーディング信号ＰＲＥＦ＿ａの活性化によって
イネーブルされる。したがって、第１リフレッシュアド
レスＤＲＡａｉ、Ｉ＝１〜ｎは、内部アドレスＲＡｉ、
ｉ＝１〜ｎと同一な情報を伝送する。
０１１は、ＮＡＮＤゲート１１０１とインバータ１１０
３とによって構成される。ＮＡＮＤゲート１１０１は、
第１デコーディング信号ＰＲＥＦ＿ａの活性化によって
イネーブルされる。したがって、第１リフレッシュアド
レスＤＲＡａｉ、Ｉ＝１〜ｎは、内部アドレスＲＡｉ、
ｉ＝１〜ｎと同一な情報を伝送する。
【００６４】図１２は、図１０に示したプリデコーダの
他の詳細な回路図である。図１２に示したプリデコーダ
１０１１は、ＮＡＮＤゲート１２０１、伝送ゲート１２
０３、ＮＭＯＳトランジスタ１２０５、及びラッチ１２
０７を含む。ＮＡＮＤゲート１２０１は、第１デコーデ
ィング信号ＰＲＥＦ＿ａと第１プリチャージ制御信号Ｐ
ＤＲＥを入力する。また、ＮＡＮＤゲート１２０１の出
力信号Ｎ１２０２は伝送ゲート１２０３を制御する。第
１プリチャージ信号ＰＤＲＥは、プリチャージ期間は
“ロー”状態になり、プリチャージ後は“ハイ”状態に
なる。
他の詳細な回路図である。図１２に示したプリデコーダ
１０１１は、ＮＡＮＤゲート１２０１、伝送ゲート１２
０３、ＮＭＯＳトランジスタ１２０５、及びラッチ１２
０７を含む。ＮＡＮＤゲート１２０１は、第１デコーデ
ィング信号ＰＲＥＦ＿ａと第１プリチャージ制御信号Ｐ
ＤＲＥを入力する。また、ＮＡＮＤゲート１２０１の出
力信号Ｎ１２０２は伝送ゲート１２０３を制御する。第
１プリチャージ信号ＰＤＲＥは、プリチャージ期間は
“ロー”状態になり、プリチャージ後は“ハイ”状態に
なる。
【００６５】伝送ゲート１２０３は、ＮＡＮＤゲート１
２０１の出力信号Ｎ１２０２に応答して内部アドレスＲ
Ａｉ（ｉ＝１〜ｎ）を伝送する。ＮＭＯＳトランジスタ
１２０５は、プリチャージ期間に活性化される第２プリ
チャージ制御信号ＰＤＲＡに応答して、第１プリデコー
ダ１０１１の出力信号である第１リフレッシュアドレス
ＤＲＡａｉ（ｉ＝１〜ｎ）を“ロー”レベルにプリチャ
ージする。ラッチ１２０７は、伝送ゲート１２０３によ
って伝送された信号をラッチしてＮＭＯＳトランジスタ
１２０５によってプリチャージされた信号をラッチす
る。
２０１の出力信号Ｎ１２０２に応答して内部アドレスＲ
Ａｉ（ｉ＝１〜ｎ）を伝送する。ＮＭＯＳトランジスタ
１２０５は、プリチャージ期間に活性化される第２プリ
チャージ制御信号ＰＤＲＡに応答して、第１プリデコー
ダ１０１１の出力信号である第１リフレッシュアドレス
ＤＲＡａｉ（ｉ＝１〜ｎ）を“ロー”レベルにプリチャ
ージする。ラッチ１２０７は、伝送ゲート１２０３によ
って伝送された信号をラッチしてＮＭＯＳトランジスタ
１２０５によってプリチャージされた信号をラッチす
る。
【００６６】したがって、プリチャージ期間が終了して
第１デコーディング信号ＰＲＥＦ＿ａが活性化される
と、リフレッシュアドレスＤＲＡａｉ（ｉ＝１〜ｎ）
は、内部アドレスＲＡｉ（ｉ＝１〜ｎ）と同一の情報を
有するためにラッチされる。
第１デコーディング信号ＰＲＥＦ＿ａが活性化される
と、リフレッシュアドレスＤＲＡａｉ（ｉ＝１〜ｎ）
は、内部アドレスＲＡｉ（ｉ＝１〜ｎ）と同一の情報を
有するためにラッチされる。
【００６７】図１３は、リフレッシュバンクの数が多様
に調節できる図２に示したバンク選択デコーダの他の回
路図である。図１３を参照すると、バンク選択デコーダ
２１３は、４個の論理素子１３０１、１３０３、１３０
５、１３０７と４個のプリデコーダ１３１１、１３１
３、１３１５、１３１７を含む。
に調節できる図２に示したバンク選択デコーダの他の回
路図である。図１３を参照すると、バンク選択デコーダ
２１３は、４個の論理素子１３０１、１３０３、１３０
５、１３０７と４個のプリデコーダ１３１１、１３１
３、１３１５、１３１７を含む。
【００６８】第１論理素子１３０１は、第１〜第４のリ
フレッシュバンク指定信号ＰＲＥＦ＿ｉ（ｉ＝１〜４）
を入力信号として受け入れて、第１デコーディング信号
ＰＲＥＦ＿ａ'を発生するために論理和動作を実行す
る。第２論理素子１３０３は、第２〜第４のリフレッシ
ュバンク指定信号ＰＲＥＦ＿ｉ（ｉ＝２〜４）を入力信
号として受け入れて、第２デコーディング信号ＰＲＥＦ
＿ｂ'を発生するために論理和動作を実行する。第３論
理素子１３０５は、第３〜第４のリフレッシュバンク指
定信号ＰＲＥＦ＿ｉ（ｉ＝３、４）を入力信号として受
け入れて、第３デコーディング信号ＰＲＥＦ＿ｃ'を発
生するために論理和動作を実行する。第４論理素子１３
０７は、リフレッシュバンク指定信号ＰＲＥＦ＿４を入
力信号として受け入れて第４デコーディング信号ＰＲＥ
Ｆ＿ｄ'を発生する。
フレッシュバンク指定信号ＰＲＥＦ＿ｉ（ｉ＝１〜４）
を入力信号として受け入れて、第１デコーディング信号
ＰＲＥＦ＿ａ'を発生するために論理和動作を実行す
る。第２論理素子１３０３は、第２〜第４のリフレッシ
ュバンク指定信号ＰＲＥＦ＿ｉ（ｉ＝２〜４）を入力信
号として受け入れて、第２デコーディング信号ＰＲＥＦ
＿ｂ'を発生するために論理和動作を実行する。第３論
理素子１３０５は、第３〜第４のリフレッシュバンク指
定信号ＰＲＥＦ＿ｉ（ｉ＝３、４）を入力信号として受
け入れて、第３デコーディング信号ＰＲＥＦ＿ｃ'を発
生するために論理和動作を実行する。第４論理素子１３
０７は、リフレッシュバンク指定信号ＰＲＥＦ＿４を入
力信号として受け入れて第４デコーディング信号ＰＲＥ
Ｆ＿ｄ'を発生する。
【００６９】デコーディング信号は、次のように第１〜
第４のリフレッシュバンク指定信号ＰＲＥＦ＿ｉ（ｉ＝
１〜４）の活性化によって調節される。
第４のリフレッシュバンク指定信号ＰＲＥＦ＿ｉ（ｉ＝
１〜４）の活性化によって調節される。
【００７０】第１リフレッシュバンク指定信号ＰＲＥＦ
＿１が活性化されると、第１デコーディング信号ＰＲＥ
Ｆ＿ａ'が活性化されて、第２〜第４のデコーディング
信号ＰＲＥＦ＿ｂ'が非活性化される。したがって、第
１リフレッシュアドレスＤＲＡａｉ（ｉ＝１〜ｎ）が内
部アドレスＲＡ１〜ＲＡｎと同一の情報を有する間、第
２〜第４のリフレッシュアドレスＤＲＡｂｉ、ＤＲＡｃ
ｉ、及びＤＲＡｄｉ（ｉ＝１〜ｎ）はプリチャージ状態
である“ロー”状態に維持される。したがって、図２に
示した第１メモリバンク２０１＿１は、リフレッシュ動
作を実行して、第２〜第４までのメモリバンク２０１＿
ｉ（ｉ＝２〜４）はリフレッシュ動作を実行しない。
＿１が活性化されると、第１デコーディング信号ＰＲＥ
Ｆ＿ａ'が活性化されて、第２〜第４のデコーディング
信号ＰＲＥＦ＿ｂ'が非活性化される。したがって、第
１リフレッシュアドレスＤＲＡａｉ（ｉ＝１〜ｎ）が内
部アドレスＲＡ１〜ＲＡｎと同一の情報を有する間、第
２〜第４のリフレッシュアドレスＤＲＡｂｉ、ＤＲＡｃ
ｉ、及びＤＲＡｄｉ（ｉ＝１〜ｎ）はプリチャージ状態
である“ロー”状態に維持される。したがって、図２に
示した第１メモリバンク２０１＿１は、リフレッシュ動
作を実行して、第２〜第４までのメモリバンク２０１＿
ｉ（ｉ＝２〜４）はリフレッシュ動作を実行しない。
【００７１】第２リフレッシュバンク指定信号ＰＲＥＦ
＿２が活性化されると、第１デコーディング信号ＰＲＥ
Ｆ＿ａ'及び第２デコーディング信号ＰＲＥＦ＿ｂ'が活
性化されて、第３〜第４までのデコーディング信号ＰＲ
ＥＦ＿ｃ'、ＰＲＥＦ＿ｄ'が非活性化される。したがっ
て、第１及び第２リフレッシュアドレスＤＲＡａｉ、Ｄ
ＲＡｂｉ（ｉ＝１〜ｎ）が内部アドレスＲＡ１〜ＲＡｎ
と同一の情報を有する間、第３〜第４のリフレッシュア
ドレスＤＲＡｃｉ、ＤＲＡｄｉ（ｉ＝１〜ｎ）は、プリ
チャージ状態である“ロー”状態に維持される。したが
って、第１及び第２メモリバンク２０１＿１、２０１＿
２はリフレッシュ動作を実行し、第３及び第４のメモリ
バンク２０１＿３、２０１＿４はリフレッシュ動作を実
行しない。
＿２が活性化されると、第１デコーディング信号ＰＲＥ
Ｆ＿ａ'及び第２デコーディング信号ＰＲＥＦ＿ｂ'が活
性化されて、第３〜第４までのデコーディング信号ＰＲ
ＥＦ＿ｃ'、ＰＲＥＦ＿ｄ'が非活性化される。したがっ
て、第１及び第２リフレッシュアドレスＤＲＡａｉ、Ｄ
ＲＡｂｉ（ｉ＝１〜ｎ）が内部アドレスＲＡ１〜ＲＡｎ
と同一の情報を有する間、第３〜第４のリフレッシュア
ドレスＤＲＡｃｉ、ＤＲＡｄｉ（ｉ＝１〜ｎ）は、プリ
チャージ状態である“ロー”状態に維持される。したが
って、第１及び第２メモリバンク２０１＿１、２０１＿
２はリフレッシュ動作を実行し、第３及び第４のメモリ
バンク２０１＿３、２０１＿４はリフレッシュ動作を実
行しない。
【００７２】第３リフレッシュバンク指定信号ＰＲＥＦ
＿３が活性化されると、第１〜第３のデコーディング信
号ＰＲＥＦ＿ａ'、ＰＲＥＦ＿ｂ'、ＰＲＥＦ＿ｃ'が活
性化されて、第４デコーディング信号ＰＲＥＦ＿ｄ'が
非活性化される。したがって、第１〜第３のリフレッシ
ュアドレスＤＲＡａｉ、ＤＲＡｂｉ、ＤＲＡｃｉ（ｉ＝
１〜ｎ）が内部アドレスＲＡ１〜ＲＡｎと同一の情報を
有する間、第４リフレッシュアドレスＤＲＡｄｉ（ｉ＝
１〜ｎ）は、プリチャージ状態である“ロー”状態に維
持される。したがって、第１〜第３のメモリバンク２０
１＿１、２０１＿２、２０１＿３はリフレッシュ動作を
実行し、第４メモリバンク２０１＿４はリフレッシュ動
作を実行しない。
＿３が活性化されると、第１〜第３のデコーディング信
号ＰＲＥＦ＿ａ'、ＰＲＥＦ＿ｂ'、ＰＲＥＦ＿ｃ'が活
性化されて、第４デコーディング信号ＰＲＥＦ＿ｄ'が
非活性化される。したがって、第１〜第３のリフレッシ
ュアドレスＤＲＡａｉ、ＤＲＡｂｉ、ＤＲＡｃｉ（ｉ＝
１〜ｎ）が内部アドレスＲＡ１〜ＲＡｎと同一の情報を
有する間、第４リフレッシュアドレスＤＲＡｄｉ（ｉ＝
１〜ｎ）は、プリチャージ状態である“ロー”状態に維
持される。したがって、第１〜第３のメモリバンク２０
１＿１、２０１＿２、２０１＿３はリフレッシュ動作を
実行し、第４メモリバンク２０１＿４はリフレッシュ動
作を実行しない。
【００７３】第４リフレッシュバンク指定信号ＰＲＥＦ
＿４が活性化されると、第１〜第４のデコーディング信
号ＰＲＥＦ＿ａ'、ＰＲＥＦ＿ｂ'、ＰＲＥＦ＿ｃ'、Ｐ
ＲＥＦ＿ｄ'がすべて活性化される。したがって、第１
〜第４のリフレッシュアドレスＤＲＡａｉ、ＤＲＡｂ
ｉ、ＤＲＡｃｉ、ＤＲＡｄｉ（ｉ＝１〜ｎ）が内部アド
レスＲＡ１〜ＲＡｎと同一の情報を有する。したがっ
て、第１〜第４のメモリバンク２０１＿１、２０１＿
２、２０１＿３、２０１＿４がリフレッシュ動作を実行
する。
＿４が活性化されると、第１〜第４のデコーディング信
号ＰＲＥＦ＿ａ'、ＰＲＥＦ＿ｂ'、ＰＲＥＦ＿ｃ'、Ｐ
ＲＥＦ＿ｄ'がすべて活性化される。したがって、第１
〜第４のリフレッシュアドレスＤＲＡａｉ、ＤＲＡｂ
ｉ、ＤＲＡｃｉ、ＤＲＡｄｉ（ｉ＝１〜ｎ）が内部アド
レスＲＡ１〜ＲＡｎと同一の情報を有する。したがっ
て、第１〜第４のメモリバンク２０１＿１、２０１＿
２、２０１＿３、２０１＿４がリフレッシュ動作を実行
する。
【００７４】図１３に示した第１〜第４のプリデコーダ
１３１１、１３１３、１３１５、１３１７は、図１０で
示したプリデコーダ１０１１、１０１３、１０１５、１
０１７と同一の構成で実現される。したがって、詳細な
説明はここでは省略する。
１３１１、１３１３、１３１５、１３１７は、図１０で
示したプリデコーダ１０１１、１０１３、１０１５、１
０１７と同一の構成で実現される。したがって、詳細な
説明はここでは省略する。
【００７５】図１３に示したバンク選択デコーダ２１３
は、多様な数のプリデコーダを有することができる。ま
た、本発明に係るリフレッシュ動作を選択的に実行する
ことができるＤＲＡＭにおいて、データが保持されたメ
モリセルを有するメモリバンクでのみ選択的にリフレッ
シュが可能である。また、リフレッシュされるメモリバ
ンクの数は、図１３に示したバンク選択デコーダを利用
することによって多様に変更することができる。
は、多様な数のプリデコーダを有することができる。ま
た、本発明に係るリフレッシュ動作を選択的に実行する
ことができるＤＲＡＭにおいて、データが保持されたメ
モリセルを有するメモリバンクでのみ選択的にリフレッ
シュが可能である。また、リフレッシュされるメモリバ
ンクの数は、図１３に示したバンク選択デコーダを利用
することによって多様に変更することができる。
【００７６】図１４は、図２に示した内部電圧発生器の
回路図であって、内部電源供給電圧発生器が内部電圧発
生器の一例として図示されている。しかし、本発明がバ
ックバイアス電圧発生器を備えた回路にも適用できると
いうことは当業者には明白である。また、第１内部電圧
発生器２１９＿１が代表的に記述されるが、本発明は第
２〜第４の内部電圧発生器２１９＿ｉ、ｉ＝２〜４にも
適用できる。
回路図であって、内部電源供給電圧発生器が内部電圧発
生器の一例として図示されている。しかし、本発明がバ
ックバイアス電圧発生器を備えた回路にも適用できると
いうことは当業者には明白である。また、第１内部電圧
発生器２１９＿１が代表的に記述されるが、本発明は第
２〜第４の内部電圧発生器２１９＿ｉ、ｉ＝２〜４にも
適用できる。
【００７７】まず、リフレッシュ動作が図２に示した第
１メモリバンク２０１＿１に対して実行される場合、第
１デコーディング信号ＰＲＥＦ＿ａは“ハイ”レベルに
なる。この際、ＰＭＯＳトランジスタ１４０１、１４０
５はオフされてＮＭＯＳトランジスタ１４０７はオンさ
れる。したがって、従来技術のように図１４に示した内
部電源供給電圧発生器は、内部電源供給電圧ＰＩＶＧを
発生するためにイネーブルされる。内部電源供給電圧Ｐ
ＩＶＧを発生する作動原理は当業者によく知られている
のでここで詳細な説明を省略する。
１メモリバンク２０１＿１に対して実行される場合、第
１デコーディング信号ＰＲＥＦ＿ａは“ハイ”レベルに
なる。この際、ＰＭＯＳトランジスタ１４０１、１４０
５はオフされてＮＭＯＳトランジスタ１４０７はオンさ
れる。したがって、従来技術のように図１４に示した内
部電源供給電圧発生器は、内部電源供給電圧ＰＩＶＧを
発生するためにイネーブルされる。内部電源供給電圧Ｐ
ＩＶＧを発生する作動原理は当業者によく知られている
のでここで詳細な説明を省略する。
【００７８】リフレッシュ動作が第１メモリバンク２０
１＿１に対して実行されない場合、第１デコーディング
信号ＰＲＥＦ＿ａは“ロー”レベルになる。この際、Ｐ
ＭＯＳトランジスタ１４０１、１４０５はオンされて、
ＮＭＯＳトランジスタ１４０７とＰＭＯＳトランジスタ
１４０３はオフされる。また、図１４に示した内部電源
供給電圧発生器は、動作を止めるためにディスエーブル
される。上述したように、図１４に示した内部電源供給
電圧発生器は、リフレッシュ動作が実行されるメモリバ
ンクに対応する内部電圧発生器のみ動作するように動作
する。したがって、リフレッシュ動作が実行されないメ
モリバンクに対応する内部電圧発生器は動作を停止し
て、これにより電源消耗を大幅に減少させる。
１＿１に対して実行されない場合、第１デコーディング
信号ＰＲＥＦ＿ａは“ロー”レベルになる。この際、Ｐ
ＭＯＳトランジスタ１４０１、１４０５はオンされて、
ＮＭＯＳトランジスタ１４０７とＰＭＯＳトランジスタ
１４０３はオフされる。また、図１４に示した内部電源
供給電圧発生器は、動作を止めるためにディスエーブル
される。上述したように、図１４に示した内部電源供給
電圧発生器は、リフレッシュ動作が実行されるメモリバ
ンクに対応する内部電圧発生器のみ動作するように動作
する。したがって、リフレッシュ動作が実行されないメ
モリバンクに対応する内部電圧発生器は動作を停止し
て、これにより電源消耗を大幅に減少させる。
【００７９】メモリセルを含む複数のメモリバンクのう
ち一つ以上の選択されたメモリバンクに対して、全体ア
レーセルフリフレッシュ（Ｆｕｌｌ Ａｒｒａｙ Ｓｅ
ｌｆ−ｒｅｆｒｅｓh）を実行する上述された望ましい
実施例に追加して、本発明の他の実施例は、一つ以上の
選択されたメモリバンクの一部分（一つ以上のブロッ
ク）に対して部分アレーセルフリフレッシュ（ＰＡＳ
Ｒ;Ｐａｒｔｉａｌ Ａｒｒａｙ Ｓｅｌｆ−ｒｅｆｒ
ｅｓh）動作を実行するメカニズムを提供する。特に、
本発明は、選択されたメモリバンクの部分アレーセルフ
リフレッシュ動作、例えば１／２、１／４、１／８また
は１／１６部分アレーセルフリフレッシュ動作を実行す
るメカニズムを提供する。本発明の一実施例では、概略
的に言えば、部分アレーセルフリフレッシュ作動は、
（１）セルフリフレッシュ動作中にローアドレスカウン
ターによってローアドレスの発生を制御して、（２）セ
ルフリフレッシュサイクル発生器を制御して該セルフリ
フレッシュサイクル発生器からのセルフリフレッシュサ
イクル出力を調節することによって実行される。以下に
説明するように、セルフリフレッシュサイクルは、部分
アレーセルフリフレッシュ動作中における電流消耗の減
少する方法で調節される。他の実施例で、部分アレーセ
ルフリフレッシュ動作は、セルフリフレッシュ中の部分
セルアレーに対応する一つ以上のローアドレスを制御す
ることによって実行され、セルフリフレッシュ電流消耗
の減少は、メモリバンクの不使用のブロックの活性化を
遮断することによってなされる。
ち一つ以上の選択されたメモリバンクに対して、全体ア
レーセルフリフレッシュ（Ｆｕｌｌ Ａｒｒａｙ Ｓｅ
ｌｆ−ｒｅｆｒｅｓh）を実行する上述された望ましい
実施例に追加して、本発明の他の実施例は、一つ以上の
選択されたメモリバンクの一部分（一つ以上のブロッ
ク）に対して部分アレーセルフリフレッシュ（ＰＡＳ
Ｒ;Ｐａｒｔｉａｌ Ａｒｒａｙ Ｓｅｌｆ−ｒｅｆｒ
ｅｓh）動作を実行するメカニズムを提供する。特に、
本発明は、選択されたメモリバンクの部分アレーセルフ
リフレッシュ動作、例えば１／２、１／４、１／８また
は１／１６部分アレーセルフリフレッシュ動作を実行す
るメカニズムを提供する。本発明の一実施例では、概略
的に言えば、部分アレーセルフリフレッシュ作動は、
（１）セルフリフレッシュ動作中にローアドレスカウン
ターによってローアドレスの発生を制御して、（２）セ
ルフリフレッシュサイクル発生器を制御して該セルフリ
フレッシュサイクル発生器からのセルフリフレッシュサ
イクル出力を調節することによって実行される。以下に
説明するように、セルフリフレッシュサイクルは、部分
アレーセルフリフレッシュ動作中における電流消耗の減
少する方法で調節される。他の実施例で、部分アレーセ
ルフリフレッシュ動作は、セルフリフレッシュ中の部分
セルアレーに対応する一つ以上のローアドレスを制御す
ることによって実行され、セルフリフレッシュ電流消耗
の減少は、メモリバンクの不使用のブロックの活性化を
遮断することによってなされる。
【００８０】図１５Ａ及び図１５Ｂは、半導体メモリ装
置の複数個のメモリバンクのうちの一つのメモリバンク
Ｂのアレー分割を示している。上述したように、半導体
装置のメモリセルアレーは、バンクアドレスコーディン
グ（例えば、アドレスＡ１２、Ａ１３は４個のメモリバ
ンクを選択するために用いられることができる）を用い
て幾つかのメモリバンクに分割されうる。さらに、本実
施例によると、図１５に示したように、メモリバンクＢ
は一つのアドレス（例えば、Ａ１１）のコーディングを
用いて、論理的に２個のブロックＢＫ１、ＢＫ２に分割
され、望ましくは２個のブロックの大きさは同一であ
る。部分アレーセルフリフレッシュ動作中において、ブ
ロックＢＫ１は“ロー”レベルのアドレスＡ１１に応答
してアクセスされ、ブロックＢＫ２は“ハイ”レベルの
アドレスＡ１１に応答してアクセスされる。言い換えれ
ば、部分アレーセルフリフレッシュ動作中において、セ
ルフリフレッシュはメモリバンクの１／２に対してのみ
実行される。例えば、セルフリフレッシュはブロックＢ
Ｋ１に対してのみ実行され、ブロックＢＫ２に対しては
実行されない。
置の複数個のメモリバンクのうちの一つのメモリバンク
Ｂのアレー分割を示している。上述したように、半導体
装置のメモリセルアレーは、バンクアドレスコーディン
グ（例えば、アドレスＡ１２、Ａ１３は４個のメモリバ
ンクを選択するために用いられることができる）を用い
て幾つかのメモリバンクに分割されうる。さらに、本実
施例によると、図１５に示したように、メモリバンクＢ
は一つのアドレス（例えば、Ａ１１）のコーディングを
用いて、論理的に２個のブロックＢＫ１、ＢＫ２に分割
され、望ましくは２個のブロックの大きさは同一であ
る。部分アレーセルフリフレッシュ動作中において、ブ
ロックＢＫ１は“ロー”レベルのアドレスＡ１１に応答
してアクセスされ、ブロックＢＫ２は“ハイ”レベルの
アドレスＡ１１に応答してアクセスされる。言い換えれ
ば、部分アレーセルフリフレッシュ動作中において、セ
ルフリフレッシュはメモリバンクの１／２に対してのみ
実行される。例えば、セルフリフレッシュはブロックＢ
Ｋ１に対してのみ実行され、ブロックＢＫ２に対しては
実行されない。
【００８１】また、図１５Ｂでは、メモリバンクＢが２
個のアドレス（例えば、Ａ１０、Ａ１１）のコーディン
グを用いて論理的に４個のブロックＢＫ１、ＢＫ２、Ｂ
Ｋ３、ＢＫ４に分割され、４個のブロックは望ましく同
一の大きさを有する。部分セルフリフレッシュ動作中に
おいて、ブロックＢＫ１、ＢＫ２、ＢＫ３、ＢＫ４中の
一つは対応するアドレスによってアクセスされる。例え
ば、ブロックＢＫ１は、“ロー”レベルであるアドレス
Ａ１０、Ａ１１に応答してアクセスされ、ブロックＢＫ
２は“ロー”レベルであるアドレスＡ１１と“ハイ”レ
ベルであるアドレスＡ１０に応答してアクセスされる。
言い換えれば、部分アレーセルフリフレッシュ動作中に
おいて、セルフリフレッシュは、メモリバンクの１／４
に対してのみ実行される。例えば、セルフリフレッシュ
がブロックＢＫ１に対して実行されると、残りのブロッ
クＢＫ２、ＢＫ３、ＢＫ４に対しては実行されない。同
様に、メモリバンクは、論理的に３個及び４個のアドレ
スを利用して８個及び１６個のブロックに分割してもよ
く、この場合はメモリバンクの１／８または１／１６ブ
ロックがセルフリフレッシュされる。部分アレーセルフ
リフレッシュ動作を実行する望ましい実施例に対してさ
らに詳細に説明する。
個のアドレス（例えば、Ａ１０、Ａ１１）のコーディン
グを用いて論理的に４個のブロックＢＫ１、ＢＫ２、Ｂ
Ｋ３、ＢＫ４に分割され、４個のブロックは望ましく同
一の大きさを有する。部分セルフリフレッシュ動作中に
おいて、ブロックＢＫ１、ＢＫ２、ＢＫ３、ＢＫ４中の
一つは対応するアドレスによってアクセスされる。例え
ば、ブロックＢＫ１は、“ロー”レベルであるアドレス
Ａ１０、Ａ１１に応答してアクセスされ、ブロックＢＫ
２は“ロー”レベルであるアドレスＡ１１と“ハイ”レ
ベルであるアドレスＡ１０に応答してアクセスされる。
言い換えれば、部分アレーセルフリフレッシュ動作中に
おいて、セルフリフレッシュは、メモリバンクの１／４
に対してのみ実行される。例えば、セルフリフレッシュ
がブロックＢＫ１に対して実行されると、残りのブロッ
クＢＫ２、ＢＫ３、ＢＫ４に対しては実行されない。同
様に、メモリバンクは、論理的に３個及び４個のアドレ
スを利用して８個及び１６個のブロックに分割してもよ
く、この場合はメモリバンクの１／８または１／１６ブ
ロックがセルフリフレッシュされる。部分アレーセルフ
リフレッシュ動作を実行する望ましい実施例に対してさ
らに詳細に説明する。
【００８２】図１６は、本発明の実施例による部分アレ
ーセルフリフレッシュ動作を実行するための回路の概略
図である。図１６は、図２に示した内部アドレス発生器
及びカウンター２０９の実施例を示す。図１６は、セル
フリフレッシュアドレスカウンターによって発生された
アドレスビットをマスクして、セルフリフレッシュサイ
クルを調節するための本発明の１形態による制御方法を
示す。図１６の回路は、命令語バッファ１６０１、発振
器１６０２、セルフリフレッシュサイクル発生器１６０
３、自動パルス発生器１６０４、カウンター１６０５、
ローアドレスバッファ１６０６、及びローアドレスプリ
デコーダ１６０７を含む。
ーセルフリフレッシュ動作を実行するための回路の概略
図である。図１６は、図２に示した内部アドレス発生器
及びカウンター２０９の実施例を示す。図１６は、セル
フリフレッシュアドレスカウンターによって発生された
アドレスビットをマスクして、セルフリフレッシュサイ
クルを調節するための本発明の１形態による制御方法を
示す。図１６の回路は、命令語バッファ１６０１、発振
器１６０２、セルフリフレッシュサイクル発生器１６０
３、自動パルス発生器１６０４、カウンター１６０５、
ローアドレスバッファ１６０６、及びローアドレスプリ
デコーダ１６０７を含む。
【００８３】カウンター１６０５は、複数個のサイクル
カウンター（例えば、カウンター０〜カウンター１１）
を含む。半導体メモリ装置に適用されるサイクルカウン
ターの数は望ましくはワードラインを活性化するための
内部アドレスを発生することに必要なアドレスビットの
数と同一である。例えば、メモリバンク当たりのワード
ラインの数が４０９６である図１５Ａ及び図１５Ｂの実
施例において、１２個のアドレスビットＣＮＴ０〜ＣＮ
Ｔ１１が必要である。したがって、図１６の実施例で
は、カウンター１６０５は１２個のサイクルカウンター
を含む。
カウンター（例えば、カウンター０〜カウンター１１）
を含む。半導体メモリ装置に適用されるサイクルカウン
ターの数は望ましくはワードラインを活性化するための
内部アドレスを発生することに必要なアドレスビットの
数と同一である。例えば、メモリバンク当たりのワード
ラインの数が４０９６である図１５Ａ及び図１５Ｂの実
施例において、１２個のアドレスビットＣＮＴ０〜ＣＮ
Ｔ１１が必要である。したがって、図１６の実施例で
は、カウンター１６０５は１２個のサイクルカウンター
を含む。
【００８４】命令語バッファ１６０１は、半導体メモリ
チップに印加される外部セルフリフレッシュ命令語信号
を入力として受け入れて、ここに応答して内部リフレッ
シュ制御信号ＩＮ２を出力する。制御信号ＩＮ２の論理
レベルに依存して、全体アレーセルフリフレッシュ動作
が、一つ以上の選択されたメモリバンクに対して実行さ
れたり、部分アレーセルフリフレッシュ動作が一つ以上
の選択されたメモリバンクの一部分に対して実行された
りする。
チップに印加される外部セルフリフレッシュ命令語信号
を入力として受け入れて、ここに応答して内部リフレッ
シュ制御信号ＩＮ２を出力する。制御信号ＩＮ２の論理
レベルに依存して、全体アレーセルフリフレッシュ動作
が、一つ以上の選択されたメモリバンクに対して実行さ
れたり、部分アレーセルフリフレッシュ動作が一つ以上
の選択されたメモリバンクの一部分に対して実行された
りする。
【００８５】特に、一つの実施例で、制御信号ＩＮ２が
セルフリフレッシュ命令信号に応答して“ハイ”レベル
に設定されると、すべてのアレーセルフリフレッシュ動
作が一つ以上のメモリバンクに対して実行される。図１
７は、一つ以上の選択されたメモリバンクに対するすべ
てのアレーセルフリフレッシュ動作を実行するための制
御信号を示すタイミング図である。“ハイ”レベルであ
る制御信号ＩＮ２に応答して、発振器１６０２は信号Ｐ
ＯＳＣを発生する。信号ＰＯＳＣは、セルフリフレッシ
ュサイクル発生器１６０３に入力されて、セルフリフレ
ッシュサイクル発生器１６０３は、パルス信号ＰＯＳＣ
の周期より何倍か大きな所定の周期Ｔを有するパルス信
号ＰＳＥＬＦを発生する。自動パルス発生器１６０４
は、セルフリフレッシュサイクル制御信号を含んだ各パ
ルスの上昇部に応答してパルス信号ＣＮＴＰを発生す
る。信号ＣＮＴＰは、カウンター１６０５に入力されて
アドレス信号ＣＮＴ０〜ＣＮＴ１１を発生させ、アドレ
ス信号ＣＮＴ０〜ＣＮＴ１１はセルフリフレッシュサイ
クル信号ＰＳＥＬＦの上昇エッジで変化される。カウン
ターは連続的にローアドレスバッファ１６０６に入力さ
れる内部ローアドレスを発生する。その後、バッファさ
れたローアドレスは、ローアドレスプリデコーダ１６０
７によってデコードされて、全体アレーセルフリフレッ
シュ動作が、ワードラインを連続的に活性化させること
によって、選択されたメモリバンクに対して実行され
る。各々のワードラインは図１７に示したように活性化
される。
セルフリフレッシュ命令信号に応答して“ハイ”レベル
に設定されると、すべてのアレーセルフリフレッシュ動
作が一つ以上のメモリバンクに対して実行される。図１
７は、一つ以上の選択されたメモリバンクに対するすべ
てのアレーセルフリフレッシュ動作を実行するための制
御信号を示すタイミング図である。“ハイ”レベルであ
る制御信号ＩＮ２に応答して、発振器１６０２は信号Ｐ
ＯＳＣを発生する。信号ＰＯＳＣは、セルフリフレッシ
ュサイクル発生器１６０３に入力されて、セルフリフレ
ッシュサイクル発生器１６０３は、パルス信号ＰＯＳＣ
の周期より何倍か大きな所定の周期Ｔを有するパルス信
号ＰＳＥＬＦを発生する。自動パルス発生器１６０４
は、セルフリフレッシュサイクル制御信号を含んだ各パ
ルスの上昇部に応答してパルス信号ＣＮＴＰを発生す
る。信号ＣＮＴＰは、カウンター１６０５に入力されて
アドレス信号ＣＮＴ０〜ＣＮＴ１１を発生させ、アドレ
ス信号ＣＮＴ０〜ＣＮＴ１１はセルフリフレッシュサイ
クル信号ＰＳＥＬＦの上昇エッジで変化される。カウン
ターは連続的にローアドレスバッファ１６０６に入力さ
れる内部ローアドレスを発生する。その後、バッファさ
れたローアドレスは、ローアドレスプリデコーダ１６０
７によってデコードされて、全体アレーセルフリフレッ
シュ動作が、ワードラインを連続的に活性化させること
によって、選択されたメモリバンクに対して実行され
る。各々のワードラインは図１７に示したように活性化
される。
【００８６】したがって、選択されたメモリバンクに対
する全体アレーセルフリフレッシュ動作の場合には、部
分セルフリフレッシュ信号ＩＮ２は“ハイ”レベルに固
定されて、図１７に示したようにリフレッシュ動作中に
発生された自動パルス信号ＣＮＴＰのトグリング（Ｔｏ
ｇｇｌｉｎｇ）に基づいて信号ＣＮＴ１１が発生され
る。
する全体アレーセルフリフレッシュ動作の場合には、部
分セルフリフレッシュ信号ＩＮ２は“ハイ”レベルに固
定されて、図１７に示したようにリフレッシュ動作中に
発生された自動パルス信号ＣＮＴＰのトグリング（Ｔｏ
ｇｇｌｉｎｇ）に基づいて信号ＣＮＴ１１が発生され
る。
【００８７】一方、本発明の１形態による部分アレーセ
ルフリフレッシュ動作の場合は、制御信号ＩＮ２は“ロ
ー”レベルに設定される。“ロー”レベルである制御信
号ＩＮ２に応答して、カウンター１１は信号ＣＮＴＰに
応答して動作せず、カウンター１１のアドレスビット
（例えば、ＣＮＴ１１）はマスクされて“ロー”レベル
に固定される。
ルフリフレッシュ動作の場合は、制御信号ＩＮ２は“ロ
ー”レベルに設定される。“ロー”レベルである制御信
号ＩＮ２に応答して、カウンター１１は信号ＣＮＴＰに
応答して動作せず、カウンター１１のアドレスビット
（例えば、ＣＮＴ１１）はマスクされて“ロー”レベル
に固定される。
【００８８】図１８は、本発明の一実施例によるカウン
ターの概略図である。特に、図１８Ａは、図１６に示し
たカウンター１６０５のサイクルカウンター１６０５−
１１を示している。サイクルカウンター１６０５−１１
は、リフレッシュ信号ＩＮ２を入力として受け入れる複
数個のＮＡＮＤバッファＮ１、Ｎ２、複数個の伝送ゲー
トｔ０〜ｔ３、及び複数個のインバータバッファＩ１〜
Ｉ４を含み、これらすべては図示されたように動作する
ように連結される。
ターの概略図である。特に、図１８Ａは、図１６に示し
たカウンター１６０５のサイクルカウンター１６０５−
１１を示している。サイクルカウンター１６０５−１１
は、リフレッシュ信号ＩＮ２を入力として受け入れる複
数個のＮＡＮＤバッファＮ１、Ｎ２、複数個の伝送ゲー
トｔ０〜ｔ３、及び複数個のインバータバッファＩ１〜
Ｉ４を含み、これらすべては図示されたように動作する
ように連結される。
【００８９】図１８Ｂのタイミング図に示したように、
“ロー”レベルの信号ＩＮ２がカウンター１６０５に印
加されてカウンター１６０５の動作をディスエーブルし
て、信号ＣＮＴ１０の入力レベルに関係なくカウンター
１６０５の出力ビットＣＮＴ１１を“ロー”レベルに維
持する。要約すると、サイクルカウンター１６０５−１
１は次のように作動する。内部ノードｎ０、ｎ１、ｎ
２、ｎ３、ｎ４、ｎ５、ＣＮＴ１１、ＩＮ２の初期状態
を各々“ハイ”レベル、“ロー”レベル、“ハイ”レベ
ル、“ロー”レベル、“ロー”レベル、“ハイ”レベ
ル、“ロー”レベル、“ハイ”レベルと仮定する。信号
ＣＮＴ１０が“ロー”レベルになると伝送ゲートｔ３が
オンされて、ノードｎ４が“ハイ”レベル、ノードｎ３
が“ハイ”レベル、ノードｎ５が“ロー”レベル、最終
出力ＣＮＴ１１が“ハイ”レベルになる。信号ＣＮＴ１
０が“ハイ”レベルになると、伝送ゲートｔ１がオンさ
れて、ノードｎ０が“ロー”レベル、ノードｎ１が“ハ
イ”レベル、ノードｎ２が“ロー”レベルになる。信号
ＣＮＴ１１のレベルは信号ＣＮＴ１０の“ロー”レベル
によって継続的に変わる。
“ロー”レベルの信号ＩＮ２がカウンター１６０５に印
加されてカウンター１６０５の動作をディスエーブルし
て、信号ＣＮＴ１０の入力レベルに関係なくカウンター
１６０５の出力ビットＣＮＴ１１を“ロー”レベルに維
持する。要約すると、サイクルカウンター１６０５−１
１は次のように作動する。内部ノードｎ０、ｎ１、ｎ
２、ｎ３、ｎ４、ｎ５、ＣＮＴ１１、ＩＮ２の初期状態
を各々“ハイ”レベル、“ロー”レベル、“ハイ”レベ
ル、“ロー”レベル、“ロー”レベル、“ハイ”レベ
ル、“ロー”レベル、“ハイ”レベルと仮定する。信号
ＣＮＴ１０が“ロー”レベルになると伝送ゲートｔ３が
オンされて、ノードｎ４が“ハイ”レベル、ノードｎ３
が“ハイ”レベル、ノードｎ５が“ロー”レベル、最終
出力ＣＮＴ１１が“ハイ”レベルになる。信号ＣＮＴ１
０が“ハイ”レベルになると、伝送ゲートｔ１がオンさ
れて、ノードｎ０が“ロー”レベル、ノードｎ１が“ハ
イ”レベル、ノードｎ２が“ロー”レベルになる。信号
ＣＮＴ１１のレベルは信号ＣＮＴ１０の“ロー”レベル
によって継続的に変わる。
【００９０】さらに、図１５Ａに示したように、１／２
部分アレーセルフリフレッシュ作動中に一つのバンクが
二回リフレッシュされることを防止するためにリフレッ
シュサイクルの周期Ｔは電流消耗を減少させるために二
倍（２Ｔ）になる。言い換えれば、図１５Ａの実施例
で、２０４７個のワードライン（２１０）のみが活性化
される必要があるので、リフレッシュ信号ＰＳＥＬＦの
周期Ｔは二倍になる。リフレッシュ信号ＰＳＥＬＦの周
期Ｔは信号ＩＮ２に応答して調節される。図１９は本発
明の一実施例によるセルフリフレッシュサイクル発生器
の概略図である。セルフリフレッシュサイクル発生器１
６０３はｎビットカウンターを含み、リフレッシュ信号
ＰＳＥＬＦを発生するために用いられるサイクルカウン
ター１６０３−１〜１６０３−３の量は信号ＩＮ２に基
づいて変化する。
部分アレーセルフリフレッシュ作動中に一つのバンクが
二回リフレッシュされることを防止するためにリフレッ
シュサイクルの周期Ｔは電流消耗を減少させるために二
倍（２Ｔ）になる。言い換えれば、図１５Ａの実施例
で、２０４７個のワードライン（２１０）のみが活性化
される必要があるので、リフレッシュ信号ＰＳＥＬＦの
周期Ｔは二倍になる。リフレッシュ信号ＰＳＥＬＦの周
期Ｔは信号ＩＮ２に応答して調節される。図１９は本発
明の一実施例によるセルフリフレッシュサイクル発生器
の概略図である。セルフリフレッシュサイクル発生器１
６０３はｎビットカウンターを含み、リフレッシュ信号
ＰＳＥＬＦを発生するために用いられるサイクルカウン
ター１６０３−１〜１６０３−３の量は信号ＩＮ２に基
づいて変化する。
【００９１】さらに詳細には、選択されたメモリバンク
のすべてのアレーセルフリフレッシュ動作の場合に所定
個数のサイクルカウンター１６０３−１〜１６０３−３
がカウンターＮ、１６０３−３から出力される信号ＱＮ
またはＰＳＥＬＦを発生するために用いられる。“ハ
イ”レベルの信号ＩＮ２に応答して信号ＰＯＳＣはスイ
ッチ１６０３−５を通してカウンター０、１６０３−１
に直接的にスイッチされて、周期Ｔを有する信号ＰＳＥ
ＬＦはＰＳＥＬＧ発生器ＰＳＥＬＦ、１６０３から出力
される。
のすべてのアレーセルフリフレッシュ動作の場合に所定
個数のサイクルカウンター１６０３−１〜１６０３−３
がカウンターＮ、１６０３−３から出力される信号ＱＮ
またはＰＳＥＬＦを発生するために用いられる。“ハ
イ”レベルの信号ＩＮ２に応答して信号ＰＯＳＣはスイ
ッチ１６０３−５を通してカウンター０、１６０３−１
に直接的にスイッチされて、周期Ｔを有する信号ＰＳＥ
ＬＦはＰＳＥＬＧ発生器ＰＳＥＬＦ、１６０３から出力
される。
【００９２】さらに、信号ＩＮ２が“ロー”レベルであ
る部分アレーセルフリフレッシュ動作の場合には、スイ
ッチ１６０３−５は信号ＰＯＳＣを追加的なカウンター
１６０４−４に送って、発生される信号ＰＳＥＬＦの周
期が全体アレーセルフリフレッシュ動作のための所定の
セルフリフレッシュサイクルの周期の２倍（２Ｔ）にな
るようにする。用いられる各々の追加カウンターについ
て、信号ＰＳＥＬＦの周期は２倍になる。例えば、図２
０は、全体アレーセルフリフレッシュ動作、１／２部分
アレーセルフリフレッシュ動作、及び１／４部分アレー
セルフリフレッシュ動作に対するワードライン活性化間
隔を示す図面である。したがって、１／４部分アレーセ
ルフリフレッシュ動作に対して、ＰＳＥＬＦ発生器１６
０３で二個の追加カウンターの使用は信号ＰＳＥＬＦの
周期が全体アレーセルフリフレッシュ動作の所定周期Ｔ
の４倍（４Ｔ）になるようにする。
る部分アレーセルフリフレッシュ動作の場合には、スイ
ッチ１６０３−５は信号ＰＯＳＣを追加的なカウンター
１６０４−４に送って、発生される信号ＰＳＥＬＦの周
期が全体アレーセルフリフレッシュ動作のための所定の
セルフリフレッシュサイクルの周期の２倍（２Ｔ）にな
るようにする。用いられる各々の追加カウンターについ
て、信号ＰＳＥＬＦの周期は２倍になる。例えば、図２
０は、全体アレーセルフリフレッシュ動作、１／２部分
アレーセルフリフレッシュ動作、及び１／４部分アレー
セルフリフレッシュ動作に対するワードライン活性化間
隔を示す図面である。したがって、１／４部分アレーセ
ルフリフレッシュ動作に対して、ＰＳＥＬＦ発生器１６
０３で二個の追加カウンターの使用は信号ＰＳＥＬＦの
周期が全体アレーセルフリフレッシュ動作の所定周期Ｔ
の４倍（４Ｔ）になるようにする。
【００９３】図２１は、本発明の他の実施例による部分
アレーセルフリフレッシュ動作を実行するための回路に
対する概略図である。図２１の回路の動作は、上述した
ような図１６の回路の動作と類似であるが、カウンター
１０、１６０５−１０とカウンター１１、１６０５−１
１は、セルフリフレッシュ間隔を調節するためにＰＳＥ
ＬＦ発生器に入力される制御信号ＩＮ３によって選択的
にイネーブル／ディスエーブルされる点が異なる。制御
信号ＩＮ３を通して二個のサイクルカウンター１０、１
１の動作を選択的にディスエーブルすることにより、ア
ドレスビットＣＮＴ１０、ＣＮＴ１１が１／４部分アレ
ーセルフリフレッシュ動作を実行するようにするために
各々マスクされて所望するレベルに固定できる。
アレーセルフリフレッシュ動作を実行するための回路に
対する概略図である。図２１の回路の動作は、上述した
ような図１６の回路の動作と類似であるが、カウンター
１０、１６０５−１０とカウンター１１、１６０５−１
１は、セルフリフレッシュ間隔を調節するためにＰＳＥ
ＬＦ発生器に入力される制御信号ＩＮ３によって選択的
にイネーブル／ディスエーブルされる点が異なる。制御
信号ＩＮ３を通して二個のサイクルカウンター１０、１
１の動作を選択的にディスエーブルすることにより、ア
ドレスビットＣＮＴ１０、ＣＮＴ１１が１／４部分アレ
ーセルフリフレッシュ動作を実行するようにするために
各々マスクされて所望するレベルに固定できる。
【００９４】図２２は、本発明によるセルフリフレッシ
ュサイクル発生回路１６０３の実施例を示しており、リ
フレッシュサイクルは、制御信号ＩＮ２、ＩＮ３によっ
て、所定のセルフリフレッシュサイクルＴの２倍または
４倍に選択的に調節される。回路は、複数個のサイクル
カウンター１６０４、１６０５、１６０６、１６０７、
ＮＯＲゲート１６０８、複数個の伝送ゲート１６０９、
１６１０、１６１１、及び複数個のインバータバッファ
６１２、１６１３、１６１４を含み、これらすべては図
２２に示したように動作するように連結される。制御信
号ＩＮ１は、１／２部分アレーセルフリフレッシュ動作
を可能にして制御信号ＩＮ３は１／４部分アレーセルフ
リフレッシュ動作を可能にする。制御信号ＩＮ２、ＩＮ
３の論理レベルに依存して、発振器信号ＰＯＳＣの経路
は、サイクルカウンターＱ１、１６０４から所望の信号
ＰＳＥＬＦが出力されるように変更される。
ュサイクル発生回路１６０３の実施例を示しており、リ
フレッシュサイクルは、制御信号ＩＮ２、ＩＮ３によっ
て、所定のセルフリフレッシュサイクルＴの２倍または
４倍に選択的に調節される。回路は、複数個のサイクル
カウンター１６０４、１６０５、１６０６、１６０７、
ＮＯＲゲート１６０８、複数個の伝送ゲート１６０９、
１６１０、１６１１、及び複数個のインバータバッファ
６１２、１６１３、１６１４を含み、これらすべては図
２２に示したように動作するように連結される。制御信
号ＩＮ１は、１／２部分アレーセルフリフレッシュ動作
を可能にして制御信号ＩＮ３は１／４部分アレーセルフ
リフレッシュ動作を可能にする。制御信号ＩＮ２、ＩＮ
３の論理レベルに依存して、発振器信号ＰＯＳＣの経路
は、サイクルカウンターＱ１、１６０４から所望の信号
ＰＳＥＬＦが出力されるように変更される。
【００９５】さらに詳細には、サイクルカウンター１６
０４の出力が現在のサイクルを決定する出力であると仮
定する。一実施例として、全体アレーセルフリフレッシ
ュ動作の場合に、信号ＩＮ２、ＩＮ３は“ロー”レベル
を有するように固定される。伝送ゲート１６０９は活性
化され、伝送ゲート１６１０、１６１１は非活性化され
て、サイクルカウンター１６０５、１６０４を通して発
生される信号ＰＳＥＬＦが図２３Ａのタイミング図で示
したように周期Ｔを有する信号ＰＳＥＬＦになるように
する。１／２部分アレーセルフリフレッシュ動作の場合
には、信号ＩＮ２、ＩＮ３は、各々“ハイ”レベルと
“ロー”レベルを有するように固定される。結果的に、
伝送ゲート１６０９、１６１１は非活性化され、信号Ｐ
ＯＳＣはサイクルカウンター１６０６、１６０５、１６
０４を通過する。カウンター１６０４の出力ＰＳＥＬＦ
は、図２３Ｂのタイミング図に示したように全体アレー
セルフリフレッシュのための信号ＰＳＥＬＦ周期の２倍
の周期を有する。さらに、１／４部分アレーセルフリフ
レッシュ動作の場合には、信号ＩＮ２、ＩＮ３は、各々
“ロー”レベルと“ハイ”レベルを有するように固定さ
れ、これは伝送ゲート１６１１が活性化されて伝送ゲー
ト１６０９、１６１０が非活性化される結果をもたら
す。信号ＰＯＳＣは、したがって、すべてのサイクルカ
ウンター１６０６、１６０７、１６０５、１６０４を通
過する。カウンター１６０４の出力信号は、したがっ
て、図２３Ｃのタイミング図に示したように、全体アレ
ーセルフリフレッシュ中の所定の周期Ｔの４倍である周
期を有するようになる。
０４の出力が現在のサイクルを決定する出力であると仮
定する。一実施例として、全体アレーセルフリフレッシ
ュ動作の場合に、信号ＩＮ２、ＩＮ３は“ロー”レベル
を有するように固定される。伝送ゲート１６０９は活性
化され、伝送ゲート１６１０、１６１１は非活性化され
て、サイクルカウンター１６０５、１６０４を通して発
生される信号ＰＳＥＬＦが図２３Ａのタイミング図で示
したように周期Ｔを有する信号ＰＳＥＬＦになるように
する。１／２部分アレーセルフリフレッシュ動作の場合
には、信号ＩＮ２、ＩＮ３は、各々“ハイ”レベルと
“ロー”レベルを有するように固定される。結果的に、
伝送ゲート１６０９、１６１１は非活性化され、信号Ｐ
ＯＳＣはサイクルカウンター１６０６、１６０５、１６
０４を通過する。カウンター１６０４の出力ＰＳＥＬＦ
は、図２３Ｂのタイミング図に示したように全体アレー
セルフリフレッシュのための信号ＰＳＥＬＦ周期の２倍
の周期を有する。さらに、１／４部分アレーセルフリフ
レッシュ動作の場合には、信号ＩＮ２、ＩＮ３は、各々
“ロー”レベルと“ハイ”レベルを有するように固定さ
れ、これは伝送ゲート１６１１が活性化されて伝送ゲー
ト１６０９、１６１０が非活性化される結果をもたら
す。信号ＰＯＳＣは、したがって、すべてのサイクルカ
ウンター１６０６、１６０７、１６０５、１６０４を通
過する。カウンター１６０４の出力信号は、したがっ
て、図２３Ｃのタイミング図に示したように、全体アレ
ーセルフリフレッシュ中の所定の周期Ｔの４倍である周
期を有するようになる。
【００９６】図２４Ａ及び図２４Ｂは、本発明の他の実
施例によるサイクルカウンターを示す概略図である。特
に、図２４Ａ及び図２４Ｂは、本発明の一実施例によ
る、例えば、１／４部分アレーセルフリフレッシュ動作
を提供する図２１のカウンター１６０５に適用されるサ
イクルカウンター１６０５−１１、１６０５−１０の一
実施例を示すことである。図２４Ａ及び図２４Ｂに示し
た実施例のサイクルカウンターは、図１８Ａに示したサ
イクルカウンターと類似であるが、図示されたように動
作するように連結されたバッファインバータＩ６及び伝
送ゲートｔ５、ｔ６を含むことが異なる。また、制御信
号ＩＮ２、ＩＮ３各々は、カウンタービットＣＮＴ１
０、ＣＮＴ１１の多様な出力を提供するために２ビット
信号ＩＮ２Ａ、ＩＮ２Ｂ、ＩＮ３Ａ、ＩＮ３Ｂを各々含
み、これは引続き選択されたメモリバンクのメモリブロ
ックを選択するためのアドレスビット１０、１１の多様
な出力を提供する。例えば、実施例として、選択された
メモリバンクのブロックＢＫ１、ＢＫ２、ＢＫ３、ＢＫ
４中の一つは以下の表２によって１／４部分アレーセル
フリフレッシュ動作に基づいてリフレッシュされる。
施例によるサイクルカウンターを示す概略図である。特
に、図２４Ａ及び図２４Ｂは、本発明の一実施例によ
る、例えば、１／４部分アレーセルフリフレッシュ動作
を提供する図２１のカウンター１６０５に適用されるサ
イクルカウンター１６０５−１１、１６０５−１０の一
実施例を示すことである。図２４Ａ及び図２４Ｂに示し
た実施例のサイクルカウンターは、図１８Ａに示したサ
イクルカウンターと類似であるが、図示されたように動
作するように連結されたバッファインバータＩ６及び伝
送ゲートｔ５、ｔ６を含むことが異なる。また、制御信
号ＩＮ２、ＩＮ３各々は、カウンタービットＣＮＴ１
０、ＣＮＴ１１の多様な出力を提供するために２ビット
信号ＩＮ２Ａ、ＩＮ２Ｂ、ＩＮ３Ａ、ＩＮ３Ｂを各々含
み、これは引続き選択されたメモリバンクのメモリブロ
ックを選択するためのアドレスビット１０、１１の多様
な出力を提供する。例えば、実施例として、選択された
メモリバンクのブロックＢＫ１、ＢＫ２、ＢＫ３、ＢＫ
４中の一つは以下の表２によって１／４部分アレーセル
フリフレッシュ動作に基づいてリフレッシュされる。
【００９７】
【表２】
【００９８】本発明の他の実施例によると、部分アレー
セルフリフレッシュ動作を実行する第２の制御方法は、
対応するローアドレスカウンターを調節する方法ではな
く、ローアドレスの部分セルアレーに対応するローアド
レスを調節する方法であって、選択されたメモリバンク
の不使用のブロックの活性化を遮断する方法である。例
えば、図１５Ａを参照すると、セルデータがブロックＢ
Ｋ１にあるセルフリフレッシュカウンターと関連して増
幅される。ブロックＢＫ２では、セルフリフレッシュカ
ウンターがイネーブルされるが、活性化は、セルフリフ
レッシュアドレスカウンターでなく、アドレスを制御す
る方法で遮断される。活性化の遮断は、ローアドレスバ
ッファやデコーダに印加されるローアドレスを遮断する
ことによって実行される。
セルフリフレッシュ動作を実行する第２の制御方法は、
対応するローアドレスカウンターを調節する方法ではな
く、ローアドレスの部分セルアレーに対応するローアド
レスを調節する方法であって、選択されたメモリバンク
の不使用のブロックの活性化を遮断する方法である。例
えば、図１５Ａを参照すると、セルデータがブロックＢ
Ｋ１にあるセルフリフレッシュカウンターと関連して増
幅される。ブロックＢＫ２では、セルフリフレッシュカ
ウンターがイネーブルされるが、活性化は、セルフリフ
レッシュアドレスカウンターでなく、アドレスを制御す
る方法で遮断される。活性化の遮断は、ローアドレスバ
ッファやデコーダに印加されるローアドレスを遮断する
ことによって実行される。
【００９９】図２５は、ローアドレスバッファを経由し
てローアドレスの活性化を遮断する方法を説明するため
のローアドレスバッファ１６０６の概略図である。図示
したように、カウンター（１６０５、図１６）から出力
されるアドレスビットＡＤＤＲ１１は、信号ＩＮ２によ
ってマスクされてローアドレス１１が“ロー”レベルに
維持されるようにする。したがって、図１５Ａのブロッ
クＢＫ１が選択される。
てローアドレスの活性化を遮断する方法を説明するため
のローアドレスバッファ１６０６の概略図である。図示
したように、カウンター（１６０５、図１６）から出力
されるアドレスビットＡＤＤＲ１１は、信号ＩＮ２によ
ってマスクされてローアドレス１１が“ロー”レベルに
維持されるようにする。したがって、図１５Ａのブロッ
クＢＫ１が選択される。
【０１００】図２６は、ローアドレスバッファでアドレ
スの活性化を遮断するための他の方法を示す本発明の他
の実施例によるローアドレスバッファの一部分の概略図
である。
スの活性化を遮断するための他の方法を示す本発明の他
の実施例によるローアドレスバッファの一部分の概略図
である。
【０１０１】回路は、複数個のインバータ２６０１〜２
６０５、伝送ゲート２６０７及びＮＯＲゲート２６０８
を含む。アドレスビット、例えばＡＤＤＲ１１が、イン
バータ２６０１に印加される。信号ＩＮ４は、ＮＯＲゲ
ート２６０８の一つの入力に印加される制御信号ＰＡＳ
Ｒを含み、信号ＰＲＣＮＴは、リフレッシュ動作の間は
イネーブルされて、伝送ゲート２６０７とインバータ２
６０２に印加される信号である。信号ＰＲＣＮＴが“ハ
イ”レベルになる時、伝送ゲート２６０７は、例えばセ
ルフリフレッシュカウンター１６０５から発生されるロ
ーアドレスＡＤＤＲをノードＡに伝送する。この際、信
号ＩＮ４が“ロー”レベルに固定されていると、ノード
Ａの信号が内部ローアドレス信号ＲＡＩＪとしてＮＯＲ
ゲートを通して出力される。したがって、全体アレーセ
ルフリフレッシュ動作が実行される。一方、信号ＩＮ４
が“ハイ”レベルを有するように固定されると、出力信
号ＲＡＩＪは“ロー”レベルに維持される。したがっ
て、部分アレーセルフリフレッシュ動作が実行される。
６０５、伝送ゲート２６０７及びＮＯＲゲート２６０８
を含む。アドレスビット、例えばＡＤＤＲ１１が、イン
バータ２６０１に印加される。信号ＩＮ４は、ＮＯＲゲ
ート２６０８の一つの入力に印加される制御信号ＰＡＳ
Ｒを含み、信号ＰＲＣＮＴは、リフレッシュ動作の間は
イネーブルされて、伝送ゲート２６０７とインバータ２
６０２に印加される信号である。信号ＰＲＣＮＴが“ハ
イ”レベルになる時、伝送ゲート２６０７は、例えばセ
ルフリフレッシュカウンター１６０５から発生されるロ
ーアドレスＡＤＤＲをノードＡに伝送する。この際、信
号ＩＮ４が“ロー”レベルに固定されていると、ノード
Ａの信号が内部ローアドレス信号ＲＡＩＪとしてＮＯＲ
ゲートを通して出力される。したがって、全体アレーセ
ルフリフレッシュ動作が実行される。一方、信号ＩＮ４
が“ハイ”レベルを有するように固定されると、出力信
号ＲＡＩＪは“ロー”レベルに維持される。したがっ
て、部分アレーセルフリフレッシュ動作が実行される。
【０１０２】本発明の他の実施例では、選択されたメモ
リバンクの不使用のローアドレスに対する活性化の遮断
は、ローアドレスプリデコーダ１６０７に印加されるロ
ーアドレスを遮断することによって実行される。図２７
は、ローアドレスの活性化を遮断するためのローアドレ
スデコーダの概略図である。回路は、ＮＡＮＤゲート２
７０１、複数個のインバータ２７０２〜２７０４、及び
伝送ゲート２７０５を含み、これらすべては図２７に示
したように動作するように連結される。信号ＰＤＲＡＥ
は、ローデコーダをイネーブルする信号であって、制御
信号ＩＮ５は、部分アレーセルフリフレッシュ制御信号
ＰＡＳＲである。全体アレーセルフリフレッシュ動作の
場合には、信号ＰＤＲＡＥ、ＩＮ５が各々“ハイ”レベ
ルに固定されると、ローアドレス信号ＲＡは、伝送ゲー
ト２７０５を通して伝送されてリフレッシュアドレスＤ
ＲＡとして出力される。一方、部分アレーセルフリフレ
ッシュ動作の場合には、信号ＰＤＲＡＥが“ハイ”レベ
ルに固定されて制御信号ＩＮ５が“ロー”レベルを有す
るように固定されると、信号ＲＡは遮断される。したが
って、部分アレーセルフリフレッシュ動作が実行され
る。
リバンクの不使用のローアドレスに対する活性化の遮断
は、ローアドレスプリデコーダ１６０７に印加されるロ
ーアドレスを遮断することによって実行される。図２７
は、ローアドレスの活性化を遮断するためのローアドレ
スデコーダの概略図である。回路は、ＮＡＮＤゲート２
７０１、複数個のインバータ２７０２〜２７０４、及び
伝送ゲート２７０５を含み、これらすべては図２７に示
したように動作するように連結される。信号ＰＤＲＡＥ
は、ローデコーダをイネーブルする信号であって、制御
信号ＩＮ５は、部分アレーセルフリフレッシュ制御信号
ＰＡＳＲである。全体アレーセルフリフレッシュ動作の
場合には、信号ＰＤＲＡＥ、ＩＮ５が各々“ハイ”レベ
ルに固定されると、ローアドレス信号ＲＡは、伝送ゲー
ト２７０５を通して伝送されてリフレッシュアドレスＤ
ＲＡとして出力される。一方、部分アレーセルフリフレ
ッシュ動作の場合には、信号ＰＤＲＡＥが“ハイ”レベ
ルに固定されて制御信号ＩＮ５が“ロー”レベルを有す
るように固定されると、信号ＲＡは遮断される。したが
って、部分アレーセルフリフレッシュ動作が実行され
る。
【０１０３】以上、本発明を望ましい実施例を通して説
明したが、特許請求の範囲によって定義されたように、
本発明の思想及び範囲を逸脱しない範囲において多様な
変形がなされうることは当業者にとって明白である。
明したが、特許請求の範囲によって定義されたように、
本発明の思想及び範囲を逸脱しない範囲において多様な
変形がなされうることは当業者にとって明白である。
【０１０４】
【発明の効果】前記したように、本発明によると、部分
アレーセルフリフレッシュ動作は、（１）セルフリフレ
ッシュ動作の間、ローアドレスカウンターによってロー
アドレスの発生を制御して、（２）セルフリフレッシュ
サイクル発生回路を制御して該セルフリフレッシュサイ
クル発生器からのセルフリフレッシュサイクル出力を調
節することによって実行される。セルフリフレッシュサ
イクルは、部分アレーセルフリフレッシュ動作中におけ
る電流の消耗を減少させる方法で調整されうる。他の形
態によれば、部分アレーセルフリフレッシュ動作は、セ
ルフリフレッシュ動作の間、部分セルアレーに対応する
一つ以上のローアドレスを制御することによって実行さ
れ、この際、セルフリフレッシュ電流消費の低減は、メ
モリバンクの不使用の部分に対する活性化を遮断するこ
とによってなされる。
アレーセルフリフレッシュ動作は、（１）セルフリフレ
ッシュ動作の間、ローアドレスカウンターによってロー
アドレスの発生を制御して、（２）セルフリフレッシュ
サイクル発生回路を制御して該セルフリフレッシュサイ
クル発生器からのセルフリフレッシュサイクル出力を調
節することによって実行される。セルフリフレッシュサ
イクルは、部分アレーセルフリフレッシュ動作中におけ
る電流の消耗を減少させる方法で調整されうる。他の形
態によれば、部分アレーセルフリフレッシュ動作は、セ
ルフリフレッシュ動作の間、部分セルアレーに対応する
一つ以上のローアドレスを制御することによって実行さ
れ、この際、セルフリフレッシュ電流消費の低減は、メ
モリバンクの不使用の部分に対する活性化を遮断するこ
とによってなされる。
【０１０５】したがって、本発明によれば、前記のよう
な方法によってメモリのリフレッシュ動作における電力
の消耗を減少させることができる。
な方法によってメモリのリフレッシュ動作における電力
の消耗を減少させることができる。
【図１】従来のＤＲＡＭのリフレッシュ動作に関連した
回路を示すブロック図である。
回路を示すブロック図である。
【図２】本発明の望ましい実施例による各々の個別メモ
リバンクに対するセルフリフレッシュ動作を選択的に実
行することができるＤＲＡＭのリフレッシュ動作に関連
した回路を示すブロック図である。
リバンクに対するセルフリフレッシュ動作を選択的に実
行することができるＤＲＡＭのリフレッシュ動作に関連
した回路を示すブロック図である。
【図３】図２に示したリフレッシュ進入検出器を示す詳
細回路図である。
細回路図である。
【図４】図３に示した様々な信号のタイミング図であ
る。
る。
【図５】図２に示したスイッチを示す回路図である。
【図６】リフレッシュ制御信号が外部アドレスによって
発生される図２に示したリフレッシュ制御器を示す回路
図である。
発生される図２に示したリフレッシュ制御器を示す回路
図である。
【図７】リフレッシュ制御信号が制御ヒューズによって
制御される図２に示したリフレッシュ制御器の他の例の
回路図である。
制御される図２に示したリフレッシュ制御器の他の例の
回路図である。
【図８】図２に示したリフレッシュ制御器の更に他の回
路図である。
路図である。
【図９】図２に示したデコーダの詳細回路図である。
【図１０】バンクがリフレッシュバンク設定信号によっ
て選択される図２に示したバンク選択デコーダの回路図
である。
て選択される図２に示したバンク選択デコーダの回路図
である。
【図１１】図１０に示したプリデコーダの詳細回路図で
ある。
ある。
【図１２】図１０に示したプリデコーダ中の一つに対す
る他の詳細回路図である。
る他の詳細回路図である。
【図１３】リフレッシュバンクの数を可変的に制御でき
る図２に示したバンク選択デコーダの他の回路図であ
る。
る図２に示したバンク選択デコーダの他の回路図であ
る。
【図１４】図２に示した内部電圧発生器の回路図であ
る。
る。
【図１５Ａ】本発明による１／２部分アレーセルフリフ
レッシュのためのメモリバンクの分割例を示す図面であ
る。
レッシュのためのメモリバンクの分割例を示す図面であ
る。
【図１５Ｂ】本発明による１／４部分アレーセルフリフ
レッシュのためのメモリバンクの分割例を示す図面であ
る。
レッシュのためのメモリバンクの分割例を示す図面であ
る。
【図１６】本発明の一実施例による部分アレーセルフリ
フレッシュ動作を実行する回路の概略図である。
フレッシュ動作を実行する回路の概略図である。
【図１７】本発明の１形態による全体アレーセルフリフ
レッシュ動作を実行するために用いられる制御信号を示
すタイミング図である。
レッシュ動作を実行するために用いられる制御信号を示
すタイミング図である。
【図１８Ａ】本発明の一実施例によるサイクルカウンタ
ーの回路図である。
ーの回路図である。
【図１８Ｂ】部分アレーセルフリフレッシュ動作中の図
１８Ａのサイクルカウンターの作動を示すタイミング図
である。
１８Ａのサイクルカウンターの作動を示すタイミング図
である。
【図１９】本発明の一実施例によるセルフリフレッシュ
サイクル発生器（Ｓｅｌｆ−ｒｅｆｒｅｓh Ｃｙｃｌ
ｅ Ｇｅｎｅｒａｔｏｒ）の概略図である。
サイクル発生器（Ｓｅｌｆ−ｒｅｆｒｅｓh Ｃｙｃｌ
ｅ Ｇｅｎｅｒａｔｏｒ）の概略図である。
【図２０】本発明による部分アレーセルフリフレッシュ
動作、１／２部分アレーセルフリフレッシュ作動、及び
１／４部分アレーセルフリフレッシュ動作の実行時のワ
ードライン活性化間隔を示す図面である。
動作、１／２部分アレーセルフリフレッシュ作動、及び
１／４部分アレーセルフリフレッシュ動作の実行時のワ
ードライン活性化間隔を示す図面である。
【図２１】本発明の他の実施例による部分アレーセルフ
リフレッシュ動作を実行するための回路の概略図であ
る。
リフレッシュ動作を実行するための回路の概略図であ
る。
【図２２】本発明の他の実施例によるセルフリフレッシ
ュサイクル発生器の回路図である。
ュサイクル発生器の回路図である。
【図２３Ａ】、
【図２３Ｂ】、
【図２３Ｃ】図２２のセルフリフレッシュサイクル発生
器の多様な作動モードを示すタイミング図である。
器の多様な作動モードを示すタイミング図である。
【図２４Ａ】、
【図２４Ｂ】部分アレーセルフリフレッシュ動作を実行
する本発明の他の実施例によるサイクルカウンターの回
路図である。
する本発明の他の実施例によるサイクルカウンターの回
路図である。
【図２５】部分アレーセルフリフレッシュ動作を実行す
る本発明の一実施例によるローアドレスバッファの概略
図である。
る本発明の一実施例によるローアドレスバッファの概略
図である。
【図２６】部分アレーセルフリフレッシュ動作を実行す
る本発明の一実施例によるローアドレスバッファの一部
分に対する回路図である。
る本発明の一実施例によるローアドレスバッファの一部
分に対する回路図である。
【図２７】部分アレーセルフリフレッシュ動作を実行す
る本発明の一実施例によるロープリデコーダの一部分に
対する回路図である。
る本発明の一実施例によるロープリデコーダの一部分に
対する回路図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 張賢淳 大韓民国ソウル特別市瑞草区方背本洞宮殿 アパートシー洞403 Ｆターム(参考） 5M024 AA16 BB22 BB39 DD33 EE05 EE13 EE24 EE29 PP01 PP02 PP03 PP07 PP10
Claims (28)
- 【請求項１】 複数個のメモリブロックを各々備える複
数個のメモリバンクと、 前記複数個のメモリバンク中の一つを選択して、前記選
択されたメモリバンクのメモリブロックの一つに対する
セルフリフレッシュ動作を実行するためのセルフリフレ
ッシュ制御回路と、 を備えることを特徴とするメモリ装置。 - 【請求項２】 前記セルフリフレッシュ制御回路は、 ローアドレスデータを発生するためのセルフリフレッシ
ュアドレスカウンターと、 セルフリフレッシュサイクル信号を発生するためのセル
フリフレッシュサイクル発生回路とを備え、 前記セルフリフレッシュアドレスカウンターは、セルフ
リフレッシュ命令信号に応答して前記アドレスデータの
一つ以上のビットをマスクして、前記セルフリフレッシ
ュサイクル発生回路は、前記セルフリフレッシュ命令信
号に応答して前記セルフリフレッシュサイクル信号の周
期を増やすことを特徴とする請求項１に記載のメモリ装
置。 - 【請求項３】 前記セルフリフレッシュサイクル信号の
周期が、前記アドレスデータのマスクされたビットの数
が増加することによって増加することを特徴とする請求
項２に記載のメモリ装置。 - 【請求項４】 前記アドレスデータのマスクされたビッ
トのレベルが固定されることを特徴とする請求項２に記
載のメモリ装置。 - 【請求項５】 前記セルフリフレッシュ調節回路は、前
記メモリバンクでメモリセルのワードラインを選択する
ための複数個のローデコーダを備え、 選択されたメモリバンクに関連するローデコーダは、前
記選択されたメモリバンクの選択されない部分と関連す
るワードラインの活性化を遮断するためにセルフリフレ
ッシュ命令信号に応答することを特徴とする請求項１に
記載のメモリ装置。 - 【請求項６】 前記リフレッシュ制御回路は、前記選択
されたメモリバンクの選択されない部分と関連する少な
くとも一つのローアドレス信号を遮断するためにセルフ
リフレッシュ命令信号に応答するローアドレスバッファ
を備えることを特徴とする請求項１に記載のメモリ装
置。 - 【請求項７】 複数個のメモリブロックを各々備える複
数個のメモリバンク中の一つを選択する段階と、 リフレッシュ動作の間、リフレッシュされる前記選択さ
れたメモリバンクのメモリブロックを選択する段階と、 前記リフレッシュ動作の間、前記選択されたメモリバン
クの非選択のブロックと関連するワードラインの活性化
を遮断する段階と、 を備えることを特徴とする半導体メモリ装置のセルフリ
フレッシュ動作を制御する方法。 - 【請求項８】 前記選択されたメモリバンクのメモリセ
ルのメモリブロックを選択する段階は、 セルフリフレッシュ命令信号を発生する段階と、 前記セルフリフレッシュ命令信号に応答してローアドレ
スデータの一つ以上のビットをマスクする段階と、 メモリセルのブロックがマスクされたビットによってア
ドレスされるリフレッシュ動作を選択する段階と、 を備えることを特徴とする請求項７に記載の半導体メモ
リ装置のセルフリフレッシュ動作を制御する方法。 - 【請求項９】 前記ビットをマスクする段階は、前記ビ
ットのレベルを固定することを特徴とする請求項８に記
載の半導体メモリ装置のセルフリフレッシュ動作を制御
する方法。 - 【請求項１０】 前記メモリセルのブロックは、前記マ
スクされたビットの固定された値に基づいて選択される
ことを特徴とする請求項９に記載の半導体メモリ装置の
セルフリフレッシュ動作を制御する方法。 - 【請求項１１】 前記リフレッシュ動作を制御するた
めにセルフリフレッシュサイクル信号を発生する段階
と、 前記セルフリフレッシュ命令信号に基づいて前記セルフ
リフレッシュサイクル信号の前記周期を増加する段階
と、 をさらに備えることを特徴とする請求項８に記載の半導
体メモリ装置のセルフリフレッシュ動作を制御する方
法。 - 【請求項１２】 セルフリフレッシュ動作の間、制御信
号を発生する段階と、 前記制御信号に応答して少なくとも一つのローアドレス
をマスクする段階と、マスクされないローアドレスを利
用して前記半導体メモリ装置のメモリバンクの一部分に
対するセルフリフレッシュ動作を実行する段階と、 を備えることを特徴とする半導体メモリ装置のセルフリ
フレッシュ動作を制御する方法。 - 【請求項１３】 前記少なくとも一つのローアドレスを
マスクする段階は、 アドレスビットのレベルを固定するためにサイクルカウ
ンターの動作をディスエーブルすることを特徴とする請
求項１２に記載の半導体メモリ装置のセルフリフレッシ
ュ動作を制御する方法。 - 【請求項１４】 前記制御信号に応答してセルフリフレ
ッシュサイクル信号の周期を増加する段階をさらに備え
ることを特徴とする請求項１３に記載の半導体メモリ装
置のセルフリフレッシュ動作を制御する方法。 - 【請求項１５】 前記マスクされたアドレスを利用して
前記メモリバンクの部分を選択する段階をさらに備える
ことを特徴とする請求項１２に記載の半導体メモリ装置
のセルフリフレッシュ動作を制御する方法。 - 【請求項１６】 前記少なくとも一つのローアドレスを
マスクする段階は、 前記メモリバンクの用いられない部分に対応するローア
ドレスの活性化を遮断する段階を備えることを特徴とす
る請求項１２に記載の半導体メモリ装置のセルフリフレ
ッシュ動作を制御する方法。 - 【請求項１７】 前記ローアドレスの活性化を遮断する
段階は、ローアドレスバッファで実行されることを特徴
とする請求項１６に記載の半導体メモリ装置のセルフリ
フレッシュ動作を制御する方法。 - 【請求項１８】 前記ローアドレスの活性化を遮断する
段階は、ローアドレスプリデコーダで実行されることを
特徴とする請求項１６に記載の半導体メモリ装置のセル
フリフレッシュ動作を制御する方法。 - 【請求項１９】 半導体メモリ装置のリフレッシュ動作
の間、所定の周期Ｔを有するセルフリフレッシュサイク
ル信号を発生する第１パルス発生器と、 前記セルフリフレッシュサイクル信号に応答して前記半
導体メモリ装置の前記リフレッシュ動作を実行している
間、メモリバンクのワードラインを活性化するためにデ
コードされるローアドレスデータを発生するための複数
個のサイクルカウンターを備えたカウンターとを備え、 部分アレーセルフリフレッシュ動作の間、前記カウンタ
ーは、部分アレーセルフリフレッシュ制御信号に応答し
て前記カウンターから出力されるアドレスビットをマス
クするためにサイクルカウンターの動作をディスエーブ
ルして、前記第１パルス発生器は、前記部分アレーセル
フリフレッシュ制御信号に応答して前記セルフリフレッ
シュサイクル信号の前記所定の周期Ｔを増加することを
特徴とする半導体メモリ装置の部分アレーセルフリフレ
ッシュ動作を実行する回路。 - 【請求項２０】 外部セルフリフレッシュ命令信号を入
力して前記部分アレーセルフリフレッシュ制御信号を出
力するための命令語バッファをさらに備えることを特徴
とする請求項１９に記載の半導体メモリ装置の部分アレ
ーセルフリフレッシュ動作を実行する回路。 - 【請求項２１】 前記カウンターの作動を制御するため
に前記セルフリフレッシュサイクル信号に応答してカウ
ンター制御信号を出力する第２パルス発生器をさらに備
えることを特徴とする請求項１９に記載の半導体メモリ
装置の部分アレーセルフリフレッシュ動作を実行する回
路。 - 【請求項２２】 前記カウンターから出力される前記ロ
ーアドレスデータを入力するためのローアドレスバッフ
ァをさらに備えることを特徴とする請求項１９に記載の
半導体メモリ装置の部分アレーセルフリフレッシュ動作
を実行する回路。 - 【請求項２３】 前記第１パルス発生器の作動を制御す
るための発振器信号を発生する発振器をさらに備えるこ
とを特徴とする請求項１９に記載の半導体メモリ装置の
部分アレーセルフリフレッシュ動作を実行する回路。 - 【請求項２４】 前記第１パルス発生器は、複数個のサ
イクルカウンターを備え、前記発振器信号は、前記部分
アレーセルフリフレッシュ制御信号に基づいて選択され
たサイクルカウンターの集合によって処理されて前記第
１パルス発生器から出力される前記セルフリフレッシュ
サイクル信号の前記周期を調整することを特徴とする請
求項２３に記載の半導体メモリ装置の部分アレーセルフ
リフレッシュ動作を実行する回路。 - 【請求項２５】 半導体メモリ装置のリフレッシュ動作
の間、セルフリフレッシュサイクル信号を発生する第１
パルス発生器と、 前記セルフリフレッシュサイクル信号に応答して前記半
導体メモリ装置の前記リフレッシュ作動中メモリバンク
のワードラインを活性化するためにデコードされるロー
アドレスデータを発生するための複数個のサイクルカウ
ンターを備えるカウンターと、 前記カウンターから出力される前記ローアドレスデータ
を入力して、ローアドレスを出力するためのローアドレ
スバッファと、 前記半導体メモリ装置の前記リフレッシュ動作の間、メ
モリバンクのワードラインを活性化するために処理され
るセルフリフレッシュアドレス信号を発生するために前
記ローアドレスバッファから出力される前記ローアドレ
スをデコードするためのロープリデコーダとを備え、 部分アレーセルフリフレッシュ動作の間、前記ローアド
レスバッファは、部分アレーセルフリフレッシュ制御信
号に応答してメモリバンクの不使用の部分に対応するワ
ードラインの活性化を遮断するために前記ローアドレス
データの一つ以上のアドレスビットをマスクすることを
特徴とする半導体メモリ装置の部分アレーセルフリフレ
ッシュ動作を実行する回路。 - 【請求項２６】 マスクされたアドレスビットは、前
記部分アレーセルフリフレッシュ動作中に、レベルが固
定されることを特徴とする請求項２５に記載の半導体メ
モリ装置の部分アレーセルフリフレッシュ動作を実行す
る回路。 - 【請求項２７】 半導体メモリ装置のリフレッシュ動作
の間、セルフリフレッシュサイクル信号を発生する第１
パルス発生器と、 前記セルフリフレッシュサイクル信号に応答して、前記
半導体メモリ装置の前記リフレッシュ動作中にメモリバ
ンクのワードラインを活性化するためにデコードされる
ローアドレスデータを発生する複数個のサイクルカウン
ターを備えるカウンターと、 前記カウンターから出力される前記ローアドレスデータ
を入力してローアドレスを出力するローアドレスバッフ
ァと、 前記半導体メモリ装置の前記リフレッシュ動作中にメモ
リバンクのワードラインを活性化するために処理される
セルフリフレッシュアドレス信号を発生するために前記
ローアドレスバッファから出力される前記ローアドレス
をデコードするロープリデコーダとを備え、 部分アレーセルフリフレッシュ動作の間、前記ロープリ
デコーダは、部分アレーセルフリフレッシュ制御信号に
応答してメモリバンクの不使用の部分に対応するワード
ラインの活性化を遮断するために前記ローアドレスデー
タの一つ以上のアドレスビットをマスクすることを特徴
とする半導体メモリ装置の部分アレーセルフリフレッシ
ュ動作を実行する回路。 - 【請求項２８】 マスクされたアドレスビットのレベ
ルは、前記部分アレーセルフリフレッシュ動作の間、固
定されることを特徴とする請求項２７に記載の半導体メ
モリ装置の部分アレーセルフリフレッシュ動作を実行す
る回路。
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