JP2006252656A - マルチポートメモリ装置 - Google Patents
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Abstract
【課題】
異なるクロック周波数及び異なる位相で複数からの入力に対応することが可能なマルチポートメモリを提供すること。
【解決手段】
本発明におけるマルチポートメモリ装置は、第1、第2の入力ポート、第1、第2の出力ポート及びメモリセルアレイを備えたマルチポートメモリ装置であって、入力データの一方を選択しメモリセルアレイに出力する入力データセレクタと、出力ポートの一方を選択しメモリセルアレイからのデータを出力する出力データセレクタと、入力データセレクタ、出力データセレクタ及びメモリセルアレイに対して、第1の入力ポートから入力されるデータに対応したクロックと、第2の入力ポートから入力されるデータに対応したクロックのうち高い周波数のクロックを供給する倍速回路を備えたマルチポートメモリ装置である。このような構成により周波数や位相の異なる2箇所から入力を行うことが可能である。
【選択図】図1
異なるクロック周波数及び異なる位相で複数からの入力に対応することが可能なマルチポートメモリを提供すること。
【解決手段】
本発明におけるマルチポートメモリ装置は、第1、第2の入力ポート、第1、第2の出力ポート及びメモリセルアレイを備えたマルチポートメモリ装置であって、入力データの一方を選択しメモリセルアレイに出力する入力データセレクタと、出力ポートの一方を選択しメモリセルアレイからのデータを出力する出力データセレクタと、入力データセレクタ、出力データセレクタ及びメモリセルアレイに対して、第1の入力ポートから入力されるデータに対応したクロックと、第2の入力ポートから入力されるデータに対応したクロックのうち高い周波数のクロックを供給する倍速回路を備えたマルチポートメモリ装置である。このような構成により周波数や位相の異なる2箇所から入力を行うことが可能である。
【選択図】図1
Description
本発明は、マルチポートメモリ装置に関するものであり、より詳細には、異なるクロックで動作する複数の入出力ポートを備えたマルチポートメモリ装置に関する。
半導体の技術が進歩し、メモリに関してもより小さいサイズでより大きな容量、高速な読み書きができるようになってきた。特に、異なるアドレスのデータを同時に読み書きするため、入力ポート及び出力ポートを複数備えたいわゆるマルチポートメモリが使われるようになってきた。
マルチポートメモリに関しては、多くの研究がなされており、アドレスデコーダを共有することにより回路面積を小さくしたマルチポートメモリが提案されている(例えば、特許文献1など)。
特許文献1に示すマルチポートメモリは、2つの入力ポートからアドレスデータをアドレスデコーダにより切り替えて入力し、メモリセルアレイを2倍のクロックで動かすことにより2つの入力ポートから入力されたデータの処理を行いながらアドレスデコーダ及びメモリセルアレイを1つにして面積を小さくしている。このようにすることにより、サイズを小さくかつ2入力を実現できる。
従来のマルチポートメモリに関する技術について簡単に説明する。図4は、特許文献1などの従来技術におけるマルチポートメモリ装置の構成を示すブロック図である。図4に示すマルチポートメモリ装置2は、メモリセルアレイ20、入力制御回路21、出力制御回路22、クロック倍速回路23を備える。
図5は、従来技術におけるマルチポートメモリの処理の流れを示すタイミングチャートである。図5に示す入力クロックが入力制御回路21内の入力データ保持用フリップフロップ210、211及び出力制御回路22内の出力データ保持用フリップフロップ222、223に供給するクロックである。このクロックは、クロック倍速回路23にも入力される。クロック倍速回路23は入力クロックを倍速化し、図5に示す倍速クロックをメモリセルアレイ20、入力制御回路21内のアドレスデコーダ212、出力制御回路22内のデータ保持ラッチ220、221に供給する。
また、クロック倍速回路23は倍速化した倍速クロックに基づいてセレクト信号を生成し、入力制御回路21内の入力データセレクタ213、出力制御回路22内の出力データセレクタ224に対して生成したセレクト信号を出力する。図5のセレクト信号に示される信号は、Aのときは入力ポートAからの入力を選択する信号が、Bのときは入力ポートBからの入力を選択する信号がクロック倍速回路23から出力される。入力データセレクタ213は、クロック倍速回路23からセレクト信号を入力し、入力したセレクト信号に応じて入力制御回路21内の入力データ保持用フリップフロップ210及び入力データ保持用フリップフロップ211から選択し、アドレスデータを入力する。入力データセレクタ213は、入力したアドレスデータをアドレスデコーダ212に対して出力する。
続いて、特許文献1に示すマルチポートメモリ装置2の処理の流れについて簡単に説明する。マルチポートメモリ装置2は、入力制御回路21内の入力データ保持用フリップフロップ210に接続された入力ポートAと、入力データ保持用フリップフロップ211に接続された入力ポートBの2つの入力ポートからアドレスデータを入力する。入力データ保持用フリップフロップ210及び入力データ保持用フリップフロップ211は、同じクロックを入力し、入力した入力クロックに基づいて、入力の処理が行われる。それぞれの入力処理は図5の入力ポートに示す(0)〜(3)に示すタイミングで行われる。
入力データセレクタ213は、入力データ保持用フリップフロップ210及び入力データ保持用フリップフロップ211から選択してアドレスデータの入力を行う。入力データセレクタ213は、クロック倍速回路23からセレクト信号を入力し、入力したセレクト信号に応じてアドレスデータを入力する入力データ保持用フリップフロップを選択し、アドレスデータを入力する。入力データセレクタ213は、アドレスデータを入力すると入力したアドレスデータをアドレスデコーダ212に対して出力する。
アドレスデコーダ212は、入力データセレクタ213から入力したアドレスデータをデコードし、メモリセルアレイ20内の該当するアドレスに格納されたデータの読み出しを行う。この処理は図5の読み出し処理のタイミングで行われる。
メモリセルアレイ20は、読み出されたデータを、出力制御回路22内の出力データセレクタ224に出力する。出力データセレクタ224は、入力したセレクト信号に応じて出力制御回路22内のデータ保持ラッチ220及びデータ保持ラッチ221を選択し、選択したデータ保持ラッチに対して入力したデータを出力する。データ保持ラッチ220は、クロック倍速回路23から入力した倍速クロックに基づいて、出力データセレクタ224から入力したデータを出力データ保持用フリップフロップ222に対して出力する。同様に、データ保持ラッチ221は、クロック倍速回路23から入力した倍速クロックに基づいて、出力データセレクタ224から入力したデータを出力データ保持用フリップフロップ223に対して出力する。
出力データ保持用フリップフロップ222は、データ保持ラッチ220からデータを入力し、接続された出力ポートAに対して入力したデータの出力を行う。同様に、出力データ保持用フリップフロップ223は、データ保持ラッチ221からデータを入力し、接続された出力ポートBに対して入力したデータの出力を行う。出力データ保持用フリップフロップ222及び出力データ保持用フリップフロップ223は、倍速クロックではなく倍速化されていない入力クロックを入力し、入力クロックに基づいて出力の処理を行う。この出力の処理は、図5の出力ポートの(0)〜(2)のタイミングで行われる。
このようにして、特許文献1におけるマルチポートメモリ装置は、メモリセルアレイを2倍のクロックで動かすことにより2つの入力ポートから入力されたデータの処理を行いながらアドレスデコーダ及びメモリセルアレイを1つにして面積を小さくし、2入力を実現している。
しかしながら、特許文献1に示すマルチポートメモリは、2つの入力ポートのクロック周波数及び位相が異なる場合、動作しないという問題点があった。
また、内部のクロックを倍速化することにより、2つの入出力に対応したデュアルポートメモリ(例えば、特許文献2など)や、ライトクロックとリードクロックのうち周波数の高い方を倍速化するマルチポートメモリ(例えば、特許文献3など)も提案されているが、いずれも入力ポートのクロック周波数及び位相が同じでないと動作しないという問題点があった。
特開平8−279292号公報
特開平7−84987号公報
特開2004−127440号公報
このように、従来のマルチポートメモリは、異なるクロック周波数の入力及び出力に対応できないという問題点があった。実際に入力ポートが複数ある場合、位相がずれてしまうことがあり、また、異なるクロック周波数の入力を行いたいという需要も多く、従来のマルチポートメモリでは、これらの点に対応できなかった。
本発明におけるマルチポートメモリ装置は、第1の入力ポート、第2の入力ポート、第1の出力ポート、第2の出力ポート及びメモリセルアレイを備えたマルチポートメモリ装置であって、前記第1の入力ポートと前記第2の入力ポートから入力したデータのいずれか一方を選択し、前記メモリセルアレイに出力する入力データセレクタと、前記第1の出力ポートと前記第2の出力ポートのいずれか一方を選択し、前記メモリセルアレイより出力したデータを出力する出力データセレクタと、前記入力データセレクタ、前記出力データセレクタ及び前記メモリセルアレイに対して、前記第1の入力ポートから入力されるデータに対応した第1のクロックと、前記第2の入力ポートから入力されるデータに対応した第2のクロックのうち高い周波数のクロックを供給するクロック倍速回路を備えたマルチポートメモリ装置である。このような構成により、入力データセレクタが選択し入力したデータをクロック倍速回路により倍速で処理するため、2箇所から入力を行うことが可能である。また、クロックセレクタがクロック周波数の大きいほうを選択しているため、クロックの異なる入力にも対応することが可能である。
本発明におけるマルチポートメモリ装置は、少なくともn個の入力ポートと少なくともn個の出力ポートとを備えたマルチポートメモリ装置であって、前記入力ポートから入力したデータのいずれか一つを選択し、メモリセルアレイに出力するセレクタと、前記出力ポートからいずれか一つを選択し、前記メモリセルアレイより出力したデータを出力するセレクタと、前記入力データセレクタ、前記出力データセレクタ及び前記メモリセルアレイに対して、前記n個の入力ポートの各々に対応したn種類のクロックのうち最も周波数の高いクロックの周波数のn倍以上の周波数のクロックを供給するクロック倍速回路を備えたマルチポートメモリ装置である。このような構成により、入力データセレクタが選択し入力したデータをクロック倍速回路により倍速で処理するため、2箇所以上から入力を行うことが可能である。また、クロックセレクタがクロック周波数の大きいほうを選択しているため、クロックの異なる入力にも対応することが可能である。
本発明によれば、異なるクロック周波数及び異なる位相で複数からの入力に対応することが可能なマルチポートメモリを提供することが可能となる。
図1は、本発明の実施の形態におけるマルチポートメモリ装置1の構成を示すブロック図である。マルチポートメモリ装置1は、メモリセルアレイ10、入力制御回路11、出力制御回路12、クロックセレクタ13、クロック倍速回路14、位相差判定回路15を備える。
メモリセルアレイ10は、マルチポートメモリ装置1における、データの格納を行う。入力制御回路11は、2ポートから入力するデータを制御し、メモリセルアレイ10に出力するための回路である。入力制御回路11は、入力データ保持用フリップフロップ110、111、アドレスデコーダ112、入力データセレクタ113を備える。
入力データ保持用フリップフロップ110は、入力ポートAから入力したアドレスデータを保持し、入力したクロック信号に基づいて入力データセレクタ113に対してアドレスデータの出力を行う。入力データ保持用フリップフロップ111は、入力ポートBから入力したアドレスデータデータを保持し、入力したクロック信号に基づいて入力データセレクタ113に対してアドレスデータの出力を行う。アドレスデコーダ112は、入力データセレクタ113から入力したアドレスデータをデコードし、メモリセルアレイ10の入力したデータの示すアドレスに対応した値の読み出しを行う。入力データセレクタ113は、クロック倍速回路14から入力したセレクト信号に基づいて入力データ保持用フリップフロップ110及び入力データ保持用フリップフロップ111のいずれか一方を選択しアドレスデータを入力する。入力データセレクタは、入力したアドレスデータをアドレスデコーダ112に対して出力する。
出力制御回路12は、メモリセルアレイ10に格納されているデータを2つの出力先に出力するための制御を行う回路である。出力制御回路12は、データ保持ラッチ120、121、出力データ保持用フリップフロップ122、123、出力データセレクタ124を備える。
データ保持ラッチ120は、出力データセレクタ124から入力したデータを保持する。保持したデータは、クロック倍速回路14から入力した倍速クロックに基づいて出力データ保持用フリップフロップ122に対して出力される。データ保持ラッチ121は、出力データセレクタ124から入力したデータを保持する。保持したデータは、クロック倍速回路14から入力した倍速クロックに基づいて出力データ保持用フリップフロップ123に対して出力される。
出力データ保持用フリップフロップ122は、データ保持ラッチ120から入力したデータを保持し、入力したクロック信号に基づいて出力ポートAに対して出力する。出力データ保持用フリップフロップ123は、データ保持ラッチ121から入力したデータを保持し、入力したクロック信号に基づいて出力ポートBに対して出力する。出力データセレクタ124は、メモリセルアレイ10から出力されたデータを入力し、クロック倍速回路14から入力したセレクト信号に基づいて出力先をデータ保持ラッチ120またはデータ保持ラッチ121から選択して、入力したデータを出力する。
クロックセレクタ13は、入力データ保持用フリップフロップ110に入力されるクロックと入力データ保持用フリップフロップ111に入力されるクロックの2種類のクロックを入力し、いずれか一方を選択してクロック倍速回路14へ出力を行う。クロック倍速回路14は、クロックセレクタ13から入力したクロックを倍速してメモリセルアレイ10、アドレスデコーダ112、データ保持ラッチ120、121に供給する。また倍速化したクロックに基づいてセレクト信号を生成し、入力データセレクタ113及び出力データセレクタ124に対して出力する。ここでの倍速化クロックは入力クロックの2倍にするが、3倍以上にしてもよい。例えば、入力クロックが100Mhzであれば、200Mhz以上にする。
位相差判定回路15は、クロックセレクタ13に入力する2つのクロックを入力し、その位相差を検出する。検出した位相差が予め定められた限界値以内の場合は、入力のタイミングの制御ができるため、動作保証が可能と判定する。位相差判定回路15が動作保証可能と判定した場合は、動作保証が可能である旨の信号の出力を行う。
続いて、図2に示すタイミングチャートを用いて本発明の実施の形態1におけるマルチポートメモリ装置1の処理の流れについて説明する。図2の例では、図2のクロックAとクロックBに示す2つの入力ポートの入力クロックの周波数は同じであるが、位相が異なり、両者間に位相差が存在する。
まず、クロックセレクタ13が、クロックA,Bの2つのクロックを入力する。クロックセレクタ13は、入力したクロックA、Bのうち、いずれのクロックの周波数が高いか判っている場合には高いほうのクロックが選択されるように固定される。他方でクロックA、Bの周波数が可変の場合には、クロックA、Bの周波数を検知し、高い方のクロックを選択する。または、外部からの選択信号に応じていずれか一方のクロックを選択するようにしてもよい。図2の例では2つのクロックはクロック周波数が同じであるので、クロック倍速回路14は、この周波数を2倍した値のクロックをメモリセルアレイ10、入力制御回路11、出力制御回路12に供給する。クロック周波数が異なる場合には、クロック倍速回路14は、クロック周波数の大きい方を2倍した値のクロックをメモリセルアレイ10、入力制御回路11、出力制御回路12に供給する。
図2のクロックAは、入力データ保持用フリップフロップ110に入力されるクロックAの信号を、クロックBは、入力データ保持用フリップフロップ111に入力されるクロックBの信号を示す。また、倍速クロックは、クロック倍速回路14により倍速にされ、メモリセルアレイ10、アドレスデコーダ112、データ保持ラッチ120、121に入力される倍速クロックの信号を示す。
図2のタイミングチャートでは、クロックAがクロックBよりφだけ先行している。ここでのφは、クロックAの立ち上がり時間からクロックBの立ち上がり時間までの時間差である。ただし、クロックAの立ち上がり時間からクロックBの立ち上がり時間までの時間差が、クロックBの立ち上がり時間からクロックAの立ち上がり時間までの時間差より大きい場合は、φはクロックBの立ち上がり時間からクロックAの立ち上がり時間差である。つまりφは、クロックAの立ち上がり時間からクロックBの立ち上がり時間までの時間差と、クロックBの立ち上がり時間からクロックAの立ち上がり時間までの時間差のうち小さい方である。
図2のセレクト信号に示すA、Bがそれぞれ入力データセレクタ113、出力データセレクタ124に出力するセレクト信号の種類を示す。この信号は倍速クロックに合わせてA,Bを切り替えて出力される。AのときはAを選択するセレクト信号、BのときはBを選択するセレクト信号である。
アドレス入力の処理の流れについて説明する。まず、2つのポートからアドレスデータは別々に入力される。Aから入力されるアドレスデータは入力データ保持用フリップフロップ110に、Bから入力されるアドレスデータは入力データ保持用フリップフロップ111に入力され保持される。それぞれのアドレスデータ入力は、図2に示すクロックA、クロックBのクロック信号に合わせて行われる。入力ポートAに示す(0)〜(3)が、入力データ保持用フリップフロップ110による入力ポートAからのアドレスデータの入力である。(0)〜(3)の入力ポートAの処理は、クロックAのタイミングに合わせて行われる。入力ポートBに示す(4)〜(7)が、入力データ保持用フリップフロップ111によるポートBからのアドレスデータの入力である。(4)〜(7)の入力ポートBの処理は、クロックBのタイミングに合わせて行われる。
入力されたアドレスデータは、入力データセレクタ113により選択されアドレスデコーダ112に入力される。A,Bどちらのアドレスデータを入力するかは、クロック倍速回路14から入力データセレクタ113に出力される倍速クロックに基づいて生成されるセレクト信号により決定される。図2のセレクト信号に記述されているA,BはそれぞれポートAからの入力、ポートBからの入力を示している。
このときのアドレスデータの入力までに入力データ保持用フリップフロップ110,111にアドレスデータが格納されている必要があり、データの読み出し及び書き込みが正常に行われるためには位相差φがこのタイミングに間に合う値でなければならない。タイミングに間に合うためのφの限界値は実験により確定することができる。
位相差判定回路15は、入力した2つのクロックA、Bの位相差を検出する。検出した位相差φを限界値と比較し、比較の結果、限界値以内の場合は、入力のタイミングの制御ができるため、動作保証が可能と判定する。その場合、位相差判定回路15は、動作保証が可能である旨のReady信号を出力する。出力先は特に限定されないが、マルチポートメモリ装置1を組み込んだ、あるいは接続された制御手段に出力を行うことにより、制御手段はその後の対応を速やかに行うことが可能となる。位相差判定回路15は、逆に、比較の結果、限界値より大きい場合に、入力のタイミングの制御ができないため、動作保証が不可能と判定し、動作保証が不可能である旨の信号を出力するようにしてもよい。
図3は、本発明における位相差判定回路15の回路構成を示す図である。位相差判定回路15は、位相差検出回路150、基準値記憶回路151、比較回路152を備える。
位相差検出回路150は2つのクロックを入力し、その位相差を位相差信号として比較回路152に出力する。基準値記憶回路151は、位相差の許容範囲である基準値を基準値信号として比較回路152に出力する。基準値記憶回路151は基準値を固定として格納しておき固定値を基準値信号として比較回路152に出力してもよいし、外部から基準値を入力して、その値を基準値信号として比較回路152に出力してもよい。
位相差検出回路150による位相差検出方法の例として、位相差を電圧に変換し、その大きさを基準値である電圧と比較する方法が挙げられる。例えば入力する2つのクロックをそれぞれクロックA、クロックBとすると、クロックAの立上りでフリップフロップをセットし、他方のクロックBの立上りでフリップフロップをリセットすることで、位相差がパルス幅に変換される。このパルス幅をt1とすると、t1の時間、適当な容量のキャパシタに蓄えられた電荷を一定の電流で放電することで電圧に変換される。このときのキャパシタの容量をC、キャパシタに蓄えられた電荷をQ、放電時の電流をiとすると、初期電圧はV0=Q/Cであるが、位相差検出時の電圧は V1=V0-(i*t1)/Cとなり、この電圧から位相差を変出することが可能となる。再度位相差を検出するときは、この動作後、キャパシタを充電することで、繰り返しの動作が可能となる。ここで検出した位相差は位相差信号として比較回路152に出力される。
比較回路152は、位相差検出回路150から入力した位相差信号と基準値記憶回路151から入力した基準値を比較し、その結果を比較結果信号として出力する。
マルチポートメモリ装置1が動作保証を行うことが出来るか否かの基準となる限界値は、予め実験等で調べることにより決定し、位相差判定回路15に入力しておく。例えば、このとき、位相差判定回路15に入力する限界値は、変更可能な構成にしてもよい。このようにすることにより、限界値が変化した場合に対応することが可能となる。
アドレスデコーダ112が、入力データセレクタ113により選択されたアドレスデータを入力すると、アドレスデコーダ112は、メモリセルアレイ10内の、入力したアドレスデータに対応したアドレスの読み出しを行う。読み出されたデータは、メモリセルアレイ10から出力データセレクタ124に出力される。
アドレスデコーダ112により行われるメモリセルアレイ10内のデータの読み出し処理は、図2の読み出し処理に示すタイミングで処理が行われる。メモリセルアレイ10はクロック倍速回路14から倍速クロックを入力し、そのクロックで読み出しが行われるため、読み出し処理は、倍速クロックのタイミングに基づいて行われる。
出力データセレクタ124は、メモリセルアレイ10から出力されたデータを入力し、データ保持ラッチ120、121に対して出力する。出力データセレクタ124は、クロック倍速回路14からセレクト信号を入力し、入力したセレクト信号に基づいてデータ保持ラッチ120とデータ保持ラッチ121を選択して出力を行う。
データ保持ラッチ120は、出力データセレクタ124からデータを入力し、入力したデータを出力データ保持用フリップフロップ122に対して出力する。データ保持ラッチ120は、クロック倍速回路14から倍速クロックを入力し、入力した倍速クロックに基づいてデータの出力を行う。同様にデータ保持ラッチ121は、出力データセレクタ124からデータを入力し、入力したデータを出力データ保持用フリップフロップ123に対して出力する。データ保持ラッチ121は、クロック倍速回路14から倍速クロックを入力し、入力した倍速クロックに基づいてデータの出力を行う。
出力データ保持用フリップフロップ122は、データ保持ラッチ120からデータを入力し、入力したデータを接続された出力ポートAに対して出力する。ここでの出力は、図2の出力ポートAの(0)〜(2)に示すタイミングで行われる。出力データ保持用フリップフロップ122は倍速クロックではなく入力データ保持用フリップフロップ110に入力されるクロックAを入力し、入力したクロックAに基づいてデータを出力ポートAに出力する。
同様に、出力データ保持用フリップフロップ123は、データ保持ラッチ121からデータを入力し、入力したデータを接続された出力ポートBに対して出力する。ここでの出力は、図2の出力ポートBの(6)〜(8)に示すタイミングで行われる。出力データ保持用フリップフロップ123は倍速クロックではなく入力データ保持用フリップフロップ111に入力されるクロックBを入力し、入力したクロックBに基づいてデータを出力ポートBに出力する。
このような構成により、入力データセレクタが選択し入力したデータをクロック倍速回路により倍速で処理するため、2箇所から入力を行うことが可能である。また、クロック周波数の大きいほうを選択しているため、クロックの異なる入力にも対応することが可能である。更に、位相差判定回路を設けることにより、入力データの位相にずれがある入力にも対応することが可能である。
その他の発明の実施の形態.
上述の例では、クロック倍速回路はクロック周波数を2倍にしたが、これを3倍以上にしてもよい。
また、上述の例では、入出力が2つの場合の例であるが、これを3つ以上の入出力にすることも可能である。この場合は、クロック倍速回路は、すべてのクロックのうち最高のクロック周波数の入出力数倍以上のクロック周波数にする。例えば入出力が3つの場合は3倍以上にする。また、位相差判定回路は全ての組み合わせの位相差の判定を行う。つまり、入力ポート及び出力ポートがn個の場合、クロック倍速回路は入力ポートに入力するn種類の入力クロックのうち周波数が最も高いクロックのn倍のクロックを生成する。また、位相差判定回路はn種類の入力クロック全ての位相差についての判定を行う。
上述の例では、クロック倍速回路はクロック周波数を2倍にしたが、これを3倍以上にしてもよい。
また、上述の例では、入出力が2つの場合の例であるが、これを3つ以上の入出力にすることも可能である。この場合は、クロック倍速回路は、すべてのクロックのうち最高のクロック周波数の入出力数倍以上のクロック周波数にする。例えば入出力が3つの場合は3倍以上にする。また、位相差判定回路は全ての組み合わせの位相差の判定を行う。つまり、入力ポート及び出力ポートがn個の場合、クロック倍速回路は入力ポートに入力するn種類の入力クロックのうち周波数が最も高いクロックのn倍のクロックを生成する。また、位相差判定回路はn種類の入力クロック全ての位相差についての判定を行う。
1 マルチポートメモリ装置
10 メモリセルアレイ
11 入力制御回路
12 出力制御回路
13 クロックセレクタ
14 クロック倍速回路
15 位相差判定回路
110 入力データ保持用フリップフロップ
111 入力データ保持用フリップフロップ
112 アドレスデコーダ
113 入力データセレクタ
120 データ保持ラッチ
121 データ保持ラッチ
122 出力データ保持用フリップフロップ
123 出力データ保持用フリップフロップ
124 出力データセレクタ
2 マルチポートメモリ装置
20 メモリセルアレイ
21 入力制御回路
22 出力制御回路
23 クロック倍速回路
10 メモリセルアレイ
11 入力制御回路
12 出力制御回路
13 クロックセレクタ
14 クロック倍速回路
15 位相差判定回路
110 入力データ保持用フリップフロップ
111 入力データ保持用フリップフロップ
112 アドレスデコーダ
113 入力データセレクタ
120 データ保持ラッチ
121 データ保持ラッチ
122 出力データ保持用フリップフロップ
123 出力データ保持用フリップフロップ
124 出力データセレクタ
2 マルチポートメモリ装置
20 メモリセルアレイ
21 入力制御回路
22 出力制御回路
23 クロック倍速回路
Claims (6)
- 第1の入力ポート、第2の入力ポート、第1の出力ポート、第2の出力ポート及びメモリセルアレイを備えたマルチポートメモリ装置であって、
前記第1の入力ポートと前記第2の入力ポートから入力したデータのいずれか一方を選択し、前記メモリセルアレイに出力する入力データセレクタと、
前記第1の出力ポートと前記第2の出力ポートのいずれか一方を選択し、前記メモリセルアレイより出力したデータを出力する出力データセレクタと、
前記入力データセレクタ、前記出力データセレクタ及び前記メモリセルアレイに対して、前記第1の入力ポートから入力されるデータに対応した第1のクロックと、前記第2の入力ポートから入力されるデータに対応した第2のクロックのうち高い周波数のクロックを供給するクロック倍速回路を備えたマルチポートメモリ装置。 - 前記マルチポートメモリ装置は、更に、前記入力した2つのクロックの位相差を検出し、検出した位相差が予め定められた限界値か否かを判定する位相差判定回路を備えることを特徴とする請求項1記載のマルチポートメモリ装置。
- 前記限界値は、書き換え可能であることを特徴とする請求項2記載のマルチポートメモリ。
- 少なくともn個の入力ポートと少なくともn個の出力ポートとを備えたマルチポートメモリ装置であって、
前記入力ポートから入力したデータのいずれか一つを選択し、メモリセルアレイに出力するセレクタと、
前記出力ポートからいずれか一つを選択し、前記メモリセルアレイより出力したデータを出力するセレクタと、
前記入力データセレクタ、前記出力データセレクタ及び前記メモリセルアレイに対して、前記n個の入力ポートの各々に対応したn種類のクロックのうち最も周波数の高いクロックの周波数のn倍以上の周波数のクロックを供給するクロック倍速回路を備えたマルチポートメモリ装置。 - 前記マルチポートメモリ装置は、更に、前記入力した各クロック間の位相差を検出し、検出した位相差が予め定められた限界値以上か否かを判定する位相差判定回路を備えることを特徴とする請求項4記載のマルチポートメモリ装置。
- 前記限界値は、書き換え可能であることを特徴とする請求項5記載のマルチポートメモリ。
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