JP2002305297A - 半導体装置およびその作製方法 - Google Patents
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Abstract
タと発光素子を作製する工程数を削減する。その結果、
製造コストの低減および歩留まりの向上を実現し、信頼
性と生産性を向上させる技術を提供する。 【解決手段】光電変換素子とトランジスタと発光素子を
作製する半導体装置の作製方法において、前記トランジ
スタのソース領域とドレイン領域は、ソース配線とドレ
イン配線にそれぞれ接続されており、前記ソース配線と
前記ドレイン配線のどちらか一方と、前記光電変換素子
が有するn型半導体層とp型半導体層のどちらか一方
は、接続配線により接続されており、前記接続配線と、
前記発光素子が有する画素電極は同一材料で形成されて
いることを特徴とする。
Description
能と表示機能を有する半導体装置に関する。より詳細に
は、絶縁表面上に光電変換素子及び発光素子、並びにト
ランジスタが作製された半導体装置に関する。該半導体
装置の作製方法に関する。
は、半導体特性を利用することで機能しうる装置全般を
指し、電気光学装置、半導体回路及び電子機器をその範
疇に含むものとする。
ンサが開発され、実用化されてきている。パソコンに紙
面上の文字・図画情報などを取り入れるために、イメー
ジセンサ機能が設けられた半導体装置が用いられるよう
になってきている。
ルカメラ、スキャナ、コピー機などがある。デジタルス
チルカメラは、従来の銀塩カメラに代わるものとして用
いられており、画素が二次元に配列されたエリアセンサ
が設けられている。スキャナやコピー機などは、紙面上
の文字・図画情報を読み取るための手段として用いられ
ており、画素が一次元に配列されたラインセンサが設け
られている。
(1)シートフィード型、(2)フラットベッド型、
(3)ペン型(ハンディ型)の3種類に大きく分類でき
る。(1)シートフィード型は、スキャナのイメージセ
ンサ部を固定し、原稿を紙送りで移動させて読み取る方
式である。(2)フラットベッド型は、原稿をガラスの
上に固定し、ガラスの下でイメージセンサ部を移動させ
て読み取る方式である。(3)ペン型(ハンディ型)
は、イメージセンサ部を原稿の上で使用者が移動させて
読み取る方式である。
学系が採用される。(2)フラットベッド型のスキャナ
は、精密に画像を読み取るため、縮小型光学系が採用さ
れる場合が多い。縮小型光学系で用いられるレンズは、
焦点距離が長いため、被写体とイメージセンサ部の距離
が長くなり、半導体装置は大型化してしまう。
(ハンディ型)では、携帯して持ち運びが出来るよう
に、装置を小型化する必要がある。そのため、光学系
は、密着型光学系が採用される場合が多い。密着型光学
系は、イメージセンサ部と被写体の間に、ロッドレンズ
アレイを配置して用いられる。ロッドレンズアレイは、
分布屈折率型の棒状のレンズを複数束ねたものである。
また、ロッドレンズアレイは、1対1で結像し、焦点距
離を短くできるため、被写体とイメージセンサ部の距離
を短くすることができる。
ら被写体に照射される光は、均一に照射されない恐れが
ある。上述したようにスキャナには、縮小型光学系やロ
ッドレンズアレイなどのレンズが用いられている。スキ
ャナに設けられている光源からの光は、それらのレンズ
を介して、被写体に照射される。そのため、場所によっ
ては、被写体に照射される光の強度が異なる場合があ
る。
情を鑑みたものであり、絶縁表面上に光電変換素子と、
トランジスタと、発光素子を作製する。
光素子、並びにトランジスタを有する半導体装置を作製
しようとすると、その作製工程は複雑なものとなり、工
程数が増加してしまう問題があった。工程数の増加は、
製造コストの増加要因となるばかりか、製造歩留まりを
低下させる原因となることは明らかである。
ォトリソグラフィ)技術が用いられている。フォトマス
クはフォトリソグラフィの技術において、エッチング工
程のマスクとするフォトレジストパターンを基板上に形
成するために用いている。このフォトマスクを1枚使用
することによって、レジスト塗布、プレベーク、露光、
現像、ポストベークなどの工程と、その前後の工程にお
いて、被膜の成膜及びエッチングなどの工程、さらにレ
ジスト剥離、洗浄や乾燥工程などが付加され、製造に係
わる作業は煩雑なものとなり問題となっていた。生産性
や歩留まりを向上させるためには、工程数を削減するこ
とが有効な手段として考えられる。しかし、フォトマス
クの枚数を減らさない限りは、製造コストの削減にも限
界があった。
発光素子、並びにトランジスタを有する半導体装置の作
製方法において、トランジスタのみを作製する工程に必
要なマスク数に、追加するマスク数を削減することを課
題とする。また、マスク数を削減することにより、半導
体装置の作製工程の簡略化、及び歩留まりの向上、さら
に、半導体装置の製造コストの低減に寄与することを課
題とする。また、上記半導体装置の作製方法により作製
された半導体装置を提供することを課題とする。
製方法で作製される光電変換素子は、n型半導体層と、
光電変換層と、p型半導体層の三層で形成され、該三層
は積層構造で形成される。
一方と、トランジスタのソース配線又はドレイン配線と
は、接続配線により電気的に接続されている。本発明の
作製方法では、該接続配線と、発光素子の陽極又は陰極
とを同一材料で形成する。その結果、半導体装置の作製
工程におけるマスク数を削減することが出来る。
絶縁表面上に半導体層を形成する工程と、前記半導体層
に一導電型を付与する不純物元素を添加して第一の不純
物領域を形成する工程と、前記第一の不純物領域に接す
るように非晶質半導体層を形成する工程と、前記非晶質
半導体層に接するように微結晶半導体層を形成する工程
と、前記微結晶半導体層に一導電型を付与する不純物元
素を添加して第二の不純物領域を形成する工程と、前記
微結晶半導体層上に金属膜を形成する工程と、前記金属
膜をエッチングして、前記微結晶半導体層に接する接続
配線と、発光素子の画素電極を同時に形成する工程と、
前記画素電極上に有機化合物層を形成する工程と、前記
有機化合物層上に対向電極を形成する工程と、を有する
ことを特徴とする半導体装置の作製方法である。
絶縁表面上に半導体層を形成する工程と、前記半導体層
を覆うように第一絶縁膜を形成する工程と、前記半導体
層上にゲート電極を形成する工程と、前記半導体層に一
導電型を付与する不純物元素を添加して第一の不純物領
域を形成する工程と、前記半導体層に一導電型を付与す
る不純物元素を添加して第二の不純物領域を形成する工
程と、前記半導体層を覆うように第二絶縁膜を形成する
工程と、前記第二絶縁膜上に第一微結晶半導体層を形成
する工程と、前記第一微結晶半導体層に一導電型を付与
する不純物元素を添加して第三の不純物領域を形成する
工程と、前記第一微結晶半導体層に接するように非晶質
半導体層を形成する工程と、前記非晶質半導体層に接す
るように第二微結晶半導体層を形成する工程と、前記第
二微結晶半導体層に一導電型を付与する不純物元素を添
加して第四の不純物領域を形成する工程と、前記第二絶
縁膜を覆うように第二金属膜を形成する工程と、前記第
二金属膜をエッチングして、前記第二微結晶半導体層に
接する接続配線と、発光素子の画素電極とを同時に形成
する工程と、前記画素電極上に有機化合物層を形成する
工程と、前記有機化合物層上に対向電極を形成する工程
と、を有することを特徴とする半導体装置の作製方法で
ある。
法は実施の形態1で、第二の作製方法は実施の形態2で
それぞれ詳細に説明する。
は、半導体装置の画素部の光電変換素子と発光素子、及
びトランジスタを絶縁表面上に同時に作製する方法につ
いて詳しく説明する。
02が、光電変換素子111と発光素子115、及びそ
れらを制御する増幅用トランジスタ113と、選択用ト
ランジスタ112と、リセット用トランジスタ114
と、スイッチング用トランジスタ116と、駆動用トラ
ンジスタ119とを有する半導体装置の例を示す。
はコーニング社の#7059ガラスや#1737ガラス
などに代表されるバリウムホウケイ酸ガラス、またはア
ルミノホウケイ酸ガラスなどのガラスからなる基板50
00を用いる。なお、基板5000としては、透光性を
有する基板であれば限定されず、石英基板を用いても良
い。また、本実施例の処理温度に耐えうる耐熱性を有す
るプラスチック基板を用いてもよい。
下地絶縁膜5001は、シリコンを含む絶縁膜(例え
ば、酸化シリコン膜、酸化窒化シリコン膜、窒化シリコ
ン膜等)を、プラズマCVD法またはスパッタ法にて、
形成する。また、下地絶縁膜5001は、シリコンを含
む絶縁膜を単層、あるいは積層構造として形成する。本
実施形態では、酸化窒化シリコン膜を150nmの厚さで
形成した。
膜5001上に、非晶質半導体膜を30〜60nmの厚さ
で形成する。非晶質半導体膜の材質は限定しないが、好
ましくはシリコンまたはシリコンゲルマニウム(Six
Ge1-x:0<x<1、代表的にはx=0.001〜
0.05)合金等で形成すると良い。続いて、前記非晶
質半導体膜に公知の結晶化処理(レーザー結晶化法、熱
結晶化法、またはNi等の触媒を用いた熱結晶化法等)
を行うことにより、結晶質半導体膜を得る。
54nmの非晶質半導体膜を成膜した後、Niを含む溶液
を非晶質シリコン上に保持させた。この非晶質半導体膜
に脱水素化(500℃、1時間)を行った後、熱結晶化
(550℃、4時間)を行い、さらに結晶化を改善する
ためのレーザーアニール処理を行って結晶質半導体膜を
形成した。また、nチャネル型トランジスタのしきい値
電圧(Vth)を制御するために、p型を付与する不純物
元素を添加しても良い。p型を付与する不純物元素とし
ては、ボロン(B)、アルミニウム(Al)、ガリウム
(Ga)等の周期律第13族元素が知られている。
るように、パターニング処理を行い、島状の半導体層5
002〜5007を形成した。次いで、島状の半導体層
5002〜5007を覆うゲート絶縁膜5008を形成
した。ゲート絶縁膜5008の材質としてシリコンを含
む絶縁膜を用い、プラズマCVD法やスパッタ法によっ
て40〜150nmの厚さで形成する。ここで、ゲート絶
縁膜5008は、シリコンを含む絶縁膜を、単層あるい
は積層構造として形成すれば良い。
0〜100nmの第1の導電膜(TaN)5009と、膜
厚100〜400nmの第2の導電膜(W)5010とを
積層形成する。第1の導電膜5009及び第2の導電膜
5010は、Ta、W、Ti、Mo、Al、Cuから選
ばれた元素、または前記元素を主成分とする合金材料も
しくは化合物材料で形成しても良い。また、リン(P)
等の不純物元素を添加したpSi膜に代表される半導体
膜を用いても良い。
なる第1の導電膜5009と、膜厚370nmのW膜から
なる第2の導電膜5010とを積層形成した。TaN膜
はスパッタ法により形成し、Taをターゲットに用い、
窒素を含む雰囲気内でスパッタした。W膜は、Wをター
ゲットに用いてスパッタ法により形成した。その他に6
フッ化タングステン(WF6)を用いる熱CVD法で形
成することも出来る。いずれにしてもゲート電極として
使用するためには低抵抗化を図る必要があり、W膜の抵
抗率は20μΩcm以下とすることが望ましい。W膜は結
晶粒を大きくすることで低抵抗率化を図ることが出来る
が、W膜中に酸素等の不純物元素が多い場合には結晶化
が阻害されて高抵抗化する。したがって、本実施例にお
いては、高純度のW(純度99.9999%)をターゲ
ットに用いたスパッタ法で、さらに成膜時に気相中から
の不純物の混入がないように十分配慮してW膜を形成す
ることにより、抵抗率9〜20μΩcmを実現することが
出来た。
リソグラフィ法を用いてレジストマスク5011を形成
し、電極及び配線を形成するための第1のエッチング処
理を行う。第1のエッチング処理では第1及び第2のエ
ッチング条件で行う。本実施例では第1のエッチング条
件として、ICP(Inductively Coupled Plasma:誘導
結合型プラズマ)エッチング法を用い、エッチング用ガ
スにCF4とCl2とO 2とを用い、それぞれのガス流量
比を25/25/10sccmとし、1.0Paの圧力でコイル
型の電極に500WのRF(13.56MHz)電力を投
入してプラズマを生成してエッチングを行った。なお、
エッチング用ガスとしては、Cl2、BCl3、SiCl
4、CCl4などを代表とする塩素系ガスまたはCF4、
SF6、NF3などを代表とするフッ素系ガス、またはO
2を適宜用いることができる。基板側(試料ステージ)
にも150WのRF(13.56MHz)電力を投入し、
実質的に負の自己バイアス電圧を印加する。この第1の
エッチング条件によりW膜をエッチングして第1の導電
層の端部をテーパー形状とする。
ずに、第2のエッチング条件に変え、エッチング用ガス
にCF4とCl2とを用い、それぞれのガス流量比を30
/30sccmとし、1.0Paの圧力でコイル型の電極に5
00WのRF(13.56MHz)電力を投入してプラズ
マを生成して約30秒程度のエッチングを行った。基板
側(試料ステージ)にも20WのRF(13.56MH
z)電力を投入し、実質的に負の自己バイアス電圧を印
加する。CF4とCl2を混合した第2のエッチング条件
ではW膜及びTaN膜とも同程度にエッチングされる。
第2のエッチング条件でのWに対するエッチング速度は
58.97nm/min、TaNに対するエッチング速度は6
6.43nm/minである。なお、ゲート絶縁膜上に残渣を
残すことなくエッチングするためには、10〜20%程
度の割合でエッチング時間を増加させると良い。
ることなく第1のドーピング処理を行い、島状の半導体
層5002〜5007にn型を付与する不純物元素を添
加する。ドーピング処理はイオンドーピング法もしくは
イオン注入法で行えば良い。この場合、第1の形状の導
電層5012〜5016が不純物元素に対するマスクと
なり、自己整合的に第1の不純物領域5017〜502
2が形成される。
5005上の第一の導電膜5009と第二の導電膜50
10はエッチングにより除去されているため、半導体層
5005上には、マスクは存在しない。
トマスク5011を除去することなく第2のエッチング
処理を行う。第2のエッチング処理では、第3及び第4
のエッチング条件で行う。本実施例では、第3のエッチ
ング条件として、エッチング用ガスにCF4とCl2とを
用い、それぞれのガス流量比を30/30sccmとし、
1.0Paの圧力でコイル型の電極に500WのRF(1
3.56MHz)電力を投入してプラズマを生成してエッ
チングを60秒行った。基板側(試料ステージ)にも2
0WのRF(13.56MHz)電力を投入し、実質的に負
の自己バイアス電圧を印加する。第3のエッチング条件
でのWに対するエッチング速度は227.3nm/min、T
aNに対するエッチング速度は32.0nm/minであり、
TaNに対するWの選択比は7.1であり、ゲート絶縁
膜5008に対するエッチング速度は33.7nm/minで
あり、TaNに対するWの選択比は6.83である。こ
のようにエッチングガス用ガスにSF6を用いた場合、
ゲート絶縁膜5008との選択比が高いので膜減りを抑
えることができる。また、駆動回路のトランジスタにお
いては、テーパ−部のチャネル長方向の幅が長ければ長
いほど信頼性が高いため、テーパ−部を形成する際、S
F6を含むエッチングガスでドライエッチングを行うこ
とが有効である。
4とCl2とO2とをエッチングガスに用いることも可能
である。その場合は、それぞれのガス流量比を20/2
0/20sccmとし、1.0Paの圧力でコイル型の電極に
500WのRF(13.56MHz)電力を投入してプラ
ズマを生成してエッチングを行えばよい。基板側(試料
ステージ)にも20WのRF(13.56MHz)電力を
投入し、実質的に負の自己バイアス電圧を印加する。C
F4とCl2とO2とを用いる場合のWに対するエッチン
グ速度は124.62nm/min、TaNに対するエッチン
グ速度は20.67nm/minであり、TaNに対するWの
選択比は6.05である。従って、W膜が選択的にエッ
チングされる。また、このとき、ゲート絶縁膜5008
のうち、第1の形状の導電層5012〜5016に覆わ
れていない部分も同時にエッチングされて薄くなってい
る(図示せず)。
ーピングは第2の導電層5023b〜5027bを不純
物元素に対するマスクとして用い、第1の導電層のテー
パー部下方の半導体層に不純物元素が添加されるように
ドーピングする。本実施例では、不純物元素としてP
(リン)を用い、ドーピング条件をドーズ量1.5×1
014/cm3、加速電圧90keV、イオン電流密度0.5μA
/cm2、フォスフィン(PH3)5%水素希釈ガス、ガス
流量30sccmにてプラズマドーピングを行った。こうし
て、第1の導電層と重なる低濃度不純物領域5028〜
5032を自己整合的に形成する(図1(C))。
た後、後にnチャネル型トランジスタの活性層となる半
導体層と、後に光電変換素子115のn型半導体層とな
る半導体層とをレジストマスク5033で覆い、第3の
ドーピング処理を行う。この第3のドーピング処理によ
り、pチャネル型トランジスタの活性層となる半導体層
に前記一導電型(n型)とは反対(逆)の導電型(p
型)を付与する不純物元素が添加されたp型の高濃度不
純物領域5037〜5039を形成する。このとき、第
1の導電層5023a〜5027aを不純物元素に対す
るマスクとして用い、p型を付与する不純物元素を添加
してp型不純物領域を形成する(図2(A))。
5039はジボラン(B2H6)を用いたイオンドープ法
で形成する。なお、第1のドーピング処理及び第2のド
ーピング処理によって、不純物領域5017、501
8、5022と、不純物領域5028、5029、50
32にはそれぞれ異なる濃度でリンが添加されている
が、そのいずれの領域においてもボロンの濃度が2×1
020〜2×1021/cm3となるようにドーピング処理する
ことにより、pチャネル型トランジスタのソース領域及
びドレイン領域として機能するために何ら問題は生じな
い。
トランジスタ113、pチャネル型の選択用トランジス
タ112、nチャネル型のリセット用トランジスタ11
4、nチャネル型のスイッチング用トランジスタ11
6、pチャネル型の駆動用トランジスタ119がそれぞ
れ形成される。極性がnチャネル型のトランジスタにお
いては、第1の導電層と重ならない低濃度不純物領域
(LDD領域)が形成される。なお、本明細書において
は、トランジスタとは、ソース領域及びドレイン領域、
並びにゲート電極で構成されるものとする。
マスク5033を除去して第1の層間絶縁膜5040を
形成する。第1の層間絶縁膜5040は、プラズマCV
D法またはスパッタ法を用いて、膜厚10〜1000nm
でシリコンを含む絶縁膜(例えば、酸化シリコン膜、酸
化窒化シリコン膜、窒化シリコン膜等)を形成する。本
実施例では、プラズマCVD法により、SiON膜を第
1の層間絶縁膜5040として膜厚200nmで成膜して
形成した。
不純物元素を活性化処理する工程を行う。この工程では
ファーネスアニール炉を用いる熱アニール法にて行う。
熱アニール法としては、酸素濃度が1ppm以下、好まし
くは0.1ppm以下の窒素雰囲気中で400〜700
℃、代表的には500〜550℃で行えば良く、本実施
例では550℃、4時間の熱処理で活性化処理を行っ
た。なお、この工程においては、熱アニール法の他に、
レーザーアニール法、ラピッドサーマルアニール法(R
TA法)等を適用することが出来る。
時に、結晶化の際に触媒として使用したニッケルが高濃
度のPを含む不純物領域にゲッタリングされ、主にチャ
ネル形成領域となる半導体層中のNi濃度が低減され
る。このようにして作製したチャネル形成領域を有する
トランジスタはオフ電流値が下がり、結晶性が良いこと
から高い電界効果移動度が得られ、良好な特性を達成す
ることができる。
イン領域に含まれるリンを利用してゲッタリングを行っ
たが、他の方法としては、島状の半導体層の形成前に、
島状半導体層以外の場所にPまたは、Ar等の不活性ガ
スをドーピングにより添加して熱処理を行う方法があ
る。この方法ではマスクが1枚増加するが、良好にゲッ
タリングを行うことが出来る。
る前に活性化処理を行っても良い。ただし、用いる配線
材料が熱に弱い場合には、本実施例のように配線等を保
護するため層間絶縁膜(シリコンを主成分とする絶縁
膜、例えば窒化珪素膜)を形成した後で活性化処理を行
うことが好ましい。
12時間)を行い、半導体層を水素化する工程を行う。
本実施例では、100%の水素雰囲気中で410℃、4
時間の熱処理を行った。この工程は、半導体層のダング
リングボンドを終端する工程である。水素化の他の手段
として、プラズマ水素化(プラズマにより励起された水
素を用いる)を行っても良い。
法を用いる場合には、上記水素化を行った後、エキシマ
レーザーやYAGレーザー等のレーザー光を照射するこ
とが望ましい。
する。第2の層間絶縁膜5041は、プラズマCVD法
またはスパッタ法を用いて、膜厚10〜2000nmでシ
リコンを含む絶縁膜(例えば、酸化シリコン膜、酸化窒
化シリコン膜、窒化シリコン膜等)を形成する。本実施
例では、プラズマCVD法により、第2の層間絶縁膜5
041としてSiON膜を膜厚800nmで成膜して形成
した。
物領域5019〜5021、5037〜5039に達す
るコンタクトホールを形成し、前記コンタクトホール上
に、前記コンタクトホールを覆うように金属膜を形成す
る。この金属膜の材料は、AlまたはAgを主成分とす
る膜、またはそれらに準ずる材料を用いる。次いで、前
記各不純物領域を電気的に接続する配線5042〜50
53を形成するためのパターニングを行う。
タ113、選択用トランジスタ112、リセット用トラ
ンジスタ114のいずれかの一つのトランジスタのソー
ス領域及びドレイン領域、又は電源線(VB1〜VB
x)に電気的に接続されている。
のソース領域及びドレイン領域に接続されているかは、
増幅用トランジスタ113、選択用トランジスタ11
2、リセット用トランジスタ114のそれぞれのトラン
ジスタに付与された導電性と、電源線(VB1〜VB
x)に印加される電圧と、電源基準線121に印加され
る電圧によってそれぞれ異なる。一例として、電源線
(VB1〜VBx)に印加される電圧がVss、電源基
準線121に印加される電圧がVdd、リセット用トラ
ンジスタ114がnチャネル型トランジスタとする。こ
の場合、光電変換素子111のnチャネル型端子が、電
源基準線121に接続され、pチャネル型端子が、リセ
ット用トランジスタ114のドレイン領域に接続され
る。つまり、図3で示す配線5049は、リセット用ト
ランジスタ114のドレイン配線に接続されている。
クトホール5070に形成された金属膜は、パターニン
グを行う際に除去し、不純物領域5020の一部は露出
した状態になる。(図2(B))
て、不純物領域5020に接するように、非晶質半導体
膜を形成する。非晶質半導体膜の材質は限定しないが、
好ましくはシリコンまたはシリコンゲルマニウム(Si
xGe1-x:0<x<1、代表的にはx=0.001〜
0.05)合金等で形成すると良い。続いて、非晶質半
導体膜上に微結晶半導体膜を10〜60nmの厚さで形成
する。
与する不純物元素を添加する。p型を付与する不純物元
素の添加の方法は、公知の如何なる方法を用いることが
できる。又、他の方法として、微結晶半導体膜を成膜す
る際に、p型を付与する不純物元素を含むドーピングガ
スを混合して、微結晶半導体膜を成膜することも出来
る。又、非晶質半導体膜と微結晶半導体膜をパターニン
グして、微結晶半導体層5056を作製してから、p型
を付与する不純物元素を添加してもよい。
を、半導体層5020と重なるように、所望の形状にパ
ターニングし、非晶質半導体層5054と微結晶半導体
層5056を形成する。(図2(C))
20と、非晶質半導体層5054と、微結晶半導体層5
056が光電変換素子111に相当する。本実施形態で
は、不純物領域5020がn型半導体層であり、非晶質
半導体膜5054が光電変換層(i層)であり、微結晶
半導体層5056がp型半導体層である。
透明導電膜を80〜120nmの厚さで形成し、パターニ
ングすることによって、接続配線5057、発光素子の
画素電極5058を形成する。接続配線5057は、微
結晶半導体層5056と配線5049とが電気的に接続
されるように、所望の形状にパターニングされる。配線
5049は増幅用トランジスタ113、選択用トランジ
スタ112、リセット用トランジスタ114のいずれか
の一つのトランジスタのソース領域及びドレイン領域に
電気的に接続されている。配線5057が形成されるこ
とによって、光電変換素子111と、増幅用トランジス
タ113、選択用トランジスタ112、リセット用トラ
ンジスタ114のいずれかの一つのトランジスタのソー
ス領域及びドレイン領域に電気的に接続される。
膜5059を成膜する。第3の層間絶縁膜5059は、
配線材料の絶縁に加え、表面の平坦化膜としての機能を
も有している。材料は公知の如何なる材料を用いること
が可能であるが、本実施例では、アクリルを用いて膜厚
1.7μmの有機樹脂膜として形成した。
り形成し、更に蒸着法により陰極(MgAg電極)50
61と保護膜5062を形成する。このとき有機化合物
層5060及び陰極5061を形成するに先立って画素
電極5058に対して熱処理を施し、水分を完全に除去
しておくことが望ましい。なお、本実施例では発光素子
の陰極としてMgAg電極を用いるが、本発明はこれに
限定されず、公知の他の材料を用いることができる。
0の構造として、公知の発光材料を用いた様々な構造が
報告されており、本実施例では、そのいずれの構成を用
いても構わない。また、保護膜5062は陰極5061
の劣化を防ぐために設けられ、アルミニウムを主成分と
する金属膜が代表的である。勿論、他の材料でも良い。
また、有機化合物層5060、陰極5061は水分に弱
いので、保護膜5062までを大気解放しないで連続的
に形成し、外気から有機化合物層5060を保護するこ
とが望ましい。
〜400nm(典型的には60〜150nm)、陰極5
061の厚さは80〜200nm(典型的には100〜
150nm)とすれば良い。また、透明電極5058と
有機化合物層5061、及び陰極5062の積層体が発
光素子111に相当する部分である。
発光素子115、及びそれらを制御するためのトランジ
スタを同一基板上に形成することができる。
みを形成する工程に必要なマスク枚数5枚(島状の半導
体層5002〜5007を作製するためのマスク、ゲー
ト電極5012〜5016を作製するためのマスク50
11、p型不純物領域を作製するためのマスク503
3、配線5042〜5053用のコンタクトホールを作
製するためのマスク、配線5042〜5053を作製す
るためのマスク)に、1枚のマスク(非晶質半導体層5
054及び微結晶半導体層5056をパターニングして
作製する際に必要なマスク)のみを追加して形成するこ
とが可能となる。
スタ114及びスイッチング用トランジスタ116をn
チャネル型トランジスタとして形成し、増幅用トランジ
スタ119と選択用トランジスタ112、及び駆動用ト
ランジスタ119をpチャネル型トランジスタとして形
成したが、本発明はこれに限定されず、それぞれのトラ
ンジスタの極性はnチャネル型とpチャネル型のどちら
でもよい。但し、選択用トランジスタ115とリセット
用トランジスタ114の極性は逆の方が好ましい。
体装置の画素部の光電変換素子と発光素子、及びトラン
ジスタを絶縁表面上に同時に作製する方法について詳し
く説明する。
02は、光電変換素子111と発光素子115、及びそ
れらを制御する増幅用トランジスタ113と、選択用ト
ランジスタ112と、リセット用トランジスタ114
と、スイッチング用トランジスタ116と、駆動用トラ
ンジスタ119とを有する半導体装置の例を示す。
はコーニング社の#7059ガラスや#1737ガラス
などに代表されるバリウムホウケイ酸ガラス、またはア
ルミノホウケイ酸ガラスなどのガラスからなる基板70
00を用いる。なお、基板7000としては、透光性を
有する基板であれば限定されず、石英基板を用いても良
い。また、本実施例の処理温度に耐えうる耐熱性を有す
るプラスチック基板を用いてもよい。
下地絶縁膜7001は、シリコンを含む絶縁膜(例え
ば、酸化シリコン膜、酸化窒化シリコン膜、窒化シリコ
ン膜等)を、プラズマCVD法またはスパッタ法にて、
形成する。また、下地絶縁膜7001は、シリコンを含
む絶縁膜を単層、あるいは積層構造として形成する。本
実施形態では、酸化窒化シリコン膜を150nmの厚さで
形成した。
膜7001上に、非晶質半導体膜を30〜60nmの厚さ
で形成する。非晶質半導体膜の材質は限定しないが、好
ましくはシリコンまたはシリコンゲルマニウム(Six
Ge1-x:0<x<1、代表的にはx=0.001〜
0.06)合金等で形成すると良い。続いて、前記非晶
質半導体膜に公知の結晶化処理(レーザー結晶化法、熱
結晶化法、またはNi等の触媒を用いた熱結晶化法等)
を行うことにより、結晶質半導体膜を得る。
54nmの非晶質半導体膜を成膜した後、Niを含む溶液
を非晶質シリコン上に保持させた。この非晶質半導体膜
に脱水素化(500℃、1時間)を行った後、熱結晶化
(550℃、4時間)を行い、さらに結晶化を改善する
ためのレーザーアニール処理を行って結晶質半導体膜を
形成した。次いで、nチャネル型トランジスタのしきい
値電圧(Vth)を制御するために、p型を付与する不純
物元素を添加しても良い。p型を付与する不純物元素と
しては、ボロン(B)、アルミニウム(Al)、ガリウ
ム(Ga)等の周期律第13族元素が知られている。
グ処理を行い、島状の半導体層7002〜7006を形
成した。
6を覆うゲート絶縁膜7008を形成する。ゲート絶縁
膜7008の材質としてシリコンを含む絶縁膜を用い、
プラズマCVD法やスパッタ法によって40〜150nm
の厚さで形成する。ここで、ゲート絶縁膜7008は、
シリコンを含む絶縁膜を、単層あるいは積層構造として
形成すれば良い。
0〜100nmの第1の導電膜(TaN)7009と、膜
厚100〜400nmの第2の導電膜(W)7010とを
積層形成する。第1の導電膜7009及び第2の導電膜
7010は、Ta、W、Ti、Mo、Al、Cuから選
ばれた元素、または前記元素を主成分とする合金材料も
しくは化合物材料で形成しても良い。また、リン(P)
等の不純物元素を添加したpSi膜に代表される半導体
膜を用いても良い。
なる第1の導電膜7009と、膜厚370nmのW膜から
なる第2の導電膜7010とを積層形成した。TaN膜
はスパッタ法により形成し、Taをターゲットに用い、
窒素を含む雰囲気内でスパッタした。W膜は、Wをター
ゲットに用いてスパッタ法により形成した。その他に6
フッ化タングステン(WF6)を用いる熱CVD法で形
成することも出来る。いずれにしてもゲート電極として
使用するためには低抵抗化を図る必要があり、W膜の抵
抗率は20μΩcm以下とすることが望ましい。W膜は結
晶粒を大きくすることで低抵抗率化を図ることが出来る
が、W膜中に酸素等の不純物元素が多い場合には結晶化
が阻害されて高抵抗化する。したがって、本実施例にお
いては、高純度のW(純度99.9999%)をターゲ
ットに用いたスパッタ法で、さらに成膜時に気相中から
の不純物の混入がないように十分配慮してW膜を形成す
ることにより、抵抗率9〜20μΩcmを実現することが
出来た。
リソグラフィ法を用いてレジストマスク7011を形成
し、電極及び配線を形成するための第1のエッチング処
理を行う。第1のエッチング処理では第1及び第2のエ
ッチング条件で行う。本実施例では第1のエッチング条
件として、ICPエッチング法を用い、エッチング用ガ
スにCF4とCl2とO2とを用い、それぞれのガス流量
比を25/25/10sccmとし、1Paの圧力でコイル型の
電極に500WのRF(13.76MHz)電力を投入し
てプラズマを生成してエッチングを行った。なお、エッ
チング用ガスとしては、Cl2、BCl3、SiCl4、
CCl4などを代表とする塩素系ガスまたはCF4、SF
6、NF3などを代表とするフッ素系ガス、またはO2を
適宜用いることができる。基板側(試料ステージ)にも
170WのRF(13.76MHz)電力を投入し、実質
的に負の自己バイアス電圧を印加する。この第1のエッ
チング条件によりW膜をエッチングして第1の導電層の
端部をテーパー形状とする。
ずに第2のエッチング条件に変え、エッチング用ガスに
CF4とCl2とを用い、それぞれのガス流量比を30/
30sccmとし、1.0Paの圧力でコイル型の電極に50
0WのRF(13.76MHz)電力を投入してプラズマ
を生成して約30秒程度のエッチングを行った。基板側
(試料ステージ)にも20WのRF(13.76MHz)
電力を投入し、実質的に負の自己バイアス電圧を印加す
る。CF4とCl2を混合した第2のエッチング条件では
W膜及びTaN膜とも同程度にエッチングされる。第2
のエッチング条件でのWに対するエッチング速度は7
8.97nm/min、TaNに対するエッチング速度は6
6.43nm/minである。なお、ゲート絶縁膜7008上
に残渣を残すことなくエッチングするためには、10〜
20%程度の割合でエッチング時間を増加させると良
い。
ることなく第1のドーピング処理を行い、島状の半導体
層7002〜7006にn型を付与する不純物元素を添
加する。ドーピング処理はイオンドーピング法もしくは
イオン注入法で行えば良い。この場合、第1の形状の導
電層7012〜7016が不純物元素に対するマスクと
なり、自己整合的に第1の不純物領域7017〜702
1が形成される。
トマスク7011を除去することなく第2のエッチング
処理を行う。第2のエッチング処理では、第3及び第4
のエッチング条件で行う。本実施例では、第3のエッチ
ング条件として、エッチング用ガスにCF4とCl2を用
い、それぞれのガス流量比を30/30sccmとし、1.
0Paの圧力でコイル型の電極に500WのRF(13.
46MHz)電力を投入してプラズマを生成してエッチン
グを60秒行った。基板側(試料ステージ)にも20W
のWのRF(13.46MHz)電力を投入し、実質的に
負の自己バイアス電圧を印加する。第3のエッチング条
件でのWに対するエッチング速度は227.3nm/min、
TaNに対するエッチング速度は32.0nm/minであ
り、TaNに対するWの選択比は7.1であり、ゲート
絶縁膜6008に対するエッチング速度は33.7nm/m
inであり、TaNに対するWの選択比は6.83であ
る。このようにエッチングガス用ガスにSF6を用いた
場合、ゲート絶縁膜7008との選択比が高いので膜減
りを抑えることができる。また、駆動回路部101のト
ランジスタにおいては、テーパ−部のチャネル長方向の
幅が長ければ長いほど信頼性が高いため、テーパ−部を
形成する際、SF6を含むエッチングガスでドライエッ
チングを行うことが有効である。
4とCl2とO2とをエッチングガスに用いることも可能
である。その場合は、それぞれのガス流量比を25/2
5/10sccmとし、1.0Paの圧力でコイル型の電極に
500WのRF(13.76MHz)電力を投入してプラ
ズマを生成してエッチングを行えばよい。基板側(試料
ステージ)にも20WのRF(13.76MHz)電力を
投入し、実質的に負の自己バイアス電圧を印加する。C
F4とCl2とO2とを用いる場合のWに対するエッチン
グ速度は124.62nm/min、TaNに対するエッチン
グ速度は20.67nm/minであり、TaNに対するWの
選択比は6.07である。従って、W膜が選択的にエッ
チングされる。また、このとき、ゲート絶縁膜7008
のうち、第1の形状の導電層7012〜7016に覆わ
れていない部分も同時にエッチングされて薄くなってい
る(図示せず)。
ーピングは第2の導電層7023a〜7027aを不純
物元素に対するマスクとして用い、第1の導電層のテー
パー部下方の半導体層に不純物元素が添加されるように
ドーピングする。本実施例では、不純物元素としてP
(リン)を用い、ドーピング条件をドーズ量1.5×1
014/cm2、加速電圧90keV、イオン電流密度0.5μA
/cm2、フォスフィン(PH3)5.0%水素希釈ガス、
ガス流量30sccmにてプラズマドーピングを行った。こ
うして、第1の導電層と重なる低濃度不純物領域702
8〜7032を自己整合的に形成する(図4(C))。
た後、後にnチャネル型トランジスタの活性層となる半
導体層をレジストマスク7033で覆い、第3のドーピ
ング処理を行う。この第3のドーピング処理により、p
チャネル型トランジスタの活性層となる半導体層に前記
一導電型(n型)とは反対(逆)の導電型(p型)を付
与する不純物元素が添加されたp型の高濃度不純物領域
7037〜7039を形成する。このとき、第1の導電
層7023a〜7027aを不純物元素に対するマスク
として用い、p型を付与する不純物元素を添加してp型
不純物領域を形成する(図5(A))。
7039はジボラン(B2H6)を用いたイオンドープ法
で形成する。なお、第1のドーピング処理及び第2のド
ーピング処理によって、不純物領域7017〜7018
及び7022と、不純物領域7028〜7029及び7
032にはそれぞれ異なる濃度でリンが添加されている
が、そのいずれの領域においてもボロンの濃度が2×1
020〜2×1021/cm3となるようにドーピング処理する
ことにより、pチャネル型トランジスタのソース領域及
びドレイン領域として機能するために何ら問題は生じな
い。
トランジスタ112、pチャネル型の選択用トランジス
タ112、nチャネル型のリセット用トランジスタ11
4、nチャネル型のスイッチング用トランジスタ11
6、pチャネル型の駆動用トランジスタ119がそれぞ
れ形成される。極性がnチャネル型のトランジスタにお
いては、第1の導電層と重ならない低濃度不純物領域
(LDD領域)が形成される。
マスク7033を除去して第1の層間絶縁膜7040を
形成する。第1の層間絶縁膜7040は、プラズマCV
D法またはスパッタ法を用いて、膜厚10〜1000nm
でシリコンを含む絶縁膜(例えば、酸化シリコン膜、酸
化窒化シリコン膜、窒化シリコン膜等)を形成する。本
実施例では、プラズマCVD法により、SiON膜を第
1の層間絶縁膜7040として膜厚200nmで成膜して
形成した。
不純物元素を活性化処理する工程を行う。この工程では
ファーネスアニール炉を用いる熱アニール法にて行う。
熱アニール法としては、酸素濃度が1ppm以下、好まし
くは0.1ppm以下の窒素雰囲気中で400〜700
℃、代表的には400〜550℃で行えば良く、本実施
例では550℃、4時間の熱処理で活性化処理を行っ
た。なお、この工程においては、熱アニール法の他に、
レーザーアニール法、ラピッドサーマルアニール法(R
TA法)等を適用することが出来る。
時に、結晶化の際に触媒として使用したニッケルが高濃
度のPを含む不純物領域にゲッタリングされ、主にチャ
ネル形成領域となる半導体層中のNi濃度が低減され
る。このようにして作製したチャネル形成領域を有する
トランジスタはオフ電流値が下がり、結晶性が良いこと
から高い電界効果移動度が得られ、良好な特性を達成す
ることができる。
イン領域に含まれるリンを利用してゲッタリングを行っ
たが、他の方法としては、島状の半導体層の形成前に、
島状半導体層以外の場所にPまたは、Ar等の不活性ガ
スをドーピングにより添加して熱処理を行う方法があ
る。この方法ではマスクが1枚増加するが、良好にゲッ
タリングを行うことが出来る。
る前に活性化処理を行っても良い。ただし、用いる配線
材料が熱に弱い場合には、本実施例のように配線等を保
護するため層間絶縁膜(シリコンを主成分とする絶縁
膜、例えば窒化珪素膜)を形成した後で活性化処理を行
うことが好ましい。
12時間)を行い、半導体層を水素化する工程を行う。
本実施例では、100%の水素雰囲気中で410℃、4
時間の熱処理を行った。この工程は、半導体層のダング
リングボンドを終端する工程である。水素化の他の手段
として、プラズマ水素化(プラズマにより励起された水
素を用いる)を行っても良い。
法を用いる場合には、上記水素化を行った後、エキシマ
レーザーやYAGレーザー等のレーザー光を照射するこ
とが望ましい。
800nmで成膜して形成する。第2の層間絶縁膜604
1は、プラズマCVD法またはスパッタ法を用いて、膜
厚10〜2000nmでシリコンを含む絶縁膜(例えば、
酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜
等)を形成する。本実施例では、プラズマCVD法によ
り、SiON膜を第2の層間絶縁膜6041として膜厚
800nmで成膜して形成した。
物領域7019、7020、7037〜7039に達す
るコンタクトホールを形成し、前記コンタクトホール上
に金属膜を形成する。この金属膜の材料は、Alまたは
Agを主成分とする膜、またはそれらに準ずる材料を用
いればよい。次いで、前記各不純物領域を電気的に接続
する配線7042〜7053を形成するためのパターニ
ングを行う。
幅用トランジスタ113、選択用トランジスタ112、
リセット用トランジスタ114のいずれかの一つのトラ
ンジスタのソース領域及びドレイン領域、又は電源基準
線(VB1〜VBx)のいずれか一つに電気的に接続さ
れている。
源基準線(VB1〜VBx)、又はどのトランジスタの
ソース領域及びドレイン領域に接続されているかは、増
幅用トランジスタ113、選択用トランジスタ112、
リセット用トランジスタ114のそれぞれのトランジス
タに付与された導電性と、電源線(VB1〜VBx)に
印加される電圧と、電源基準線121に印加される電圧
によってそれぞれ異なる。
導電膜と微結晶半導体膜を形成する。次いで、前記微結
晶半導体膜に、p型を付与する不純物元素を添加する。
p型を付与する不純物元素の添加の方法は、公知の如何
なる方法を用いることができる。又、他の方法として、
微結晶半導体膜を成膜する際に、p型を付与する不純物
元素を含むドーピングガスを混合して、微結晶半導体膜
を成膜することも出来る。また、透明導電膜と微結晶半
導体膜のパターニングを行ってから、微結晶半導体層7
055のみにp型を付与する不純物元素を添加してもよ
い。
を配線7048と重なるように、所望の形状にパターニ
ングを行い、透明導電層7054、微結晶半導体層70
55を形成する。透明導電膜の材料は特に限定しない
が、500〜700nmの厚さで成膜して、また微結晶
半導体膜は、30〜50nmの厚さで成膜する。微晶質
半導体膜の材質は特に限定されず、公知の如何なる材料
を用いてもよい。
ように、非晶質半導体膜を形成する。次いで、前記非晶
質半導体膜上に微結晶半導体膜を形成する。前記非晶質
半導体膜と前記微結晶半導体膜は、作製方法は特に限定
されず、公知の如何なる材料を用いてもよい。
与する不純物元素を添加する。n型を付与する不純物元
素の添加の方法は、公知の如何なる方法を用いることが
できる。又、他の方法として、微結晶半導体膜を成膜す
る際に、n型を付与する不純物元素を含むドーピングガ
スを混合して、微結晶半導体膜を成膜することも出来
る。また、透明導電膜と微結晶半導体膜のパターニング
を行ってから、微結晶半導体層7055のみにn型を付
与する不純物元素を添加してもよい。
半導体層7055と重なるように、非晶質半導体膜と微
結晶半導体膜のパターニングを行い、非晶質半導体層7
056、微結晶半導体層7057を形成する。
ように、透明導電膜を形成する。そして、図6(B)に
示すように、前記透明導電膜のパターニングを行い、駆
動用トランジスタ119のドレイン配線に接する画素電
極7058と、光電変換素子111の微結晶半導体層7
057と配線7049が電気的に接続されるように配線
7070を形成する。
層7056と、微結晶半導体層7057との重なってい
る部分が光電変換素子111に相当する。本実施形態で
は、半導体層7055がn型半導体層であり、非晶質半
導体層7056が光電変換層(i層)であり、微結晶半
導体層7057がp型半導体層である。しかし、本発明
はこれに限定されず、微結晶半導体層7055がp型半
導体層であり、微結晶半導体層7057がn型半導体層
であってもよい。
ニングを行い、配線7070と透明電極7058を形成
する(図6(B))。透明導電膜は、公知の材料で、2
0〜200nmの厚さで形成するとよい。配線7070
は、光電変換素子111の微結晶半導体膜7057と配
線7049とを電気的に接続される。配線7070は、
増幅用トランジスタ113のゲート電極と電気的に接続
されており、配線7070を形成することにより、光電
変換素子111と増幅用トランジスタ113が電気的に
接続される。
膜7059を形成する。第3の層間絶縁膜7059は、
配線材料の絶縁に加え、表面の平坦化膜としての機能を
も有している。材料は公知の如何なる材料を用いること
が可能であるが、本実施例では、材料にアクリルを用い
て膜厚1.7μmの有機樹脂膜として形成した。
り形成し、更に蒸着法により陰極(MgAg電極)70
61と保護電極7062を形成する。このとき有機化合
物層7060及び陰極7061を形成するに先立って画
素電極7078に対して熱処理を施し、水分を完全に除
去しておくことが望ましい。なお、本実施例では発光素
子の陰極としてMgAg電極を用いるが、本発明はこれ
に限定されず、公知の他の材料を用いることができる。
防ぐために設けられ、アルミニウムを主成分とする金属
膜が代表的である。勿論、他の材料でも良い。また、有
機化合物層7060、陰極7061は非常に水分に弱い
ので、保護電極7062までを大気解放しないで連続的
に形成し、外気から有機化合物層を保護することが望ま
しい。
〜400nm(典型的には60〜170nm)、陰極7
061の厚さは80〜200nm(典型的には100〜
170nm)とすれば良い。また、透明電極7078と
有機化合物層7061、及び陰極7062の重なってい
る部分が発光素子111に相当する部分である。
発光素子117、及びそれらを制御するためのトランジ
スタを同一基板上に形成することができる。
タのみを形成する工程に必要なマスク枚数5枚(島状の
半導体層7002〜7007を作製するためのマスク、
ゲート電極7012〜7016を作製するためのマスク
7011、p型不純物領域を作製するためのマスク70
33、配線7042〜7048及び7070〜7073
用のコンタクトホールを作製するためのマスク、配線7
042〜7048及び7070〜7073を作製するた
めのマスク)に、2枚のマスクを追加して形成すること
が可能となる。
スタ114及びスイッチング用トランジスタ116をn
チャネル型トランジスタとして形成し、増幅用トランジ
スタ119と選択用トランジスタ112、及び駆動用ト
ランジスタ119をpチャネル型トランジスタとして形
成したが、本発明はこれに限定されず、それぞれのトラ
ンジスタの極性はnチャネル型とpチャネル型のどちら
でもよい。但し、選択用トランジスタ117とリセット
用トランジスタ114の極性は逆の方が好ましい。
素電極と、光電変換素子の接続配線とを同一材料で作製
した半導体装置について説明したが、本実施例では、発
光素子の陰極と、光電変換素子の接続配線とを同一材料
で作製した半導体装置について説明する。
る基板であり、6001は下地膜である。下地膜は公知
の材料を用いて、単層構造又は積層構造のどちらの構造
を用いて形成してもよい。下地膜6001上には光電変
換素子111、増幅用トランジスタ113、選択用トラ
ンジスタ112、リセット用トランジスタ114が形成
されている。また、発光素子115と、スイッチング用
トランジスタ116と、駆動用トランジスタ119とが
形成されている。なお、各トランジスタは公知の如何な
る構造のトランジスタを用いてもよい。
れた各トランジスタの構造について説明する。増幅用ト
ランジスタ113において、6023はゲート電極、6
008はゲート絶縁膜、6037はp型の不純物領域か
らなるソース領域及びドレイン領域、6042はソース
配線、6043はドレイン配線である。
24はゲート電極、6008はゲート絶縁膜、6038
はp型の不純物領域からなるソース領域及びドレイン領
域、6044はソース配線、6045はドレイン配線で
ある。
6025はゲート電極、6008はゲート絶縁膜、60
19はn型の不純物領域からなるソース領域及びドレイ
ン領域、6030はLDD領域(ライトドープドレイン
領域)、6046はソース配線、6047はドレイン配
線である。
p型の不純物領域からなるp型半導体層、6055はn
型の不純物領域からなるn型半導体層、6056は非晶
質半導体膜からなる光電変換層(i層)である。
て、6026はゲート電極、6008はゲート絶縁膜、
6020はn型の不純物領域からなるソース領域及びド
レイン領域、6031はLDD領域(ライトドープドレ
イン領域)、6048はソース配線、6049はドレイ
ン配線である。
27はゲート電極、6008はゲート絶縁膜、6039
はp型の不純物領域からなるソース領域及びドレイン領
域、6050はドレイン配線、6051はソース配線で
ある。
用トランジスタ112、リセット用トランジスタ11
4、スイッチング用トランジスタ116、駆動用トラン
ジスタ119を覆って、第一の層間絶縁膜6040と第
二の層間絶縁膜6041が設けられている。
二の層間絶縁膜6041を覆うように設けられている。
第三の層間絶縁膜6006には、コンタクトホールが形
成され、リセット用トランジスタ114のドレイン配線
6047と接続する配線6003と、駆動用トランジス
タ119のドレイン配線6004とがそれぞれ設けられ
ている。また、電源供給線と電気的に接続している配線
6002が設けられている。
に接続するように、透明導電層6054、6058が設
けられている。透明導電層6054は、光電変換素子1
11のn型半導体層6055と電気的に接続している。
つまり、光電変換素子111のn型半導体層6055
は、透明導電層6054と配線6003を介してリセッ
ト用トランジスタのドレイン配線6047と電気的に接
続している。また、透明導電層6058は、発光素子1
15の画素電極(透明電極)として機能する。
イン配線6050に接するように画素電極(透明電極)
6058が設けられている。画素電極6058は、発光
素子115の陽極として機能し、仕事関数の大きい導電
膜、代表的には、酸化物導電膜が用いられる。酸化物導
電膜としては、酸化インジウム、酸化スズ、酸化亜鉛も
しくはそれらの化合物を用いればよい。
物層6060には、公知の如何なる材料を用いることが
できる。6061は発光素子115の陰極であり、仕事
関数の小さい導電膜が用いられる。仕事関数の小さい導
電膜としては、周期表の1族もしくは2族に属する元素
を含む導電膜を用いればよい。
及び陰極6061からなる積層体が発光素子115であ
る。また、6062は保護膜(パッシベーション膜)で
ある。保護膜6062としては、炭素膜、窒化珪素膜も
しくは窒化酸化珪素膜を含む絶縁膜からなり、該絶縁膜
を単層もしくは積層で用いる。
み合わせることが可能である。
体装置の回路構成の一例を図9に示す。本実施例では、
発光素子と光電変換素子、並びに複数のトランジスタを
一画素中に設けた半導体装置について説明する。本実施
例の半導体装置は、イメージセンサ機能と表示機能の2
つの機能を有する。
0と、ゲート信号線駆動回路122と、画素部103
と、センサ用ソース信号線駆動回路121と、センサ用
ゲート信号線駆動回路123とを有している。
ジスタ120a、ラッチ(A)120b、ラッチ(B)
120cを有する。また、ゲート信号線駆動回路122
は、シフトレジスタ122a、バッファ122bを有す
る。必要であればサンプリング回路とシフトレジスタと
の間にレベルシフタ回路を設けてもよい。
ッチ(A)120bとラッチ(B)の代わりにレベルシ
フタとサンプリング回路を有していてもよい。
シフトレジスタ121aと、サンプル&ホールド回路1
21bと、信号出力線用駆動回路121cと、バッファ
121dを有する。また、センサ用ゲート信号線駆動回
路123は、シフトレジスタ123aと、バッファ12
3bを有する。
複数の画素を有する。また、本実施例では画素部103
と駆動回路部101の構成のみを示しているが、さらに
メモリやマイクロプロセッサを形成してもよい。
1と自由に組み合わせることが可能である。
明した発光素子と光電変換素子、並びに複数のトランジ
スタを一画素中に設けた半導体装置の回路図について、
図10、図11を用いて説明する。
x)、電源供給線(V1〜Vx)、選択信号線(EG1
〜EGy)、リセット信号線(ER1〜ERy)、セン
サ選択信号線(SG1〜SGy)、センサリセット信号
線(SR1〜SRy)、センサ用信号出力線(SS1〜
SSx)、センサ用電源線(VB1〜VBx)を有して
いる。
いる。画素102は、ソース信号線(S1〜Sx)のい
ずれか1つと、電源供給線(V1〜Vx)のいずれか1
つと、選択信号線(EG1〜EGy)のいずれか1つ
と、リセット信号線(ER1〜ERy)のいずれか1つ
と、センサ選択信号線(SG1〜SGy)のいずれか1
つと、センサリセット信号線(SR1〜SRy)のいず
れか1つと、センサ用信号出力線(SS1〜SSx)の
いずれか1つと、センサ用電源線(VB1〜VBx)の
いずれか1つを有している。また、画素102は、選択
用トランジスタ116と、駆動用トランジスタ119
と、リセット用トランジスタ117と、センサ選択用ト
ランジスタ112と、増幅用トランジスタ113と、セ
ンサリセット用トランジスタ114とを有している。
域およびドレイン領域は、一方はセンサ用信号出力線
(SS1〜SSx)に接続されており、もう一方は電源
線122に接続されている。またバイアス用トランジス
タ120のゲート電極は、バイアス用信号線(BS)に
接続されている。
るi行目j列目の画素(i、j)を示す。
端子、pチャネル型端子、およびnチャネル型端子とp
チャネル型端子の間に設けられている光電変換層を有し
ている。pチャネル型端子、nチャネル型端子の一方
は、電源基準線121に接続されており、もう一方は増
幅用トランジスタ113のゲート電極に接続されてい
る。
電極はセンサ選択信号線(SGj)に接続されている。
そしてセンサ選択用トランジスタ112のソース領域と
ドレイン領域は、一方は増幅用トランジスタ113のソ
ース領域に接続されており、もう一方はセンサ用信号出
力線(SSi)に接続されている。センサ選択用トラン
ジスタ112は、フォトダイオード111の信号を出力
するときのスイッチング素子として機能するトランジス
タである。
はセンサ用電源線(VBi)に接続されている。そして
増幅用トランジスタ113のソース領域はセンサ選択用
トランジスタ112のソース領域又はドレイン領域に接
続されている。増幅用トランジスタ113は、バイアス
用トランジスタ120とソースフォロワ回路を形成す
る。そのため、増幅用トランジスタ113とバイアス用
トランジスタ120の極性は同じである方がよい。
ート電極は、センサリセット信号線(SRj)に接続さ
れている。センサリセット用トランジスタ114のソー
ス領域とドレイン領域は、一方はセンサ用電源線(VB
i)に接続されており、もう一方は、フォトダイオード
111及び増幅用トランジスタ113のゲート電極に接
続されている。センサリセット用トランジスタ114
は、フォトダイオード111を初期化(リセット)する
ための素子(スイッチング素子)として機能するトラン
ジスタである。
極との間に設けられた有機化合物層とからなる。陽極が
駆動用トランジスタ116のソース領域またはドレイン
領域と接続している場合、陽極が画素電極となり、また
陰極が対向電極となる。逆に陰極が駆動用トランジスタ
116のソース領域またはドレイン領域と接続している
場合、陰極が画素電極となり、陽極が対向電極となる。
選択信号線(EGj)に接続されている。そして選択用
トランジスタ116のソース領域とドレイン領域は、一
方がソース信号線(Si)に、もう一方が駆動用トラン
ジスタ116のゲート電極に接続されている。選択用ト
ランジスタ116は、画素(i、j)に信号を書き込む
ときのスイッチング素子として機能するトランジスタで
ある。
ドレイン領域は、一方が電源供給線(Vi)に、もう一
方が発光素子115に接続されている。コンデンサ11
8は駆動用トランジスタ116のゲート電極と電源供給
線(Vi)に接続して設けられている。駆動用トランジ
スタ116は、発光素子115に供給する電流を制御す
るための素子(電流制御素子)として機能するトランジ
スタである。
域とドレイン領域は、一方は電源供給線(Vi)に接続
され、もう一方は駆動用トランジスタ116のゲート電
極に接続されている。リセット用トランジスタ117の
ゲート電極は、リセット信号線(ERj)に接続されて
いる。リセット用トランジスタ117は、画素(i、
j)に書き込まれた信号を消去(リセット)するための
素子として機能するトランジスタである。
発光素子のそれぞれを制御するための複数のトランジス
タが設けられている。光電変換素子により読み取られた
被写体の情報は、同じ画素に設けられた発光素子により
表示される。
例1、2と自由に組み合わせることが可能である。
体装置を作製した例について、図12、図13を用いて
説明する。
の上面図を示している。なお本実施例においてTFT基
板とは、画素部が設けられている基板を意味する。
用のソース信号線駆動回路403aと発光素子用のソー
ス信号線駆動回路403b、発光素子用のゲート信号線
駆動回路404aと、センサ用のゲート信号線駆動回路
404bとが設けられている。ソース信号線駆動回路と
ゲート信号線駆動回路の数は、設計者が適宜設定するこ
とが可能である。また、本実施例ではソース信号線駆動
回路とゲート信号線駆動回路とをTFT基板上に設けて
いるが、本発明はこの構成に限定されない。TFT基板
とは別の基板上に設けたソース信号線駆動回路とゲート
信号線駆動回路とを、FPC等により画素部と電気的に
接続するようにしても良い。
給線(図示せず)に接続された引き回し配線である。ま
た、センサ用および発光素子用のゲート信号線駆動回路
404a、404bに接続されたゲート用引き回し配線
であり、また405はセンサ用および発光素子用のソー
ス信号線駆動回路403に接続されたソース用引き回し
配線である。
引き回し配線405とは、基板401の外部に設けられ
たIC等に、FPC406を介して接続されている。ま
た引き回し配線405は、基板401の外部に設けられ
た電源にFPC406を介して接続されている。
板をシーリング材によって封止することによって形成さ
れたエリアセンサの上面図であり、図13(B)は、図
13(A)のA−A’における断面図、図13(C)は
図13(A)のB−B’における断面図である。なお図
12において既に示したものは、同じ符号を用いて示
す。
と、センサ用および発光素子用のソース信号線駆動回路
403a、bと、センサ用および発光素子用のゲート信
号線駆動回路404a、bとを囲むようにして、シール
材409が設けられている。また画素部402と、ソー
ス信号線駆動回路403a、bと、センサ用および発光
素子用のゲート信号線駆動回路404a、bとの上にシ
ーリング材408が設けられている。よって画素部40
2と、センサ用および発光素子用のソース信号線駆動回
路403a、bと、センサ用および発光素子用の第1及
び第2のゲート信号線駆動回路404a、bとは、基板
401とシール材409とシーリング材408とによっ
て、充填材442で密封されている。
2と、ソース信号線駆動回路403a、bと、センサ用
および発光素子用のゲート信号線駆動回路404a、b
とは、複数のTFTを有している。図13(B)では代
表的に、下地膜440上に形成された、ソース信号線駆
動回路403に含まれる駆動TFT(但し、ここではN
チャネル型TFTとPチャネル型TFTを図示する)4
21及び画素部402に含まれる駆動用TFT(発光素
子への電流を制御するTFT)422、フォトダイオー
ド441を図示した。
の方法で作製されたPチャネル型TFTまたはNチャネ
ル型TFTが用いられ、駆動用TFT422には公知の
方法で作製されたPチャネル型TFTが用いられる。ま
た、画素部402には駆動用TFT422のゲートに接
続された保持容量(図示せず)が設けられる。
よびフォトダイオード441上には層間絶縁膜(平坦化
膜)431が形成され、その上に駆動用TFT422の
ドレインと電気的に接続する画素電極(陽極)423が
形成される。画素電極423としては仕事関数の大きい
透明導電膜が用いられる。透明導電膜としては、酸化イ
ンジウムと酸化スズとの化合物、酸化インジウムと酸化
亜鉛との化合物、酸化亜鉛、酸化スズまたは酸化インジ
ウムを用いることができる。また、前記透明導電膜にガ
リウムを添加したものを用いても良い。
32が形成され、絶縁膜432は画素電極423の上に
開口部が形成されている。この開口部において、画素電
極423の上には発光層424が形成される。有機化合
物層424は公知の有機発光材料または無機発光材料を
用いることができる。また、有機発光材料には低分子系
(モノマー系)材料と高分子系(ポリマー系)材料があ
るがどちらを用いても良い。
着技術もしくは塗布法技術を用いれば良い。また、有機
化合物層の構造は正孔注入層、正孔輸送層、発光層、電
子輸送層または電子注入層を自由に組み合わせて積層構
造または単層構造とすれば良い。
る導電膜(代表的にはアルミニウム、銅もしくは銀を主
成分とする導電膜またはそれらと他の導電膜との積層
膜)からなる陰極425が形成される。また、陰極42
5と有機化合物層424の界面に存在する水分や酸素は
極力排除しておくことが望ましい。従って、有機化合物
層424を窒素または希ガス雰囲気で形成し、酸素や水
分に触れさせないまま陰極425を形成するといった工
夫が必要である。本実施例ではマルチチャンバー方式
(クラスターツール方式)の成膜装置を用いることで上
述のような成膜を可能とする。そして陰極425は所定
の電圧が与えられている。
3、有機化合物層424及び陰極425からなる発光素
子433が形成される。そして発光素子433を覆うよ
うに、絶縁膜432上に保護膜433が形成されてい
る。保護膜433は、発光素子433に酸素や水分等が
入り込むのを防ぐのに効果的である。
配線であり、駆動用TFT422のソース領域に電気的
に接続されている。引き回し配線405はシール材40
9と基板401との間を通り、異方導電性フィルム43
0を介してFPC406が有するFPC用配線431に
電気的に接続される。
金属材(代表的にはステンレス材)、セラミックス材、
プラスチック材(プラスチックフィルムも含む)を用い
ることができる。プラスチック材としては、FRP(F
iberglass−Reinforced Plas
tics)板、PVF(ポリビニルフルオライド)フィ
ルム、マイラーフィルム、ポリエステルフィルムまたは
アクリル樹脂フィルムを用いることができる。また、ア
ルミニウムホイルをPVFフィルムやマイラーフィルム
で挟んだ構造のシートを用いることもできる。
ー材側に向かう場合にはカバー材は透明でなければなら
ない。その場合には、ガラス板、プラスチック板、ポリ
エステルフィルムまたはアクリルフィルムのような透明
物質を用いる。
ンなどの不活性な気体の他に、紫外線硬化樹脂または熱
硬化樹脂を用いることができ、PVC(ポリビニルクロ
ライド)、アクリル、ポリイミド、エポキシ樹脂、シリ
コン樹脂、PVB(ポリビニルブチラル)またはEVA
(エチレンビニルアセテート)を用いることができる。
本実施例では充填材として窒素を用いた。
は酸化バリウム)もしくは酸素を吸着しうる物質にさら
しておくために、シーリング材408の基板401側の
面に凹部407を設けて吸湿性物質または酸素を吸着し
うる物質427を配置する。そして、吸湿性物質または
酸素を吸着しうる物質427が飛び散らないように、凹
部カバー材428によって吸湿性物質または酸素を吸着
しうる物質427は凹部407に保持されている。なお
凹部カバー材428は目の細かいメッシュ状になってお
り、空気や水分は通し、吸湿性物質または酸素を吸着し
うる物質427は通さない構成になっている。吸湿性物
質または酸素を吸着しうる物質427を設けることで、
発光素子433の劣化を抑制できる。
3が形成されると同時に、引き回し配線405上に接す
るように導電性膜423aが形成される。
フィラー430aを有している。基板401とFPC4
06とを熱圧着することで、基板401上の導電性膜4
23aとFPC406上のFPC用配線431とが、導
電性フィラー430aによって電気的に接続される。
1乃至実施例3と自由に組み合わせることが可能であ
る。
電子機器の実施例として、図14を用いて説明する。
ンドスキャナーである。CCD型(CMOS型)のイメ
ージセンサ1001の上には、ロッドレンズアレイなど
の光学系1002が設けられている。光学系1002
は、被写体1004上の画像がイメージセンサ1001
上に映し出されるようにするために用いられる。
3は、被写体1004に光を照射できる位置に設けられ
ている。そして、被写体1004の下部には、ガラス1
005が設けられている。
を介して被写体1004に入射する。被写体1004で
反射した光は、ガラス1005を介して、光学系100
2に入射する。光学系1002に入射した光は、イメー
ジセンサ1001に入射し、そこで光電変換される。
2は画素部、1803はタッチパネル、1804はタッ
チペンである。タッチパネル1803は透光性を有して
おり、画素部1802から発せられる光及び、画素部1
802に入射する光を透過することができ、タッチパネ
ル1803を通して被写体上の画像を読み込むことがで
きる。また画素部1802に画像が表示されている場合
にも、タッチパネル1803を通して、画素部1802
上の画像を見ることが可能である。
3に触れると、タッチペン1804とタッチパネル18
03とが接している部分の位置の情報を、電気信号とし
て半導体装置に取り込むことができる。本実施例で用い
られるタッチパネル1803及びタッチペン1804
は、タッチパネル1803が透光性を有していて、なお
かつタッチペン1804とタッチパネル1803とが接
している部分の位置の情報を、電気信号として半導体装
置に取り込むことができるものならば、公知のものを用
いることができる。
画像の情報を読み込んで、画素部1802に読み込んだ
画像を表示し、取り込んだ画像にタッチペン1804で
書き込みを行うことができる。そして本発明の半導体装
置は、画像の読み込み、画像の表示、画像への書き込み
を、全て画素部1802において行うことができる。よ
って半導体装置自体の大きさを抑え、なおかつ様々な機
能を半導体装置に持たせることができる。
携帯型ハンドスキャナーであり、本体1901、画素部
1902、上部カバー1903、外部接続ポート190
4、操作スイッチ1905で構成されている。図14
(D)は図14(C)と同じ携帯型ハンドスキャナーの
上部カバー1903を閉じた図である。
情報を画素部1902において表示することが可能であ
り、新たにディスプレイを半導体装置に設けなくとも、
その場で読み込んだ画像を確認することができる。
を、外部接続ポート1904から携帯型ハンドスキャナ
ーの外部に接続されている電子機器に送り、パソコンに
おいて画像を補正、合成、編集等を行うことも可能であ
る。
1乃至実施例4と自由に組み合わせることが可能であ
る。
用いた電子機器として、ビデオカメラ、デジタルスチル
カメラ、ノート型パーソナルコンピュータ、携帯情報端
末(モバイルコンピュータ、携帯電話、携帯型ゲーム機
または電子書籍等)などが挙げられる。
2601、表示部2602、筐体2603、外部接続ポ
ート2604、リモコン受信部2605、受像部260
6、バッテリー2607、音声入力部2608、操作キ
ー2609等を含む。本発明の半導体装置は表示部26
02に用いることができる。
り、本体2301、表示部2302、スイッチ230
3、操作キー2304、赤外線ポート2305等を含
む。本発明の半導体装置は表示部2302に用いること
ができる。
01、筐体2702、表示部2703、音声入力部27
04、音声出力部2705、操作キー2706、外部接
続ポート2707、アンテナ2708等を含む。本発明
の半導体装置は表示部2703に用いることができる。
く、あらゆる分野の電子機器に用いることが可能であ
る。
1乃至実施例5と自由に組み合わせることが可能であ
る。
子と、トランジスタと、発光素子とを作製する作製工程
において、用いるマスク数を減らすことが出来る。その
ため、作製工程が簡略化することができる。その結果、
製造歩留まりが改善され、製造コストの低減が可能とな
る。
ク図。
Claims (10)
- 【請求項1】絶縁表面上に光電変換素子と、発光素子
と、前記光電変換素子に接続されたトランジスタとを有
する半導体装置において、 前記トランジスタのソース領域とドレイン領域は、ソー
ス配線とドレイン配線にそれぞれ接続され、 前記ソース配線と前記ドレイン配線のどちらか一方と、
前記光電変換素子が有するn型半導体層とp型半導体層
のどちらか一方は、接続配線により接続され、 前記接続配線と、前記発光素子が有する画素電極は同一
材料で形成されていることを特徴とする半導体装置。 - 【請求項2】請求項1において、前記トランジスタは、
前記光電変換素子のスイッチング素子として機能するト
ランジスタであることを特徴とする半導体装置。 - 【請求項3】請求項1において、前記トランジスタは、
前記光電変換素子の出力信号を増幅するトランジスタで
あることを特徴とする半導体装置。 - 【請求項4】請求項1において、 多結晶半導体膜又は微結晶半導体膜により形成された前
記n型半導体層及び前記p型半導体層と、 前記n型半導体層及び前記p型半導体層に接し、且つ、
非晶質半導体膜により形成された光電変換層とを有する
ことを特徴とする半導体装置。 - 【請求項5】請求項1乃至請求項4のいずれか一項にお
いて、前記半導体装置は電子機器であることを特徴とす
る半導体装置。 - 【請求項6】絶縁表面上に半導体層を形成する工程と、 前記半導体層に一導電型を付与する不純物元素を添加し
て第一の不純物領域を形成する工程と、 前記第一の不純物領域に接するように非晶質半導体層を
形成する工程と、 前記非晶質半導体層に接するように微結晶半導体層を形
成する工程と、 前記微結晶半導体層に一導電型を付与する不純物元素を
添加して第二の不純物領域を形成する工程と、 前記微結晶半導体層上に金属膜を形成する工程と、 前記金属膜をエッチングして、前記微結晶半導体層に接
する接続配線と、発光素子の画素電極を同時に形成する
工程と、 前記画素電極上に有機化合物層を形成する工程と、 前記有機化合物層上に対向電極を形成する工程と、を有
することを特徴とする半導体装置の作製方法。 - 【請求項7】絶縁表面上に第一半導体層と、第二半導体
層と、第三半導体層とを形成する工程と、 前記第一半導体層と、前記第二半導体層と、前記第三半
導体層とを覆うように第一絶縁膜を形成する工程と、 前記第一半導体層及び前記第二半導体層上のみに、ゲー
ト電極を形成する工程と、 前記第一半導体層と、前記第二半導体層と、前記第三半
導体層に一導電型を付与する不純物元素を添加して第一
の不純物領域を形成する工程と、 前記第一半導体層及び前記第三半導体層をレジストマス
クで被覆する工程と、 前記第二半導体層に、一導電型を付与する不純物元素を
添加して第二の不純物領域を形成する工程と、 前記第一半導体層と、前記第二半導体層と、前記第三半
導体層とを覆うように、第二絶縁膜を形成する工程と、 前記第二絶縁膜に、前記第三半導体層に達するようにコ
ンタクトホールを形成する工程と、 前記コンタクトホールを介して、前記第三半導体層に接
するように非晶質半導体層を形成する工程と、 前記非晶質半導体層に接するように微結晶半導体層を形
成する工程と、 前記微結晶半導体層に一導電型を付与する不純物元素を
添加して第三の不純物領域を形成する工程と、 前記第二絶縁膜と、前記微結晶半導体層とを覆うように
金属膜を形成する工程と、 前記第二金属膜をエッチングして、前記微結晶半導体層
に接する接続配線と、発光素子の画素電極とを同時に形
成する工程と、 前記画素電極上に有機化合物層を形成する工程と、 前記有機化合物層上に対向電極を形成する工程と、 を有することを特徴とする半導体装置の作製方法。 - 【請求項8】絶縁表面上に半導体層を形成する工程と、 前記半導体層を覆うように第一絶縁膜を形成する工程
と、 前記半導体層上にゲート電極を形成する工程と、 前記半導体層に一導電型を付与する不純物元素を添加し
て第一の不純物領域を形成する工程と、 前記半導体層に一導電型を付与する不純物元素を添加し
て第二の不純物領域を形成する工程と、 前記半導体層を覆うように第二絶縁膜を形成する工程
と、 前記第二絶縁膜上に第一微結晶半導体層を形成する工程
と、 前記第一微結晶半導体層に一導電型を付与する不純物元
素を添加して第三の不純物領域を形成する工程と、 前記第一微結晶半導体層に接するように非晶質半導体層
を形成する工程と、 前記非晶質半導体層に接するように第二微結晶半導体層
を形成する工程と、 前記第二微結晶半導体層に一導電型を付与する不純物元
素を添加して第四の不純物領域を形成する工程と、 前記第二絶縁膜を覆うように第二金属膜を形成する工程
と、 前記第二金属膜をエッチングして、前記第二微結晶半導
体層に接する接続配線と、発光素子の画素電極とを同時
に形成する工程と、 前記画素電極上に有機化合物層を形成する工程と、 前記有機化合物層上に対向電極を形成する工程と、を有
することを特徴とする半導体装置の作製方法。 - 【請求項9】請求項6乃至請求項8のいずれか一項にお
いて、 前記一導電型を付与する不純物元素とは、前記半導体層
にn型又はp型を付与する不純物元素であることを特徴
とする半導体装置の作製方法。 - 【請求項10】請求項6乃至請求項9のいずれか一項に
おいて、前記半導体装置は電子機器であることを特徴と
する半導体装置の作製方法。
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