JPH0528093A - バースト転送終了割込信号発生回路 - Google Patents
バースト転送終了割込信号発生回路Info
- Publication number
- JPH0528093A JPH0528093A JP17855491A JP17855491A JPH0528093A JP H0528093 A JPH0528093 A JP H0528093A JP 17855491 A JP17855491 A JP 17855491A JP 17855491 A JP17855491 A JP 17855491A JP H0528093 A JPH0528093 A JP H0528093A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- memory
- interrupt signal
- circuit
- burst
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】
【目的】 バースト転送終了割込信号発生回路から誤っ
てバースト転送終了の割込信号をプロセッサに与えるこ
とを防止する。 【構成】 データ一時記憶用のＦＩＦＯメモリ５のメモ
リ空信号Ｓ５がオンであり、ＤＭＡ制御回路４がバース
ト転送終了を示すデータ転送終了信号Ｓ４ｂがオンであ
り、かつＤＭＡ制御回路４がＦＩＦＯメモリ５へ与える
書込信号Ｓ４ａがタイマ６１の遅延によって一定時間存
在しないこと、つまりタイマ出力信号Ｓ６１がオンにな
るという３つの条件を満足した時に、アンド回路６２か
ら割込信号Ｓ６２を出力し、プロセッサ２へ与える。
てバースト転送終了の割込信号をプロセッサに与えるこ
とを防止する。 【構成】 データ一時記憶用のＦＩＦＯメモリ５のメモ
リ空信号Ｓ５がオンであり、ＤＭＡ制御回路４がバース
ト転送終了を示すデータ転送終了信号Ｓ４ｂがオンであ
り、かつＤＭＡ制御回路４がＦＩＦＯメモリ５へ与える
書込信号Ｓ４ａがタイマ６１の遅延によって一定時間存
在しないこと、つまりタイマ出力信号Ｓ６１がオンにな
るという３つの条件を満足した時に、アンド回路６２か
ら割込信号Ｓ６２を出力し、プロセッサ２へ与える。
Description
【０００１】
【産業上の利用分野】本発明は、先入先出メモリ（以
下、ＦＩＦＯメモリという）をデータ転送経路上の一時
記憶に持つバースト・データ転送処理装置等におけるバ
ースト転送終了割込信号発生回路に関するものである。
下、ＦＩＦＯメモリという）をデータ転送経路上の一時
記憶に持つバースト・データ転送処理装置等におけるバ
ースト転送終了割込信号発生回路に関するものである。
【０００２】
【従来の技術】図２は、従来のバースト転送終了割込信
号発生回路を組み込んだバースト・データ転送処理装置
の一構成例を示すブロック図である。
号発生回路を組み込んだバースト・データ転送処理装置
の一構成例を示すブロック図である。
【０００３】このバースト・データ転送処理装置は、デ
ータ転送バス１を有し、それには装置全体を制御するプ
ロセッサ２、データ格納用のメモリ３、ダイレクト・メ
モリ・アクセス制御回路（以下、ＤＭＡ制御回路とい
う）、及びＦＩＦＯメモリ５が接続されている。ＤＭＡ
制御回路４は、プロセッサ２を介さずに、メモリ３から
データを読出し、書込信号Ｓ４ａをＦＩＦＯメモリ５へ
与え、そのＦＩＦＯメモリ５へ読出したデータを書込む
というバースト転送を実施し、バースト転送終了後にデ
ータ転送終了信号Ｓ４ｂを出力する機能を有している。
ＦＩＦＯメモリ５は、そのメモリ領域が空になると、メ
モリ空信号Ｓ５を出力する機能を有している。
ータ転送バス１を有し、それには装置全体を制御するプ
ロセッサ２、データ格納用のメモリ３、ダイレクト・メ
モリ・アクセス制御回路（以下、ＤＭＡ制御回路とい
う）、及びＦＩＦＯメモリ５が接続されている。ＤＭＡ
制御回路４は、プロセッサ２を介さずに、メモリ３から
データを読出し、書込信号Ｓ４ａをＦＩＦＯメモリ５へ
与え、そのＦＩＦＯメモリ５へ読出したデータを書込む
というバースト転送を実施し、バースト転送終了後にデ
ータ転送終了信号Ｓ４ｂを出力する機能を有している。
ＦＩＦＯメモリ５は、そのメモリ領域が空になると、メ
モリ空信号Ｓ５を出力する機能を有している。
【０００４】ＤＭＡ制御回路４及びＦＩＦＯメモリ５に
は、バースト転送終了割込信号発生回路（以下、この回
路を単に割込信号発生回路と略称することもある）６が
接続され、さらに該ＦＩＦＯメモリ５に、データ転送回
路７が接続されている。割込信号発生回路６は、データ
の一時記憶用ＦＩＦＯメモリ５のメモリ領域が空を示す
メモリ空信号Ｓ５がオンであり、かつＤＭＡ制御回路４
がバースト転送終了を示すデータ転送終了信号Ｓ４ｂが
オンである時に、バースト転送終了を割込信号Ｓ６の形
でプロセッサ２に通知する機能を有している。データ転
送回路７は、ＦＩＦＯメモリ５に書込まれたデータを自
発的に取り出して図示しない外部へ送出する機能を有し
ている。
は、バースト転送終了割込信号発生回路（以下、この回
路を単に割込信号発生回路と略称することもある）６が
接続され、さらに該ＦＩＦＯメモリ５に、データ転送回
路７が接続されている。割込信号発生回路６は、データ
の一時記憶用ＦＩＦＯメモリ５のメモリ領域が空を示す
メモリ空信号Ｓ５がオンであり、かつＤＭＡ制御回路４
がバースト転送終了を示すデータ転送終了信号Ｓ４ｂが
オンである時に、バースト転送終了を割込信号Ｓ６の形
でプロセッサ２に通知する機能を有している。データ転
送回路７は、ＦＩＦＯメモリ５に書込まれたデータを自
発的に取り出して図示しない外部へ送出する機能を有し
ている。
【０００５】ここで、ＤＭＡ制御回路４は、例えば数十
〜数百ナノ秒毎に単位ワードの読み書きを繰り返し、高
速バースト転送を実現するものとする。
〜数百ナノ秒毎に単位ワードの読み書きを繰り返し、高
速バースト転送を実現するものとする。
【０００６】次に、動作を説明する。
【０００７】プロセッサ２は、ＤＭＡ制御回路４に対し
てバースト転送を命令すると、該ＤＭＡ制御回路４が、
メモリ３からデータを読出し、その読出したデータを書
込信号Ｓ４ａによってＦＩＦＯメモリ５へ書込む。この
ＦＩＦＯメモリ５に書込まれたデータは、データ転送回
路７によって自発的に取り出され、外部へ送出される。
てバースト転送を命令すると、該ＤＭＡ制御回路４が、
メモリ３からデータを読出し、その読出したデータを書
込信号Ｓ４ａによってＦＩＦＯメモリ５へ書込む。この
ＦＩＦＯメモリ５に書込まれたデータは、データ転送回
路７によって自発的に取り出され、外部へ送出される。
【０００８】プロセッサ２は、バースト転送中には何等
それに関与せず、全く別の処理を実行してシステム全体
の処理効率を高めている。割込信号発生回路６は、ＤＭ
Ａ制御回路４からのデータ転送終了信号Ｓ４ｂがオン、
かつＦＩＦＯメモリ５のメモリ空信号Ｓ５がオンの時
に、割込信号Ｓ６をプロセッサ２へ供給する。これによ
り、プロセッサ２は、データ転送が終了したことを認識
できる。
それに関与せず、全く別の処理を実行してシステム全体
の処理効率を高めている。割込信号発生回路６は、ＤＭ
Ａ制御回路４からのデータ転送終了信号Ｓ４ｂがオン、
かつＦＩＦＯメモリ５のメモリ空信号Ｓ５がオンの時
に、割込信号Ｓ６をプロセッサ２へ供給する。これによ
り、プロセッサ２は、データ転送が終了したことを認識
できる。
【０００９】このように、プロセッサ２は、割込信号発
生回路６からの割込信号Ｓ６を監視することにより、バ
ースト転送の終了のタイミングを判断でき、そのタイミ
ングを即時、外部へ通知することができる。このプロセ
ッサ２からの通知を受ける外部の装置は、バースト・デ
ータの最後尾データを受信するタイミングと、前記通知
とのタイミングが合致するので、効率的な処理が実現で
きる。
生回路６からの割込信号Ｓ６を監視することにより、バ
ースト転送の終了のタイミングを判断でき、そのタイミ
ングを即時、外部へ通知することができる。このプロセ
ッサ２からの通知を受ける外部の装置は、バースト・デ
ータの最後尾データを受信するタイミングと、前記通知
とのタイミングが合致するので、効率的な処理が実現で
きる。
【００１０】
【発明が解決しようとする課題】しかしながら、従来の
バースト転送終了割込信号発生回路６では、次のような
課題があった。
バースト転送終了割込信号発生回路６では、次のような
課題があった。
【００１１】（ａ） バースト転送する語数は一般にそ
の都度可変長であり、どの様な長さであっても通知を受
ける外部装置で、前記タイミングを保障する必要があ
る。ところが、従来の構成では、バースト語数が極小で
あるという条件で、ＦＩＦＯメモリ５内に外部に送出す
べきデータが残留しているにも関わらず、誤った割込信
号Ｓ６を発生する。
の都度可変長であり、どの様な長さであっても通知を受
ける外部装置で、前記タイミングを保障する必要があ
る。ところが、従来の構成では、バースト語数が極小で
あるという条件で、ＦＩＦＯメモリ５内に外部に送出す
べきデータが残留しているにも関わらず、誤った割込信
号Ｓ６を発生する。
【００１２】つまり、ＦＩＦＯメモリ５は、例えば空の
状態からデータが１個入った場合、そのデータが１個入
ったことをある時間遅れをもって該ＦＩＦＯメモリ５外
へ知らせる。そのため、ＦＩＦＯメモリ５内に送出すべ
きデータが残留しているにも関わらず、瞬間的にメモリ
空信号Ｓ５がオンになることがあり、それによって割込
信号発生回路６が誤った割込信号Ｓ６を発生するおそれ
がある。このような誤った割込信号Ｓ６が発生すると、
外部の通知を受ける装置側で、前記タイミングを保障す
るようにプロセッサ２が該外部装置に通知するのは困難
である。
状態からデータが１個入った場合、そのデータが１個入
ったことをある時間遅れをもって該ＦＩＦＯメモリ５外
へ知らせる。そのため、ＦＩＦＯメモリ５内に送出すべ
きデータが残留しているにも関わらず、瞬間的にメモリ
空信号Ｓ５がオンになることがあり、それによって割込
信号発生回路６が誤った割込信号Ｓ６を発生するおそれ
がある。このような誤った割込信号Ｓ６が発生すると、
外部の通知を受ける装置側で、前記タイミングを保障す
るようにプロセッサ２が該外部装置に通知するのは困難
である。
【００１３】（ｂ） バースト語数が極小であるという
特別な条件以外でも、バースト・データ転送中、データ
転送バス１の輻輳（ビジー）等によってバースト・デー
タの流れが該データ転送バス１上で一時途絶えて、ＦＩ
ＦＯメモリ５において空の状態がバースト・データの後
尾で発生すると、前記（ａ）と同様な現象が発生する。
特別な条件以外でも、バースト・データ転送中、データ
転送バス１の輻輳（ビジー）等によってバースト・デー
タの流れが該データ転送バス１上で一時途絶えて、ＦＩ
ＦＯメモリ５において空の状態がバースト・データの後
尾で発生すると、前記（ａ）と同様な現象が発生する。
【００１４】（ｃ） 一般的な現象として、バースト・
データ転送中、データ転送回路７が外部へデータを送り
出す速度が、ＤＭＡ制御回路４の転送速度より若干速い
場合で、該ＦＩＦＯメモリ５がしばしば空になるような
転送条件の時、バースト・データ転送の後尾で前記と同
様な現象が発生する。
データ転送中、データ転送回路７が外部へデータを送り
出す速度が、ＤＭＡ制御回路４の転送速度より若干速い
場合で、該ＦＩＦＯメモリ５がしばしば空になるような
転送条件の時、バースト・データ転送の後尾で前記と同
様な現象が発生する。
【００１５】（ｄ） 従来の割込信号発生回路６では、
ＦＩＦＯメモリ５の空信号Ｓ５がオンし、かつＤＭＡ制
御回路４のデータ転送終了信号Ｓ４ｂがオンの時に、プ
ロセッサ２に与える割込信号Ｓ６を生成している。その
ため、ＤＭＡ制御回路４がバースト最終データをＦＩＦ
Ｏメモリ５に書込んだ時、該ＤＭＡ制御回路４はデータ
転送終了信号Ｓ４ｂをオンにしているが、該ＦＩＦＯメ
モリ５の動作に遅れがあるため、メモリ空信号Ｓ５は即
オフにならずにしばらくの間オンのままである。これに
より、ＦＩＦＯメモリ５内にデータが存在している時で
も、誤った割込信号Ｓ６が出力されることがある。
ＦＩＦＯメモリ５の空信号Ｓ５がオンし、かつＤＭＡ制
御回路４のデータ転送終了信号Ｓ４ｂがオンの時に、プ
ロセッサ２に与える割込信号Ｓ６を生成している。その
ため、ＤＭＡ制御回路４がバースト最終データをＦＩＦ
Ｏメモリ５に書込んだ時、該ＤＭＡ制御回路４はデータ
転送終了信号Ｓ４ｂをオンにしているが、該ＦＩＦＯメ
モリ５の動作に遅れがあるため、メモリ空信号Ｓ５は即
オフにならずにしばらくの間オンのままである。これに
より、ＦＩＦＯメモリ５内にデータが存在している時で
も、誤った割込信号Ｓ６が出力されることがある。
【００１６】本発明は、前記従来技術が持っていた課題
として、誤って割込信号Ｓ６がプロセッサ２に供給され
るという点について解決したバースト転送終了割込信号
発生回路を提供するものである。
として、誤って割込信号Ｓ６がプロセッサ２に供給され
るという点について解決したバースト転送終了割込信号
発生回路を提供するものである。
【００１７】
【課題を解決するための手段】第１の発明は、前記課題
を解決するために、バースト転送終結処理を行うプロセ
ッサを介することなく、ＤＭＡ制御回路によってデータ
をバースト的にデータの一時記憶用ＦＩＦＯメモリに書
込んでバースト転送を行う時に、該バースト転送の終了
を割込信号の形で前記プロセッサに知らせるバースト転
送終了割込信号発生回路において、次のように構成して
いる。
を解決するために、バースト転送終結処理を行うプロセ
ッサを介することなく、ＤＭＡ制御回路によってデータ
をバースト的にデータの一時記憶用ＦＩＦＯメモリに書
込んでバースト転送を行う時に、該バースト転送の終了
を割込信号の形で前記プロセッサに知らせるバースト転
送終了割込信号発生回路において、次のように構成して
いる。
【００１８】即ち、前記ＦＩＦＯメモリのメモリ領域が
空を示すメモリ空信号がオンで、前記ＤＭＡ制御回路が
データ転送終了を示すデータ転送終了信号がオンであ
り、かつ前記ＤＭＡ制御回路が前記ＦＩＦＯメモリへ与
える書込信号が一定時間存在しないことを条件にして、
前記割込信号を前記プロセッサに供給する構成にしてい
る。
空を示すメモリ空信号がオンで、前記ＤＭＡ制御回路が
データ転送終了を示すデータ転送終了信号がオンであ
り、かつ前記ＤＭＡ制御回路が前記ＦＩＦＯメモリへ与
える書込信号が一定時間存在しないことを条件にして、
前記割込信号を前記プロセッサに供給する構成にしてい
る。
【００１９】第２の発明では、第１の発明のバースト転
送終了割込信号発生回路を、前記ＦＩＦＯメモリへ供給
する書込信号を一定時間遅らせるタイマと、前記メモリ
空信号、前記データ転送終了信号、及び前記タイマの出
力の論理積を求めて前記割込信号を出力するアンド回路
とで、構成している。
送終了割込信号発生回路を、前記ＦＩＦＯメモリへ供給
する書込信号を一定時間遅らせるタイマと、前記メモリ
空信号、前記データ転送終了信号、及び前記タイマの出
力の論理積を求めて前記割込信号を出力するアンド回路
とで、構成している。
【００２０】
【作用】第１の発明によれば、従来のバースト転送終了
割込信号発生回路の出力条件を規定する簡単な入力条件
を一つ付加することにより、プロセッサに対する誤った
割込信号の供給を防止している。つまり、ＦＩＦＯメモ
リのメモリ空信号のオンと、ＤＭＡ制御回路のデータ転
送終了信号のオンの２つの信号の他に、該ＤＭＡ制御回
路がＦＩＦＯメモリに対する書込信号を与え終えた時か
ら一定時間はバースト転送終了割込信号発生回路の出力
をオンにしないという条件を付加している。
割込信号発生回路の出力条件を規定する簡単な入力条件
を一つ付加することにより、プロセッサに対する誤った
割込信号の供給を防止している。つまり、ＦＩＦＯメモ
リのメモリ空信号のオンと、ＤＭＡ制御回路のデータ転
送終了信号のオンの２つの信号の他に、該ＤＭＡ制御回
路がＦＩＦＯメモリに対する書込信号を与え終えた時か
ら一定時間はバースト転送終了割込信号発生回路の出力
をオンにしないという条件を付加している。
【００２１】これにより、プロセッサはＤＭＡ制御回路
にバースト転送の指示を与えると、以後はバースト転送
とは直接関係しない別処理を実施している。このバース
ト転送実施中は、ＤＭＡ制御回路により、データがＦＩ
ＦＯメモリに書込まれる。このＦＩＦＯメモリに書込ま
れたデータは、データ転送回路等で読出され、外部に転
送される。
にバースト転送の指示を与えると、以後はバースト転送
とは直接関係しない別処理を実施している。このバース
ト転送実施中は、ＤＭＡ制御回路により、データがＦＩ
ＦＯメモリに書込まれる。このＦＩＦＯメモリに書込ま
れたデータは、データ転送回路等で読出され、外部に転
送される。
【００２２】ＤＭＡ制御回路が出力するデータ終了信号
がオンし、ＦＩＦＯメモリのメモリ空信号がオンし、さ
らにＤＭＡ制御回路がＦＩＦＯメモリに書込信号を与え
終えた時から一定時間後のオンになる信号の、３つの信
号により、バースト転送終了割込信号発生回路から割込
信号がプロセッサへ出力される。これにより、プロセッ
サはバースト転送が終了したことを認識し、バースト転
送の終了判定の精度が向上する。
がオンし、ＦＩＦＯメモリのメモリ空信号がオンし、さ
らにＤＭＡ制御回路がＦＩＦＯメモリに書込信号を与え
終えた時から一定時間後のオンになる信号の、３つの信
号により、バースト転送終了割込信号発生回路から割込
信号がプロセッサへ出力される。これにより、プロセッ
サはバースト転送が終了したことを認識し、バースト転
送の終了判定の精度が向上する。
【００２３】第２の発明では、ＦＩＦＯメモリに与える
書込信号をタイマで一定時間遅らせ、メモリ空信号、タ
イマの出力信号、及びデータ転送終了信号をアンド回路
に与え、該アンド回路で３入力の論理積を求めて割込信
号を生成している。これにより、簡単な回路でかつ的確
に、バースト転送の終了判定の精度が向上する。従っ
て、前記課題を解決できるのである。
書込信号をタイマで一定時間遅らせ、メモリ空信号、タ
イマの出力信号、及びデータ転送終了信号をアンド回路
に与え、該アンド回路で３入力の論理積を求めて割込信
号を生成している。これにより、簡単な回路でかつ的確
に、バースト転送の終了判定の精度が向上する。従っ
て、前記課題を解決できるのである。
【００２４】
【実施例】図１は、本発明の実施例を示すバースト転送
終了割込信号発生回路を組み込んだバースト・データ転
送処理装置の構成ブロック図であり、従来の図２中の要
素と共通の要素には共通の符号が付されている。
終了割込信号発生回路を組み込んだバースト・データ転
送処理装置の構成ブロック図であり、従来の図２中の要
素と共通の要素には共通の符号が付されている。
【００２５】このバースト・データ転送処理装置は、従
来と同様のデータ転送バス１、プロセッサ２、メモリ
３、ＤＭＡ制御回路４、ＦＩＦＯメモリ５、及びデータ
転送回路７を備えており、そのＤＭＡ制御回路４及びＦ
ＩＦＯメモリ５の出力側に接続されたバースト転送終了
割込信号発生回路６０の回路構成のみが、従来のものと
異なっている。
来と同様のデータ転送バス１、プロセッサ２、メモリ
３、ＤＭＡ制御回路４、ＦＩＦＯメモリ５、及びデータ
転送回路７を備えており、そのＤＭＡ制御回路４及びＦ
ＩＦＯメモリ５の出力側に接続されたバースト転送終了
割込信号発生回路６０の回路構成のみが、従来のものと
異なっている。
【００２６】この割込信号発生回路６０は、ＤＭＡ制御
回路４からＦＩＦＯメモリ５へ与えられる書込信号Ｓ４
ａを一定時間遅延させるタイマ６１と、その出力側に接
続された３入力のアンド回路６２とで、構成されてい
る。アンド回路６２は、ＤＭＡ制御回路４からのデータ
転送終了信号Ｓ４ｂと、タイマ６１の出力信号Ｓ６１
と、ＦＩＦＯメモリ５からのメモリ空信号Ｓ５とを入力
し、それらの論理積を求めて割込信号Ｓ６２を生成し、
該割込信号Ｓ６２をプロセッサ２へ与える回路である。
回路４からＦＩＦＯメモリ５へ与えられる書込信号Ｓ４
ａを一定時間遅延させるタイマ６１と、その出力側に接
続された３入力のアンド回路６２とで、構成されてい
る。アンド回路６２は、ＤＭＡ制御回路４からのデータ
転送終了信号Ｓ４ｂと、タイマ６１の出力信号Ｓ６１
と、ＦＩＦＯメモリ５からのメモリ空信号Ｓ５とを入力
し、それらの論理積を求めて割込信号Ｓ６２を生成し、
該割込信号Ｓ６２をプロセッサ２へ与える回路である。
【００２７】次に、図１の装置の全体的な動作を説明す
る。プロセッサ２がＤＭＡ制御回路４に対してバースト
転送指令を与えると、該ＤＭＡ制御回路４では、該プロ
セッサ２を介さずに、メモリ３からデータを読出し、書
込信号Ｓ４ａをＦＩＦＯメモリ５に与え、読出したデー
タをそのＦＩＦＯメモリ５へ書込むというバースト転送
を実施する。ＦＩＦＯメモリ５に書込まれたデータは、
データ転送回路７によって取り出され、図示しない外部
装置へ送出される。
る。プロセッサ２がＤＭＡ制御回路４に対してバースト
転送指令を与えると、該ＤＭＡ制御回路４では、該プロ
セッサ２を介さずに、メモリ３からデータを読出し、書
込信号Ｓ４ａをＦＩＦＯメモリ５に与え、読出したデー
タをそのＦＩＦＯメモリ５へ書込むというバースト転送
を実施する。ＦＩＦＯメモリ５に書込まれたデータは、
データ転送回路７によって取り出され、図示しない外部
装置へ送出される。
【００２８】この時、バースト転送の終了をプロセッサ
２に通知するため、割込信号発生回路６０では、ＤＭＡ
制御回路４のデータ転送終了信号Ｓ４ｂがオンであり、
ＦＩＦＯメモリ５のメモリ空信号Ｓ５がオンであり、か
つＦＩＦＯメモリ５への書込信号Ｓ４ａが存在する（即
ち、タイマ６１の出力信号Ｓ６１）という３つの信号を
監視し、それらの論理積を求め、３入力が全てオンの時
には割込信号Ｓ６２を出力する。これにより、プロセッ
サ２は、割込信号発生回路６０からの割込信号Ｓ６２を
監視することにより、バースト・転送の終了のタイミン
グを知ることができ、そのタイミングを即時かつ正確に
外部装置に通知することができる。
２に通知するため、割込信号発生回路６０では、ＤＭＡ
制御回路４のデータ転送終了信号Ｓ４ｂがオンであり、
ＦＩＦＯメモリ５のメモリ空信号Ｓ５がオンであり、か
つＦＩＦＯメモリ５への書込信号Ｓ４ａが存在する（即
ち、タイマ６１の出力信号Ｓ６１）という３つの信号を
監視し、それらの論理積を求め、３入力が全てオンの時
には割込信号Ｓ６２を出力する。これにより、プロセッ
サ２は、割込信号発生回路６０からの割込信号Ｓ６２を
監視することにより、バースト・転送の終了のタイミン
グを知ることができ、そのタイミングを即時かつ正確に
外部装置に通知することができる。
【００２９】次に、図１の動作（Ｉ），（II）を図３
（ａ），（ｂ）を用いてさらに詳細に説明する。
（ａ），（ｂ）を用いてさらに詳細に説明する。
【００３０】図３（ａ）はバースト転送中のＦＩＦＯメ
モリ５への書込が淀みなく行われる例、及び同図（ｂ）
はバースト転送中のＦＩＦＯメモリ５への書込がデータ
転送バス１の都合等で待たされる例を示している。
モリ５への書込が淀みなく行われる例、及び同図（ｂ）
はバースト転送中のＦＩＦＯメモリ５への書込がデータ
転送バス１の都合等で待たされる例を示している。
【００３１】（ｉ） 図３（ａ）に示す動作
ＤＭＡ制御回路４がＦＩＦＯメモリ５へ与えるパルス信
号からなる書込信号Ｓ４ａに関して規定個数を出し終え
ると同時に、該ＤＭＡ制御回路４は、データ転送終了信
号Ｓ４ｂをアンド回路６２へ出力する。以後、ＦＩＦＯ
メモリ５に書込はない。データ転送回路７により、独自
にＦＩＦＯメモリ５からデータを取り出しているので、
該ＦＩＦＯメモリ５が記憶しているデータが空になった
時点で、メモリ空信号Ｓ５がオンとなる。
号からなる書込信号Ｓ４ａに関して規定個数を出し終え
ると同時に、該ＤＭＡ制御回路４は、データ転送終了信
号Ｓ４ｂをアンド回路６２へ出力する。以後、ＦＩＦＯ
メモリ５に書込はない。データ転送回路７により、独自
にＦＩＦＯメモリ５からデータを取り出しているので、
該ＦＩＦＯメモリ５が記憶しているデータが空になった
時点で、メモリ空信号Ｓ５がオンとなる。
【００３２】一方、タイマ６１は、ＦＩＦＯメモリ５へ
のパルス信号からなる書込信号Ｓ４ａが消滅してから一
定時間Ｔw 経過後にタイマ出力信号Ｓ６１をオンにす
る。この一定時間Ｔw については、書込信号Ｓ４ａをＦ
ＩＦＯメモリ５が空の時に与えた時、それに対応して該
ＦＩＦＯメモリ５がメモリ空信号Ｓ５をオフにするまで
の時間より、若干長くする必要があるが、これについて
は後の（II）の動作で説明する。
のパルス信号からなる書込信号Ｓ４ａが消滅してから一
定時間Ｔw 経過後にタイマ出力信号Ｓ６１をオンにす
る。この一定時間Ｔw については、書込信号Ｓ４ａをＦ
ＩＦＯメモリ５が空の時に与えた時、それに対応して該
ＦＩＦＯメモリ５がメモリ空信号Ｓ５をオフにするまで
の時間より、若干長くする必要があるが、これについて
は後の（II）の動作で説明する。
【００３３】アンド回路６２は、データ転送終了信号Ｓ
４ｂ、タイマ出力信号Ｓ６１、及びメモリ空信号Ｓ５が
全てオンの時に割込信号Ｓ６２をプロセッサ２に与えて
いるので、この時点でＦＩＦＯメモリ５内のデータは全
てデータ転送回路７を経由して外部に転送済みである。
４ｂ、タイマ出力信号Ｓ６１、及びメモリ空信号Ｓ５が
全てオンの時に割込信号Ｓ６２をプロセッサ２に与えて
いるので、この時点でＦＩＦＯメモリ５内のデータは全
てデータ転送回路７を経由して外部に転送済みである。
【００３４】（II） 図３（ｂ）に示す動作
ＤＭＡ制御回路４がＦＩＦＯメモリ５へ与えるパルス信
号からなる書込信号Ｓ４ａに関して規定個数を出し終え
ると同時に、該ＤＭＡ制御回路４は、データ転送終了信
号Ｓ４ｂをオンにする。以後、ＦＩＦＯメモリ５に書込
はない。データ転送回路７は、独自にＦＩＦＯメモリ５
からデータを取り出しているので、該ＦＩＦＯメモリ５
が記憶しているデータが空になった時点でメモリ空信号
Ｓ５がオンとなる。
号からなる書込信号Ｓ４ａに関して規定個数を出し終え
ると同時に、該ＤＭＡ制御回路４は、データ転送終了信
号Ｓ４ｂをオンにする。以後、ＦＩＦＯメモリ５に書込
はない。データ転送回路７は、独自にＦＩＦＯメモリ５
からデータを取り出しているので、該ＦＩＦＯメモリ５
が記憶しているデータが空になった時点でメモリ空信号
Ｓ５がオンとなる。
【００３５】図３（ａ）との相違は、バースト転送中、
ＦＩＦＯメモリ５への書込が等間隔に行われず、書込パ
ルスの間隔が最終書込時に広がっている。そのため、Ｆ
ＩＦＯメモリ５が一旦空になり、その後、最終書込が実
施されてＦＩＦＯメモリ５のメモリ空信号Ｓ５がオフに
なり、その後再びオンになっている点が図３（ａ）と異
なっている。
ＦＩＦＯメモリ５への書込が等間隔に行われず、書込パ
ルスの間隔が最終書込時に広がっている。そのため、Ｆ
ＩＦＯメモリ５が一旦空になり、その後、最終書込が実
施されてＦＩＦＯメモリ５のメモリ空信号Ｓ５がオフに
なり、その後再びオンになっている点が図３（ａ）と異
なっている。
【００３６】図３（ｂ）において、時間Ｔe は書込信号
Ｓ４ａをＦＩＦＯメモリ５が空の時に与えた時、それに
対応して該ＦＩＦＯメモリ５がメモリ空信号Ｓ５をオフ
にするまでの時間であり、該ＦＩＦＯメモリ５の固有値
である。タイマ６１の出力信号Ｓ６１については、ＦＩ
ＦＯメモリ５への書込パルスが消滅してから一定時間Ｔ
w 経過後にオンになる信号であり、図３（ｂ）の場合
は、書込パルス間隔の相違からオンになる部分が２箇所
ある。
Ｓ４ａをＦＩＦＯメモリ５が空の時に与えた時、それに
対応して該ＦＩＦＯメモリ５がメモリ空信号Ｓ５をオフ
にするまでの時間であり、該ＦＩＦＯメモリ５の固有値
である。タイマ６１の出力信号Ｓ６１については、ＦＩ
ＦＯメモリ５への書込パルスが消滅してから一定時間Ｔ
w 経過後にオンになる信号であり、図３（ｂ）の場合
は、書込パルス間隔の相違からオンになる部分が２箇所
ある。
【００３７】アンド回路６２は、データ転送終了信号Ｓ
４ｂ、タイマ出力信号Ｓ６１、メモリ空信号Ｓ５が全て
オンの時に、プロセッサ２へ割込信号Ｓ６２を与えるよ
うに構成され、時間Ｔw は時間Ｔe より長くなるように
タイマ６１で管理される。そのため、データ転送終了信
号Ｓ４ｂとメモリ空信号Ｓ５がオンになった時点で割込
信号Ｓ６２はアンド回路６２から出力されず、データ転
送終了信号Ｓ４ｂとタイマ出力信号Ｓ６１とメモリ空信
号Ｓ５とがオンになった時点で、アンド回路６２がプロ
セッサ２に対して割込信号Ｓ６２を与える。この時点
で、ＦＩＦＯメモリ５内のデータは全てデータ転送回路
７を経由して外部へ転送済みであることが保障されてい
る。
４ｂ、タイマ出力信号Ｓ６１、メモリ空信号Ｓ５が全て
オンの時に、プロセッサ２へ割込信号Ｓ６２を与えるよ
うに構成され、時間Ｔw は時間Ｔe より長くなるように
タイマ６１で管理される。そのため、データ転送終了信
号Ｓ４ｂとメモリ空信号Ｓ５がオンになった時点で割込
信号Ｓ６２はアンド回路６２から出力されず、データ転
送終了信号Ｓ４ｂとタイマ出力信号Ｓ６１とメモリ空信
号Ｓ５とがオンになった時点で、アンド回路６２がプロ
セッサ２に対して割込信号Ｓ６２を与える。この時点
で、ＦＩＦＯメモリ５内のデータは全てデータ転送回路
７を経由して外部へ転送済みであることが保障されてい
る。
【００３８】以上のように、本実施例では次のような利
点を有している。データ転送終了信号Ｓ４ｂとメモリ空
信号Ｓ５の他に、ＦＩＦＯメモリ５への書込信号Ｓ４ａ
をタイマ６１を介してタイマ出力信号Ｓ６１がオンにな
る一定時間は、アンド回路６２から割込信号Ｓ６２が出
力されない。そのため、バースト転送に関わるあらゆる
タイミングの変動、あるいはバースト語数がどのように
可変しても、プロセッサ２へ与える割込信号Ｓ６２はバ
ースト転送終了タイミングのうち、ＦＩＦＯメモリ５か
らデータ転送回路７を経由してデータが外部へ送出され
た時点でのタイミングを、プロセッサ２から外部の装置
に正確に知らせることを保障することができる。従っ
て、データ転送回路７を経由してデータを受信する外部
装置に対し、バースト・データ最後尾データを受信する
タイミンを正確に認識させることができるので、例えば
外部の受信側装置では高効率及び信頼性の高い処理が可
能である。
点を有している。データ転送終了信号Ｓ４ｂとメモリ空
信号Ｓ５の他に、ＦＩＦＯメモリ５への書込信号Ｓ４ａ
をタイマ６１を介してタイマ出力信号Ｓ６１がオンにな
る一定時間は、アンド回路６２から割込信号Ｓ６２が出
力されない。そのため、バースト転送に関わるあらゆる
タイミングの変動、あるいはバースト語数がどのように
可変しても、プロセッサ２へ与える割込信号Ｓ６２はバ
ースト転送終了タイミングのうち、ＦＩＦＯメモリ５か
らデータ転送回路７を経由してデータが外部へ送出され
た時点でのタイミングを、プロセッサ２から外部の装置
に正確に知らせることを保障することができる。従っ
て、データ転送回路７を経由してデータを受信する外部
装置に対し、バースト・データ最後尾データを受信する
タイミンを正確に認識させることができるので、例えば
外部の受信側装置では高効率及び信頼性の高い処理が可
能である。
【００３９】なお、本発明は上記実施例に限定されず、
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。
【００４０】（ｉ） 上記実施例では、バースト転送終
了割込信号発生回路６０をタイマ６１及びアンド回路６
２で構成したが、タイマ６１を他の遅延手段で構成した
り、あるいはデータ転送終了信号Ｓ４ｂ、タイマ出力信
号Ｓ６１及びメモリ空信号Ｓ５の極性を変えることによ
り、アンド回路６２を他のゲート回路等で構成すること
も可能である。
了割込信号発生回路６０をタイマ６１及びアンド回路６
２で構成したが、タイマ６１を他の遅延手段で構成した
り、あるいはデータ転送終了信号Ｓ４ｂ、タイマ出力信
号Ｓ６１及びメモリ空信号Ｓ５の極性を変えることによ
り、アンド回路６２を他のゲート回路等で構成すること
も可能である。
【００４１】（ii） 図１のバースト・データ転送処理
装置に、他の機能ブロック等を付加することにより、種
々のデータ転送システムを構成しても良い。例えば、Ｆ
ＩＦＯメモリ５を使用したバースト・データ転送回路と
プロセッサ２とを組み合わせた一般のデータ転送システ
ムにも、上記実施例を適用でき、それによってバースト
・データ転送の汎用性を拡大できる。
装置に、他の機能ブロック等を付加することにより、種
々のデータ転送システムを構成しても良い。例えば、Ｆ
ＩＦＯメモリ５を使用したバースト・データ転送回路と
プロセッサ２とを組み合わせた一般のデータ転送システ
ムにも、上記実施例を適用でき、それによってバースト
・データ転送の汎用性を拡大できる。
【００４２】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、メモリ空信号がオンで、データ転送終了信号
がオンで、かつ書込信号が一定時間存在しないことを条
件にして、割込信号をプロセッサに供給するようにした
ので、バースト転送に関わるあらゆるタイミングの変
動、あるいはバースト語数がどのように可変しても、割
込信号がプロセッサに誤って供給されることがなく、バ
ースト転送の終了を正確にプロセッサに知らせることが
できる。そのため、例えば外部の受信側装置等では、高
効率及び信頼性の高い処理が可能となる。
によれば、メモリ空信号がオンで、データ転送終了信号
がオンで、かつ書込信号が一定時間存在しないことを条
件にして、割込信号をプロセッサに供給するようにした
ので、バースト転送に関わるあらゆるタイミングの変
動、あるいはバースト語数がどのように可変しても、割
込信号がプロセッサに誤って供給されることがなく、バ
ースト転送の終了を正確にプロセッサに知らせることが
できる。そのため、例えば外部の受信側装置等では、高
効率及び信頼性の高い処理が可能となる。
【００４３】第２の発明によれば、タイマとアンド回路
とでバースト転送終了割込信号を構成したので、タイマ
で的確に書込信号を遅らせ、データ転送終了信号、タイ
マ出力信号、及びメモリ空信号が全てオン状態となった
時にアンド回路から、簡単な構造で、的確に割込信号を
プロセッサへ供給できる。
とでバースト転送終了割込信号を構成したので、タイマ
で的確に書込信号を遅らせ、データ転送終了信号、タイ
マ出力信号、及びメモリ空信号が全てオン状態となった
時にアンド回路から、簡単な構造で、的確に割込信号を
プロセッサへ供給できる。
【図１】本発明の実施例を示すバースト転送終了割込信
号発生回路を組み込んだバースト・データ転送処理装置
の構成ブロック図である。
号発生回路を組み込んだバースト・データ転送処理装置
の構成ブロック図である。
【図２】従来のバースト転送終了割込信号発生回路を組
み込んだバースト・データ転送処理装置の構成ブロック
図である。
み込んだバースト・データ転送処理装置の構成ブロック
図である。
【図３】図１の動作を示すタイミングチャートである。
１ データ転送バス
２ プロセッサ
３ メモリ
４ ＤＭＡ制御回路
５ ＦＩＦＯメモリ
７ データ転送回路
６０ バースト転送終了割込信号発生回路
６１ タイマ
６２ アンド回路
Ｓ４ａ 書込信号
Ｓ４ｂ データ転送終了信号
Ｓ５ メモリ空信号
Ｓ６１ タイマ出力信号
Ｓ６２ 割込信号
Claims (2)
- 【請求項１】 バースト転送終結処理を行うプロセッサ
を介することなく、 ダイレクト・メモリ・アクセス制御回路によってデータ
をバースト的にデータの一時記憶用先入先出メモリに書
込んでバースト転送を行う時に、該バースト転送の終了
を割込信号の形で前記プロセッサに知らせるバースト転
送終了割込信号発生回路において、 前記先入先出メモリのメモリ領域が空を示すメモリ空信
号がオンで、前記ダイレクト・メモリ・アクセス制御回
路がデータ転送終了を示すデータ転送終了信号がオンで
あり、かつ前記ダイレクト・メモリ・アクセス制御回路
が前記先入先出メモリへ与える書込信号が一定時間存在
しないことを条件にして、前記割込信号を前記プロセッ
サに供給する構成にしたことを特徴とするバースト転送
終了割込信号発生回路。 - 【請求項２】 請求項１記載のバースト転送終了割込信
号発生回路において、 前記先入先出メモリへ供給する書込信号を一定時間遅ら
せるタイマと、 前記メモリ空信号、前記データ転送終了信号、及び前記
タイマの出力の論理積を求めて前記割込信号を出力する
アンド回路とで、 構成したことを特徴とするバースト転送終了割込信号発
生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17855491A JPH0528093A (ja) | 1991-07-19 | 1991-07-19 | バースト転送終了割込信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17855491A JPH0528093A (ja) | 1991-07-19 | 1991-07-19 | バースト転送終了割込信号発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0528093A true JPH0528093A (ja) | 1993-02-05 |
Family
ID=16050517
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17855491A Withdrawn JPH0528093A (ja) | 1991-07-19 | 1991-07-19 | バースト転送終了割込信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0528093A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6728795B1 (en) * | 2000-04-17 | 2004-04-27 | Skyworks Solutions, Inc. | DMA channel for high-speed asynchronous data transfer |
| US6944397B2 (en) * | 2003-03-25 | 2005-09-13 | Fujinon Corporation | Distance measuring device |
-
1991
- 1991-07-19 JP JP17855491A patent/JPH0528093A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6728795B1 (en) * | 2000-04-17 | 2004-04-27 | Skyworks Solutions, Inc. | DMA channel for high-speed asynchronous data transfer |
| US6944397B2 (en) * | 2003-03-25 | 2005-09-13 | Fujinon Corporation | Distance measuring device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5195185A (en) | Dynamic bus arbitration with concurrent same bus granting every cycle | |
| US4740891A (en) | Asynchronous state machine | |
| EP2808801B1 (en) | Multiple data rate memory with read timing information | |
| JPH077376B2 (ja) | システムバス制御方法 | |
| JPH04232518A (ja) | マイクロプロセッサ装置 | |
| JPH0528093A (ja) | バースト転送終了割込信号発生回路 | |
| US8176353B2 (en) | Method for the data transfer between at least two clock domains | |
| JPH0259949A (ja) | ディジーチェーン割込み処理装置 | |
| US20030088724A1 (en) | Asynchronous bus interface apparatus | |
| JP2624388B2 (ja) | Ｄｍａ装置 | |
| US6408353B1 (en) | Microcomputer having sampling function of retry requesting signal in syncronization with strobe signal | |
| JP3240863B2 (ja) | 調停回路 | |
| JP3093374B2 (ja) | 割り込みコントローラ | |
| JP2000315381A (ja) | ポインタ発生回路及びポインタ発生方法 | |
| JPH10106253A (ja) | 入出力バッファメモリ回路 | |
| KR970004522B1 (ko) | 버스 마스타간의 선취요청 중재 장치 | |
| JP6580815B2 (ja) | バスアクセスタイミング制御回路 | |
| JP3266610B2 (ja) | Ｄｍａ転送方式 | |
| EP1122733A1 (en) | Internal regeneration of the address latch enable (ALE) signal of a protocol of management of a burst interleaved memory and relative circuit | |
| JP2669028B2 (ja) | コマンドレジスタ回路 | |
| JPS6188355A (ja) | デ−タ処理装置 | |
| SU1566336A1 (ru) | Устройство дл вывода информации | |
| SU1755367A1 (ru) | Устройство дл формировани серий импульсов | |
| JPH067519Y2 (ja) | メモリ・アクセス制御装置 | |
| JP3211971B2 (ja) | データ入力および入出力装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981008 |