JP2002259323A - マイクロコンピュータ - Google Patents

Abstract

(57)【要約】 【課題】 複数のＣＰＵが１つのデータ転送装置を共通
に使用することが可能であるマイクロコンピュータを提
供する。 【解決手段】 マイコン１に設けれらたＤＭＡ調停回路
３は、ＣＰＵ２Ａ，２Ｂの内何れか１つがＣＰＵ選択レ
ジスタ１２に選択データの書き込みを行うと、その書き
込まれたデータに基づいて、ＣＰＵ２Ａ，２Ｂの何れか
１つとＤＭＡ４との間でデータ転送を行うための制御信
号，BUSREQ,BUSACK が伝達されるように調停を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数のＣＰＵと、
周辺回路間におけるデータ転送を行うデータ転送装置と
を備えてなるマイクロコンピュータに関する。

【０００２】

【発明が解決しようとする課題】近年、マイクロコンピ
ュータの処理性能を向上させて高機能化を図るため、複
数のＣＰＵを用いてシステムを構成するものがあり、そ
の一例が、特開平５−２８２２４６号公報に開示されて
いる。図１３は、この従来技術の構成を示す機能ブロッ
ク図である。各マイコン１０１（Ａ，Ｂ，Ｃ）は、夫
々、ＣＰＵ１０２，メモリ１０３，ＤＭＡ(Direct Memo
ry Access)コントローラ（以下、単にＤＭＡと称す）１
０４及び共有バス制御部１０５を備えて構成されてい
る。そして、３つのマイコン１０１は、共有バス１０６
を介して共有メモリ１０７に対するアクセスを夫々行う
ようになっている。

【０００３】ところで、上記従来技術では、各マイコン
１０１（Ａ，Ｂ，Ｃ）は夫々ＤＭＡ０４を備えている
が、各マイコン１０１が夫々備えている何れかのメモリ
１０３と共有メモリ１０７との間でデータ転送が行われ
る場合は、実質的に何れか１つのＤＭＡ１０４だけが動
作可能であり、その他２つのＤＭＡ１０４が並行して動
作することはできない。従って、必ずしもリソースを有
効に活用しているとは言えなかった。

【０００４】本発明は上記事情に鑑みてなされたもので
あり、その目的は、複数のＣＰＵが１つのデータ転送装
置を共通に使用することが可能であるマイクロコンピュ
ータを提供することにある。

【０００５】

【課題を解決するための手段】請求項１記載のマイクロ
コンピュータによれば、調停回路は、複数のＣＰＵの内
何れか１つが選択レジスタにＣＰＵ選択用データの書き
込みを行うと、その書き込まれた選択用データに基づい
て、複数のＣＰＵの内何れか１つとデータ転送装置との
間で、データ転送を行うために必要な制御信号が伝達さ
れるように調停を行う。尚、ここでの“何れか１つ”と
は、固定的な意味ではなく、任意選択的な意味で用いて
いる。

【０００６】即ち、１つのデータ転送装置に対して複数
のＣＰＵが存在している場合でも、選択レジスタにデー
タの書込みを行うことで何れか１つのＣＰＵを選択する
と、データ転送装置との制御インターフェイスとして使
用される前記制御信号は、その選択された１つのＣＰＵ
とデータ転送装置との間において伝達されるように調停
回路が振り分ける。

【０００７】従って、複数のＣＰＵが調停回路を介して
１つのデータ転送装置を共通に使用することが可能とな
り、従来のように各ＣＰＵが夫々使用するデータ転送装
置を個別に配置する必要がなくなるので、回路の配置面
積を削減して小形化を図ることができると共に低コスト
化を図ることができる。

【０００８】請求項２記載のマイクロコンピュータによ
れば、データ転送を行うために必要な制御信号を、デー
タ転送装置が何れか１つのＣＰＵに対して出力するバス
開放要求信号と、そのバス開放要求信号が入力された場
合に、前記ＣＰＵが所定の処理を終了した段階でデータ
転送装置に対して出力するバス開放承認信号とする。
尚、ここでの“バス”とは、ＣＰＵとデータ転送装置と
が共通に使用する可能性があるバスである。

【０００９】即ち、上記の制御信号が選択された１つの
ＣＰＵとデータ転送装置との間で伝達されることで、デ
ータ転送装置は、前記ＣＰＵによるバスのアクセスを一
時的に停止させた状態で、そのバスを使用してデータ転
送を行うことができる。そして、これらの信号は、ＣＰ
Ｕとデータ転送装置との間のインターフェイスにおいて
一般的に使用される信号であるから、調停回路がこれら
の信号の入出力先を選択レジスタに書き込まれたデータ
に基づいて調整することで、複数のＣＰＵの何れか１つ
が択一的にデータ転送装置を使用できるようになる。

【００１０】請求項３記載のマイクロコンピュータによ
れば、選択レジスタは、データ転送装置がデータ転送処
理を実行している状態でその他のＣＰＵが書込みを行う
と、その書き込みを無視する。そして、書込み結果観測
レジスタには、選択レジスタに対して実行した書込みが
無視されたことが記憶され、その記憶状態がＣＰＵによ
って読出し可能となる。

【００１１】従って、選択レジスタに対する書込みは排
他的に制御されると共に、各ＣＰＵは、書込み結果観測
レジスタを参照することによって、自身が選択レジスタ
に対して行った書込みが有効に行われたか否かを確認す
ることができ、無効にされていた場合には選択レジスタ
に対する書込みを再度行うなどの処理を行うことも可能
となる。

【００１２】請求項４記載のマイクロコンピュータによ
れば、選択レジスタは、何れか１つのＣＰＵが既に選択
レジスタに対して書込みを行っている状態でその他のＣ
ＰＵが書込みを行うと、その書き込みを無視する。そし
て、書込み結果観測レジスタには、選択レジスタに対し
て実行した書込みが無視されたことが記憶され、その記
憶状態がＣＰＵによって読出し可能となる。

【００１３】従って、選択レジスタに対する書込みは、
請求項３と同様に排他的に制御される。また、各ＣＰＵ
は、請求項３と同様に書込み結果観測レジスタを参照し
て自身が選択レジスタに対して行った書込みが有効に行
われたか否かを確認することができる。

【００１４】請求項５記載のマイクロコンピュータによ
れば、複数のＣＰＵは、夫々、書込み結果観測レジスタ
の読み出し結果に基づいて、データ転送装置に対してパ
ラメータの設定を行なうか否かを判断する。即ち、選択
レジスタに対して実行した書込みが無視されることなく
有効に実行されたことを認識したＣＰＵだけに、データ
転送装置に対するパラメータの設定を可能とすること
で、パラメータ設定の排他制御を容易且つ確実に行なう
ことができる。

【００１５】請求項６記載のマイクロコンピュータによ
れば、何れかのＣＰＵが信号状態検出レジスタの読出し
を行うと、データ転送を行うために必要な制御信号の状
態を検出することが可能となる。従って、各ＣＰＵは、
信号状態検出レジスタを参照することで、自身以外のＣ
ＰＵによるデータ転送装置の使用状態やデータ転送装置
の動作状態などを確認することができる。

【００１６】請求項７記載のマイクロコンピュータによ
れば、複数の周辺回路は、複数系統に分割された共有バ
スのブロックに別れて接続されているので、例えば、デ
ータ転送装置が１つの共有バスを使用して２つの周辺回
路間でデータ転送を実行している場合であっても、ＣＰ
Ｕは、その他の共有バスを使用して異なるブロックの周
辺回路にアクセスすることが可能となる。従って、処理
効率を向上させることができる。

【００１７】

【発明の実施の形態】（第１実施例）以下、本発明の第
１実施例について図１乃至図７を参照して説明する。図
１は、マイクロコンピュータの電気的構成を示す機能ブ
ロック図である。マイクロコンピュータ（マイコン）１
は、２つのＣＰＵ２Ａ，２Ｂを備えており、これらのＣ
ＰＵ２Ａ，２ＢがＤＭＡ調停回路３を介して１つのＤＭ
Ａコントローラ（データ転送装置）４を共通に使用する
ように構成されている。

【００１８】即ち、ＣＰＵ２Ａ側のアドレスバス５Ａ
（及びバス制御信号線）は、ＤＭＡ調停回路３，マルチ
プレクサ（ＭＵＸ）６Ａ及びローカルメモリ７Ａに接続
されており、データバス８Ａは、ローカルメモリ７Ａ及
びトランスミッションゲート（以下、単にＴゲートと称
する）９Ａに接続されている。尚、Ｔゲートは、実際に
は双方向バッファとして構成され方向制御が行われるも
のであるが、図示の都合上Ｔゲートで表している。ま
た、ＣＰＵ２Ｂ側はＣＰＵ２Ａ側と対称に構成されてお
り、図１では同一符号に“Ｂ”を付して示している。

【００１９】ＤＭＡ調停回路３とＤＭＡ４との間は、Ｄ
ＭＡ側のアドレスバス１０及びデータバス１１によって
接続されている。そして、これらのバス１０及び１１に
は、ＣＰＵ選択レジスタ１２，書込み結果観測レジスタ
１３及び信号状態検出レジスタ１４の３つのレジスタが
接続されている。これらのレジスタ１２〜１４は、ＣＰ
Ｕ２Ａ，２ＢによりＤＭＡ調停回路３を介してアクセス
されるようになっている。

【００２０】ＤＭＡ４は、ＤＭＡ調停回路３に対してバ
ス開放要求信号であるBUSREQを出力し、ＤＭＡ調停回路
３は、その信号BUSREQをＣＰＵ選択レジスタ１２の書込
み結果に応じてＣＰＵ２Ａ，２Ｂの何れか一方に対し信
号BUSREQ(A),(B) として夫々出力するようになってい
る。また、ＣＰＵ２Ａ，２Ｂは、ＤＭＡ調停回路３に対
してバス開放承認信号であるBUSACK(A),(B) を夫々出力
するが、ＤＭＡ調停回路３は、その信号BUSACK(A),(B)
の何れか一方をＣＰＵ選択レジスタ１２の書込み結果に
応じてＤＭＡ４に信号BUSACKとして出力するようになっ
ている。

【００２１】図２は、主に、ＤＭＡ調停回路３の詳細な
電気的構成を示すものである。ＣＰＵ２Ａ，２Ｂ側のア
ドレスバス５Ａ，５Ｂは、アクセス権調停回路１５に夫
々接続されている。また、アドレスバス５Ａは、出力バ
ッファ１６Ａ及びＭＵＸ１７Ａの入力ポート“０”に接
続されており、アドレスバス５Ｂは、出力バッファ１６
Ｂ及びＭＵＸ１７Ｂの入力ポート“０”に接続されてい
る。そして、ＭＵＸ１７Ａ及び１７Ｂの入力ポート
“１”には、ＤＭＡ側のアドレスバス１０が接続されて
いる。また、出力バッファ１６Ａ及び１６Ｂの出力側
は、アドレスバス１０に接続されている。

【００２２】ＭＵＸ１７Ａ及び１７Ｂの出力ポートに
は、ＣＰＵ２Ａ，２Ｂ側のＤＭＡアドレスバス１８Ａ，
１８Ｂが接続されている。ＤＭＡ側のデータバス１１
は、Ｔゲート１９Ａ及び１９Ｂの一方側に共通に接続さ
れており、Ｔゲート１９Ａ及び１９Ｂの他方側は、ＣＰ
Ｕ２Ａ，２Ｂ側のＤＭＡデータバス２０Ａ，２０Ｂに接
続されている。

【００２３】アクセス権調停回路１５は、ＣＰＵ２Ａ，
２Ｂによってアドレスバス５Ａ，５Ｂに出力されるアド
レスのデコード結果に応じて、ＤＭＡ４並びに３つのレ
ジスタ１２〜１４に対するアクセス権を与えるアクセス
許可信号ACS(A),(B)を、出力バッファ１６Ａ及び１６
Ｂ，Ｔゲート１９Ａ及び１９Ｂに対しイネーブル信号と
して排他的に出力するようになっている。

【００２４】ＤＭＡ４が出力する信号BUSREQは、ＡＮＤ
ゲート２１及び２２の一方の入力端子に与えられてお
り、ＣＰＵ選択レジスタ１２によって出力される選択信
号DMASELは、ＡＮＤゲート２１他方の入力端子，及びＡ
ＮＤゲート２２他方の入力端子にインバータ（ＩＮＶ）
ゲート２３を介して与えられている。ＡＮＤゲート２
１，２２の出力端子からは信号BUSREQ(A),(B) が夫々出
力されるようになっており、それらの信号はアクセス権
調停回路１５にも与えられている。

【００２５】また、ＣＰＵ２Ａ，２Ｂによって出力され
る信号BUSACK(A),(B) は、ＭＵＸ２４の入力端子
“０”，“１”に夫々与えられていると共にアクセス権
調停回路１５にも与えられており、ＭＵＸ２４の出力端
子からは、ＤＭＡ４に対して信号BUSACKが出力される。
ＭＵＸ２４の選択切替え信号には選択信号DMASELが用い
られており信号DMASELが“ロウ”の場合は入力端子
“０”側が選択され、信号DMASELが“ハイ”の場合は入
力端子“１”側が選択されるようになっている。

【００２６】アクセス権調停回路１５は、アクセス権を
得たＣＰＵ２Ａ，２ＢがＤＭＡ４或いはレジスタ１２〜
１４の何れかにアクセスを行うと、内部のステートカウ
ンタに基づく適当なタイミングで、ＣＰＵ２Ａ，２Ｂに
バスアクセス終了信号であるACK(A),(B)を出力するよう
になっている（図１では図示せず）。また、アクセス権
調停回路１５は、ＭＵＸ１７Ａ，１７Ｂに選択信号DMA
(A),(B) を出力するようになっており、ＣＰＵ２Ａ，２
Ｂの何れかが信号BUSACK(A),(B) を出力するとそれに応
じて何れか一方の選択信号DMA (A),(B) を“ハイ”にす
ることで、ＤＭＡ側のアドレスバス１０をＣＰＵ２Ａ，
２Ｂ側のＤＭＡアドレスバス１８Ａ，１８Ｂに接続する
ようになっている。

【００２７】図３は、ＣＰＵ選択レジスタ１２の詳細な
電気的構成を示すものである。ＣＰＵ選択レジスタ１２
は、直列に接続されたマスタラッチ１２Ｍ及びスレーブ
ラッチ１２Ｓよりなるダブルラッチ構成であり、これら
のラッチ１２Ｍ，１２Ｓは、二相クロック信号ＣＫＢ，
ＣＫＡに同期して夫々ラッチ動作を行うようになってい
る。クロック信号ＣＫＡは、ＣＰＵ２Ａ，２Ｂの動作ク
ロックと同相であり，クロック信号ＣＫＢはその逆相側
である。

【００２８】マスタラッチ１２Ｍのラッチ信号は、４入
力のＡＮＤゲート２５より出力されるようになってお
り、ＡＮＤゲート２５の入力端子には、ＣＰＵ選択レジ
スタ１２のアドレスデコード信号とクロック信号ＣＫＢ
が与えられていると共に、ＣＰＵ２Ａまたは２Ｂが出力
する負論理のライト信号ＷＲと、バス開放要求信号BUSR
EQとが、夫々ＩＮＶゲート２６，２７を介して与えられ
ている。一方、スレーブラッチ１２Ｓのラッチ信号に
は、クロック信号ＣＫＡが直接与えられている。また、
これらのラッチ１２Ｍ及び１２Ｓは、マイコン１のシス
テムリセット信号によってリセットされるようになって
いる。

【００２９】マスタラッチ１２Ｍの入力側はデータバス
１１の何れかのビット線に接続されており、スレーブラ
ッチ１２Ｓの出力側は信号DMASELを出力すると共に、出
力バッファ２８を介してデータバス１１の何れかのビッ
ト線に接続されている。出力バッファ２８のイネーブル
信号はＡＮＤゲート２９より出力されるようになってお
り、ＡＮＤゲート２９の入力端子には、ＣＰＵ選択レジ
スタ１２のアドレスデコード信号が与えられていると共
に、ＣＰＵ２Ａまたは２Ｂが出力する負論理のリード信
号ＲＤがＩＮＶゲート３０を介して与えられている。

【００３０】即ち、ＣＰＵ選択レジスタ１２に対するデ
ータの書込みは、ＤＭＡ４が出力する信号BUSREQがイン
アクティブの状態にある場合にＡＮＤゲート２５の出力
端子がハイレベルとなることで可能となるように構成さ
れており、書込みデータ（選択用データ）が“０”，
“１”の何れであるかに応じて信号DMASELの状態が変化
するようになっている。

【００３１】図４は、書込み結果レジスタ１３の詳細な
電気的構成を示すものである。書込み結果レジスタ１３
は、ＣＰＵ選択レジスタ１２と同様に、マスタラッチ１
３Ｍ及びスレーブラッチ１３Ｓよりなるダブルラッチ構
成であり、これらのラッチ信号には、クロック信号ＣＫ
Ｂ，ＣＫＡが夫々直接与えられている。

【００３２】マスタラッチ１３Ｍの入力側はＯＲゲート
３１の出力端子が接続されており、そのＯＲゲート３１
の一方の入力端子には、３入力ＡＮＤゲート３２の出力
端子が接続されている。ＡＮＤゲート３２の入力端子に
は、ＣＰＵ選択レジスタ１３のアドレスデコード信号と
バス開放要求信号BUSREQとが与えられていると共に、負
論理のライト信号ＷＲがＩＮＶゲート３３を介して与え
られている。

【００３３】スレーブラッチ１３Ｓの出力側は出力バッ
ファ３４を介してデータバス１１の何れかのビット線に
接続されている。出力バッファ３４のイネーブル信号は
ＡＮＤゲート３５より出力されるようになっており、Ａ
ＮＤゲート３５の入力端子には、書込み結果レジスタ１
３のアドレスデコード信号が与えられていると共に、負
論理のリード信号ＲＤがＩＮＶゲート３６を介して与え
られている。

【００３４】ＯＲゲート３１の他方の入力端子には、Ａ
ＮＤゲート３７の出力端子が接続されている。ＡＮＤゲ
ート３７の入力端子には、スレーブラッチ１３Ｓの出力
信号と、３入力ＮＡＮＤゲート３８の出力端子が接続さ
れている。ＮＡＮＤゲート３８の入力端子には、書込み
結果レジスタ１３のアドレスデコード信号が与えられて
いると共に、負論理のライト信号ＷＲがＩＮＶゲート３
９を介して与えられ、データバス１１の何れかのビット
線がＩＮＶゲート４０を介して接続されている。また、
これらのラッチ１３Ｍ及び１３Ｓは、マイコン１のシス
テムリセット信号によってリセットされるようになって
いる。

【００３５】即ち、書込み結果レジスタ１３は、ＤＭＡ
４が出力する信号BUSREQがアクティブの状態にある場合
に何れかのＣＰＵ２Ａ，２ＢがＣＰＵ選択レジスタ１２
に任意のデータの書込みを行うと、ＡＮＤゲート３２の
出力端子がハイレベルとなることでデータ“１”が自動
的に書き込まれる構成である。

【００３６】上述したように、ＤＭＡ４が起動されて信
号BUSREQがアクティブの状態にある場合には、ＣＰＵ２
Ａ，２ＢがＣＰＵ選択レジスタ１２にデータの書込み行
うことはできない（無視される）。そして、書込み結果
レジスタ１３は、ＣＰＵ選択レジスタ１２に対する書込
みが無視されたことを記憶保持するために設けられてい
る。

【００３７】また、ＮＡＮＤゲート３８は、書込み結果
レジスタ１３にデータ“１”が既に書き込まれている状
態で、何れかのＣＰＵ２Ａ，２Ｂが自らデータ“０”を
書き込んでクリアしようとすとロウレベルとなり、ＡＮ
Ｄゲート３７をロウレベルにして“０”を書き込むため
に設けられている。

【００３８】また、図２には、信号状態検出レジスタ１
４をも図示している。信号状態検出レジスタ１４は、実
質的には３ビットの出力バッファであり、その入力側に
はバス開放要求信号BUSREQ，BUSREQ(A),BUSREQ(B) が夫
々与えられ、出力側はデータバス１１の異なるビット線
に夫々接続されている。そして、バッファのイネーブル
信号として、信号状態検出レジスタ１４のデコード信号
が与えられている。

【００３９】尚、各レジスタ１２〜１４のアドレスデコ
ード信号を生成するデコーダは明示していないが、これ
らは、各レジスタ１２〜１４毎に持っていても良いし、
ＤＭＡ調停回路３の内部に配置しても良い。また、ＣＰ
Ｕ２Ａ，２Ｂ側で出力されたアドレスをデコードして、
そのデコード結果をＤＭＡ調停回路３の内部において選
択して出力するようにしても良い。

【００４０】再び図１を参照して、ＤＭＡ調停回路３以
降の構成について説明する。ＤＭＡアドレスバス１８
Ａ，１８Ｂは、ＭＵＸ６Ａ，６Ｂの他方の端子に夫々接
続されており、ＭＵＸ６Ａの出力端子は、アドレスバス
４１Ａを介して共有バス制御回路４２Ａ及び４２Ｂと、
出力バッファ４３Ａ及び４３Ｂの入力側に接続されてい
る。一方、ＭＵＸ６Ｂの出力端子は、アドレスバス４１
Ｂを介して共有バス制御回路４２Ａ及び４２Ｂと、出力
バッファ４４Ａ及び４４Ｂの入力側に接続されている。

【００４１】出力バッファ４３Ａ及び４４Ａの出力側に
は、共有アドレスバス４５を介して、例えばＤＲＡＭで
構成される共有メモリ（周辺回路）４６のアドレス入力
端子が接続されている。また、出力バッファ４３Ｂ及び
４４Ｂの出力側は、共有アドレスバス４７を介して周辺
回路４８（１，…，Ｎ）のアドレス入力端子が接続され
ている。

【００４２】ＭＵＸ６Ａ，６Ｂの選択切替えは、ＤＭＡ
調停回路３によって出力される制御信号（選択信号DMA
(A),(B) ）によって行われる。また、出力バッファ４３
Ａ及び４４Ａ，４３Ｂ及び４４Ｂのイネーブル制御は、
共有バス制御回路４２Ａ，４２Ｂのアドレスデコード結
果に基づいて行われるようになっている。

【００４３】一方、データ側のＴゲート９Ａの他方側
は、データバス４９Ａを介して２つのＴゲート５０Ａ，
５０Ｂに接続されている。Ｔゲート５０Ａの他方側に
は、共有データバス５１を介して共有メモリ４６のデー
タ入出力端子が接続されており、Ｔゲート５０Ｂの他方
側には、共有データバス５２を介して周辺回路４８のデ
ータ入出力端子が接続されている。

【００４４】また、Ｔゲート９Ｂの他方側は、データバ
ス４９Ｂを介して２つのＴゲート５３Ａ，５３Ｂに接続
されており、それらのＴゲート５３Ａ，５３Ｂの他方側
には、共有データバス５１，５２が接続されている。そ
して、ＤＭＡデータバス２０Ａ，２０Ｂは、Ｔゲート５
４Ａ，５４Ｂを介してデータバス４９Ａ，４９Ｂに夫々
接続されている。

【００４５】Ｔゲート９，５４のイネーブル制御は、Ｄ
ＭＡ調停回路３によって出力される制御信号（選択信号
DMA (A),(B) とリード信号ＲＤ，ライト信号ＷＲに基づ
く信号）によって行われる。また、Ｔゲート５０Ａ及び
５３Ａ，５０Ｂ及び５３Ｂのイネーブル制御は、共有バ
ス制御回路４２Ａ，４２Ｂのアドレスデコード結果に基
づいて行われるようになっている。尚、共有バス制御回
路４２Ａ，出力バッファ４３Ａ及び４４Ａ，Ｔゲート５
０Ａ及び５３Ａはバス調停回路５５Ａを構成しており、
共有バス制御回路４２Ｂ，出力バッファ４３Ｂ及び４４
Ｂ，Ｔゲート５０Ｂ及び５３Ｂはバス調停回路５５Ｂを
構成している。

【００４６】次に、本実施例の作用について図５乃至図
７を参照して説明する。図５は、ＣＰＵ２ＡがＤＭＡ４
にＤＭＡ転送を行わせる場合の処理の流れを示すフロー
チャートである。ＣＰＵ２Ａは、先ず、信号状態検出レ
ジスタ１４にアクセスして読み出しを行う（ステップＳ
１）。

【００４７】この場合、ＤＭＡ調停回路３のアクセス権
調停回路１５は、ＣＰＵ２Ａがドライブしたアドレスを
デコードして、その時点でＣＰＵ２ＢがＤＭＡ４側のデ
バイスにアクセスを行っていなければ、アクセス許可信
号ACS(A)を出力バッファ１６Ａ並びにＴゲート１９Ａに
対し出力する。そして、信号状態検出レジスタ１４はア
ドレスデコード信号が与えられてイネーブルとなり、デ
ータバス１１の例えばＤ０，Ｄ１，Ｄ２には、BUSREQ,
BUSREQ(A),BUSREQ(B) の信号状態に応じたレベルが出力
される。

【００４８】それから、ＣＰＵ２Ａは、BUSREQ, BUSREQ
(B) が何れもインアクティブであることを確認すると
（ステップＳ２，「ＹＥＳ」）、ＣＰＵ選択レジスタ１
２にデータ“０”を書き込む（ステップＳ３）。する
と、選択信号DMASELはロウレベルとなる。また、BUSRE
Q, BUSREQ(B) の何れがアクティブである場合には（ス
テップＳ２，「ＮＯ」）ステップＳ１に戻る。

【００４９】ＣＰＵ２Ａは、ステップＳ３に続いて、書
込み結果観測レジスタ１３を読み出すと（ステップＳ
４）、ステップＳ３で行われた書込みの結果が「ＯＫ」
であるか否かを判断する。書込み結果観測レジスタ１３
より読み出されたデータが“０”であれば書込み結果は
「ＯＫ」であり（ステップＳ５，「ＹＥＳ」）、ＣＰＵ
２Ａは、続いてＤＭＡ４に転送パラメータの設定を行う
（ステップＳ６）。

【００５０】一方、書込み結果観測レジスタ１３より読
み出されたデータが“１”であれば、ステップＳ２にお
ける信号状態の確認後にＣＰＵ２ＢがＣＰＵ選択レジス
タ１２に書込みを行ったため、ステップＳ３で行われた
書込みは無視されていることを示す。従って、ＣＰＵ２
Ａは、ステップＳ５で「ＮＯ」と判断してステップＳ１
に戻り、シーケンスを最初からやり直す。

【００５１】以上のように、ＣＰＵ２Ａ（または２Ｂ）
は、ステップＳ３でレジスタ１２に行った書込みが確実
に行われていることを確認できなければ、それ以降のＤ
ＭＡ４側に対するアクセスを行うことはない。

【００５２】また、ステップＳ６における“転送パラメ
ータ”とは、ＤＭＡ転送の転送元（ソース）アドレス，
転送先（デスティネーション）アドレス，転送サイズ
（ビット幅），転送データ量，転送開始条件などを示
す。これらのパラメータを、ＣＰＵ２ＡがＤＭＡ４に内
蔵されている制御レジスタに書き込んで設定する。

【００５３】以降のステップＳ７乃至Ｓ１１は、ＣＰＵ
２Ａのハードウエアによって処理されるシーケンスであ
る。また、図６は、この場合の各信号波形の状態を示す
タイミングチャートである。ＤＭＡ４は、転送開始条件
（例えば、何れかの周辺回路が発生した割込み信号の入
力など）が成立すると、ＤＭＡ転送を実行するためにバ
ス開放要求信号BUSREQをアサート（ハイアクティブ）し
てＣＰＵ２側にバスの開放要求を出力する（図６，
）。この場合、選択信号DMASELはロウレベルであるか
ら、ＤＭＡ調停回路３においてはＡＮＤゲート２２がハ
イレベルとなってBUSREQ(A) がアサートされる（図６，
）。

【００５４】そして、ＣＰＵ２Ａは、BUSREQ(A) がアサ
ートされると（ステップＳ７，「ＹＥＳ」）、その時点
で自身が何らかの処理中である場合にはその処理が終了
するまで待機し（ステップＳ８）、前記処理が終了する
と（「ＮＯ」）バス開放応答信号BUSACK(A) をアサート
する（ステップＳ９，図６，）。ＣＰＵ２Ａが信号BU
SACK(A) をアサートすると、ＤＭＡ調停回路３において
は選択信号DMASELがロウレベルであるからＭＵＸ２４の
（Ａ）側が選択され、BUSACK(A) がBUSACKとしてＤＭＡ
４側に出力される（図６，）。

【００５５】すると、ＤＭＡ４は、バス開放応答信号BU
SACKのアサートを受けてＤＭＡ転送を開始する。例え
ば、転送元が共有バス４５，５１側における周辺回路
（図示せず）であり、転送先が共有メモリ４６である場
合、ＤＭＡ４は、設定されたソースアドレスをドライブ
して周辺回路にリードアクセスを行う（図６，）。

【００５６】この時、ＤＭＡ調停回路３のアクセス権調
停回路１５においては、バス開放応答信号BUSACK(A) が
アサートされていることでＤＭＡ転送の実行信号DMA(A)
がハイレベルとなり、ＭＵＸ１７Ａの“０”側が選択さ
れてＤＭＡ側のアドレスバス１０がＣＰＵ２Ａ側のアド
レスバス１８Ａに接続される。また、Ｔゲート１９Ａは
イネーブルとなり、ＤＭＡ側のデータバス１１がＣＰＵ
２Ａ側のデータバス２０Ａに接続される。

【００５７】そして、ＤＭＡ４がドライブしたアドレス
は、ＭＵＸ６Ａにおいてバス１８Ａ側が選択されること
でアドレスバス４１Ａ上に出力されて共有バス制御回路
４２Ａにおいてデコードされ、その結果、出力バッファ
４３がイネーブルとなって共有アドレスバス４５がドラ
イブされる。

【００５８】すると、ＤＭＡ４は、転送元の周辺回路に
おけるデータバッファ等にリードアクセスを行いデータ
を読み出すと、次のバスサイクルではデスティネーショ
ンアドレスを出力して転送先の共有メモリ４６にライト
アクセスを行うことでＤＭＡ転送を実行する。図６に示
す例では、アドレス５２００Ｈをリードしてデータ３３
０Ｈを読み出し（図６，）、次に、アドレス５４００
Ｈに読み出したデータ３３０Ｈを書き込んでいる（図
６，）。

【００５９】ＤＭＡ４は、以降、転送元からのリード，
転送先へのライトのサイクルを交互に繰り返す。この
間、ＣＰＵ２Ａは、図６に示すように外部サイクルを実
行することなく待機している。そして、ＣＰＵ２Ａが設
定した転送量に相当するデータを共有メモリ４６に転送
してＤＭＡ転送を終了すると、ＤＭＡ４は、バス開放要
求信号BUSREQをネゲートする（図６，）。すると、Ｃ
ＰＵ２Ａ側の信号BUSREQ(A) がネゲートされるので（図
６，：図５，ステップＳ１０，「ＹＥＳ」）、ＣＰＵ
２Ａは、BUSACK(A) をネゲートする（ステップＳ１１，
図６，）。それから、ＤＭＡ４側の信号BUSACKがネゲ
ートされて（図６，“10”）、一連の処理が終了する。

【００６０】一方、以上のようにＤＭＡ４が共有バス４
５，５１側においてＤＭＡ転送を行っている間、ＣＰＵ
２Ｂ側は、図６に示すように、共有バス４５，５１とは
分離されている共有バス４７，５２側において周辺回路
４８に対するアクセスを行うことが可能となっている。
尚、以上の処理は、ＣＰＵ２Ｂが図５のフローチャート
に示す設定を行うことで、実行させても良い。

【００６１】また、図７は、ＣＰＵ２Ａ，２Ｂの何れか
が設定を行うことで、ＤＭＡ調停回路３によりＣＰＵ２
Ｂ側にバス開放を要求させて、ＤＭＡ４が共有バス４
７，５２側においてＤＭＡ転送を実行する場合の例であ
る。即ち、図５に示すフローチャートのステップＳ３に
おいて、ＣＰＵ２Ａ，２Ｂの何れかがＣＰＵ選択レジス
タ１２に“１”を書き込むことで選択信号DMASELはハイ
レベルとなり、ＣＰＵ２Ｂ側にバス開放を要求させるこ
とができる。

【００６２】この場合には、ＤＭＡ４がバス開放要求信
号BUSREQをアサートすると（図７，）、選択信号DMAS
ELはハイレベルであるからＤＭＡ調停回路３においては
ＡＮＤゲート２１がハイレベルとなってBUSREQ(B) がア
サートされる（図７，）。そして、ＣＰＵ２Ｂは、BU
SREQ(B) がアサートされるとその時点で行っている処理
が終了した時点でバス開放応答信号BUSACK(B) をアサー
トする（図７，）。ＣＰＵ２Ｂが信号BUSACK(B) をア
サートすると、ＤＭＡ調停回路３においては選択信号DM
ASELがハイレベルであるからＭＵＸ２４のＢ側が選択さ
れ、BUSACK(B)がBUSACKとしてＤＭＡ４側に出力される
（図７，）。

【００６３】すると、ＤＭＡ４はＤＭＡ転送を開始す
る。例えば、転送元が共有バス４７，５２側における２
つの周辺回路４８間で行われる場合、ＤＭＡ４は、設定
されたソースアドレスをドライブして例えば周辺回路４
８（１）にリードアクセスを行う。図７に示す例では、
アドレス６２００ＨをリードしてデータＡＡ０Ｈを読み
出し（図７，）、次に、アドレス６４００Ｈに読み出
したデータＡＡ０Ｈを書き込んでいる（図７，）。こ
の間、ＣＰＵ２Ｂは、外部サイクルを実行することなく
待機している。

【００６４】そして、ＤＭＡ転送を終了すると、ＤＭＡ
４はバス開放要求信号BUSREQをネゲートする（図７，
）。すると、ＣＰＵ２Ｂ側の信号BUSREQ(B) がネゲー
トされるので（図７，）、ＣＰＵ２Ｂは、BUSACK(B)
をネゲートする（図７，）。それから、ＤＭＡ４側の
信号BUSACKがネゲートされて（図７，“10”）、一連の
処理が終了する。尚、この場合も、ＤＭＡ４が共有バス
４７，５２側においてＤＭＡ転送を行っている間、ＣＰ
Ｕ２Ａ側は、図７に示すように、共有バス４５，５１側
において例えば共有メモリ４６に対するアクセスを行う
ことが可能となっている。

【００６５】以上のように本実施例によれば、マイコン
１に設けれらたＤＭＡ調停回路３は、ＣＰＵ２Ａ，２Ｂ
の内何れか一方がＣＰＵ選択レジスタ１２に選択用デー
タの書き込みを行うと、その書き込まれたデータに基づ
いて、ＣＰＵ２Ａ，２Ｂの何れか一方とＤＭＡ４との間
でデータ転送を行うための制御信号，BUSREQ,BUSACKが
伝達されるように調停を行うようにした。

【００６６】従って、ＣＰＵ２Ａ，２ＢがＤＭＡ調停回
路３を介して１つのＤＭＡ４を共通に使用することが可
能となり、従来のように各ＣＰＵ２Ａ，２Ｂが夫々使用
するＤＭＡ４を個別に配置する必要がなくなるので、回
路の配置面積を削減して小形化を図ることができると共
に低コスト化を図ることができる。

【００６７】また、ＣＰＵ選択レジスタ１２を、ＣＰＵ
２Ａ，２Ｂの何れかが既に書込みを行うことでＤＭＡ４
がデータ転送を実行している状態で、その他のＣＰＵ２
Ａ，２Ｂが書込みを行うとその書き込みを無視し、書込
み結果観測レジスタ１３には、ＣＰＵ選択レジスタ１２
に対して実行した書込みが無視されたことが記憶され、
その記憶状態がＣＰＵ２Ａ，２Ｂによって読出し可能と
なるように構成した。

【００６８】従って、ＣＰＵ選択レジスタ１２に対する
書込みは排他的に制御されると共に、各ＣＰＵ２Ａ，２
Ｂは、書込み結果観測レジスタ１３を参照することで、
自身がＣＰＵ選択レジスタ１２に対して行った書込みが
有効に行われたか否かを確認することができ、無効にさ
れていた場合にはＣＰＵ選択レジスタ１２に対する書込
みを再度行うなどの処理を行うことも可能となる。

【００６９】そして、ＣＰＵ２Ａ，２Ｂは、夫々、書込
み結果観測レジスタ１３の読み出し結果に基づいて、Ｄ
ＭＡ４に対して転送パラメータの設定を行なうか否かを
判断するので、ＣＰＵ選択レジスタ１２に対して実行し
た書込みが無視されることなく有効に実行されたことを
認識したＣＰＵだけがＤＭＡ４に対する転送パラメータ
の設定が可能となり、転送パラメータ設定の排他制御を
容易且つ確実に行なうことができる。

【００７０】更に、本実施例によれば、ＣＰＵ２Ａ，２
Ｂの何れかが信号状態検出レジスタ１４の読出しを行う
と、信号BUSREQ, BUSREQ(A),BUSREQ(B) の状態を検出す
ることができるので、各ＣＰＵ２Ａ，２Ｂは、信号状態
検出レジスタ１４を参照することで、自身以外のＣＰＵ
２Ａ，２ＢによるＤＭＡ４の使用状態やＤＭＡ４の動作
状態などを確認することができる。

【００７１】加えて、マイコン１は、共有メモリ４６や
複数の周辺回路（４８，共有メモリ４６を含む）を、複
数系統に分割された共有バス４５及び５１、並びに４７
及び５２の各ブロックに分けて接続しているので、例え
ば、ＤＭＡ４が一方の共有バス４５及び５１を使用して
２つの周辺回路間でＤＭＡ転送を実行している場合であ
っても、ＣＰＵ２Ｂは、他方の共有バス４７及び５２を
使用して異なるブロックの周辺回路４８にアクセスする
ことができ、処理効率を向上させることができる。

【００７２】また、ＤＭＡ４がＤＭＡ転送を実行してい
る場合に限ることなく、例えば、ＣＰＵ２Ａによる共有
メモリ４６に対するアクセスと、ＣＰＵ２Ｂによる周辺
回路４８（１）に対するアクセスとを並行して同時に実
行することが可能となる。

【００７３】更に、ＤＭＡ４が一連の（複数サイクルに
よる）ＤＭＡ転送を行っている間、バス調停回路５５Ａ
によってＤＭＡ転送のサイクルの途中にＣＰＵ２のサイ
クルを割り込ませてメモリ４６にアクセスさせることも
できるので（例えば、ＤＭＡ４が出力するバス制御信号
によって他のＣＰＵによるサイクルが割り込めないよう
に排他制御する構成を採用しなければ良い）、ＣＰＵ２
の処理効率の低下を極力防止することができる。

【００７４】（第２実施例）図８は本発明の第２実施例
を示すものであり、第１実施例と同一部分には同一符号
を付して説明を省略し、以下異なる部分についてのみ説
明する。第２実施例のマイコン５６は、第１実施例のマ
イコン１における信号状態検出レジスタ１４を取り除
き、ＣＰＵ２Ａ，２Ｂ側のローカルなバス５Ａ及び８
Ａ，５Ｂ及び８Ｂ内に信号状態検出レジスタ５７Ａ，５
７Ｂを夫々配置したものである。

【００７５】そして、ＣＰＵ２Ａがローカルにアクセス
するレジスタ５７Ａでは、ＣＰＵ２Ｂ側のバス開放要求
信号BUSREQ(B) の状態を参照できるようになっており、
逆に、ＣＰＵ２Ｂがローカルにアクセスするレジスタ５
７Ｂでは、ＣＰＵ２Ａ側の信号BUSREQ(A) の状態を参照
できるようになっている。

【００７６】即ち、第１実施例の信号状態検出レジスタ
１４は、ＤＭＡ４がＤＭＡ転送を行っている場合には実
質的にＣＰＵ２Ａ，２Ｂがアクセスを行うことができ
ず、利用効率が余り良くない。そこで、第２実施例で
は、信号状態検出レジスタ５７Ａ，５７Ｂを夫々配置す
ることで、ＣＰＵ２Ａ，２Ｂは、ＤＭＡ調停回路３を介
すことなくレジスタ５７Ａ，５７Ｂにローカルにアクセ
スすることができ、信号状態検出レジスタ５７Ａ，５７
Ｂの利用効率を向上させることができる。

【００７７】（第３実施例）図９は本発明の第３実施例
を示すものであり、第１実施例と同一部分には同一符号
を付して説明を省略し、以下異なる部分についてのみ説
明する。第３実施例のマイコン５８は、第１実施例のマ
イコン１におけるバス調停回路５５Ｂ並びに共有バス４
７及び５２側を削除して、周辺回路４８を、共有メモリ
４６と共に共有バス４５及び５１側に配置したものであ
る。

【００７８】以上のように構成した第３実施例によれ
ば、ＤＭＡ４がＤＭＡ転送を行っている場合には、ＣＰ
Ｕ２Ａ，２Ｂの何れも共有メモリ４６や周辺回路４８に
アクセスすることはできないが、夫々ローカルなバス５
Ａ及び８Ａ，５Ｂ及び８Ｂにおいてローカルメモリ７
Ａ，７Ｂにインストラクションアクセス等を行うことは
可能である。そして、ＤＭＡ４を共通に使用することに
ついては、第１実施例と同様に行うことができる。

【００７９】（第４実施例）図１０は本発明の第４実施
例を示すものであり、第１乃至第３実施例と同一部分に
は同一符号を付して説明を省略し、以下異なる部分につ
いてのみ説明する。第３実施例のマイコン５９は、第２
実施例のマイコン５６と、第３実施例のマイコン５８の
特徴的な構成を組み合わせたものである。即ち、ＣＰＵ
２Ａ，２Ｂ側のバス５Ａ及び８Ａ，５Ｂ及び８Ｂ内に信
号状態検出レジスタ５７Ａ，５７Ｂを夫々配置し、且
つ、周辺回路４８を共有メモリ４６と共に共有バス４５
及び５１側に配置したものである。

【００８０】また、第４実施例においては、Ｔゲート５
０Ａ，５０Ｂが削除されており、バス調停回路６０を構
成している。そして、ＣＰＵ２Ａ側のデータバス８Ａは
Ｔゲート９Ａを介してデータバス５１に直結されてい
る。同様に、ＣＰＵ２Ｂ側のデータバス８ＢはＴゲート
９Ｂを介してデータバス５１に直結されている。更に、
ＤＭＡ調停回路３側のデータバス２０Ｂ及びＴゲート５
４Ｂも削除されており、Ｔゲート５４Ａの一方の側（Ｄ
ＭＡ調停回路３と反対の側）には、データバス５１に直
結されている。

【００８１】更に、第４実施例では、ＤＭＡ調停回路３
の内部においてＭＵＸ１７Ａ，１７Ｂは削除されてお
り、ＭＵＸ６Ａ，６Ｂには、アドレスバス１８Ａ，１８
Ｂに代えてＤＭＡ４側のアドレスバス１０が共通に入力
されている。

【００８２】即ち、斯様に構成した場合、ＣＰＵ２Ａ
は、ＤＭＡ４側にデータアクセスする際は、Ｔゲート９
Ａ，データバス５１及びＴゲート５４を介してアクセス
することになり、ＣＰＵ２Ｂは、Ｔゲート９Ｂ，データ
バス５１及びＴゲート５４を介してアクセスすることに
なる。

【００８３】以上のように第４実施例によれば、第２ま
たは第３実施例と同様の効果が得られると共に、バス制
御に必要な回路素子を第３実施例の場合よりも少なくす
ることができるので、小形化及び低コスト化を一層図る
ことができる。

【００８４】（第５実施例）図１１及び図１２は本発明
の第５実施例を示すものであり、第１実施例と異なる部
分についてのみ説明する。第５実施例では、ＣＰＵ選択
レジスタ１２に対する書き込みを制御する周辺回路の構
成が第１実施例と異なっている。即ち、図１１に示すよ
うに、第１実施例においてＡＮＤゲート２５の入力端子
に接続されていたＩＮＶゲート２７に代えてＤフリップ
フロップ６１が配置され、そのＱバー出力端子が前記入
力端子に接続されている。このＱバー出力端子からは、
書込み制御信号ＷＦバーが出力される。

【００８５】Ｄフリップフロップ６１のＤ入力端子はプ
ルアップされており、クロック入力端子には、ＡＮＤゲ
ート２５の出力端子がディレイライン６４を介して接続
されている。Ｄフリップフロップ６１のＱ出力端子から
は書込み制御信号ＷＦが出力され、その信号ＷＦは、図
１２に示すように、書込み結果観測レジスタ１３側のＡ
ＮＤゲート３２の入力端子に、信号BUSREQに代えて与え
られている。

【００８６】Ｄフリップフロップ６１のリセット入力端
子には、ＯＲゲート６２の出力端子が接続されている。
そのＯＲゲート６２の一方の入力端子にはリセット信号
が与えられており、他方の入力端子はワンショットマル
チバイブレータ（ＯＭＶと称す）６３のＱ出力端子に接
続されている。ＯＭＶ６３のトリガ入力端子Ｔ（負論
理）には、信号BUSACKが与えられている。その他の構成
は第１実施例と同様である。

【００８７】次に、第５実施例の作用について説明す
る。Ｄフリップフロップ６１は、初期状態ではリセッ
ト信号によりリセットされており、書込み制御信号ＷＦ
はロウレベル，ＷＦバーはハイレベルとなっているた
め、ＣＰＵ選択レジスタ１２は書込み可能な状態にあ
る。

【００８８】の状態から、何れかのＣＰＵ２Ａ，２
ＢがＣＰＵ選択レジスタ１２に書込みを行なうとＡＮＤ
ゲート２５の出力端子がハイレベルとなり、その信号の
遷移状態がディレイライン６４を介してＤフリップフロ
ップ６１のクロック入力端子に与えられる。すると、Ｄ
フリップフロップ６１は前記信号の遷移における立上が
りエッジによってセットされ、書込み制御信号ＷＦはハ
イレベル，ＷＦバーはロウレベルとなるので、ＣＰＵ選
択レジスタ１２は書込み不能となる。尚、ディレイライ
ン６４によって付与される遅延時間は、マスタラッチ１
２Ｍにおけるラッチ信号のハイレベルホールドタイムが
十分確保できるように設定する。

【００８９】書込み制御信号ＷＦがハイレベルの状態
で、何れかのＣＰＵ２Ａ，２ＢがＣＰＵ選択レジスタ１
２に書込みを行なうと、ＡＮＤゲート３２の出力端子が
ハイレベルとなり書込み結果観測レジスタ１３にデータ
“１”がセットされる。即ち、この状態に至ると、第１
実施例の図５に示すフローチャートにおいては、ＣＰＵ
選択レジスタ１２に対する書込みを成功させたＣＰＵ以
外のＣＰＵは、ステップＳ５から先に進めなくなる。

【００９０】そして、ＤＭＡ４が、ＣＰＵ選択レジス
タ１２に対する書込みを成功させたＣＰＵの設定に基づ
くＤＭＡ転送を終了して例えば図６に示すタイミングチ
ャートのにおいて信号BUSREQをネゲートすると、ＣＰ
Ｕ２ＡがBUSACK(A) をネゲートする。それに応じてＤＭ
Ａ４側の信号BUSACKがネゲートされると（図６，“1
0”）、ＯＭＶ６３は、信号BUSACKの立下がりエッジを
トリガとして所定パルス幅（Ｄフリップフロップ６１を
リセットするのに十分な時間に相当する）のハイレベル
信号をワンショットで出力する。すると、そのワンショ
ットパルスの出力期間でＡＮＤゲート６３の出力端子が
ハイレベルとなりＤフリップフロップ６１はリセットさ
れ、ＣＰＵ選択レジスタ１２は、上記と同様の書込み
可能な状態に戻る。その他の作用については、第１実施
例と全く同様であり、処理の流れは図５に示すフローチ
ャートに従って実行される。

【００９１】以上のように第５実施例によれば、ＣＰＵ
選択レジスタ１２を、ＣＰＵ２Ａ，２Ｂの何れかが書込
みを行った時点で直ちに書込みが不能となるように構成
し、その他のＣＰＵ２Ａ，２Ｂが行なう書き込みを無視
するようにしたので、ＣＰＵ選択レジスタ１２に対する
書込みの排他制御をより確実に行なうことができる。

【００９２】本発明は上記し且つ図面に記載した実施例
にのみ限定されるものではなく、次のような変形または
拡張が可能である。第１実施例において、ＤＭＡ転送
を、例えば周辺回路４８（１）から共有メモリ４６に対
して行っても良い。書込み結果観測レジスタ１３につい
ても、第２実施例の信号状態検出レジスタ５７Ａ，５７
Ｂと同様に、ＣＰＵ２Ａ，２Ｂ側のローカルなバス５Ａ
及び８Ａ，５Ｂ及び８Ｂ内に夫々配置しても良い。ＣＰ
Ｕ選択レジスタ１２のデータ値を読み出す機能は必要に
応じて設ければく、不要な場合はゲート２８〜３０を削
除しても良い。また、書込み結果観測レジスタ１３にデ
ータ“０”を書込む機能も必要に応じて設ければ良く、
不要な場合はゲート３１，３７〜４０を削除して，ＡＮ
Ｄゲート３２の出力端子をマスタラッチ１３Ｍの入力側
に直結すれば良い。また、書込み結果観測レジスタ１３
及び信号状態検出レジスタ１４は、必要に応じて設けれ
ば良い。

【００９３】第２実施例の信号状態検出レジスタ５７
Ａ，５７Ｂにおいて、ＤＭＡ４が出力する信号BUSREQの
状態を参照できるように構成しても良い。第３実施例に
おける共有側のバス構成を、第４実施例と同様にしても
良い。データ転送を行うために必要な制御信号は、バス
開放要求信号，及びバス開放承認信号に限ることなく、
個別の設計に応じて必要とされる制御信号であれば良
い。第１乃至第３実施例においても、第４実施例と同様
に、ＤＭＡ調停回路３の内部のＭＵＸ１７Ａ，１７Ｂを
削除し、ＭＵＸ６Ａ，６ＢにＤＭＡ４側のアドレスバス
１０を共通に入力するように構成しても良い。ＣＰＵは
３個以上あっても良く、調停回路は、そのＣＰＵの数に
応じて、選択レジスタに書き込まれる選択用データに基
づき制御信号の振り分けを行うように構成すれば良い。
また、共有バスについても、３系統以上あっても良い。
データ転送装置は、複数のＣＰＵによって共通に使用さ
れるものが２個以上あっても良い。マイクロコンピュー
タは、ワンチップ構成のものに限らず、ディスクリート
デバイスを組み合わせて構成したものでも良い。

【図面の簡単な説明】

【図１】本発明の第１実施例であり、マイクロコンピュ
ータの電気的構成を示す機能ブロック図

【図２】主に、ＤＭＡ調停回路の詳細な電気的構成を示
す図

【図３】ＣＰＵ選択レジスタの詳細な電気的構成を示す
図

【図４】書込み結果レジスタの詳細な電気的構成を示す
図

【図５】ＣＰＵがＤＭＡにＤＭＡ転送を行わせる場合の
処理の流れを示すフローチャート

【図６】ＤＭＡがデータ転送を実行する場合の各信号波
形の状態を示すタイミングチャート（その１）

【図７】図６相当図（その２）

【図８】本発明の第２実施例を示す図１相当図

【図９】本発明の第３実施例を示す図１相当図

【図１０】本発明の第４実施例を示す図１相当図

【図１１】本発明の第５実施例を示す図３相当図

【図１２】図４相当図

【図１３】従来技術を示す図１相当図

【符号の説明】

１はマイクロコンピュータ、２Ａ，２ＢはＣＰＵ、３は
ＤＭＡ調停回路、４はＤＭＡコントローラ（データ転送
装置）、１２はＣＰＵ選択レジスタ、１３は書込み結果
観測レジスタ、１４は信号状態検出レジスタ、４５，４
７はアドレスバス（共有バス）、５１，５２はデータバ
ス（共有バス）、５６はマイクロコンピュータ、５７
Ａ，５７Ｂは信号状態検出レジスタ、５８，５９はマイ
クロコンピュータを示す。

Claims (7)

【特許請求の範囲】
1. 【請求項１】 複数のＣＰＵと、 これら複数のＣＰＵと共有バスを介して接続されている
   複数の周辺回路と、 前記複数のＣＰＵによって共通に使用され、それらのＣ
   ＰＵによって設定されたパラメータに基づいて、前記複
   数の周辺回路間におけるデータ転送を行うデータ転送装
   置と、 前記複数のＣＰＵの内何れか１つによって、ＣＰＵ選択
   用のデータの書き込みが行われる選択レジスタと、 この選択レジスタに書き込まれたデータに基づいて、前
   記複数のＣＰＵの内何れか１つと前記データ転送装置と
   の間で、前記データ転送を行うために必要な制御信号が
   伝達されるように調停を行う調停回路とを備えてなるこ
   とを特徴とするマイクロコンピュータ。
2. 【請求項２】 前記データ転送を行うために必要な制御
   信号は、 前記データ転送装置が何れか１つのＣＰＵに対してバス
   の開放を要求するために出力するバス開放要求信号と、 前記バス開放要求信号が入力された場合に、前記ＣＰＵ
   が所定の処理を終了した段階で、前記データ転送装置に
   対してバスの開放を承認するために出力するバス開放承
   認信号とであることを特徴とする請求項１記載のマイク
   ロコンピュータ。
3. 【請求項３】 前記選択レジスタは、前記データ転送装
   置がデータ転送処理を実行している状態で、その他の何
   れかのＣＰＵが当該レジスタに対して実行した書き込み
   を無視するように構成されており、 前記選択レジスタに対して実行した書込みが無視された
   ことが記憶され、その記憶状態が読出し可能に構成され
   る書込み結果観測レジスタを備えたことを特徴とする請
   求項１または２記載のマイクロコンピュータ。
4. 【請求項４】 前記選択レジスタは、何れか１つのＣＰ
   Ｕが既に書込みを行っている状態で、その他の何れかの
   ＣＰＵが当該レジスタに対して実行した書き込みを無視
   するように構成されており、 前記選択レジスタに対して実行した書込みが無視された
   ことが記憶され、その記憶状態が読出し可能に構成され
   る書込み結果観測レジスタを備えたことを特徴とする請
   求項１または２記載のマイクロコンピュータ。
5. 【請求項５】 前記複数のＣＰＵは、夫々、前記書込み
   結果観測レジスタの読み出し結果に基づいて、前記デー
   タ転送装置に対して前記パラメータの設定を行なうか否
   かを判断することを特徴とする請求項３または４記載の
   マイクロコンピュータ。
6. 【請求項６】 何れかのＣＰＵが読出しを行うことで、
   前記データ転送を行うために必要な制御信号の状態を検
   出することが可能に構成される信号状態検出レジスタを
   備えたことを特徴とする請求項１乃至５の何れかに記載
   のマイクロコンピュータ。
7. 【請求項７】 前記共有バスは、複数系統に分割されて
   おり、 前記周辺回路は、１つ以上毎に、前記複数系統に分割さ
   れた共有バスのブロックに別れて接続されていることを
   特徴とする請求項１乃至６の何れかに記載のマイクロコ
   ンピュータ。