JPS62154045A

JPS62154045A - バス調停方式

Info

Publication number: JPS62154045A
Application number: JP29271085A
Authority: JP
Inventors: Kazuhiko Iwasaki; 一彦岩崎; Atsushi Hasegawa; 淳長谷川; Ikuya Kawasaki; 川崎　郁也
Original assignee: Hitachi Ltd; Hitachi Microcomputer Engineering Ltd
Current assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd
Priority date: 1985-12-27
Filing date: 1985-12-27
Publication date: 1987-07-09

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は、マルチプロセッサシステムとそのバス調停方
式（バス・アービトレーション）に係り、特に割り込み
に対して実時間で応答するシステムに好適なバス調停方
式に関する。

〔発明の背景〕

従来のマルチプロセッサシステムにおけるバス調停方式
として、２本の制御信号を用いる第１の方式と、３本の
制御信号を用いる第２の方式が知られている。

第１の方式は、インテル社８０８６システムで用いられ
ている。（インテル社８０８６データシート参照）インテル社８０８６プロセツサでは、外部デバイスがバ
ス権を要求するＨＯＬＤ信号と、８０８．６プロセツサ
がバス権の要求を認めるＨ　ＯＬ　Ｄ　Ａ　（Ｈｏ１ｄ
　Ａｃｋｎｏｗｌｅｄｇｅ）　Ｍ号がある。

外部デバイスがＨＯＬＤをアサートしてバス権ヲ要求し
、８０８６プロセツサがＨＯＬＤＡをアサートしてバス
権を外部デバイス、例えば別のプロセッサへ渡した場合
、バス権を獲得したプロセッサがＨＯＬＤ信号をネゲー
トするまで、８０８６プロセツサはバス権を獲得できな
い。

ｔｊ５１の方式の別の例は、ザイログ社ｚａｏｏ。

プロセッサである。（ザイログ社２８０００データシー
ト参照）ｚｓｏｏｏプロセッサのベルが入力されたとき
、２８０００プロセツサはして、バス権を別のプロセッ
サへ渡す。

権を取り戻す。Ｂ　ｔＪ　Ｓ　ＲＥ　Ｑが別のプロセッ
サによってアサートされてい２間、Ｚ８０００プロセッ
サはバス権を獲得する手段がない。

第１の方式のもう１つの例は、ナショナルセミコンダク
タ社Ｎ５３２０３２プロセッサである。

（ナショナルセミコンダクタ社、Ｎ５３２０３２データ
シート参照）ＮＳ３２０３２プロセツサでは、別のプロ
セッサがバス権を要求する信号としツサがバス権を別の
プロセッサへ渡す信号としてサヘ渡し、ＨＯＬＤがネゲ
ートされたとき、ている場合、Ｎ５３２０３２プロセツ
サはバス権を要求する手段がない。バス調停方式の第２
の方式の従来例は、モトローラ社５ｓｏｏｏプロセッサ
である。（害田ほか”６８０００マイクロコンピユータ
”、丸善、Ｐ３５〜Ｐ３８）６８０００プロセツサでは
、　ＢＲ（Ｂｕｓ　Ｒｅｑｕｅｒｔ）　、　ＢＧＡ　ｃ
ｋｎｏνｌｅｄｇｅ）の３本の信号をバス調停のために
使用する。前記文献図３１０（Ｐ３７）に示されるよう
に、６８０００プロセツサは、バスアービトーション終
了後、すなわちバス権を外部デバイがネゲートされるま
でバス権を獲得する手段がなかった。

以上のように、従来のマルチプロセッサシステムのバス
調停方式（バス・アービトレーション）によると、外部
デバイスがバス権の要求をおこなうと、主プロセツサは
無条件でバス権を放し、また、外部デバイスがバス権を
取っている間、主プロセツサがアイドル状態となり続け
、特に実時間システムで十分な応答時間が得られないこ
とがあった・例えば、Ｄ　Ｍ　Ａ　Ｃ（Ｄ　１ｒｅｃｊ　Ａ　ｃｃｅ
ｓｓ　Ｍ　ｅｍｏｒｙＣｏｎｔ、ｒｏｌｌｅｒ）がバス
マスタとなり、バースモードによりＩＫＦ３のＤＭＡ転
送をしている場合を考える。

ＤＭＡ転送とは、メモリシステムと入出力装ε（例えば
、ディスク装置）の間、あるいはメモリシステムと入出
力装置コントローラ（例えば、ハードディスクコントロ
ーラ）の間の転送であり、主プロセツサを介さずに実行
されるデータ転送である。ＤＭＡＣは、メモリシステム
に対してアドレスを、入出力装置あるいは入出力装置コ
ントローラに対してはＤＭＡ転送指令信号を生成して、
ＤＭＡ転送を制御する。

データバスは３２ビツト、３２ビツトデータのＤＭＡ転
送には４クロツクサイクル必要とし、クロック周波数は
１０ＭＨｚとする。この場合、ＩＫＢのｒ）ＭＡ転送に
１２．８μｓ必要とする。この間、主プロセツサは、無
処理の状態となり、割込み要求があった場合に、十分な
応答時間が得られない。このため、特に高速な応答が必
要な実時間システムにおいて、応答性能が悪くなること
があった。すなわち従来のシステムでは、実時間システ
ムのバス・アービトレーションに関して十分な考慮がな
されていなかった。

〔発明の目的〕

本発明の目的は、実時間マイクロプロセッサシステムに
おいても、応答性能を落とさないようなバス調停方式を
提供することにある。

〔発明の概要〕

本発明では、別プロセッサがバス権を保持している間で
も主プロセツサがバス権獲得の要求をおこなえるような
機能を、主プロセツサおよび別プロセッサに持たせるこ
とにより上記目的を達成する。

〔発明の実施例〕

第】図は１本発明によるバス調停方式を用いた実施例の
マイコンシステムのブロック図である。

第１図において、主プロセツサｌ　（例えば、ＣＰ　Ｕ
　：　Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉ
ｔ、）と別プロセッサ２　（例えば、ＤＭＡＣ）がバス
権をとりうるデバイスである。すなわち、主プロセツサ
１は、アドレスバス３．アドレスストローブＡＳ（Ａｄ
ｄｒｅｓｓＳｔｒｏｂｅ）信号４　Ｒ／　Ｗ　（Ｒｅａ
ｄ／Ｗｒｉｔｅ）信号５を制御して、主プロセツサｌと
メモリシステム６の間、主プロセツサ１と入出カプロセ
ッサ７の間、主プロセツサ１と別プロセッサ２の間のデ
ータ転送をデータバス８を通しておこなう、一方、別プ
ロセッサ２は、アドレスバス３゜アドレスストローブＡ
Ｓ（６号４を制御して、メモリシステム６と入出カプロ
セッサ７の間のデータ転送をおこなう。

ここで、主プロセツサとＤＭＡＣのどちらがバス権をと
るか、すなわち、主プロセツサと別プロセッサのどちら
がアドレスバス３やアドレスストローブ信号を使うか、
！ＩＩＪ停する必要がある。

別プロセッサ２として、ＤＭＡＣのほかに、別のＣＰＵ
あるいはＤＭＡ機能をもつハードディスクコントローラ
、ネットワークコントローラ、シングルチップマイコン
などが考えられる。

（Ｈｏｌｄ　Ｒｓｑｕｅｓｔ）　（ｌ！号および、ＨＡ
ＣＫ（Ｈｏｌｄ　Ａｃｋｎｏｗｌｅｄｇｅ）信号を用い
ている。

第２図は、第１図のマイコンシステムにおけるバス調停
方式のオペレーションを示すフローチャートである。

第２図で、ハイアクティブの信号をハイレベル、あるい
は、ローアクティブの信号をローレベルにすることをア
サートと呼ぶ、逆に、ハイアクティブの信号をローレベ
ル、あるいは、ローアクティブの（７３号をハイレベル
にすることをネゲートと呼ぶ。

主プロセツサが、メモリアクセスをおこないながらプロ
グラム実行している間、ＤＭＡＣなどの別プロセッサが
メモリをアクセスする場合、別プロセッサはＨＲＥＱを
アサートして、主プロセツサに対しバス権を要求する。

主プロセツサは、Ｈｒ＜　）’：　Ｑがアサートされた
ことを検出すると、ＨＡＣＫをアサートして、バス権を
別プロセッサへ渡す。このとき、アドレス、アドレスス
トローブＡｓ、Ｒ／Ｗの各信号ピンを高インピーダンス
にする。外部プロセッサは、ＨＡＣＫのローレベルを検
出すると、主プロセツサがバス権を放したことを知り、
バスマスタとなって、ＤＭＡ転送などのメモリアクセス
をおこなう。

別プロセッサがバス権を取ってメモリアクセスをおこな
っている間に、主プロセツサに対し割込み要求が生じた
場合を考える。本発明では、第２図のフローチャートに
示されるように、主プロセツサは、ＨＡ　ＣＫをネゲー
１へして、外部プロセッサに対しバス権を要求する。外
部プロセッサは、ＨＡＣＫがネゲートされたことを検出
すると、ＨＲＥ　Ｑをネゲートしてバス権を放す。主プ
ロセツサは、ＨＲＥＱがネゲートさ九たとき、再びバス
マスタとなり、バス使用権を得、プログラム実行などの
メモリアクセスをおこなう。

第３図は、第２図のフローチャートによる。バス調停の
タイミングの一例を示す図である。

第３図において、主プロセツサの信号線はアドレス（主
プロセツサ出力）、ＡＳ（主プロセツサ出力）である。

一方、別プロセッサの信号線は。

ＨＲＥＱ　（別プロセッサ出力）、トＩＡｃＫ　（別プ
ロセッサ入力）、アドレス（別プロセッサ出力）。

ＡＳ（別プロセッサ出力）　、Ｒ／Ｗ　（別プロセッサ
出力）である。

主プロセツサと別プロセッサは、同一のクロックまたは
非同期のクロックで動作する。第３図の実施例では、説
明の簡単化のため、同一のクロックにて動作した場合を
示す。

第３図において、クロック１で主プロセツサがバス使用
権を持っており、クロック１でアドレスを出力し、クロ
ック２でＡＳを７サートし、クロック４までで１つのデ
ータ転送を実行する。り【１−トしてバス権を要求した
場合、すなわちＭＰＵ現在実行中のバスサイクルが終了
する時に、すなを別プロセッサへ渡すことを知らせる。

別プロセバスマスタとなり、バス使用権を獲得する。す
なサートし、アドレス、ＡＳ、Ｒ／Ｗを高インピーダン
ス状態（第３図では中間レベル）にしてバス使用権を別
プロセッサへ渡す、別プロセッサは、タロツク６でアド
レスを出力し、クロック７でＡＳをアサートして、クロ
ック７までで１つのデータ転送、例えばＤ　Ｍ　Ａ　ｋ
、送を実行する。

主プロセツサから別プロセッサへバス権を渡す別の方法
として、主プロセツサがＨＡＣＫをクロック３あるいは
クロック４でアサートする方法もある。この場合、別プ
ロセッサは、主プロセツサのＡＳ出力がハイレベルまた
は高インピーダンス状態になったことを検出してバスマ
スタとなり。

バス権を得る。主プロセツサがＢＵＳＬＯＣＫ（”号な
どのバスクロツタ信号をもっている場合、ＢＵＳＬＯＣ
Ｋ信号がネゲートされてかっ、ＡＳ出力がハイレベルま
たは高インピーダンス状態になるまで待機する必要があ
る。

本発明の主たる特徴は、第３図で示すように。

主プロセツサがＨＡＣＫをネゲートすることにより、別
プロセッサに対し、バス権の要求をおこなうことができ
る点である。第３図において、クロック７で主プロセツ
サがＨＡＣＫをネゲートシ。

別プロセッサがＦ（ＡＣＫのハイレベルを検出すると、
別プロセッサは現在実行中のバスサイクル終了後にすな
わちクロック１０でＨＲＥＱをネゲートしバス権をＭＰ
ｔＪへ返すことを知らせる。主プロセツサはＨＲＥＱの
ハイレベルを検出すると。

バスマスタとなる。すなわち、クロック１１〜１４で１
つのデータ転送を実行し、クロック１５〜１８で次のデ
ータ転送を実行する。クロックドしてバス権を要求して
いるが、所定の条件が満たされるまでバス権を渡さない
。所定の条件とは、例えば、主プロセツサのステータス
レジスタなどのバス権要求許可ビットがセットされたと
きなどである。

別プロセッサがデータ転送を終了して、バス権をＭＰＵ
へ返すときのフローチャートを第４図に示す、これは従
来からの方法である。

別プロセッサはＤＭＡ転送などの一連のメモリアクセス
が終了したとき、ＨＲＥＱをネゲートしてバス権を放す
、主プロセツサは、別プロセッサ再びバスマスタとなり
、プログラム実行などのメモリアクセスをおこなう、第
４図のブローチヤードでは、主プロセツサは、ＨＲＥＱ
がアサートされている間、待機している。

本発明では、このような従来の機能に加え、第３図で示
すように、ＭＰＵが周辺プロセッサに対し、バス権の要
求ができるところに特徴がある。

第４図のフローチャートと第２図のフローチャートとの
違いは、主プロセツサがバス権を放した後、別プロセッ
サに対してバス権の要求をおこなで待機している点であ
る。

第５図は、第４図のフローチャートによるバス調停法の
タイミングの一例を示す図である。第３ら、ＨＡＣＫ信
号がネゲートされる点である。

第３図および第５図において、ＨＡＣＫの立ち下がりで
、主プロセツサが別プロセッサへバス権を移す、また、
ＨＲＥＱの立ち上りで、別プロセッサが主、プロセッサ
へバス権を移す、したがって。

ＨＲＥＱの立ち上りで主プロセツサのバス制御出力を有
効化し、ＨＡＣＫの立ち下りで、別プロセッサのバス制
御出力を有効化すればよい。パワーオンリセット時は主
プロセツサがバス権を持つ。

第６図に、入出力バッファの制御回路の１例を示す。

フリップフロップ２０はＳ（セット）入力の立ち上りで
Ｑ出力がハイレベルとなり、Ｒ（リセット）入力の立ち
上りでＱ出力がローレベルとなるＱ出力はＱ出力の反転
信号である。よって、ＨＲＥＱの立ち上りまたはリセッ
トでフリップフロップ２０のＱ出力がハイレベル、Ｑ出
力がローレベルとなる。これによって、主プロセツサ１
側のトライステートバッファ（２１〜２４，２７，２８
゜３７．３８）が有効化され、別プロセッサ２側のトラ
イステートバッファ（１２１〜１２４，１２７゜１２８
．１３７，１３８）が高インピーダンス状態となる。す
なわち、トライステートバッファ２１゜２２が有効化さ
れ、主プロセンサｌのアドレス６１がシステムバス１９
へ出力される。アドレスバス６１を有効化するトライス
テートバッファはアドレスバス６１の本数だけ必要であ
る。第６図では２個のみ示した。同時にトライステート
バッファ２３．２４が有効化され、それぞれ、制御バス
６２．６３を介して主プロセツサｌのＡＳ（ｙｉ号。

Ｒ／Ｗ信号がシステムバス１９へ出力される。

また、データバスの方向はＲ／Ｗ信号に依存するため、
Ｒ／Ｗ信号がハイレベルのときはＡＮＤゲート２５．３
５をハイレベル、ＡＮＤゲート２６゜３６をローレベル
にしてトライステートバッファ２７．３７を有効化する
。Ｒ／Ｗ信号がローレベルのときはＡＮＤゲート２６．
３６をハイレベル。

ＡＮＤゲート２５．３５をローレベルにしてトライステ
ートバッファ２８．３８を有効化する。Ｒ／Ｗ信号の反
転はインバータ２９を通しておこなう。

データバス６４を有効化する回路は（２５〜２８．３５
〜３８）、データバス６４の本数まで必要である。

また、ＨＡＣＫの立ち下りでインバータ４０を通してフ
リップフロップ２０の出力がロー、Ｑ出力がハイとなり
、別プロセッサ２のアドレス信号（１６１）　、ＡＳ信
号（１６２）、Ｒ／Ｗ信号（１６３）を有効化し、デー
タバス１６４をＲ／Ｗ信号のレベルによって有効化する
。トライステートバッファ１２１，１２２，１２３，１
２４゜１２７．１２８，１３７，１３８、ＡＮＤゲート
１２５．１２６，１３５，１３６、インバータ１２９の
動作は、それぞれトライステートバッファ２１，２２，
２３，２４，２７，２８，３７゜３８、ＡＮＤゲート２
５，２６，３５，３６、インバータ２９に等しい。

第６図において、フリップフロップ２０．インバータ４
０を主プロセツサ１にオンチップ化し、信号線４１また
は４２を外部へ供給することもできる。この時、信号線
４１のハイレベルは、主プロセツサｌがバスマスタであ
ることを表し、信号ｆｉ４２のローレベルは別プロセッ
サ２がバスマスタであることを表す。

第７図は、１個の主プロセツサに対し、バス権をとる別
プロセッサが２個以上ある場合の接続例れぞれプルアッ
プ抵抗１１によってワイヤドオアされて主プロセツサＩ
のＨＲＥＱに入力される。

主プロセツサ１のＨＡＣＫ出力は別プロセッサ２ＨＡＣ
Ｋｏｕｔの出力から次の別プロセッサ２′のＨＡＣＫ　
　ｉｎへ入力される。

この実施例では主プロセツサは、何個の別プロセッサが
接続されているかは知る必要がない構成となっている。

第７図の例では、最初にＨＡ　ＣＫｉｎがアサートされ
たことを知った別プロセッサがバスマスタとなる。すな
わち、別プロセッサ２゜２′が同時にＨＲＥＱを７サー
トした場合、別プロセッサ２がバス権の優先権を持つこ
とになる。

又、第７図の例で、別プロセッサは、他の別プロセッサ
が既にバスマスタとなっている場合１例えば、ＨＡＣＫ
ｉｎ入力がアサートａｒｔ、ｒいΦ場合、ＨＲＥＱをア
サートできないようにしておくことにより、新たにバス
マスタとなることはできないように構成することができ
る。

第８図は、第３図、第５図のタイミングチャートを実現
する主プロセツサ内のバス制御回路の１例を示すブロッ
ク図である。バス制御回路は、主プロセツサのチップ上
に集積化される。ＰＬＡ５０はクロック５１に同期して
動作し、フィードバックバス５２によって、有限のステ
ート機械５３を実現する。ステート機械５３の入力は、
主プロセツサの内部状態信号５４、ステータスレジスタ
５５の第１０ビツトＢＩＯ５ＨＲＥＱ信号である。主プ
ロセツサの内部状態信号５４は、メモリのアクセスなど
を要求する信号である。ステータスレジスタの第１Ｏビ
ツトはバス権移譲許可ビットである。このビットがハイ
レベルのとき、セッサはバス権を放す。バス権移譲ビッ
トがロー譲ビットは、チップ内あるいはチップ外の割込
みや、主プロセツサのマイクロプログラムによって。

セットまたはリセットされる。

信号、ＨＡＣＫ信号であり、ステート機械５３内部のス
テートを入力条件、フィードバックバス５２によって遷
移させながら、バスを制御する。

第９図は、本発明による第２の実施例を示すタイミング
チャートである。システム構成は第１図で示すものと同
一である。バス調停のアルゴリズムは、第２図で示され
るフローチャートと同一である。第３図と第９図の相違
は、主プロセッサ出グの違いだけである。第３図では、
アドレス信号は３．５クロック間有効であったが、第９
図では２クロック間のみ有効である。ＡＳ信号は、第３
図では、２．５クロック間有効であったが、第９図では
ｌクロック間のみ有効である。Ｒ／Ｗ信号は、第３図で
は、２．５クロック間ローレベルであったが、第９図で
は２クロック間のみローレベルである。しかし、第３図
と第９図のバス調停の方法は等しい。すなわち別プロセ
ッサがＨＲＥＱをアサートしてバス権を要求し、主プロ
セツサがすに対してバス権を要求し、別プロセッサがＨ
ＲＥＱをネゲートして、主プロセツサが再びバスマスタ
になる。

第２実施例でも、第４図のフローチャートは同一である
。

第５図で示されるバス調停法は、主プロセツサのもので
あっても同様に機能する。よって、第９図で示されるよ
うな第２の実施例の主プロセツサのアドレス、ＡＳ、Ｒ
／Ｗ信号に対しても、第５図と同様のバス調停法がある
。

第２の実施例の人出力バッファの制御は、第６図の方法
で実現できる。また、別プロセッサが複数存在するよう
なシステム構成例は第７図と同一である。第９図のシー
ケンスを実現するハードウェアは第８図の回路と同一で
あるが、第１の実施例とは、ＰＬＡの格子接続の方法（
目玉のパターン）が異なる。

〔発明の効果〕

本発明によれば、別プロセッサがバスマスタの時でも、
主プロセツサは別プロセッサに対してバス権を要求でき
る。このため、優先度の高い割込みや例外処理が生じた
場合１例えば、バーストモードによるＤＭＡ転送中であ
っても、バス権を獲得し、高速に応答できるという利点
があり、特に実時間システムに好適である。

【図面の簡単な説明】

第１図は本発明のバス調停方式の実施例を説明するマイ
コンシステムのブロック図、第２図、第４図は本発明の
バス調停方式の実施例を説明するオペレーション・フロ
ーチャートを示す図、第３図、第５図は本発明のバス調
停方式の実施例を説明するタイミングチャートを示す図
、第６図は人出力バッファの回路図、第７図は他の実施
例のマイコンシステムブロック図、第８図はバス制御回
路の回路ブロツク図、第９図は本発明の他の実施例を説
明するタイミングチャートを示す図である。ｌ：主プロセツサ２．２’　　：別プロセッサ３ニアドレスバス４：ＡＳ信号線（コントロールバス）５　：　Ｒ／Ｗ信号線（コントロールバス）６：メモリ
システム７：入出カプロセッサ代理人　弁理士　小　川　勝　男第２図

Claims

【特許請求の範囲】１、バス権の獲得を要求する入力信号■■■■の入力手
段と、バス権の移譲を認める出力信号■■■■の出力手
段を有する第１のプロセッサと、バス権の獲得を要求す
る出力信号■■■■の出力手段と、バス権の移譲を認め
る入力信号■■■■の入力手段を有する第２のプロセッ
サとが同一バス上に結されて成るシステムにおいて、第
２のプロセッサが■■■■をアサートし、第１のプロセ
ッサが■■■■をアサートして第２のプロセッサがバス
権を保持している間に、第１のプロセッサが■■■■を
ネゲートすることにより、第２のプロセッサの■■■■
がネゲートされ、バス権を第１のプロセッサへ移譲する
手段を有することを特徴とするバス調停方式。２、バス権の獲得を要求する入力信号■■■■とバス権
の移譲を認める出力信号■■■■を有する第１のプロセ
ッサにおいて、第２のプロセッサが■■■■をローレベ
ルにした時、前記第１のプロセッサ内部のレジスタの値
によって、■■■■をローレベルにしてバス権を移譲す
るか、或いは■■■■をハイレベルにしたまま第１のプ
ロセッサの実行を続けるかを切り分ける手段を有する特
許請求の範囲第１項記載のバス調停方式。