JP2002236143A - 半導体装置の試験に用いる外部試験補助装置およびその装置を用いた半導体装置の試験方法 - Google Patents
半導体装置の試験に用いる外部試験補助装置およびその装置を用いた半導体装置の試験方法Info
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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Abstract
(57)【要約】
【課題】 本発明はテスタの測定性能の向上やその機能
の拡張を図る上で好適な外部試験補助装置に関し、ノイ
ズ等の影響を受けにくく、かつ、半導体装置の高速試験
を可能とする装置を実現することを目的とする。 【解決手段】 ＢＯＳＴボード４４は、コネクタ５２
と、ＢＯＳＴボード用基板５０と、外部自己試験回路と
を備える。外部自己試験回路は、コネクタ５２内の特定
の端子から入力される制御信号に基づいて、所定の試験
信号をコネクタ５２内の特定の端子に送出し、かつ、上
記の試験信号に対応してコネクタ５２内の特定の端子に
入力される応答信号を受信するＡＤＣ／ＤＡＣ測定部５
４と、上記の応答信号を解析して、その信号が適正な信
号であるか否かを判断し、かつ、その応答信号の適否を
表す試験結果信号を、コネクタ５２が備える特定の端子
に送出するＤＳＰ解析部５８とを含む。
の拡張を図る上で好適な外部試験補助装置に関し、ノイ
ズ等の影響を受けにくく、かつ、半導体装置の高速試験
を可能とする装置を実現することを目的とする。 【解決手段】 ＢＯＳＴボード４４は、コネクタ５２
と、ＢＯＳＴボード用基板５０と、外部自己試験回路と
を備える。外部自己試験回路は、コネクタ５２内の特定
の端子から入力される制御信号に基づいて、所定の試験
信号をコネクタ５２内の特定の端子に送出し、かつ、上
記の試験信号に対応してコネクタ５２内の特定の端子に
入力される応答信号を受信するＡＤＣ／ＤＡＣ測定部５
４と、上記の応答信号を解析して、その信号が適正な信
号であるか否かを判断し、かつ、その応答信号の適否を
表す試験結果信号を、コネクタ５２が備える特定の端子
に送出するＤＳＰ解析部５８とを含む。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の試験
に用いる外部試験補助装置およびその装置を用いた半導
体装置の試験方法に係り、特に、ＬＳＩ試験装置（以下
「テスタ」と称す）の測定性能の向上やその機能の拡張
を図る上で好適な外部試験補助装置および試験方法に関
する。
に用いる外部試験補助装置およびその装置を用いた半導
体装置の試験方法に係り、特に、ＬＳＩ試験装置（以下
「テスタ」と称す）の測定性能の向上やその機能の拡張
を図る上で好適な外部試験補助装置および試験方法に関
する。
【０００２】
【従来の技術】近年、システムＬＳＩ、すなわち、複数
の回路モジュールを含み機能的にシステム化された１チ
ップまたは複数チップの組み合わせからなるＬＳＩの分
野では、ディジタル回路とアナログ回路の混合化が進め
られている。このような状況に対応すべく、市場には、
混合信号、すなわち、アナログ信号とディジタル信号の
双方を含む混合信号に対応可能なテスタが提供されてい
る。これらのテスタは、高性能な仕様を有するため、一
般に高額である。
の回路モジュールを含み機能的にシステム化された１チ
ップまたは複数チップの組み合わせからなるＬＳＩの分
野では、ディジタル回路とアナログ回路の混合化が進め
られている。このような状況に対応すべく、市場には、
混合信号、すなわち、アナログ信号とディジタル信号の
双方を含む混合信号に対応可能なテスタが提供されてい
る。これらのテスタは、高性能な仕様を有するため、一
般に高額である。
【０００３】上述した混合信号に対処する他の解決策と
しては、既存の安価なテスタ、例えば、ロジックＬＳＩ
用のテスタなどを利用してシステムＬＳＩの試験を行う
ことが考えられる。しかしながら、このような手法を用
いる場合は、高精度化の進むアナログ回路の特性試験に
おいて、より具体的には、ＤＡＣ（Digital to Analogu
e Converter）およびＡＤＣ（Analogue to Digital Con
verter）の特性試験において問題が生じ易い。
しては、既存の安価なテスタ、例えば、ロジックＬＳＩ
用のテスタなどを利用してシステムＬＳＩの試験を行う
ことが考えられる。しかしながら、このような手法を用
いる場合は、高精度化の進むアナログ回路の特性試験に
おいて、より具体的には、ＤＡＣ（Digital to Analogu
e Converter）およびＡＤＣ（Analogue to Digital Con
verter）の特性試験において問題が生じ易い。
【０００４】図１１は、試験対象の半導体装置（ＤＵ
Ｔ：Device Under Test）に内蔵されるＤＡＣの特性を
試験するための従来の方法の一例を説明するための図で
ある。図１において符号１はテスタ、符号１０はテスタ
１内のＣＰＵを示す。また、符号２はＤＵＴを示す。Ｄ
ＵＴ２は、ＤＡＣ３、出力部４およびＣＰＵ５を備えて
いる。
Ｔ：Device Under Test）に内蔵されるＤＡＣの特性を
試験するための従来の方法の一例を説明するための図で
ある。図１において符号１はテスタ、符号１０はテスタ
１内のＣＰＵを示す。また、符号２はＤＵＴを示す。Ｄ
ＵＴ２は、ＤＡＣ３、出力部４およびＣＰＵ５を備えて
いる。
【０００５】ＤＵＴ２のＤＡＣ３には、テスタ１から出
力されるディジタル信号７が供給されている。そのディ
ジタル信号７はＤＡＣ３によってアナログ信号に変換さ
れた後出力部４に供給される。そして、出力部４から出
力されたアナログ信号８は、ＤＵＴ３の外部に準備され
たＡＤＣ６によりディジタル信号９に変換された後、Ｒ
ＡＭ１１に供給される。
力されるディジタル信号７が供給されている。そのディ
ジタル信号７はＤＡＣ３によってアナログ信号に変換さ
れた後出力部４に供給される。そして、出力部４から出
力されたアナログ信号８は、ＤＵＴ３の外部に準備され
たＡＤＣ６によりディジタル信号９に変換された後、Ｒ
ＡＭ１１に供給される。
【０００６】ＲＡＭ１１には、テスタ１より、ＤＵＴ２
に供給されるのと同じディジタル信号７と、ＲＡＭ１１
の動作を制御するための制御信号１２（アドレス信号
や、書き込み／読み出し信号など）が供給されている。
ＲＡＭ１１は、ディジタル信号７と、その信号を基礎と
するディジタル信号９とを共に記録し、実行すべき全て
の試験が終了した後に、それらの記録データをディジタ
ル信号１３としてテスタ１にアップロードする。テスタ
１は、このようにしてアップロードされてきたディジタ
ル信号を解析することにより、ＤＵＴ２のＤＡＣ３が適
正なＤＡ変換を行っているかを判断する。
に供給されるのと同じディジタル信号７と、ＲＡＭ１１
の動作を制御するための制御信号１２（アドレス信号
や、書き込み／読み出し信号など）が供給されている。
ＲＡＭ１１は、ディジタル信号７と、その信号を基礎と
するディジタル信号９とを共に記録し、実行すべき全て
の試験が終了した後に、それらの記録データをディジタ
ル信号１３としてテスタ１にアップロードする。テスタ
１は、このようにしてアップロードされてきたディジタ
ル信号を解析することにより、ＤＵＴ２のＤＡＣ３が適
正なＤＡ変換を行っているかを判断する。
【０００７】このように、図１１に示す試験方法によれ
ば、テスタ１自体はアナログ信号を取り扱う機能を有し
ていないにも関わらず、ＤＵＴ２が備えるＤＡＣ３の試
験を適性に行うことができる。
ば、テスタ１自体はアナログ信号を取り扱う機能を有し
ていないにも関わらず、ＤＵＴ２が備えるＤＡＣ３の試
験を適性に行うことができる。
【０００８】
【発明が解決しようとする課題】しかしながら、一般的
なテスタを用いて図１１に示す試験回路を構成した場
合、テスタ１内部の測定装置からＤＵＴ２までの経路中
に複数の接続治具、具体的には、ＤＵＴ２を搭載するた
めのＤＵＴボードや、そのＤＵＴボードとテスタ１とを
接続するためのケーブルなどが配置される。また、テス
タ１内部の測定装置とＤＵＴ２との間には長い信号経路
が形成される。これらの接続治具や長い信号経路の存在
は、ノイズ発生の原因となると共に、試験の際の測定精
度を低下させる要因となる。
なテスタを用いて図１１に示す試験回路を構成した場
合、テスタ１内部の測定装置からＤＵＴ２までの経路中
に複数の接続治具、具体的には、ＤＵＴ２を搭載するた
めのＤＵＴボードや、そのＤＵＴボードとテスタ１とを
接続するためのケーブルなどが配置される。また、テス
タ１内部の測定装置とＤＵＴ２との間には長い信号経路
が形成される。これらの接続治具や長い信号経路の存在
は、ノイズ発生の原因となると共に、試験の際の測定精
度を低下させる要因となる。
【０００９】また、図１１に示す試験方法では、テスタ
１とＲＡＭ１１との間でディジタル信号７および１３、
並びに制御信号１２を授受する必要がある。このため、
この方法では、１台のＤＵＴ２を試験するために、テス
タ１が備える多数のピンエレクトロニクスが占有される
のを避けられない。この点、従来の試験方法は、複数の
半導体装置を同時に試験するための方法としては大きな
不利益を有している。
１とＲＡＭ１１との間でディジタル信号７および１３、
並びに制御信号１２を授受する必要がある。このため、
この方法では、１台のＤＵＴ２を試験するために、テス
タ１が備える多数のピンエレクトロニクスが占有される
のを避けられない。この点、従来の試験方法は、複数の
半導体装置を同時に試験するための方法としては大きな
不利益を有している。
【００１０】更に、従来の方法では、ＤＵＴ２の試験に
必要な全ての処理をテスタ１で実行する必要がある。従
って、この方法によっては、テスタ１が有する処理速度
を改善することはできない。加えて、図１１に示す方法
では、所望の試験が終了した後に、ＲＡＭ１１に蓄積さ
れた測定データをテスタ１にアップロードする必要があ
る。このため、従来の試験方法は、ＤＵＴ２を高速で試
験するための方法としては、必ずしも好適ではない。
必要な全ての処理をテスタ１で実行する必要がある。従
って、この方法によっては、テスタ１が有する処理速度
を改善することはできない。加えて、図１１に示す方法
では、所望の試験が終了した後に、ＲＡＭ１１に蓄積さ
れた測定データをテスタ１にアップロードする必要があ
る。このため、従来の試験方法は、ＤＵＴ２を高速で試
験するための方法としては、必ずしも好適ではない。
【００１１】本発明は、上記のような課題を解決するた
めになされたもので、半導体装置の試験に用いるテスタ
の処理速度の向上や機能の拡張を図ることができ、ノイ
ズ等の影響を受けにくく、かつ、半導体装置の高速試験
を可能とする外部試験補助装置を提供することを第１の
目的とする。また、本発明は、上記の外部試験補助装置
を用いることにより、安価なテスタを利用して、半導体
装置の高速試験を可能とする試験方法を提供することを
第２の目的とする。
めになされたもので、半導体装置の試験に用いるテスタ
の処理速度の向上や機能の拡張を図ることができ、ノイ
ズ等の影響を受けにくく、かつ、半導体装置の高速試験
を可能とする外部試験補助装置を提供することを第１の
目的とする。また、本発明は、上記の外部試験補助装置
を用いることにより、安価なテスタを利用して、半導体
装置の高速試験を可能とする試験方法を提供することを
第２の目的とする。
【００１２】
【課題を解決するための手段】請求項１記載の発明は、
半導体装置の試験に用いる外部試験補助装置であって、
複数の端子を含むコネクタと、前記コネクタが固定され
たＢＯＳＴボード用基板と、前記ＢＯＳＴボード用基板
に形成された外部自己試験回路とを備え、前記外部自己
試験回路は、前記コネクタ内の特定の端子から入力され
る制御信号に基づいて、所定の試験信号を前記コネクタ
内の特定の端子に送出する試験信号送出部と、前記コネ
クタ内の特定の端子に前記試験信号に対応して入力され
る応答信号を受信する応答信号受信部と、前記応答信号
を解析して、その信号が適正な信号であるか否かを判断
する信号解析部と、前記応答信号の適否を表す試験結果
信号を、前記コネクタが備える特定の端子に送出する結
果信号送出部とを含むことを特徴とするものである。
半導体装置の試験に用いる外部試験補助装置であって、
複数の端子を含むコネクタと、前記コネクタが固定され
たＢＯＳＴボード用基板と、前記ＢＯＳＴボード用基板
に形成された外部自己試験回路とを備え、前記外部自己
試験回路は、前記コネクタ内の特定の端子から入力され
る制御信号に基づいて、所定の試験信号を前記コネクタ
内の特定の端子に送出する試験信号送出部と、前記コネ
クタ内の特定の端子に前記試験信号に対応して入力され
る応答信号を受信する応答信号受信部と、前記応答信号
を解析して、その信号が適正な信号であるか否かを判断
する信号解析部と、前記応答信号の適否を表す試験結果
信号を、前記コネクタが備える特定の端子に送出する結
果信号送出部とを含むことを特徴とするものである。
【００１３】請求項２記載の発明は、請求項１記載の外
部試験補助装置であって、試験対象の半導体装置を装着
するためのＤＵＴソケットと、前記コネクタと嵌合する
ＢＯＳＴソケットと、前記ＤＵＴソケットおよび前記Ｂ
ＯＳＴソケットの双方が固定されたＤＵＴボード用基板
とを更に備え、前記ＤＵＴボード用基板は、半導体試験
装置のテストヘッドに配置される複数のピンエレクトロ
ニクスと電気的な接続を得るための複数の接続端子と、
前記複数の接続端子と、前記ＤＵＴソケットの端子と、
前記ＢＯＳＴソケットの端子との間で所望の電気的接続
を得るための回路要素とを備えることを特徴とするもの
である。
部試験補助装置であって、試験対象の半導体装置を装着
するためのＤＵＴソケットと、前記コネクタと嵌合する
ＢＯＳＴソケットと、前記ＤＵＴソケットおよび前記Ｂ
ＯＳＴソケットの双方が固定されたＤＵＴボード用基板
とを更に備え、前記ＤＵＴボード用基板は、半導体試験
装置のテストヘッドに配置される複数のピンエレクトロ
ニクスと電気的な接続を得るための複数の接続端子と、
前記複数の接続端子と、前記ＤＵＴソケットの端子と、
前記ＢＯＳＴソケットの端子との間で所望の電気的接続
を得るための回路要素とを備えることを特徴とするもの
である。
【００１４】請求項３記載の発明は、請求項１記載の外
部試験補助装置であって、試験対象の半導体ウェハと接
触すべき複数のプローブを備えるプローブカードと、前
記コネクタと嵌合するＢＯＳＴソケットとを更に備え、
前記プローブカードは、半導体試験装置のテストヘッド
に配置される複数のピンエレクトロニクスと電気的な接
続を得るための複数の接続端子と、前記複数の接続端子
と、前記複数のプローブと、前記ＢＯＳＴソケットの端
子との間で所望の電気的接続を得るための回路要素と、
を備えることを特徴とするものである。
部試験補助装置であって、試験対象の半導体ウェハと接
触すべき複数のプローブを備えるプローブカードと、前
記コネクタと嵌合するＢＯＳＴソケットとを更に備え、
前記プローブカードは、半導体試験装置のテストヘッド
に配置される複数のピンエレクトロニクスと電気的な接
続を得るための複数の接続端子と、前記複数の接続端子
と、前記複数のプローブと、前記ＢＯＳＴソケットの端
子との間で所望の電気的接続を得るための回路要素と、
を備えることを特徴とするものである。
【００１５】請求項４記載の発明は、半導体装置の試験
に用いる外部試験補助装置であって、試験対象の半導体
装置を装着するためのＤＵＴソケットと、前記ＤＵＴソ
ケットが固定されたＤＵＴボード用基板と、前記ＤＵＴ
ボード用基板に形成された外部自己試験回路とを備え、
前記ＤＵＴボード用基板は、半導体試験装置のテストヘ
ッドに配置される複数のピンエレクトロニクスと電気的
な接続を得るための複数の接続端子と、前記複数の接続
端子と、前記ＤＵＴソケットの端子と、前記外部自己試
験回路が備える複数の回路端子との間で所望の電気的接
続を得るための回路要素とを備え、かつ、前記外部自己
試験回路は、特定の回路端子から入力される制御信号に
基づいて、所定の試験信号を特定の回路端子に送出する
試験信号送出部と、前記試験信号に対応して特定の回路
端子に入力される応答信号を受信する応答信号受信部
と、前記応答信号を解析して、その信号が適正な信号で
あるか否かを判断する信号解析部と、前記応答信号の適
否を表す試験結果信号を、特定の回路端子に送出する結
果信号送出部とを含むことを特徴とするものである。
に用いる外部試験補助装置であって、試験対象の半導体
装置を装着するためのＤＵＴソケットと、前記ＤＵＴソ
ケットが固定されたＤＵＴボード用基板と、前記ＤＵＴ
ボード用基板に形成された外部自己試験回路とを備え、
前記ＤＵＴボード用基板は、半導体試験装置のテストヘ
ッドに配置される複数のピンエレクトロニクスと電気的
な接続を得るための複数の接続端子と、前記複数の接続
端子と、前記ＤＵＴソケットの端子と、前記外部自己試
験回路が備える複数の回路端子との間で所望の電気的接
続を得るための回路要素とを備え、かつ、前記外部自己
試験回路は、特定の回路端子から入力される制御信号に
基づいて、所定の試験信号を特定の回路端子に送出する
試験信号送出部と、前記試験信号に対応して特定の回路
端子に入力される応答信号を受信する応答信号受信部
と、前記応答信号を解析して、その信号が適正な信号で
あるか否かを判断する信号解析部と、前記応答信号の適
否を表す試験結果信号を、特定の回路端子に送出する結
果信号送出部とを含むことを特徴とするものである。
【００１６】請求項５記載の発明は、半導体装置の試験
に用いる外部試験補助装置であって、試験対象の半導体
ウェハと接触すべき複数のプローブを備えるプローブカ
ードと、前記プローブカードに形成された外部自己試験
回路とを備え、前記プローブカードは、半導体試験装置
のテストヘッドに配置される複数のピンエレクトロニク
スと電気的な接続を得るための複数の接続端子と、前記
複数の接続端子と、前記複数のプローブと、前記外部自
己試験回路が備える複数の回路端子との間で所望の電気
的接続を得るための回路要素とを備え、かつ、前記外部
自己試験回路は、特定の回路端子から入力される制御信
号に基づいて、所定の試験信号を特定の回路端子に送出
する試験信号送出部と、前記試験信号に対応して特定の
回路端子に入力される応答信号を受信する応答信号受信
部と、前記応答信号を解析して、その信号が適正な信号
であるか否かを判断する信号解析部と、前記応答信号の
適否を表す試験結果信号を、特定の回路端子に送出する
結果信号送出部とを含むことを特徴とするものである。
に用いる外部試験補助装置であって、試験対象の半導体
ウェハと接触すべき複数のプローブを備えるプローブカ
ードと、前記プローブカードに形成された外部自己試験
回路とを備え、前記プローブカードは、半導体試験装置
のテストヘッドに配置される複数のピンエレクトロニク
スと電気的な接続を得るための複数の接続端子と、前記
複数の接続端子と、前記複数のプローブと、前記外部自
己試験回路が備える複数の回路端子との間で所望の電気
的接続を得るための回路要素とを備え、かつ、前記外部
自己試験回路は、特定の回路端子から入力される制御信
号に基づいて、所定の試験信号を特定の回路端子に送出
する試験信号送出部と、前記試験信号に対応して特定の
回路端子に入力される応答信号を受信する応答信号受信
部と、前記応答信号を解析して、その信号が適正な信号
であるか否かを判断する信号解析部と、前記応答信号の
適否を表す試験結果信号を、特定の回路端子に送出する
結果信号送出部とを含むことを特徴とするものである。
【００１７】請求項６記載の発明は、請求項１乃至５の
何れか１項記載の外部試験補助装置であって、前記試験
信号送出部は、ディジタル信号を前記試験信号として送
出するディジタル送出部を備え、前記応答信号受信部
は、前記ディジタル信号に対応して入力されるアナログ
信号を前記応答信号として受信し、かつ、その応答信号
をディジタル信号に変換するＡＤ変換器を備えることを
特徴とするものである。
何れか１項記載の外部試験補助装置であって、前記試験
信号送出部は、ディジタル信号を前記試験信号として送
出するディジタル送出部を備え、前記応答信号受信部
は、前記ディジタル信号に対応して入力されるアナログ
信号を前記応答信号として受信し、かつ、その応答信号
をディジタル信号に変換するＡＤ変換器を備えることを
特徴とするものである。
【００１８】請求項７記載の発明は、請求項６記載の外
部試験補助装置であって、前記ＡＤ変換器によってアナ
ログ形式の応答信号がディジタル信号に変換されるタイ
ミングを表す第１ビジー信号を発生するビジー信号発生
部と、前記第１ビジー信号に基づいて、前記ＡＤ変換器
から出力されるディジタル信号を記録する第１記録手段
と、前記第１ビジー信号に基づいて、前記ＡＤ変換器か
ら出力されるディジタル信号を記録するアドレスを変更
する第１アドレス変更手段と、前記第１ビジー信号に基
づいて、前記試験信号送出部から送出されるディジタル
信号を変更する第１変更手段と、を更に備えることを特
徴とするものである。
部試験補助装置であって、前記ＡＤ変換器によってアナ
ログ形式の応答信号がディジタル信号に変換されるタイ
ミングを表す第１ビジー信号を発生するビジー信号発生
部と、前記第１ビジー信号に基づいて、前記ＡＤ変換器
から出力されるディジタル信号を記録する第１記録手段
と、前記第１ビジー信号に基づいて、前記ＡＤ変換器か
ら出力されるディジタル信号を記録するアドレスを変更
する第１アドレス変更手段と、前記第１ビジー信号に基
づいて、前記試験信号送出部から送出されるディジタル
信号を変更する第１変更手段と、を更に備えることを特
徴とするものである。
【００１９】請求項８記載の発明は、請求項１乃至７の
何れか１項記載の外部試験補助装置であって、前記試験
信号送出部は、ディジタル信号をアナログ信号に変換
し、かつ、そのアナログ信号を前記試験信号として送出
するＤＡ変換器を備え、前記応答信号受信部は、アナロ
グ形式の前記試験信号に対応して入力されるディジタル
信号を前記応答信号として受信するディジタル受信部を
備えることを特徴とするものである。
何れか１項記載の外部試験補助装置であって、前記試験
信号送出部は、ディジタル信号をアナログ信号に変換
し、かつ、そのアナログ信号を前記試験信号として送出
するＤＡ変換器を備え、前記応答信号受信部は、アナロ
グ形式の前記試験信号に対応して入力されるディジタル
信号を前記応答信号として受信するディジタル受信部を
備えることを特徴とするものである。
【００２０】請求項９記載の発明は、請求項８記載の外
部試験補助装置であって、前記ＤＡ変換器から送出され
たアナログ形式の試験信号が、試験対象の半導体装置ま
たは半導体ウェハの内部でディジタル信号に変換される
タイミングを表す第２ビジー信号を、前記半導体装置ま
たは前記半導体ウェハから受信するビジー信号受信部
と、前記第２ビジー信号に基づいて、ディジタル形式で
入力される前記応答信号を記録する第２記録手段と、前
記第２ビジー信号に基づいて、ディジタル形式で入力さ
れる前記応答信号を記録するアドレスを変更する第２ア
ドレス変更手段と、前記第２ビジー信号に基づいて、前
記試験信号送出部から送出されるディジタル信号を変更
する第２変更手段と、を更に備えることを特徴とするも
のである。
部試験補助装置であって、前記ＤＡ変換器から送出され
たアナログ形式の試験信号が、試験対象の半導体装置ま
たは半導体ウェハの内部でディジタル信号に変換される
タイミングを表す第２ビジー信号を、前記半導体装置ま
たは前記半導体ウェハから受信するビジー信号受信部
と、前記第２ビジー信号に基づいて、ディジタル形式で
入力される前記応答信号を記録する第２記録手段と、前
記第２ビジー信号に基づいて、ディジタル形式で入力さ
れる前記応答信号を記録するアドレスを変更する第２ア
ドレス変更手段と、前記第２ビジー信号に基づいて、前
記試験信号送出部から送出されるディジタル信号を変更
する第２変更手段と、を更に備えることを特徴とするも
のである。
【００２１】請求項１０記載の発明は、請求項９記載の
外部試験補助装置であって、前記第２記録手段による応
答信号の記録、前記第２アドレス変更手段によるアドレ
スの変更、および前記第２変更手段による試験信号の変
更を指示するトリガ信号を、前記半導体装置および前記
半導体ウェハを除く外部機器から受信するトリガ信号受
信手段を更に備えることを特徴とするものである。
外部試験補助装置であって、前記第２記録手段による応
答信号の記録、前記第２アドレス変更手段によるアドレ
スの変更、および前記第２変更手段による試験信号の変
更を指示するトリガ信号を、前記半導体装置および前記
半導体ウェハを除く外部機器から受信するトリガ信号受
信手段を更に備えることを特徴とするものである。
【００２２】請求項１１記載の発明は、半導体装置の試
験方法であって、請求項１乃至１０の何れか１項記載の
外部試験補助装置を用いて実行されることを特徴とする
ものである。
験方法であって、請求項１乃至１０の何れか１項記載の
外部試験補助装置を用いて実行されることを特徴とする
ものである。
【００２３】
【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態について説明する。尚、各図において共通す
る要素には、同一の符号を付して重複する説明を省略す
る。
実施の形態について説明する。尚、各図において共通す
る要素には、同一の符号を付して重複する説明を省略す
る。
【００２４】実施の形態１．図１は、本発明の実施の形
態１の試験方法を説明するための図を示す。より具体的
には、図１（Ａ）は、本実施形態の試験方法に用いられ
るＤＵＴボード２０の平面図を示す。また、図１（Ｂ）
は、図１（Ａ）に示すＤＵＴボード２０の周辺を側面視
で表した図を示す。
態１の試験方法を説明するための図を示す。より具体的
には、図１（Ａ）は、本実施形態の試験方法に用いられ
るＤＵＴボード２０の平面図を示す。また、図１（Ｂ）
は、図１（Ａ）に示すＤＵＴボード２０の周辺を側面視
で表した図を示す。
【００２５】図２は、本実施形態において用いられるＬ
ＳＩ試験装置（テスタ）２２の斜視図を示す。また、図
３は、テスタ２２の構成を簡単に表した図を示す。図２
に示すように、テスタ２２には、テストヘッド２４が接
続されている。テスタ２２の内部には、図３に示すよう
に、ＴＰＧ（Test Pattern Generator）２６、ユニバー
サル電源２８、駆動回路３０、および比較機３２などが
内蔵されている。一方、テストヘッド２４には、複数の
ピンエレクトロニクス３４（針状の電極）を備えるピン
エレクトロニクス部３６が設けられている。ピンエレク
トロニクス３４は、それぞれ、スイッチ回路３８を介し
て、駆動回路３０や比較機３２と導通可能に設けられて
いる。
ＳＩ試験装置（テスタ）２２の斜視図を示す。また、図
３は、テスタ２２の構成を簡単に表した図を示す。図２
に示すように、テスタ２２には、テストヘッド２４が接
続されている。テスタ２２の内部には、図３に示すよう
に、ＴＰＧ（Test Pattern Generator）２６、ユニバー
サル電源２８、駆動回路３０、および比較機３２などが
内蔵されている。一方、テストヘッド２４には、複数の
ピンエレクトロニクス３４（針状の電極）を備えるピン
エレクトロニクス部３６が設けられている。ピンエレク
トロニクス３４は、それぞれ、スイッチ回路３８を介し
て、駆動回路３０や比較機３２と導通可能に設けられて
いる。
【００２６】図１（Ａ）および図１（Ｂ）に示すＤＵＴ
ボード２０は、試験対象の半導体装置（ＤＵＴ）４０を
テスタ２２を用いて試験する際に、テスタ２２とＤＵＴ
４０との間に所望の電気的接続を形成するためのインタ
ーフェースユニットである。ＤＵＴボード２０は、ＤＵ
Ｔボード用基板４１を備えている。本実施形態におい
て、ＤＵＴボード用基板４１には、ＤＵＴ４０を装着す
るためのＤＵＴソケット４２と共に、ＢＯＳＴボード４
４を装着するためのＢＯＳＴソケット４６が固定されて
いる。
ボード２０は、試験対象の半導体装置（ＤＵＴ）４０を
テスタ２２を用いて試験する際に、テスタ２２とＤＵＴ
４０との間に所望の電気的接続を形成するためのインタ
ーフェースユニットである。ＤＵＴボード２０は、ＤＵ
Ｔボード用基板４１を備えている。本実施形態におい
て、ＤＵＴボード用基板４１には、ＤＵＴ４０を装着す
るためのＤＵＴソケット４２と共に、ＢＯＳＴボード４
４を装着するためのＢＯＳＴソケット４６が固定されて
いる。
【００２７】ＤＵＴ４０の試験は、図１（Ｂ）に示すよ
うに、ＤＵＴソケット４２をＤＵＴ４０に装着し、ＢＯ
ＳＴソケット４６をＢＯＳＴボード４４に装着し、か
つ、ＤＵＴボード２０をテストヘッド２４の上に搭載し
た状態で行われる。ＤＵＴボード用基板４１には、テス
トヘッド２４が備える個々のピンエレクトロニクス３４
と導通する接続端子、並びに、それらの接続端子とＤＵ
Ｔソケット４２の端子とＢＯＳＴソケット４６の端子と
の間に所望の電気的接続を得るための配線要素が設けら
れている。従って、ＤＵＴ４０の試験は、テストヘッド
２４上のピンエレクトロニクス３４と、ＤＵＴ４０が備
える各端子と、ＢＯＳＴボード４４が備える各端子とが
互いに適切に導通した状態で行われる。
うに、ＤＵＴソケット４２をＤＵＴ４０に装着し、ＢＯ
ＳＴソケット４６をＢＯＳＴボード４４に装着し、か
つ、ＤＵＴボード２０をテストヘッド２４の上に搭載し
た状態で行われる。ＤＵＴボード用基板４１には、テス
トヘッド２４が備える個々のピンエレクトロニクス３４
と導通する接続端子、並びに、それらの接続端子とＤＵ
Ｔソケット４２の端子とＢＯＳＴソケット４６の端子と
の間に所望の電気的接続を得るための配線要素が設けら
れている。従って、ＤＵＴ４０の試験は、テストヘッド
２４上のピンエレクトロニクス３４と、ＤＵＴ４０が備
える各端子と、ＢＯＳＴボード４４が備える各端子とが
互いに適切に導通した状態で行われる。
【００２８】本実施形態において、ＢＯＳＴ（Built Of
f Self Test）ボード４４は、ＤＵＴ４０の試験の際に
テスタ２２の能力を補助する外部試験補助装置として機
能する。すなわち、ＢＯＳＴボード４４は、自ら生成し
た試験信号をＤＵＴ４０に供給し、その試験信号に対す
るＤＵＴ４０の応答を分析することで、ＤＵＴ４０の試
験の一部をテスタ２２から独立して実行するユニットで
ある。
f Self Test）ボード４４は、ＤＵＴ４０の試験の際に
テスタ２２の能力を補助する外部試験補助装置として機
能する。すなわち、ＢＯＳＴボード４４は、自ら生成し
た試験信号をＤＵＴ４０に供給し、その試験信号に対す
るＤＵＴ４０の応答を分析することで、ＤＵＴ４０の試
験の一部をテスタ２２から独立して実行するユニットで
ある。
【００２９】以下、再び図１（Ａ）および図１（Ｂ）を
参照して、ＢＯＳＴボード４４の構成および機能をより
詳細に説明する。図１（Ｂ）に示すように、ＢＯＳＴボ
ード４４は、ＢＯＳＴボード用基板５０およびコネクタ
５２を備えている。コネクタ５２の内部には、ＢＯＳＴ
ソケット４６内の端子と導通する複数の端子が設けられ
ている。ＢＯＳＴボード用基板５０の上には、図１
（Ａ）に示すように、ＡＤＣ／ＤＡＣ測定部５４、制御
部５６、ＤＳＰ（Digital Signal Processor）解析部５
８、電源部６０、およびメモリ部６２などが搭載されて
いる。
参照して、ＢＯＳＴボード４４の構成および機能をより
詳細に説明する。図１（Ｂ）に示すように、ＢＯＳＴボ
ード４４は、ＢＯＳＴボード用基板５０およびコネクタ
５２を備えている。コネクタ５２の内部には、ＢＯＳＴ
ソケット４６内の端子と導通する複数の端子が設けられ
ている。ＢＯＳＴボード用基板５０の上には、図１
（Ａ）に示すように、ＡＤＣ／ＤＡＣ測定部５４、制御
部５６、ＤＳＰ（Digital Signal Processor）解析部５
８、電源部６０、およびメモリ部６２などが搭載されて
いる。
【００３０】ＡＤＣ／ＤＡＣ測定部５４は、コネクタ５
２内の特定の端子を介して、ＤＵＴ４０に対してディジ
タル形式またはアナログ形式の試験信号を出力すると共
に、ＤＵＴ４０の内部でＤＡ変換されることで生成され
たアナログ形式の応答信号、またはＤＵＴ４０の内部で
ＡＤ変換されることで生成されたディジタル形式の応答
信号を、コネクタ５２内の特定の端子を介して受信する
ユニットである。このようにして得られた応答信号は、
メモリ部６２内の異なるアドレス領域に順次記録され、
所定のタイミングでＤＳＰ解析部５８によって解析され
る。
２内の特定の端子を介して、ＤＵＴ４０に対してディジ
タル形式またはアナログ形式の試験信号を出力すると共
に、ＤＵＴ４０の内部でＤＡ変換されることで生成され
たアナログ形式の応答信号、またはＤＵＴ４０の内部で
ＡＤ変換されることで生成されたディジタル形式の応答
信号を、コネクタ５２内の特定の端子を介して受信する
ユニットである。このようにして得られた応答信号は、
メモリ部６２内の異なるアドレス領域に順次記録され、
所定のタイミングでＤＳＰ解析部５８によって解析され
る。
【００３１】ＤＳＰ解析部５８は、メモリ部６２に記録
されていた個々の応答信号が適切な信号であるか否かを
判別し、それらが適正である場合にはＤＵＴ４０内のＤ
ＡＣ（Digital to Analogue Converter）或いはＡＤＣ
（Analogue to Digital Converter）が正常であると判
断する。一方、それらの応答信号が不適切である場合
は、ＤＵＴ４０内のＤＡＣまたはＡＤＣが正常ではない
と判断する。そして、ＤＳＰ解析部５８は、それらの結
果を表す結果信号を、コネクタ５２内の特定の端子を通
じて、特定のピンエレクトロニクス３４からテスタ２２
に供給する。
されていた個々の応答信号が適切な信号であるか否かを
判別し、それらが適正である場合にはＤＵＴ４０内のＤ
ＡＣ（Digital to Analogue Converter）或いはＡＤＣ
（Analogue to Digital Converter）が正常であると判
断する。一方、それらの応答信号が不適切である場合
は、ＤＵＴ４０内のＤＡＣまたはＡＤＣが正常ではない
と判断する。そして、ＤＳＰ解析部５８は、それらの結
果を表す結果信号を、コネクタ５２内の特定の端子を通
じて、特定のピンエレクトロニクス３４からテスタ２２
に供給する。
【００３２】電源部６０は、テスタ２２のユニバーサル
電源２８から必要な電力の供給を受け、ＢＯＳＴボード
４４上の個々のユニットに、上記の処理を実行するため
に必要な電力を供給するユニットである。制御部５６
は、ＢＯＳＴボード４４上で上記の処理を実現するた
め、ＡＤＣ／ＤＡＣ測定部５４やＤＳＰ解析部５８、或
いはメモリ部６２などの動作を制御するユニットであ
る。
電源２８から必要な電力の供給を受け、ＢＯＳＴボード
４４上の個々のユニットに、上記の処理を実行するため
に必要な電力を供給するユニットである。制御部５６
は、ＢＯＳＴボード４４上で上記の処理を実現するた
め、ＡＤＣ／ＤＡＣ測定部５４やＤＳＰ解析部５８、或
いはメモリ部６２などの動作を制御するユニットであ
る。
【００３３】本実施形態において、ＤＵＴ４０の試験を
実行する際には、試験解析番号や各種コードなどの制御
信号がテスタ２２からＢＯＳＴボード４４に供給され
る。本実施形態において、テスタ２２は、その制御信号
を、ＤＵＴ４０に対して試験信号を供給するのと同じ手
法で生成する。すなわち、テスタ２２は、テストプログ
ラムに記述されたテスト信号条件に基づいて、ＴＰＧ２
６に上記の制御信号に想到するパターンを発生させる。
このようにして発生された制御信号は、特定のピンエレ
クトロニクス３４を介して、ＤＵＴボード２０およびＢ
ＯＳＴソケット４６を介してＢＯＳＴボード４４に供給
される。従って、本実施形態の方法によれば、テスタ２
２側に、ＢＯＳＴボード４４を駆動するための特別なユ
ニットを準備する必要ははい。
実行する際には、試験解析番号や各種コードなどの制御
信号がテスタ２２からＢＯＳＴボード４４に供給され
る。本実施形態において、テスタ２２は、その制御信号
を、ＤＵＴ４０に対して試験信号を供給するのと同じ手
法で生成する。すなわち、テスタ２２は、テストプログ
ラムに記述されたテスト信号条件に基づいて、ＴＰＧ２
６に上記の制御信号に想到するパターンを発生させる。
このようにして発生された制御信号は、特定のピンエレ
クトロニクス３４を介して、ＤＵＴボード２０およびＢ
ＯＳＴソケット４６を介してＢＯＳＴボード４４に供給
される。従って、本実施形態の方法によれば、テスタ２
２側に、ＢＯＳＴボード４４を駆動するための特別なユ
ニットを準備する必要ははい。
【００３４】上述の如く、本実施形態の試験方法によれ
ば、ＤＵＴボード２０に対して着脱可能なＢＯＳＴボー
ド４４を用いて、かつ、一般的なテスタ２２が標準的に
備えているＴＰＧ２６およびピンエレクトロニクス部３
６を利用して、ＤＵＴ４０内のアナログ回路（ＤＡＣお
よびＡＤＣ）の試験を行うことができる。また、ＤＵＴ
４０が備えるディジタル回路の試験は、テスタ２２が有
する通常に機能を利用して適正に行うことができる。こ
のため、本実施形態の試験方法並びに外部試験補助装置
（ＢＯＳＴボード４４）によれば、テスタ２２の仕様や
機能に制約されることなく、アナログ回路とディジタル
回路の双方を含むＤＵＴ４０の試験を可能とすることが
できる。
ば、ＤＵＴボード２０に対して着脱可能なＢＯＳＴボー
ド４４を用いて、かつ、一般的なテスタ２２が標準的に
備えているＴＰＧ２６およびピンエレクトロニクス部３
６を利用して、ＤＵＴ４０内のアナログ回路（ＤＡＣお
よびＡＤＣ）の試験を行うことができる。また、ＤＵＴ
４０が備えるディジタル回路の試験は、テスタ２２が有
する通常に機能を利用して適正に行うことができる。こ
のため、本実施形態の試験方法並びに外部試験補助装置
（ＢＯＳＴボード４４）によれば、テスタ２２の仕様や
機能に制約されることなく、アナログ回路とディジタル
回路の双方を含むＤＵＴ４０の試験を可能とすることが
できる。
【００３５】また、上述の如く、本実施形態では、ＢＯ
ＳＴボード４４をＤＵＴボード２０の上に搭載すること
で、ＢＯＳＴボード４４とＤＵＴ４０との間に形成され
る配線経路を十分に短くすることができる。このため、
本実施形態の試験方法並びに外部試験補助装置（ＢＯＳ
Ｔボード４４）によれば、アナログ測定系の経路を短縮
して測定誤差の要因を減らすことにより、ＤＵＴ４０の
試験精度を高めることができる。
ＳＴボード４４をＤＵＴボード２０の上に搭載すること
で、ＢＯＳＴボード４４とＤＵＴ４０との間に形成され
る配線経路を十分に短くすることができる。このため、
本実施形態の試験方法並びに外部試験補助装置（ＢＯＳ
Ｔボード４４）によれば、アナログ測定系の経路を短縮
して測定誤差の要因を減らすことにより、ＤＵＴ４０の
試験精度を高めることができる。
【００３６】更に、本実施形態では、テスタ２２に備わ
っていない測定機能をＢＯＳＴボード４４上で実現する
ことにより、大きなコストを伴わずにテスタ２２の機能
を容易に拡張することができる。このため、本実施形態
の試験方法並びに外部試験補助装置（ＢＯＳＴボード４
４）によれば、ＤＵＴ４０の試験に必要な全ての機能を
テスタ２２に持たせる場合に比して、試験システムのコ
ストを大幅に低減して、半導体装置の開発コストを下げ
ることができる。
っていない測定機能をＢＯＳＴボード４４上で実現する
ことにより、大きなコストを伴わずにテスタ２２の機能
を容易に拡張することができる。このため、本実施形態
の試験方法並びに外部試験補助装置（ＢＯＳＴボード４
４）によれば、ＤＵＴ４０の試験に必要な全ての機能を
テスタ２２に持たせる場合に比して、試験システムのコ
ストを大幅に低減して、半導体装置の開発コストを下げ
ることができる。
【００３７】実施の形態２．次に、図４を参照して、本
発明の実施の形態２について説明する。図４は、本発明
の実施の形態２の外部試験補助装置であるＢＯＳＴ回路
混載ＤＵＴボード７０を側面視で表した図を示す。本実
施形態のＤＵＴボード７０は、ＤＵＴボード用基板４１
の上にＢＯＳＴ回路７２が直接搭載されている点を除
き、実施の形態１の場合と同様の構成を有している。こ
こで、ＢＯＳＴ回路７２は、実施の形態１においてＢＯ
ＳＴボード４４上に形成される回路と同じ構成を有する
回路である。
発明の実施の形態２について説明する。図４は、本発明
の実施の形態２の外部試験補助装置であるＢＯＳＴ回路
混載ＤＵＴボード７０を側面視で表した図を示す。本実
施形態のＤＵＴボード７０は、ＤＵＴボード用基板４１
の上にＢＯＳＴ回路７２が直接搭載されている点を除
き、実施の形態１の場合と同様の構成を有している。こ
こで、ＢＯＳＴ回路７２は、実施の形態１においてＢＯ
ＳＴボード４４上に形成される回路と同じ構成を有する
回路である。
【００３８】本実施形態の外部試験補助装置（ＢＯＳＴ
回路混載ＤＵＴボード７０）によれば、コネクタ５２お
よびＢＯＳＴソケット４６を省略することにより、実施
の形態１の場合に比して、ＢＯＳＴ回路とＤＵＴ４０と
の間に介在する配線経路を更に単純化することができ
る。このため、本実施形態の外部試験補助装置によれ
ば、実施の形態１の場合に比して、更にＤＵＴ４０の試
験精度を高めることができる。
回路混載ＤＵＴボード７０）によれば、コネクタ５２お
よびＢＯＳＴソケット４６を省略することにより、実施
の形態１の場合に比して、ＢＯＳＴ回路とＤＵＴ４０と
の間に介在する配線経路を更に単純化することができ
る。このため、本実施形態の外部試験補助装置によれ
ば、実施の形態１の場合に比して、更にＤＵＴ４０の試
験精度を高めることができる。
【００３９】実施の形態３．次に、図５を参照して、本
発明の実施の形態３について説明する。図５は、本実施
形態の外部試験補助装置を説明するための図を示す。よ
り具体的には、図５（Ａ）は、本実施形態の外部試験補
助装置であるＢＯＳＴボード８０の周辺を側面視で表し
た図を示す。また、図５（Ｂ）〜図５（Ｃ）は、図５
（Ａ）に示す構造を分解して平面視で表した図を示す。
発明の実施の形態３について説明する。図５は、本実施
形態の外部試験補助装置を説明するための図を示す。よ
り具体的には、図５（Ａ）は、本実施形態の外部試験補
助装置であるＢＯＳＴボード８０の周辺を側面視で表し
た図を示す。また、図５（Ｂ）〜図５（Ｃ）は、図５
（Ａ）に示す構造を分解して平面視で表した図を示す。
【００４０】図５（Ａ）に示すように、ＢＯＳＴボード
８０は、コネクタ８２を備えている。ＢＯＳＴボード８
０の下に配置されるＢＯＳＴインターフェースボード８
４は、コネクタ８２と嵌合するＢＯＳＴソケット８６を
備えている。ＢＯＳＴボード８０は、そのコネクタ８２
をＢＯＳＴソケット８６に嵌合させることにより、ＢＯ
ＳＴインターフェースボード８４上に固定される。
８０は、コネクタ８２を備えている。ＢＯＳＴボード８
０の下に配置されるＢＯＳＴインターフェースボード８
４は、コネクタ８２と嵌合するＢＯＳＴソケット８６を
備えている。ＢＯＳＴボード８０は、そのコネクタ８２
をＢＯＳＴソケット８６に嵌合させることにより、ＢＯ
ＳＴインターフェースボード８４上に固定される。
【００４１】また、ＢＯＳＴインターフェースボード８
４は、プローブカード８８の上に搭載される。ＢＯＳＴ
インターフェースボード８４とプローブカード８８との
間には、ＢＯＳＴソケット８６の各端子とプローブカー
ド８８との間に所望の電気的接続を得るための配線要素
が形成されている。従って、図５（Ａ）に示す如くＢＯ
ＳＴボード８０のコネクタ８２がＢＯＳＴソケット８６
に装着されると、コネクタ８２内の各端子は、適正にプ
ローブカード８８に接続される。
４は、プローブカード８８の上に搭載される。ＢＯＳＴ
インターフェースボード８４とプローブカード８８との
間には、ＢＯＳＴソケット８６の各端子とプローブカー
ド８８との間に所望の電気的接続を得るための配線要素
が形成されている。従って、図５（Ａ）に示す如くＢＯ
ＳＴボード８０のコネクタ８２がＢＯＳＴソケット８６
に装着されると、コネクタ８２内の各端子は、適正にプ
ローブカード８８に接続される。
【００４２】図５（Ｂ）に示すように、ＢＯＳＴボード
８０には、実施の形態１の場合と同様にＡＤＣ／ＤＡＣ
測定部５４、制御部５６、ＤＳＰ解析部５８、電源部６
０、およびメモリ部６２が搭載されている。従って、Ｂ
ＯＳＴボード８０は、実施の形態１におけるＢＯＳＴボ
ード４４と同様に機能する。
８０には、実施の形態１の場合と同様にＡＤＣ／ＤＡＣ
測定部５４、制御部５６、ＤＳＰ解析部５８、電源部６
０、およびメモリ部６２が搭載されている。従って、Ｂ
ＯＳＴボード８０は、実施の形態１におけるＢＯＳＴボ
ード４４と同様に機能する。
【００４３】プローブカード８４は、半導体ウェハ９０
上に形成されている半導体装置（チップ）の試験を行う
際に用いられるインターフェースである。プローブカー
ド８４の裏面（図５（Ａ）における下側面）には、ウェ
ハ９０内の半導体装置と電気的接続を得るためのプロー
ブ９２が配置されている。また、プローブカード８４の
表面（図５（Ａ）における上側面）には、テスタのテス
トヘッド上に設けられた複数のピンエレクトロニクスと
導通するための接続端子（図示せず）が設けられてい
る。尚、本実施形態では、ＢＯＳＴインターフェースボ
ード８４との干渉を避けるように環状に配置されたピン
エレクトロニクスを備えるテストヘッドを用いる必要が
ある。また、プローブカード８４表面の接続端子は、そ
れらのピンエレクトロニクスに対応して、プローブカー
ド８４の外周付近に環状に配置される。
上に形成されている半導体装置（チップ）の試験を行う
際に用いられるインターフェースである。プローブカー
ド８４の裏面（図５（Ａ）における下側面）には、ウェ
ハ９０内の半導体装置と電気的接続を得るためのプロー
ブ９２が配置されている。また、プローブカード８４の
表面（図５（Ａ）における上側面）には、テスタのテス
トヘッド上に設けられた複数のピンエレクトロニクスと
導通するための接続端子（図示せず）が設けられてい
る。尚、本実施形態では、ＢＯＳＴインターフェースボ
ード８４との干渉を避けるように環状に配置されたピン
エレクトロニクスを備えるテストヘッドを用いる必要が
ある。また、プローブカード８４表面の接続端子は、そ
れらのピンエレクトロニクスに対応して、プローブカー
ド８４の外周付近に環状に配置される。
【００４４】本実施形態において、プローブカード８８
と半導体ウェハ９０（ＤＵＴ）との相対位置関係は、測
定の対象となるチップの位置に応じて適宜変更される。
例えば、半導体ウェハ９０の中央に位置するチップが測
定の対象である場合は、両者の位置関係が図５（Ａ）に
示すように調整される。その後、プローブ９２がチップ
に接触してチップの試験が開始される。
と半導体ウェハ９０（ＤＵＴ）との相対位置関係は、測
定の対象となるチップの位置に応じて適宜変更される。
例えば、半導体ウェハ９０の中央に位置するチップが測
定の対象である場合は、両者の位置関係が図５（Ａ）に
示すように調整される。その後、プローブ９２がチップ
に接触してチップの試験が開始される。
【００４５】本実施形態において、ＢＯＳＴボード８０
は、実施の形態１の場合と同様に機能して、測定の対象
であるチップに含まれるＤＡＣまたはＡＤＣが適正に動
作しているか否かを判断すると共に、その結果を表す結
果信号をテスタ側に供給することができる。従って、本
実施形態の試験方法によれば、半導体ウェハ９０がＤＵ
Ｔであり、インターフェースとしてプローブカード８８
を用いる必要がある場合において、実施の形態１の場合
と同様の優れた効果を実現することができる。
は、実施の形態１の場合と同様に機能して、測定の対象
であるチップに含まれるＤＡＣまたはＡＤＣが適正に動
作しているか否かを判断すると共に、その結果を表す結
果信号をテスタ側に供給することができる。従って、本
実施形態の試験方法によれば、半導体ウェハ９０がＤＵ
Ｔであり、インターフェースとしてプローブカード８８
を用いる必要がある場合において、実施の形態１の場合
と同様の優れた効果を実現することができる。
【００４６】実施の形態４．次に、図６を参照して、本
発明の実施の形態４について説明する。図６（Ａ）は、
本発明の実施の形態４の外部試験補助装置であるＢＯＳ
Ｔ回路混載プローブカード１００を側面視で表した図を
示す。また、図６（Ｂ）は、図６（Ａ）に示すプローブ
カード１００を平面視で表した図を示す。本実施形態の
プローブカード１００は、ＢＯＳＴ回路の構成要素（Ａ
ＤＣ／ＤＡＣ測定部５４など）がその上に直接搭載され
ている点を除き、実施の形態３の場合と同様の構成を有
している。
発明の実施の形態４について説明する。図６（Ａ）は、
本発明の実施の形態４の外部試験補助装置であるＢＯＳ
Ｔ回路混載プローブカード１００を側面視で表した図を
示す。また、図６（Ｂ）は、図６（Ａ）に示すプローブ
カード１００を平面視で表した図を示す。本実施形態の
プローブカード１００は、ＢＯＳＴ回路の構成要素（Ａ
ＤＣ／ＤＡＣ測定部５４など）がその上に直接搭載され
ている点を除き、実施の形態３の場合と同様の構成を有
している。
【００４７】本実施形態の外部試験補助装置（ＢＯＳＴ
回路混載プローブカード１００）によれば、コネクタ８
２およびＢＯＳＴソケット８６を省略することにより、
実施の形態３の場合に比して、ＢＯＳＴ回路と半導体ウ
ェハ９０（ＤＵＴ）との間に介在する配線経路を更に単
純化することができる。このため、本実施形態の外部試
験補助装置によれば、実施の形態３の場合に比して、更
にＤＵＴの試験精度を高めることができる。
回路混載プローブカード１００）によれば、コネクタ８
２およびＢＯＳＴソケット８６を省略することにより、
実施の形態３の場合に比して、ＢＯＳＴ回路と半導体ウ
ェハ９０（ＤＵＴ）との間に介在する配線経路を更に単
純化することができる。このため、本実施形態の外部試
験補助装置によれば、実施の形態３の場合に比して、更
にＤＵＴの試験精度を高めることができる。
【００４８】実施の形態５．次に、図７乃至図１０を参
照して、本発明の実施の形態５について説明する。図７
は、本発明の実施の形態５において用いられるＢＯＳＴ
回路１１０およびＤＵＴ１１２の主要部の構造を説明す
るためのブロック図を示す。尚、図７に示すＢＯＳＴ回
路１１０は、上述した実施の形態１乃至４の何れの構成
においても利用することができる。
照して、本発明の実施の形態５について説明する。図７
は、本発明の実施の形態５において用いられるＢＯＳＴ
回路１１０およびＤＵＴ１１２の主要部の構造を説明す
るためのブロック図を示す。尚、図７に示すＢＯＳＴ回
路１１０は、上述した実施の形態１乃至４の何れの構成
においても利用することができる。
【００４９】図７に示すように、ＢＯＳＴ回路１１０
は、第１ＢＯＳＴインターフェース１１４、および第２
ＢＯＳＴインターフェース回路１１６を備えている。Ｂ
ＯＳＴ回路１１０は、第１ＢＯＳＴインターフェース１
１４を介してテスタ２２との間で結果信号や制御信号を
授受することができると共に、第２ＢＯＳＴインターフ
ェース１１６を介してＤＵＴ１１２との間で試験信号や
応答信号を授受することができる。
は、第１ＢＯＳＴインターフェース１１４、および第２
ＢＯＳＴインターフェース回路１１６を備えている。Ｂ
ＯＳＴ回路１１０は、第１ＢＯＳＴインターフェース１
１４を介してテスタ２２との間で結果信号や制御信号を
授受することができると共に、第２ＢＯＳＴインターフ
ェース１１６を介してＤＵＴ１１２との間で試験信号や
応答信号を授受することができる。
【００５０】ＢＯＳＴ回路１１０の内部には、ＤＡＣ１
１８およびＡＤＣ１２０が設けられている。ＤＡＣ１１
８は、ディジタル形式で供給される試験信号をアナログ
形式の試験信号に変換して第２ＢＯＳＴインターフェー
ス１１６に供給するユニットである。一方、ＡＤＣ１２
０は、第２ＢＯＳＴインターフェース１１６から供給さ
れるアナログ形式の応答信号をディジタル信号の応答信
号に変換するユニットである。ＤＡＣ１１８およびＡＤ
Ｃ１２０は、実施の形態１乃至４におけるＡＤＣ／ＤＡ
Ｃ測定部５４に相当している。
１８およびＡＤＣ１２０が設けられている。ＤＡＣ１１
８は、ディジタル形式で供給される試験信号をアナログ
形式の試験信号に変換して第２ＢＯＳＴインターフェー
ス１１６に供給するユニットである。一方、ＡＤＣ１２
０は、第２ＢＯＳＴインターフェース１１６から供給さ
れるアナログ形式の応答信号をディジタル信号の応答信
号に変換するユニットである。ＤＡＣ１１８およびＡＤ
Ｃ１２０は、実施の形態１乃至４におけるＡＤＣ／ＤＡ
Ｃ測定部５４に相当している。
【００５１】ＢＯＳＴ回路１１０は、また、ＤＡＣカウ
ンタ１２１、データ書き込み制御部１２２、およびアド
レスカウンタ１２４を備えている。ＤＡＣカウンタ１２
１は、ＤＵＴ１１２に供給すべき試験信号をディジタル
形式で生成するユニットである。ＤＡＣカウンタ１２１
によって生成されたディジタル形式の試験信号は、実行
すべき試験の内容に応じて、ディジタル形式のまま直
接、またはＤＡＣ１１８によってアナログ形式に変換さ
れた後、第２ＢＯＳＴインターフェース１１６に供給さ
れる。
ンタ１２１、データ書き込み制御部１２２、およびアド
レスカウンタ１２４を備えている。ＤＡＣカウンタ１２
１は、ＤＵＴ１１２に供給すべき試験信号をディジタル
形式で生成するユニットである。ＤＡＣカウンタ１２１
によって生成されたディジタル形式の試験信号は、実行
すべき試験の内容に応じて、ディジタル形式のまま直
接、またはＤＡＣ１１８によってアナログ形式に変換さ
れた後、第２ＢＯＳＴインターフェース１１６に供給さ
れる。
【００５２】データ書き込み制御部１２２は、後述する
ビジー信号を受信することにより、書き込み信号１２
６、ＤＡＣカウント信号１２８、およびアドレスカウン
ト信号１３０を生成するユニットである。書き込み信号
１２６は、ＤＵＴ１１２から発せられた応答信号を、後
述する測定データメモリ１３２に記録するための指令信
号である。ＤＡＣカウント信号１２８は、ＤＡＣカウン
タ１２１に、生成する指令信号の変更を指令する信号で
ある。また、アドレスカウント信号１３０は、アドレス
カウンタ１２４に、応答信号の記録先アドレスの変更を
指令する信号である。上述したＤＡＣカウンタ１２１、
データ書き込み制御部１２２、およびアドレスカウンタ
１２４は、実施の形態１乃至４における制御部５６に相
当している。
ビジー信号を受信することにより、書き込み信号１２
６、ＤＡＣカウント信号１２８、およびアドレスカウン
ト信号１３０を生成するユニットである。書き込み信号
１２６は、ＤＵＴ１１２から発せられた応答信号を、後
述する測定データメモリ１３２に記録するための指令信
号である。ＤＡＣカウント信号１２８は、ＤＡＣカウン
タ１２１に、生成する指令信号の変更を指令する信号で
ある。また、アドレスカウント信号１３０は、アドレス
カウンタ１２４に、応答信号の記録先アドレスの変更を
指令する信号である。上述したＤＡＣカウンタ１２１、
データ書き込み制御部１２２、およびアドレスカウンタ
１２４は、実施の形態１乃至４における制御部５６に相
当している。
【００５３】ＢＯＳＴ回路１１０は、また、測定データ
メモリ１３２を備えている。測定データメモリ１３２
は、実施の形態１乃至４におけるメモリ部６２に相当す
るユニットである。測定データメモリ１３２には、ＤＵ
Ｔ１１２からディジタル形式で供給される応答信号や、
ＤＵＴ１１２からアナログ信号で供給された後ＡＤＣ１
２０によってディジタル形式に変換された応答信号が供
給される。測定データメモリ１３２は、それらの応答信
号（ディジタル信号）を、書き込み信号１２６の指令に
応じて、アドレスカウンタ１２４によって指令されるア
ドレス１３４の領域に記録する。
メモリ１３２を備えている。測定データメモリ１３２
は、実施の形態１乃至４におけるメモリ部６２に相当す
るユニットである。測定データメモリ１３２には、ＤＵ
Ｔ１１２からディジタル形式で供給される応答信号や、
ＤＵＴ１１２からアナログ信号で供給された後ＡＤＣ１
２０によってディジタル形式に変換された応答信号が供
給される。測定データメモリ１３２は、それらの応答信
号（ディジタル信号）を、書き込み信号１２６の指令に
応じて、アドレスカウンタ１２４によって指令されるア
ドレス１３４の領域に記録する。
【００５４】ＢＯＳＴ回路１１０は、また、ＤＳＰプロ
グラムＲＯＭを含むＤＳＰ解析部１３６を備えている。
ＤＳＰ解析部１３６は、実施の形態１乃至４におけるＤ
ＳＰ解析部５８に相当している。ＤＳＰ解析部１３６
は、測定データメモリ１３２に記録されている応答信号
のデータを所定のタイミングで解析し、その解析結果を
表す結果信号をテスタ２２に供給する。
グラムＲＯＭを含むＤＳＰ解析部１３６を備えている。
ＤＳＰ解析部１３６は、実施の形態１乃至４におけるＤ
ＳＰ解析部５８に相当している。ＤＳＰ解析部１３６
は、測定データメモリ１３２に記録されている応答信号
のデータを所定のタイミングで解析し、その解析結果を
表す結果信号をテスタ２２に供給する。
【００５５】ＢＯＳＴボード１１０には、更に、ＤＳＰ
解析部１３６を動作させるための基準クロックを発生す
る基準クロック回路１３８や、その基準クロックを基礎
として、他のユニットを動作させるためのクロック信号
を発生するクロック発生回路１４０などが含まれてい
る。
解析部１３６を動作させるための基準クロックを発生す
る基準クロック回路１３８や、その基準クロックを基礎
として、他のユニットを動作させるためのクロック信号
を発生するクロック発生回路１４０などが含まれてい
る。
【００５６】図７に示すＤＵＴ１１２は、その内部に、
ＡＤＣ１４２とＤＡＣ１４４とを備えている。ＡＤＣ１
４２は、ＤＵＴ１１２の内部でディジタル信号をアナロ
グ信号に変換する回路である。また、ＤＡＣ１４４は、
ＤＵＴ１１２の内部でアナログ信号をディジタル信号に
変換する回路である。
ＡＤＣ１４２とＤＡＣ１４４とを備えている。ＡＤＣ１
４２は、ＤＵＴ１１２の内部でディジタル信号をアナロ
グ信号に変換する回路である。また、ＤＡＣ１４４は、
ＤＵＴ１１２の内部でアナログ信号をディジタル信号に
変換する回路である。
【００５７】本実施形態において、ＢＯＳＴ回路１１０
のＤＡＣカウンタ１２１から出力されるディジタル形式
の試験信号はＤＵＴ１１２のＤＡＣ１４４に入力され
る。そして、その試験信号はＤＡＣ１４４によってアナ
ログ信号に変換された後、アナログ形式の応答信号とし
てＢＯＳＴ回路１１０のＡＤＣ１２０に入力される。Ａ
ＤＣ１２０は、このようにして入力された応答信号をデ
ィジタル信号に変換して測定データメモリ１３２に供給
する。その変換処理の際、ＡＤＣ１２０はＡＤ変換処理
の実行中であることを表すビジー信号を出力する。この
ようにして出力されるビジー信号はデータ書き込み制御
部１２２に供給される。データ書き込み制御部１２２
は、そのビジー信号を受けて、上記の如く書き込み信号
１２６、ＤＡＣカウント信号１２８、およびアドレスカ
ウント信号１３０を発生する。
のＤＡＣカウンタ１２１から出力されるディジタル形式
の試験信号はＤＵＴ１１２のＤＡＣ１４４に入力され
る。そして、その試験信号はＤＡＣ１４４によってアナ
ログ信号に変換された後、アナログ形式の応答信号とし
てＢＯＳＴ回路１１０のＡＤＣ１２０に入力される。Ａ
ＤＣ１２０は、このようにして入力された応答信号をデ
ィジタル信号に変換して測定データメモリ１３２に供給
する。その変換処理の際、ＡＤＣ１２０はＡＤ変換処理
の実行中であることを表すビジー信号を出力する。この
ようにして出力されるビジー信号はデータ書き込み制御
部１２２に供給される。データ書き込み制御部１２２
は、そのビジー信号を受けて、上記の如く書き込み信号
１２６、ＤＡＣカウント信号１２８、およびアドレスカ
ウント信号１３０を発生する。
【００５８】本実施形態において、ＢＯＳＴ回路１１０
のＤＡＣカウンタ１２１から出力された後、ＤＡＣ１１
８によってアナログ形式に変換された試験信号はＤＵＴ
１１２のＡＤＣ１４２に供給される。そして、その試験
信号はＡＤＣ１４２によってディジタル形式の応答信号
に変換される。このようにして生成されたディジタル信
号の応答信号は、第２ＢＯＳＴインターフェース１１６
を通過して測定データメモリ１３２に直接供給される。
本実施形態において、ＤＵＴ１１２のＡＤＣ１４２は、
アナログ信号をディジタル信号に変換する際に、その変
換処理が実行中であることを表すビジー信号を出力す
る。このようにして出力されるビジー信号はデータ書き
込み制御部１２２に供給される。データ書き込み制御部
１２２は、そのビジー信号を受けて、上記の如く書き込
み信号１２６、ＤＡＣカウント信号１２８、およびアド
レスカウント信号１３０を発生する。
のＤＡＣカウンタ１２１から出力された後、ＤＡＣ１１
８によってアナログ形式に変換された試験信号はＤＵＴ
１１２のＡＤＣ１４２に供給される。そして、その試験
信号はＡＤＣ１４２によってディジタル形式の応答信号
に変換される。このようにして生成されたディジタル信
号の応答信号は、第２ＢＯＳＴインターフェース１１６
を通過して測定データメモリ１３２に直接供給される。
本実施形態において、ＤＵＴ１１２のＡＤＣ１４２は、
アナログ信号をディジタル信号に変換する際に、その変
換処理が実行中であることを表すビジー信号を出力す
る。このようにして出力されるビジー信号はデータ書き
込み制御部１２２に供給される。データ書き込み制御部
１２２は、そのビジー信号を受けて、上記の如く書き込
み信号１２６、ＤＡＣカウント信号１２８、およびアド
レスカウント信号１３０を発生する。
【００５９】図８は、図７に示すＢＯＳＴ回路１１０を
用いてＤＵＴ１１２を試験する際の手順の一例を示すフ
ローチャートである。図８に示す例では、先ず、ＤＵＴ
１１２のＤＡＣ１４４についてのテストが実行される
（ステップ１５０）。
用いてＤＵＴ１１２を試験する際の手順の一例を示すフ
ローチャートである。図８に示す例では、先ず、ＤＵＴ
１１２のＤＡＣ１４４についてのテストが実行される
（ステップ１５０）。
【００６０】図９（Ａ）〜図９（Ｈ）は、ＤＡＣ１４４
のテストの実行中に発生する各種信号の波形を示すタイ
ミングチャートである。図９（Ｂ）に示すようにＤＡＣ
カウンタ１２０から発せられる試験信号が時刻ｔ１にお
いて変化すると、図９（Ｃ）に示すようにその変化がＤ
ＵＴ１１２内のＤＡＣ１４４の出力、すなわち、アナロ
グ形式の応答信号に反映される。
のテストの実行中に発生する各種信号の波形を示すタイ
ミングチャートである。図９（Ｂ）に示すようにＤＡＣ
カウンタ１２０から発せられる試験信号が時刻ｔ１にお
いて変化すると、図９（Ｃ）に示すようにその変化がＤ
ＵＴ１１２内のＤＡＣ１４４の出力、すなわち、アナロ
グ形式の応答信号に反映される。
【００６１】ＤＵＴ１１２内のＤＡＣ１４４の出力が安
定した後、図９（Ｄ）に示すように、時刻ｔ２からＢＯ
ＳＴ回路１１０内のＡＤＣ１２０によるＡＤ変換が開始
される。この際、そのＡＤＣ１２０は、図９（Ｅ）に示
すようにＡＤ変換が終了するまでの間ビジー信号を生成
する。
定した後、図９（Ｄ）に示すように、時刻ｔ２からＢＯ
ＳＴ回路１１０内のＡＤＣ１２０によるＡＤ変換が開始
される。この際、そのＡＤＣ１２０は、図９（Ｅ）に示
すようにＡＤ変換が終了するまでの間ビジー信号を生成
する。
【００６２】時刻ｔ３においてビジー信号が消滅する
と、図９（Ｆ）に示すように、データ書き込み制御部１
２２によって書き込み信号１２６が生成される。その結
果、ＡＤＣ１２０によって適正なディジタル信号に変換
された後の応答信号が、測定データメモリ１３２内の所
定のアドレス領域に書き込まれる。
と、図９（Ｆ）に示すように、データ書き込み制御部１
２２によって書き込み信号１２６が生成される。その結
果、ＡＤＣ１２０によって適正なディジタル信号に変換
された後の応答信号が、測定データメモリ１３２内の所
定のアドレス領域に書き込まれる。
【００６３】時刻ｔ４において書き込み信号１２６が消
滅すると、次に、図９（Ｇ）および図９（Ｈ）に示すよ
うに、データ書き込み制御部１２２によってＤＡＣカウ
ント信号１２８とアドレスカウント信号１３０が生成さ
れる。その結果、図９（Ａ）に示すように次の応答信号
を書き込むべきアドレスが変更され、かつ、図９（Ｂ）
に示すようにＤＡＣ１１８から出力される試験信号の値
が変更される。
滅すると、次に、図９（Ｇ）および図９（Ｈ）に示すよ
うに、データ書き込み制御部１２２によってＤＡＣカウ
ント信号１２８とアドレスカウント信号１３０が生成さ
れる。その結果、図９（Ａ）に示すように次の応答信号
を書き込むべきアドレスが変更され、かつ、図９（Ｂ）
に示すようにＤＡＣ１１８から出力される試験信号の値
が変更される。
【００６４】以後、ＤＵＴ１１２のＤＡＣ１４４に供給
すべき全ての試験信号につき応答信号が記録されるまで
上記の処理が繰り返し実行される。そして、それらの処
理が終了すると、ＤＡＣ１４４に関するテストが終了さ
れる。
すべき全ての試験信号につき応答信号が記録されるまで
上記の処理が繰り返し実行される。そして、それらの処
理が終了すると、ＤＡＣ１４４に関するテストが終了さ
れる。
【００６５】図８に示すように、ＤＡＣ１４４のテスト
が終了すると、次に、ＤＵＴ１１２内のＡＤＣ１４２に
ついてのテストが実行される。ＡＤＣ１４２のテスト
は、上述したＤＡＣ１４４のテストとほぼ同じ要領で行
われる。
が終了すると、次に、ＤＵＴ１１２内のＡＤＣ１４２に
ついてのテストが実行される。ＡＤＣ１４２のテスト
は、上述したＤＡＣ１４４のテストとほぼ同じ要領で行
われる。
【００６６】すなわち、ＡＤＣ１４２のテストでは、先
ず、ＤＡＣ１１８によってアナログ形式に変換された試
験信号がＤＵＴ１１２内のＡＤＣ１４２に供給される。
ＡＤＣ１４２は、ビジー信号を出力しながらＡＤ変換処
理を実行し、その処理が終了すると、ビジー信号を消滅
させると共に、ディジタル形式の応答信号を測定データ
メモリ１３２に供給する。
ず、ＤＡＣ１１８によってアナログ形式に変換された試
験信号がＤＵＴ１１２内のＡＤＣ１４２に供給される。
ＡＤＣ１４２は、ビジー信号を出力しながらＡＤ変換処
理を実行し、その処理が終了すると、ビジー信号を消滅
させると共に、ディジタル形式の応答信号を測定データ
メモリ１３２に供給する。
【００６７】ビジー信号の消滅と同期してデータ書き込
み制御部１２２によって書き込み信号１２６が生成さ
れ、上述した変換後の応答信号が測定データメモリ１３
２に記録される。その後、データ書き込み制御部１２２
によりＤＡＣカウント信号１２８とアドレスカウント信
号１３０が生成され、試験信号の更新とアドレスの更新
とが行われる。
み制御部１２２によって書き込み信号１２６が生成さ
れ、上述した変換後の応答信号が測定データメモリ１３
２に記録される。その後、データ書き込み制御部１２２
によりＤＡＣカウント信号１２８とアドレスカウント信
号１３０が生成され、試験信号の更新とアドレスの更新
とが行われる。
【００６８】ＤＵＴ１１２のＡＤＣ１４２に供給すべき
全ての試験信号につき上述した処理が繰り返されると、
ＡＤＣ１４２についてのテストが終了される。このテス
トが終了すると、次に、図８に示すように測定結果の解
析、および結果信号の出力が行われる（ステップ１５
４、１５６）。
全ての試験信号につき上述した処理が繰り返されると、
ＡＤＣ１４２についてのテストが終了される。このテス
トが終了すると、次に、図８に示すように測定結果の解
析、および結果信号の出力が行われる（ステップ１５
４、１５６）。
【００６９】上述したステップ１５４および１５６の処
理はＤＳＰ解析部１３６において実行される。すなわ
ち、ＤＳＰ解析部１３６は、先ず、想定データメモリ１
３２に記録されている応答信号のデータを読み出し、そ
れらが正しい値であるか否かを判別する。そして、ＤＡ
Ｃ１４４によって生成された応答信号、およびＡＤＣ１
４２のよって生成された応答信号が適正な値である場合
は、それらのＤＡＣ１４４およびＡＤＣ１４２が正常で
あると判断する。一方、異常な応答信号が検出された場
合は、ＤＡＣ１４４またはＡＤＣ１４２が正常ではない
と判断する。これらの判断が終了すると、ＤＳＰ解析部
１３６は、その解析結果を表す結果信号をテスタ２２に
送信する。
理はＤＳＰ解析部１３６において実行される。すなわ
ち、ＤＳＰ解析部１３６は、先ず、想定データメモリ１
３２に記録されている応答信号のデータを読み出し、そ
れらが正しい値であるか否かを判別する。そして、ＤＡ
Ｃ１４４によって生成された応答信号、およびＡＤＣ１
４２のよって生成された応答信号が適正な値である場合
は、それらのＤＡＣ１４４およびＡＤＣ１４２が正常で
あると判断する。一方、異常な応答信号が検出された場
合は、ＤＡＣ１４４またはＡＤＣ１４２が正常ではない
と判断する。これらの判断が終了すると、ＤＳＰ解析部
１３６は、その解析結果を表す結果信号をテスタ２２に
送信する。
【００７０】上述の如く、本実施形態のＢＯＳＴ回路１
１０は、ＢＯＳＴ回路１１０内のＡＤＣ１２０、または
ＤＵＴ１１２内のＡＤＣ１４２がＡＤ変換を行う際に発
生するビジー信号を利用することで、応答信号の書き込
みタイミング、試験信号の更新タイミング、および応答
信号の書き込みアドレスの更新タイミングを最適化して
いる。このため、本実施形態のＢＯＳＴ回路１１０によ
れば、ビジー信号を利用することなく、大まかな待ち時
間を設定してデータの記録を進行させる回路に比して、
ＤＵＴ１１２の試験を高速で行うことができる。
１０は、ＢＯＳＴ回路１１０内のＡＤＣ１２０、または
ＤＵＴ１１２内のＡＤＣ１４２がＡＤ変換を行う際に発
生するビジー信号を利用することで、応答信号の書き込
みタイミング、試験信号の更新タイミング、および応答
信号の書き込みアドレスの更新タイミングを最適化して
いる。このため、本実施形態のＢＯＳＴ回路１１０によ
れば、ビジー信号を利用することなく、大まかな待ち時
間を設定してデータの記録を進行させる回路に比して、
ＤＵＴ１１２の試験を高速で行うことができる。
【００７１】また、本実施形態のＢＯＳＴ回路１１０に
よれば、上記の如く、ＡＤＣ１４２やＤＡＣ１４４によ
り生成された応答信号は、測定データメモリ１３２に一
時記録された後、ＢＯＳＴ回路１１０に含まれるＤＳＰ
解析部１３６によって解析される。そして、ＢＯＳＴ回
路１１０からテスタ２２にアップロードされるデータ
は、ＡＤＣ１４２およびＤＡＣ１４４の状態を示す結果
信号だけとされている。つまり、本実施形態では、ＢＯ
ＳＴ回路１１０からテスタ２２へ、測定データメモリ１
３２に記録されたデータをアップロードする必要がな
い。このため、本実施形態のＢＯＳＴ回路１１０によれ
ば、ＢＯＳＴ回路１１０とテスタ２２との間の通信方法
を簡単化することができ、かつ、ＤＵＴ１１２の試験に
要する時間を十分に短くすることができる。
よれば、上記の如く、ＡＤＣ１４２やＤＡＣ１４４によ
り生成された応答信号は、測定データメモリ１３２に一
時記録された後、ＢＯＳＴ回路１１０に含まれるＤＳＰ
解析部１３６によって解析される。そして、ＢＯＳＴ回
路１１０からテスタ２２にアップロードされるデータ
は、ＡＤＣ１４２およびＤＡＣ１４４の状態を示す結果
信号だけとされている。つまり、本実施形態では、ＢＯ
ＳＴ回路１１０からテスタ２２へ、測定データメモリ１
３２に記録されたデータをアップロードする必要がな
い。このため、本実施形態のＢＯＳＴ回路１１０によれ
ば、ＢＯＳＴ回路１１０とテスタ２２との間の通信方法
を簡単化することができ、かつ、ＤＵＴ１１２の試験に
要する時間を十分に短くすることができる。
【００７２】また、本実施形態のＢＯＳＴ回路１１０で
は、測定データメモリ１３２上のどの領域に応答信号を
記録するかを指定するためのアドレス信号を、ＢＯＳＴ
回路１１０の内部で発生することができる。従って、そ
のようなアドレス信号をテスタ２２からＢＯＳＴ回路１
１０に供給する必要がない。加えて、本実施形態のＢＯ
ＳＴ回路１１０は、アナログテストの実行に必須の機能
を自ら備えており、高い自己制御比率を実現しつつＤＵ
Ｔ１１２の試験を進行させることができる。このため、
本実施形態のＢＯＳＴ回路１１０によれば、外部から供
給すべき制御信号の数を最小限に抑えて、１台のＤＵＴ
１１２を測定するために必要なピンエレクトロニクス数
を抑制することができる。従って、本実施形態のＢＯＳ
Ｔ回路１１０によれば、１台のテスタで同時に試験し得
るＤＵＴの数を多数とすることができる。
は、測定データメモリ１３２上のどの領域に応答信号を
記録するかを指定するためのアドレス信号を、ＢＯＳＴ
回路１１０の内部で発生することができる。従って、そ
のようなアドレス信号をテスタ２２からＢＯＳＴ回路１
１０に供給する必要がない。加えて、本実施形態のＢＯ
ＳＴ回路１１０は、アナログテストの実行に必須の機能
を自ら備えており、高い自己制御比率を実現しつつＤＵ
Ｔ１１２の試験を進行させることができる。このため、
本実施形態のＢＯＳＴ回路１１０によれば、外部から供
給すべき制御信号の数を最小限に抑えて、１台のＤＵＴ
１１２を測定するために必要なピンエレクトロニクス数
を抑制することができる。従って、本実施形態のＢＯＳ
Ｔ回路１１０によれば、１台のテスタで同時に試験し得
るＤＵＴの数を多数とすることができる。
【００７３】実施の形態６．次に、図１０を参照して本
発明の実施の形態６について説明する。図１０は、本実
施形態において用いられるＢＯＳＴ回路１６０およびＤ
ＵＴ１６２の主要部の構造を説明するためのブロック図
を示す。尚、図１０に示すＢＯＳＴ回路１６０は、上述
した実施の形態１乃至４の何れの構成においても利用す
ることができる。
発明の実施の形態６について説明する。図１０は、本実
施形態において用いられるＢＯＳＴ回路１６０およびＤ
ＵＴ１６２の主要部の構造を説明するためのブロック図
を示す。尚、図１０に示すＢＯＳＴ回路１６０は、上述
した実施の形態１乃至４の何れの構成においても利用す
ることができる。
【００７４】図１０に示すように、本実施形態において
用いられるＤＵＴ１６２は、ビジー信号を出力すること
のできないＡＤＣ１６４を有している。このため、ＢＯ
ＳＴ回路１６０は、ＡＤＣ１６４がＡＤ変換を実行する
間に、ＤＵＴ１６２側からビジー信号を得ることができ
ない。
用いられるＤＵＴ１６２は、ビジー信号を出力すること
のできないＡＤＣ１６４を有している。このため、ＢＯ
ＳＴ回路１６０は、ＡＤＣ１６４がＡＤ変換を実行する
間に、ＤＵＴ１６２側からビジー信号を得ることができ
ない。
【００７５】このようにビジー信号を出力する機能を備
えていないＤＵＴ１６２に対応するため、本実施形態の
ＢＯＳＴ回路１６０は、回路の外部より、或いはＤＳＰ
１３６より、データ書き込み制御部１２２にトリガ信号
を供給するための機能を備えている。このトリガ信号
は、ＤＵＴ１６２側から供給されるビジー信号の代わり
にデータ書き込み制御部１２２に、書き込み信号１２
６、ＤＡＣカウント信号１２８、およびアドレスカウン
ト信号１３０を発生させる信号である。
えていないＤＵＴ１６２に対応するため、本実施形態の
ＢＯＳＴ回路１６０は、回路の外部より、或いはＤＳＰ
１３６より、データ書き込み制御部１２２にトリガ信号
を供給するための機能を備えている。このトリガ信号
は、ＤＵＴ１６２側から供給されるビジー信号の代わり
にデータ書き込み制御部１２２に、書き込み信号１２
６、ＤＡＣカウント信号１２８、およびアドレスカウン
ト信号１３０を発生させる信号である。
【００７６】本実施形態のＢＯＳＴ回路１６０によれ
ば、ＤＵＴ１６２のＡＤＣ１６４がＡＤ変換処理を実行
する時期と同期して、回路の外部またはＤＳＰ１６６か
らデータ書き込み制御部１２２にトリガ信号を供給する
ことで、実施の形態５の場合と同様の機能を実現するこ
とができる。従って、本実施形態のＢＯＳＴ回路１６０
によれば、ビジー信号を出力しないＤＵＴをも対象とし
て、実施の形態５で得られる効果と同様の効果を得るこ
とができる。
ば、ＤＵＴ１６２のＡＤＣ１６４がＡＤ変換処理を実行
する時期と同期して、回路の外部またはＤＳＰ１６６か
らデータ書き込み制御部１２２にトリガ信号を供給する
ことで、実施の形態５の場合と同様の機能を実現するこ
とができる。従って、本実施形態のＢＯＳＴ回路１６０
によれば、ビジー信号を出力しないＤＵＴをも対象とし
て、実施の形態５で得られる効果と同様の効果を得るこ
とができる。
【００７７】
【発明の効果】この発明は以上説明したように構成され
ているので、以下に示すような効果を奏する。請求項１
乃至３の何れか１項記載の発明によれば、ＢＯＳＴボー
ド用基板と、外部自己試験回路と、コネクタとを有する
外部試験補助装置を、上記のコネクタを介して、例えば
ＤＵＴボードやプローブカードなどのインターフェース
ボードに容易に装着することができる。このため、本実
施形態の外部自己試験回路によれば、ＤＵＴと外部自己
試験回路との間の経路が短く、テスタの処理速度を高
め、或いは、その機能を拡張し得る試験システムを容易
に実現することができる。
ているので、以下に示すような効果を奏する。請求項１
乃至３の何れか１項記載の発明によれば、ＢＯＳＴボー
ド用基板と、外部自己試験回路と、コネクタとを有する
外部試験補助装置を、上記のコネクタを介して、例えば
ＤＵＴボードやプローブカードなどのインターフェース
ボードに容易に装着することができる。このため、本実
施形態の外部自己試験回路によれば、ＤＵＴと外部自己
試験回路との間の経路が短く、テスタの処理速度を高
め、或いは、その機能を拡張し得る試験システムを容易
に実現することができる。
【００７８】請求項４または５記載の発明によれば、Ｄ
ＵＴボードやプローブカードの上に外部自己試験回路が
直接形成される。これらのＤＵＴボードやプローブカー
ドによれば、安価なテスタの処理速度を高め、或いは、
その機能を拡張し得る試験システムを容易に実現するこ
とができる。
ＵＴボードやプローブカードの上に外部自己試験回路が
直接形成される。これらのＤＵＴボードやプローブカー
ドによれば、安価なテスタの処理速度を高め、或いは、
その機能を拡張し得る試験システムを容易に実現するこ
とができる。
【００７９】請求項６記載の発明によれば、ＤＵＴ内の
ＤＡ変換器を含むアナログ回路の試験を容易化すること
ができる。
ＤＡ変換器を含むアナログ回路の試験を容易化すること
ができる。
【００８０】請求項７記載の発明によれば、ビジー信号
を利用することにより、ＤＡ変換器を含むＤＵＴの試験
速度を高速化することができる。
を利用することにより、ＤＡ変換器を含むＤＵＴの試験
速度を高速化することができる。
【００８１】請求項８記載の発明によれば、ＤＵＴ内の
ＡＤ変換器を含むアナログ回路の試験を容易化すること
ができる。
ＡＤ変換器を含むアナログ回路の試験を容易化すること
ができる。
【００８２】請求項９記載の発明によれば、ビジー信号
を利用することにより、ＡＤ変換器を含むＤＵＴの試験
速度を高速化することができる。
を利用することにより、ＡＤ変換器を含むＤＵＴの試験
速度を高速化することができる。
【００８３】請求項１０記載の発明によれば、ビジー信
号を出力しないＡＤ変換器を有するＤＵＴが試験対象で
ある場合にも高速での試験を実現することができる。
号を出力しないＡＤ変換器を有するＤＵＴが試験対象で
ある場合にも高速での試験を実現することができる。
【００８４】請求項１１記載の発明によれば、安価な試
験システムを用いて、高速かつ正確に半導体装置を試験
することができる。
験システムを用いて、高速かつ正確に半導体装置を試験
することができる。
【図１】 本発明の実施の形態１の外部試験補助装置の
平面図および側面図である。
平面図および側面図である。
【図２】 本発明の実施の形態１で用いられるテスタお
よびテストヘッドの斜視図である。
よびテストヘッドの斜視図である。
【図３】 図２に示すテスタおよびテストヘッドの内部
構造を示すブロック図である。
構造を示すブロック図である。
【図４】 本発明の実施の形態２の外部試験補助装置の
側面図である。
側面図である。
【図５】 本発明の実施の形態３の外部試験補助装置の
構成を説明するための図である。
構成を説明するための図である。
【図６】 本発明の実施の形態４の外部試験補助装置の
側面図および平面図である。
側面図および平面図である。
【図７】 本発明の実施の形態５の外部試験補助装置が
備えるＢＯＳＴ回路のブロック図である。
備えるＢＯＳＴ回路のブロック図である。
【図８】 図７に示すＢＯＳＴ回路が実行するＤＵＴテ
ストの流れを説明するためのフローチャートである。
ストの流れを説明するためのフローチャートである。
【図９】 図７に示すＢＯＳＴ回路がＤＵＴ内のＤＡＣ
をテストする際に生ずる信号の波形を表すタイミングチ
ャートである。
をテストする際に生ずる信号の波形を表すタイミングチ
ャートである。
【図１０】 本発明の実施の形態６の外部試験補助装置
が備えるＢＯＳＴ回路のブロック図である。
が備えるＢＯＳＴ回路のブロック図である。
【図１１】 外部試験補助装置を用いた従来の半導体装
置の試験方法を説明するためのブロック図である。
置の試験方法を説明するためのブロック図である。
２０；７０ ＤＵＴボード、 ２２ テスタ、 ２
４ テストヘッド、２６ ＴＰＧ（Test Pattern Gener
ator）、 ３４ ピンエレクトロニクス、 ４０；
１１２ ＤＵＴ（Device Under Test）、 ４１ Ｄ
ＵＴボード用基板、 ４２ ＤＵＴソケット、 ４
４；８０；１１０ ＢＯＳＴボード、 ４６；８６
ＢＯＳＴソケット、 ５０ ＢＯＳＴボード用基板、
５２；８２ コネクタ、 ８８；１００ プローブカ
ード、 ９０ 半導体ウェハ。
４ テストヘッド、２６ ＴＰＧ（Test Pattern Gener
ator）、 ３４ ピンエレクトロニクス、 ４０；
１１２ ＤＵＴ（Device Under Test）、 ４１ Ｄ
ＵＴボード用基板、 ４２ ＤＵＴソケット、 ４
４；８０；１１０ ＢＯＳＴボード、 ４６；８６
ＢＯＳＴソケット、 ５０ ＢＯＳＴボード用基板、
５２；８２ コネクタ、 ８８；１００ プローブカ
ード、 ９０ 半導体ウェハ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山田 真二 兵庫県伊丹市瑞原四丁目１番地 菱電セミ コンダクタエンジニアリング株式会社内 (72)発明者 船倉 輝彦 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 2G132 AA01 AA12 AB01 AE00 AG01 AG08 AL33
Claims (11)
- 【請求項１】 半導体装置の試験に用いる外部試験補助
装置であって、 複数の端子を含むコネクタと、 前記コネクタが固定されたＢＯＳＴボード用基板と、 前記ＢＯＳＴボード用基板に形成された外部自己試験回
路とを備え、 前記外部自己試験回路は、 前記コネクタ内の特定の端子から入力される制御信号に
基づいて、所定の試験信号を前記コネクタ内の特定の端
子に送出する試験信号送出部と、 前記コネクタ内の特定の端子に前記試験信号に対応して
入力される応答信号を受信する応答信号受信部と、 前記応答信号を解析して、その信号が適正な信号である
か否かを判断する信号解析部と、 前記応答信号の適否を表す試験結果信号を、前記コネク
タが備える特定の端子に送出する結果信号送出部とを含
むことを特徴とする外部試験補助装置。 - 【請求項２】 試験対象の半導体装置を装着するための
ＤＵＴソケットと、 前記コネクタと嵌合するＢＯＳＴソケットと、 前記ＤＵＴソケットおよび前記ＢＯＳＴソケットの双方
が固定されたＤＵＴボード用基板とを更に備え、 前記ＤＵＴボード用基板は、 半導体試験装置のテストヘッドに配置される複数のピン
エレクトロニクスと電気的な接続を得るための複数の接
続端子と、 前記複数の接続端子と、前記ＤＵＴソケットの端子と、
前記ＢＯＳＴソケットの端子との間で所望の電気的接続
を得るための回路要素とを備えることを特徴とする請求
項１記載の外部試験補助装置。 - 【請求項３】 試験対象の半導体ウェハと接触すべき複
数のプローブを備えるプローブカードと、 前記コネクタと嵌合するＢＯＳＴソケットとを更に備
え、 前記プローブカードは、 半導体試験装置のテストヘッドに配置される複数のピン
エレクトロニクスと電気的な接続を得るための複数の接
続端子と、 前記複数の接続端子と、前記複数のプローブと、前記Ｂ
ＯＳＴソケットの端子との間で所望の電気的接続を得る
ための回路要素と、を備えることを特徴とする請求項１
記載の外部試験補助装置。 - 【請求項４】 半導体装置の試験に用いる外部試験補助
装置であって、 試験対象の半導体装置を装着するためのＤＵＴソケット
と、 前記ＤＵＴソケットが固定されたＤＵＴボード用基板
と、 前記ＤＵＴボード用基板に形成された外部自己試験回路
とを備え、 前記ＤＵＴボード用基板は、 半導体試験装置のテストヘッドに配置される複数のピン
エレクトロニクスと電気的な接続を得るための複数の接
続端子と、 前記複数の接続端子と、前記ＤＵＴソケットの端子と、
前記外部自己試験回路が備える複数の回路端子との間で
所望の電気的接続を得るための回路要素とを備え、か
つ、 前記外部自己試験回路は、 特定の回路端子から入力される制御信号に基づいて、所
定の試験信号を特定の回路端子に送出する試験信号送出
部と、 前記試験信号に対応して特定の回路端子に入力される応
答信号を受信する応答信号受信部と、 前記応答信号を解析して、その信号が適正な信号である
か否かを判断する信号解析部と、 前記応答信号の適否を表す試験結果信号を、特定の回路
端子に送出する結果信号送出部とを含むことを特徴とす
る外部試験補助装置。 - 【請求項５】 半導体装置の試験に用いる外部試験補助
装置であって、 試験対象の半導体ウェハと接触すべき複数のプローブを
備えるプローブカードと、 前記プローブカードに形成された外部自己試験回路とを
備え、 前記プローブカードは、 半導体試験装置のテストヘッドに配置される複数のピン
エレクトロニクスと電気的な接続を得るための複数の接
続端子と、 前記複数の接続端子と、前記複数のプローブと、前記外
部自己試験回路が備える複数の回路端子との間で所望の
電気的接続を得るための回路要素とを備え、かつ、 前記外部自己試験回路は、 特定の回路端子から入力される制御信号に基づいて、所
定の試験信号を特定の回路端子に送出する試験信号送出
部と、 前記試験信号に対応して特定の回路端子に入力される応
答信号を受信する応答信号受信部と、 前記応答信号を解析して、その信号が適正な信号である
か否かを判断する信号解析部と、 前記応答信号の適否を表す試験結果信号を、特定の回路
端子に送出する結果信号送出部とを含むことを特徴とす
る外部試験補助装置。 - 【請求項６】 前記試験信号送出部は、ディジタル信号
を前記試験信号として送出するディジタル送出部を備
え、 前記応答信号受信部は、前記ディジタル信号に対応して
入力されるアナログ信号を前記応答信号として受信し、
かつ、その応答信号をディジタル信号に変換するＡＤ変
換器を備えることを特徴とする請求項１乃至５の何れか
１項記載の外部試験補助装置。 - 【請求項７】 前記ＡＤ変換器によってアナログ形式の
応答信号がディジタル信号に変換されるタイミングを表
す第１ビジー信号を発生するビジー信号発生部と、 前記第１ビジー信号に基づいて、前記ＡＤ変換器から出
力されるディジタル信号を記録する第１記録手段と、 前記第１ビジー信号に基づいて、前記ＡＤ変換器から出
力されるディジタル信号を記録するアドレスを変更する
第１アドレス変更手段と、 前記第１ビジー信号に基づいて、前記試験信号送出部か
ら送出されるディジタル信号を変更する第１変更手段
と、 を更に備えることを特徴とする請求項６記載の外部試験
補助装置。 - 【請求項８】 前記試験信号送出部は、ディジタル信号
をアナログ信号に変換し、かつ、そのアナログ信号を前
記試験信号として送出するＤＡ変換器を備え、 前記応答信号受信部は、アナログ形式の前記試験信号に
対応して入力されるディジタル信号を前記応答信号とし
て受信するディジタル受信部を備えることを特徴とする
請求項１乃至７の何れか１項記載の外部試験補助装置。 - 【請求項９】 前記ＤＡ変換器から送出されたアナログ
形式の試験信号が、試験対象の半導体装置または半導体
ウェハの内部でディジタル信号に変換されるタイミング
を表す第２ビジー信号を、前記半導体装置または前記半
導体ウェハから受信するビジー信号受信部と、 前記第２ビジー信号に基づいて、ディジタル形式で入力
される前記応答信号を記録する第２記録手段と、 前記第２ビジー信号に基づいて、ディジタル形式で入力
される前記応答信号を記録するアドレスを変更する第２
アドレス変更手段と、 前記第２ビジー信号に基づいて、前記試験信号送出部か
ら送出されるディジタル信号を変更する第２変更手段
と、 を更に備えることを特徴とする請求項８記載の外部試験
補助装置。 - 【請求項１０】 前記第２記録手段による応答信号の記
録、前記第２アドレス変更手段によるアドレスの変更、
および前記第２変更手段による試験信号の変更を指示す
るトリガ信号を、前記半導体装置および前記半導体ウェ
ハを除く外部機器から受信するトリガ信号受信手段を更
に備えることを特徴とする請求項９記載の外部試験補助
装置。 - 【請求項１１】 請求項１乃至１０の何れか１項記載の
外部試験補助装置を用いて実行されることを特徴とする
半導体装置の試験方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001032849A JP2002236143A (ja) | 2001-02-08 | 2001-02-08 | 半導体装置の試験に用いる外部試験補助装置およびその装置を用いた半導体装置の試験方法 |
| US09/927,366 US6653855B2 (en) | 2001-02-08 | 2001-08-13 | External test auxiliary device to be used for testing semiconductor device |
| TW090124919A TW540125B (en) | 2001-02-08 | 2001-10-09 | External test auxiliary device to be used for testing semiconductor device |
| DE10150371A DE10150371A1 (de) | 2001-02-08 | 2001-10-11 | Externe Testhilfsvorrichtung und Testverfahren einer Halbleitervorrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001032849A JP2002236143A (ja) | 2001-02-08 | 2001-02-08 | 半導体装置の試験に用いる外部試験補助装置およびその装置を用いた半導体装置の試験方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002236143A true JP2002236143A (ja) | 2002-08-23 |
Family
ID=18896709
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001032849A Withdrawn JP2002236143A (ja) | 2001-02-08 | 2001-02-08 | 半導体装置の試験に用いる外部試験補助装置およびその装置を用いた半導体装置の試験方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6653855B2 (ja) |
| JP (1) | JP2002236143A (ja) |
| DE (1) | DE10150371A1 (ja) |
| TW (1) | TW540125B (ja) |
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| JP2011102798A (ja) * | 2009-11-11 | 2011-05-26 | Advantest Corp | 試験装置および電子デバイス |
| WO2011065770A2 (ko) * | 2009-11-26 | 2011-06-03 | 주식회사 아이티엔티 | 룩업 테이블을 내장한 보스트 회로 장치 또는 패턴 생성 장치, 및 이를 이용한 테스트 대상 디바이스에 대한 테스트 데이터 출력 방법 |
| KR20160007110A (ko) * | 2014-07-11 | 2016-01-20 | 세메스 주식회사 | 테스트 인터페이스 유닛 |
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| US7248036B2 (en) * | 2004-05-27 | 2007-07-24 | Intel Corporation | Method and apparatus to probe bus signals using repeaters |
| TWI274166B (en) * | 2004-06-18 | 2007-02-21 | Unitest Inc | Semiconductor test apparatus for simultaneously testing plurality of semiconductor devices |
| JP4568055B2 (ja) * | 2004-08-23 | 2010-10-27 | 株式会社アドバンテスト | 試験装置及び試験方法 |
| EP1858028B1 (en) * | 2006-05-18 | 2010-12-22 | Dialog Semiconductor GmbH | Memory test engine |
| WO2008056666A1 (fr) * | 2006-11-10 | 2008-05-15 | Nec Corporation | Circuit d'essai, méthode et dispositif semi-conducteur |
| JP5446268B2 (ja) * | 2006-11-10 | 2014-03-19 | 日本電気株式会社 | 並列テスト回路と方法並びに半導体装置 |
| US9506980B2 (en) * | 2013-03-15 | 2016-11-29 | Intel Corporation | Integrated circuit testing architecture |
| KR102377362B1 (ko) * | 2015-07-08 | 2022-03-23 | 삼성전자주식회사 | 보조 테스트 장치, 그것을 포함하는 테스트 보드 및 그것의 테스트 방법 |
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|---|---|---|---|---|
| US3667037A (en) * | 1969-11-12 | 1972-05-30 | Gen Electric | Pocket size integrated circuit logic analyzer |
| US3870953A (en) * | 1972-08-01 | 1975-03-11 | Roger Boatman & Associates Inc | In circuit electronic component tester |
| US4998250A (en) * | 1988-09-08 | 1991-03-05 | Data I/O Corporation | Method and apparatus for determining an internal state of an electronic component |
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-
2001
- 2001-02-08 JP JP2001032849A patent/JP2002236143A/ja not_active Withdrawn
- 2001-08-13 US US09/927,366 patent/US6653855B2/en not_active Expired - Fee Related
- 2001-10-09 TW TW090124919A patent/TW540125B/zh not_active IP Right Cessation
- 2001-10-11 DE DE10150371A patent/DE10150371A1/de not_active Ceased
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| KR102094406B1 (ko) | 2014-07-11 | 2020-03-27 | 주식회사 아이에스시 | 테스트 인터페이스 유닛 |
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