JP3594137B2 - Icテスタ - Google Patents
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Description
【発明の属する技術分野】
本発明は、被試験対象、例えばIC,LSI等を試験するICテスタに関し、パーピン方式、シェアード方式の両方に使えるICテスタに関するものである。
【0002】
【従来の技術】
ICテスタは、被試験対象(以下DUTと略す)、例えば、IC、LSI等に試験パターンを与え、DUTの出力と期待値パターンとを比較し、良否の判定を行うものである。そして、ICテスタには、パーピン方式とシェアード方式とがある。パーピン方式はDUTごとにパターンメモリ等を設けた構成で、シェアード方式はDUTの複数ピンごとにパターンメモリ等を設けた構成である。このような装置を以下に説明する。
【0003】
まず、パーピン方式のICテスタについて、図4を用いて説明する。図4において、テストヘッド1は、図示しないDUTに電気的に接続し、複数のピンエレクトロニクス11が設けられている。ピンエレクトロニクス11は、DUTに電気的に接続し、信号の授受の少なくとも一方を行う。また、ピンエレクトロニクス11は、通常ドライバ、コンパレータ等を有するものを示すが、タイミングジェネレータ等も含むものとする。つまり、ピンエレクトロニス11は、DUTと信号の授受を行える構成であればよい。本体2は、テストヘッド1に電気的に接続し、全体の制御を行うと共に、複数のパターンメモリ21が設けられている。パターンメモリ21は、試験パターン、期待値パターンからなるテストパターンを記憶し、テストパターンをピンエレクトロニクス11に出力する。
【0004】
このような装置の動作を以下に説明する。パターンメモリ21がテストパターンを、図示しない制御手段のアドレス指示に従って、順次テストパターンを出力する。このテストパターンにより、ピンエレクトロニクス11は試験パターンをDUTに与える。DUTは試験パターンに基づいて出力を行い、この出力をピンエレクトロニクス11は入力し、テストパターンの期待値パターンとを比較し良否の判定を行う。
【0005】
次に、シェアード方式のICテスタについて、図5を用いて説明する。図5において、テストヘッド3は、図示しないDUTに電気的に接続し、複数のピンエレクトロニクス31,32が設けられている。ピンエレクトロニクス31,32は、DUTの1つ目、2つ目に、それぞれ電気的に接続し、信号の授受の少なくとも一方を行う。本体4は、テストヘッド3に電気的に接続し、全体の制御を行うと共に、複数のパターンメモリ41が設けられている。パターンメモリ41は、試験パターン、期待値パターンからなるテストパターンを記憶し、テストパターンをピンエレクトロニクス31,32に出力する。
【0006】
このような装置の動作を以下に説明する。パターンメモリ41がテストパターンを、図示しない制御手段のアドレス指示に従って、順次テストパターンを出力する。このテストパターンにより、ピンエレクトロニクス31,32は同じ試験パターンを、それぞれ1つ目、2つ目のDUTに与える。1つ目、2つ目のDUTは、試験パターンに基づいて、それぞれピンエレクトロニクス31,32に出力する。ピンエレクトロニクス31,32は、それぞれ、1つ目、2つ目のDUTの出力と、テストパターンの期待値パターンとを比較し良否の判定を行う。
【0007】
【発明が解決しようとする課題】
パーピン方式のICテスタは、ピン(ピンエレクトロニクス11)ごとに、個別のパターンメモリ21を持っているので、各ピンが独立した動作ができる。しかし、パターンメモリ21をピンごとに設けなければならないので、ICテスタが高価になってしまう。
【0008】
一方、シェアード方式のICテスタは、複数ピン(ピンエレクトロニクス31,32)ごとに、パターンメモリ41を共有しているので、同じパターンメモリ41を共有するピンは、同じ動作になる。従って、DUTを複数同時検査する場合やDUTの同等機能のピンを同時に検査する場合等に用いられる。パターンメモリ41を複数ピンごとに設けているので、ICテスタを安価にできるが、ピン動作のフレキシビリティが制限される。
【0009】
このように、パーピン方式、シェアード方式のICテスタは特徴が異なる。従って、導入時にICテスタの価格、今後の試験計画等を考慮し、どちらかを選択しなけらばならなかった。
【0010】
そこで、本発明の目的は、パーピン方式、シェアード方式の両方に使えるICテスタを実現することにある。
【0011】
【課題を解決するための手段】
請求項1記載の本発明は、
被試験対象に電気的に接続し、信号の授受の少なくとも一方を行う複数のピンエレクトロニクスを用いて、被試験対象を試験するICテスタにおいて、
前記被試験対象を試験するテストプログラムを記憶する記憶部と、
パーピン方式、シェアード方式に基づいて、前記記憶部のテストプログラムにより、パーピン方式またはシェアード方式で制御を行う制御手段と、
前記テストパターンを記憶し、2出力が行え、テストパターンを前記ピンエレクトロニクスに与える複数のパターンメモリと、
これらのパターンメモリの1出力、2出力の切り替えを行う切替部と、
この切替部の切替状態により、パーピン方式、シェアード方式を認識し、前記制御手段に指示する認識手段と
を有することを特徴とするものである。
【0013】
請求項2記載の本発明は、
被試験対象を試験するICテスタにおいて、
前記被試験対象を試験するテストプログラムを記憶する記憶部と、
パーピン方式、シェアード方式に基づいて、前記記憶部のテストプログラムにより、パーピン方式またはシェアード方式で制御を行う制御手段と、
直流電流、電圧の複数出力または複数測定を行うDCソースと、
このDCソースの出力または測定の切り替えを行う切替部と、
この切替部の切替状態により、パーピン方式、シェアード方式を認識し、前記制御手段に指示する認識手段と
を設けたことを特徴とするものである。
【0014】
【発明の実施の形態】
以下図面を用いて本発明の実施の形態を説明する。図1は本発明の一実施例を示した構成図である。
【0015】
図1において、テストヘッド5は、DUTA,Bに電気的に接続し、複数のピンエレクトロニクス51が設けられている。ピンエレクトロニクス51は、DUTA,Bに電気的に接続し、信号の授受の少なくとも一方を行う。また、ピンエレクトロニクス51は、通常ドライバ、コンパレータ等を有するものを示すが、タイミングジェネレータ等も含むものとする。つまり、ピンエレクトロニス51は、DUTA,Bと信号の授受を行える構成であればよい。
【0016】
本体6は、テストヘッド5に電気的に接続し、複数のパターンメモリ61、切替部62、認識手段63、記憶部64、制御手段65が設けられている。パターンメモリ61は、試験パターン、期待値パターンからなるテストパターンを記憶し、コネクタ611,612からテストパターンの出力をテストヘッド5のピンエレクトロニクス51に与える。切替部62は、パターンメモリ61のコネクタ611,612の切り替えを行う。認識手段63は、テストヘッド5の接続状態、切替部62の切替状態により、パーピン方式、シェアード方式を指示すると共に、テストヘッド5の数を通知する。記憶部64は、DUTA,Bを試験するテストプログラムを記憶する。ここで、テストプログラムは、テスタパターンを含む。制御手段65は、認識手段63の指示及び通知により、記憶部64のテストプログラムに基づいて、パーピン方式またはシェアード方式で、全体の制御を行う。
【0017】
このような装置の動作を以下で説明する。図2は図1に示す装置の動作を示すフローチャートである。まず、シェアード方式の場合について説明する。パターンメモリ61のコンタクト611,612は、それぞれピンエレクトロニクス51に電気的に接続する。そして、切替部62は、パターンメモリ61に対して、コンタクト611,612の両方から出力するように設定する。パターンメモリ61のコンタクト611の出力を受けるピンエレクトロニクス51は、一方のDUTAに接続し、パターンメモリ61のコンタクト612の出力を受けるピンエレクトロニクス51は、他方のDUTBに接続する。
【0018】
認識手段63が、テストヘッド5を認識し、切替部62の切替状態、つまり、コンタクト611,612の両方から出力する設定を認識する。ここで、テストヘッド5の認識は、例えば、ピンエレクトロニクス51に割り付けられているアドレスにアクセスし、対象があれば、テストヘッド5があることを認識する。認識手段63は、コンタクト611,612が両方出力なので、シェアード方式で、制御手段65に指示を行い、テストヘッド5が1つであることを通知する(S1)。
【0019】
そして、制御手段65は、シェアード方式で、記憶部64のテストプログラムをシェアード方式の制限を受けて実行し、テストパターンをパターンメモリ61に格納する。パターンメモリ61は、制御手段65のアドレス指示に従って、順次テストパターンを出力する。このテストパターンにより、ピンエレクトロニクス51は試験パターンをDUTA,Bに与える。DUTA,Bは試験パターンに基づいて出力を行い、この出力をピンエレクトロニクス51は入力し、テストパターンの期待値パターンとを比較し良否の判定を行う(S2,S3)。
【0020】
次にパーピン方式の場合について説明する。図3はパーピン方式の接続を説明する構成図である。パターンメモリ61のコンタクト611は、ピンエレクトロニクス51に電気的に接続する。この場合、図1に示す装置と比較し、パターンメモリ61は2倍の数が搭載されている。コンタクト612は接続を行わない。そして、切替部62は、パターンメモリ61に対して、コンタクト611のみから出力するように設定する。
【0021】
認識手段63が、テストヘッド5を認識し、切替部62の切替状態、つまり、コンタクト611のみから出力する設定を認識する。認識手段63は、コンタクト611のみの出力なので、パーピン方式として、制御手段65に指示を行い、テストヘッド5が1つであることを通知する(S1)。
【0022】
そして、制御手段65は、パーピン方式として、記憶部64のテストプログラムをシェアード方式の制限を受けずに実行し、テストパターンをパターンメモリ61に格納する。パターンメモリ61がテストパターンを、制御手段65のアドレス指示に従って、順次テストパターンを出力する。このテストパターンにより、ピンエレクトロニクス51は試験パターンをDUTに与える。DUTは試験パターンに基づいて出力を行い、この出力をピンエレクトロニクス51は入力し、テストパターンの期待値パターンとを比較し良否の判定を行う(S2,S4)。
【0023】
このように、認識手段63のパーピン方式、シェアード方式の認識により、制御手段65が、記憶部64のテストプログラムに基づいて、パーピン方式またはシェアード方式で制御を行うので、パーピン方式、シェアード方式の両方にICテスタを使うことができる。これにより、容易にパーピン方式、シェアード方式に変更することができ、ICテスタの導入時に、パーピン方式、シェアード方式の選定を厳格に行う必要をなくすことができ、自由度を増すことができる。つまり、初期はシェアード方式を導入し、後日、自由度が高いパーピン方式に変更できる。
【0024】
なお、本発明はこれに限定されるものではなく、パターンメモリ61をパーピン方式、シェアード方式で行う構成を示したが、直流電流、電圧の出力または測定を行うDCソースをパターンメモリ61の代わりに設ける構成でもよい。
【0025】
また、パーピン方式を示す図2において、テストヘッド5を新たに設け、パターンメモリ61のコネクタ612に接続する構成にしてもよい。このとき、切替部62は、パターンメモリ61に対して、出力時はどちらか一方のみの出力に設定される。この設定を認識手段63が認識し、テストヘッド5が2つあることを認識し、制御手段65に通知する。
【0026】
そして、パターンメモリ61は2出力を行う例を示したが、複数出力できればよい。
【0027】
【発明の効果】
本発明によれば、制御手段が、記憶部のテストプログラムに基づいて、パーピン方式またはシェアード方式で制御を行うので、パーピン方式、シェアード方式の両方にICテスタを使うことができる。これにより、容易にパーピン方式、シェアード方式に変更することができ、ICテスタの導入時に、パーピン方式、シェアード方式の選定を厳格に行う必要をなくすことができ、自由度を増すことができるという効果がある。
【図面の簡単な説明】
【図1】本発明の一実施例を示した構成図である。
【図2】図1に示す装置の動作を示すフローチャートである。
【図3】図1に示す装置をパーピン方式に適用した例である。
【図4】従来のパーピン方式ICテスタの構成を示した図である。
【図5】従来のシェアード方式ICテスタの構成を示した図である。
【符号の説明】
61 パターンメモリ
611,612 コネクタ
62 切替部
63 認識手段
64 記憶部
65 制御手段
Claims (2)
- 被試験対象に電気的に接続し、信号の授受の少なくとも一方を行う複数のピンエレクトロニクスを用いて、被試験対象を試験するICテスタにおいて、
前記被試験対象を試験するテストプログラムを記憶する記憶部と、
パーピン方式、シェアード方式に基づいて、前記記憶部のテストプログラムにより、パーピン方式またはシェアード方式で制御を行う制御手段と、
前記テストパターンを記憶し、2出力が行え、テストパターンを前記ピンエレクトロニクスに与える複数のパターンメモリと、
これらのパターンメモリの1出力、2出力の切り替えを行う切替部と、
この切替部の切替状態により、パーピン方式、シェアード方式を認識し、前記制御手段に指示する認識手段と
を有することを特徴とするICテスタ。 - 被試験対象を試験するICテスタにおいて、
前記被試験対象を試験するテストプログラムを記憶する記憶部と、
パーピン方式、シェアード方式に基づいて、前記記憶部のテストプログラムにより、パーピン方式またはシェアード方式で制御を行う制御手段と、
直流電流、電圧の複数出力または複数測定を行うDCソースと、
このDCソースの出力または測定の切り替えを行う切替部と、
この切替部の切替状態により、パーピン方式、シェアード方式を認識し、前記制御手段に指示する認識手段と
を設けたことを特徴とするICテスタ。
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2001
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