JP2002231911A - Ｓｏｉ基体の欠陥検出方法 - Google Patents
Ｓｏｉ基体の欠陥検出方法Info
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- JP2002231911A JP2002231911A JP2001029724A JP2001029724A JP2002231911A JP 2002231911 A JP2002231911 A JP 2002231911A JP 2001029724 A JP2001029724 A JP 2001029724A JP 2001029724 A JP2001029724 A JP 2001029724A JP 2002231911 A JP2002231911 A JP 2002231911A
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Abstract
(57)【要約】
【課題】 ＳＯＩピンホールおよびＢＯＸピンホールを
１枚のＳＯＩウェハで目視検出できる欠陥検出方法を提
供する。 【解決手段】 ＳＯＩ層がある面をフッ化水素に浸漬処
理するＨＦ処理をするステップと、ＨＦ処理されたこと
で生じた絶縁層の空洞または絶縁層の欠陥がある箇所か
ら最短距離または最短距離とみなせるＳＯＩ層の面上の
部位に電解物質を（析出）させるステップと、電解物質
がデコレートされた部位を検出するステップと、を有す
る。
１枚のＳＯＩウェハで目視検出できる欠陥検出方法を提
供する。 【解決手段】 ＳＯＩ層がある面をフッ化水素に浸漬処
理するＨＦ処理をするステップと、ＨＦ処理されたこと
で生じた絶縁層の空洞または絶縁層の欠陥がある箇所か
ら最短距離または最短距離とみなせるＳＯＩ層の面上の
部位に電解物質を（析出）させるステップと、電解物質
がデコレートされた部位を検出するステップと、を有す
る。
Description
【０００１】
【発明の属する技術分野】本発明はＳＯＩ（Ｓｉｌｉｃ
ｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）ウェハにおける欠陥
検出方法に関するものであり、同一ウェハのＳＯＩ層お
よび絶縁層の欠陥（ピンホール）を同時に検出できるＳ
ＯＩ基体の欠陥検出方法に関するものである。
ｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）ウェハにおける欠陥
検出方法に関するものであり、同一ウェハのＳＯＩ層お
よび絶縁層の欠陥（ピンホール）を同時に検出できるＳ
ＯＩ基体の欠陥検出方法に関するものである。
【０００２】
【従来の技術】絶縁物上の単結晶シリコン半導体層の形
成は、ＳＯＩとして広く知られており、ＬＳＩの高速
化、低消費電力化を達成する技術として期待されてい
る。またＳＯＩデバイスを構築する上で高品質のＳＯＩ
基板が要求されている。特にＳＯＩ層ならびに絶縁層と
しての埋め込み酸化膜（ＢＯＸ）層の欠陥はデバイス歩
留りや電流リークに大きな影響を及ぼすため、致命的な
欠陥となる。
成は、ＳＯＩとして広く知られており、ＬＳＩの高速
化、低消費電力化を達成する技術として期待されてい
る。またＳＯＩデバイスを構築する上で高品質のＳＯＩ
基板が要求されている。特にＳＯＩ層ならびに絶縁層と
しての埋め込み酸化膜（ＢＯＸ）層の欠陥はデバイス歩
留りや電流リークに大きな影響を及ぼすため、致命的な
欠陥となる。
【０００３】致命的な欠陥は「キラーディフェクト」と
呼ばれているが、ＳＯＩウェハにおいてはＨＦ欠陥（Ｓ
ＯＩピンホール）と呼ばれるＳＯＩ層の欠陥や、ＢＯＸ
ピンホールとよばれるＢＯＸ層の欠陥などがキラーディ
フェクトに当てはまる。従来技術のＳＩＭＯＸ（Ｓｅｐ
ａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇ
ａｎ）においてＳＯＩピンホールは金属パーティクル、
酸化物析出およびＣＯＰ（Ｃｒｙｓｔａｌ Ｏｒｉｇｉ
ｎａｔｅｄ Ｐａｒｔｉｃｌｅ）が主な原因とされてい
る。また、酸素インプランテーション時にウェハ上に存
在するパーティクルによって影になった部分がＢＯＸピ
ンホールになることが報告されている。
呼ばれているが、ＳＯＩウェハにおいてはＨＦ欠陥（Ｓ
ＯＩピンホール）と呼ばれるＳＯＩ層の欠陥や、ＢＯＸ
ピンホールとよばれるＢＯＸ層の欠陥などがキラーディ
フェクトに当てはまる。従来技術のＳＩＭＯＸ（Ｓｅｐ
ａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇ
ａｎ）においてＳＯＩピンホールは金属パーティクル、
酸化物析出およびＣＯＰ（Ｃｒｙｓｔａｌ Ｏｒｉｇｉ
ｎａｔｅｄ Ｐａｒｔｉｃｌｅ）が主な原因とされてい
る。また、酸素インプランテーション時にウェハ上に存
在するパーティクルによって影になった部分がＢＯＸピ
ンホールになることが報告されている。
【０００４】ＨＦ欠陥は、ＳＯＩウェハを高濃度ＨＦ
（フッ酸）溶液に浸漬するＨＦ処理されたウェハの全面
を光学顕微鏡で観察し、カウントすることによって検出
される。ＨＦ溶液はＳＯＩ層のＳｉ（シリコン）とは反
応せず、ＢＯＸ層のＳｉＯ2を溶解する。そのためＳＯ
Ｉ層表面のピンホールから浸透したＨＦ溶液はＢＯＸ層
を同心円状に溶解する。浸漬時間に比例してＢＯＸ層の
溶解が促進され、光学顕微鏡での観察が可能となる。こ
の方法はSadanaらの報告に詳しく記載されている。(D.
K. Sadana, J. Lasky, H. J. Hovel, K. Petrillo and
P. Roitman, Proc. of IEEE SOI Conf., p.111, 1994.) ＢＯＸピンホールの検出には銅デコレーション法が広く
用いられている。銅デコレーション法はＳｉウェハにお
ける熱酸化膜欠陥の評価法として従来用いられてきた
が、ＳＯＩウェハにおけるＢＯＸ欠陥の評価にも応用が
可能である。Ｓｉウェハにおける銅デコレーション法に
ついてはItsumiらによって詳細に調査されている(M. It
sumi and F. Kiyosumi, Appl. Phys. Lett., 40, 496,
1982.)。
（フッ酸）溶液に浸漬するＨＦ処理されたウェハの全面
を光学顕微鏡で観察し、カウントすることによって検出
される。ＨＦ溶液はＳＯＩ層のＳｉ（シリコン）とは反
応せず、ＢＯＸ層のＳｉＯ2を溶解する。そのためＳＯ
Ｉ層表面のピンホールから浸透したＨＦ溶液はＢＯＸ層
を同心円状に溶解する。浸漬時間に比例してＢＯＸ層の
溶解が促進され、光学顕微鏡での観察が可能となる。こ
の方法はSadanaらの報告に詳しく記載されている。(D.
K. Sadana, J. Lasky, H. J. Hovel, K. Petrillo and
P. Roitman, Proc. of IEEE SOI Conf., p.111, 1994.) ＢＯＸピンホールの検出には銅デコレーション法が広く
用いられている。銅デコレーション法はＳｉウェハにお
ける熱酸化膜欠陥の評価法として従来用いられてきた
が、ＳＯＩウェハにおけるＢＯＸ欠陥の評価にも応用が
可能である。Ｓｉウェハにおける銅デコレーション法に
ついてはItsumiらによって詳細に調査されている(M. It
sumi and F. Kiyosumi, Appl. Phys. Lett., 40, 496,
1982.)。
【０００５】銅デコレーションの原理は次に示すとおり
である。アノード電極上に熱酸化膜付きＳｉウェハを置
き、さらにその上に５ｍｍ程度距離を取り、カソード電
極を設置し、銅イオンの入った電解液中に浸す。この
時、熱酸化膜にピンホールあるいは電気的な欠陥部位が
存在する場合、そこで電界の集中が起こり、銅が析出す
る。この銅のデコレートによって数μｍ程度のピンホー
ルが0.5ｍｍ以上もの大きさに拡大されるため、目視で
の検出が可能となる。このため、観察に要する時間はＨ
Ｆ欠陥の検出時間よりずっと短い。この原理をＳＯＩウ
ェハに適用することで、ＢＯＸ層中のピンホールおよび
電気的な欠陥部位を目視で検出することができる。
である。アノード電極上に熱酸化膜付きＳｉウェハを置
き、さらにその上に５ｍｍ程度距離を取り、カソード電
極を設置し、銅イオンの入った電解液中に浸す。この
時、熱酸化膜にピンホールあるいは電気的な欠陥部位が
存在する場合、そこで電界の集中が起こり、銅が析出す
る。この銅のデコレートによって数μｍ程度のピンホー
ルが0.5ｍｍ以上もの大きさに拡大されるため、目視で
の検出が可能となる。このため、観察に要する時間はＨ
Ｆ欠陥の検出時間よりずっと短い。この原理をＳＯＩウ
ェハに適用することで、ＢＯＸ層中のピンホールおよび
電気的な欠陥部位を目視で検出することができる。
【０００６】
【発明が解決しようとする課題】従来、ＳＯＩウェハの
品質を左右する欠陥であるＳＯＩ層のピンホール欠陥は
上記のＨＦピンホール検査で行われ、ＢＯＸ層のピンホ
ール欠陥は銅デコレーション検査で行われている。
品質を左右する欠陥であるＳＯＩ層のピンホール欠陥は
上記のＨＦピンホール検査で行われ、ＢＯＸ層のピンホ
ール欠陥は銅デコレーション検査で行われている。
【０００７】この場合の銅デコレーション検査は上記し
たＳｉウェハの銅デコレーション法同様に、ＳＯＩ層が
ある面を銅イオンの入った電解液に浸し電界をかける。
その際ＢＯＸ層に欠陥があれば、その箇所周辺のＳＯＩ
層が導通状態となり、電解液に浸されている面の導通箇
所に銅が析出する。その析出箇所を検出することによ
り、ＢＯＸ層のピンホールを検出することが可能となる
というものである。
たＳｉウェハの銅デコレーション法同様に、ＳＯＩ層が
ある面を銅イオンの入った電解液に浸し電界をかける。
その際ＢＯＸ層に欠陥があれば、その箇所周辺のＳＯＩ
層が導通状態となり、電解液に浸されている面の導通箇
所に銅が析出する。その析出箇所を検出することによ
り、ＢＯＸ層のピンホールを検出することが可能となる
というものである。
【０００８】これらの検査法は破壊検査であるため、そ
れぞれの検査毎にＳＯＩウェハが必要である。従って、
ロット判定のために抜き取り検査を行うと、出荷歩留り
の低下が大きくなるという問題がある。
れぞれの検査毎にＳＯＩウェハが必要である。従って、
ロット判定のために抜き取り検査を行うと、出荷歩留り
の低下が大きくなるという問題がある。
【０００９】また上述したＨＦピンホール検査は、キラ
ーディフェクトの１つであるＳＯＩピンホールを検出す
るのに適した方法であるが、ウェハ１枚を測定するため
には長時間を要する。この方法はＨＦ溶液に浸漬する工
程とウェハ全面の欠陥観察工程という主に２つの工程か
らなる。
ーディフェクトの１つであるＳＯＩピンホールを検出す
るのに適した方法であるが、ウェハ１枚を測定するため
には長時間を要する。この方法はＨＦ溶液に浸漬する工
程とウェハ全面の欠陥観察工程という主に２つの工程か
らなる。
【００１０】欠陥観察工程は光学顕微鏡で行うが、光学
顕微鏡での観察が可能になるＢＯＸ層の溶解孔を作成す
るには２０分程度のＨＦ処理を要する。さらに光学顕微
鏡でのウェハ全面の欠陥観察工程では３０分程度の時間
を要する。このため、致命的欠陥となるＨＦ欠陥とＢＯ
Ｘピンホール欠陥を検査しようとすると検査時間はトー
タルで５０分以上となり、ＳＯＩウェハの大口径化とそ
の量産時の出荷スループット向上にとって検査時間短縮
が重要課題となっている。
顕微鏡での観察が可能になるＢＯＸ層の溶解孔を作成す
るには２０分程度のＨＦ処理を要する。さらに光学顕微
鏡でのウェハ全面の欠陥観察工程では３０分程度の時間
を要する。このため、致命的欠陥となるＨＦ欠陥とＢＯ
Ｘピンホール欠陥を検査しようとすると検査時間はトー
タルで５０分以上となり、ＳＯＩウェハの大口径化とそ
の量産時の出荷スループット向上にとって検査時間短縮
が重要課題となっている。
【００１１】本発明の目的は、ＳＯＩウェハをＨＦ処理
して銅デコレーションすることにより、ＳＯＩ層のＨＦ
ピンホール欠陥およびＢＯＸピンホール欠陥を１枚のＳ
ＯＩウェハで同時に検出できる欠陥検出方法を提供する
ことにある。本発明では両者を同時に検出できるため、
ロット判定は１枚のウェハで実施することになる。
して銅デコレーションすることにより、ＳＯＩ層のＨＦ
ピンホール欠陥およびＢＯＸピンホール欠陥を１枚のＳ
ＯＩウェハで同時に検出できる欠陥検出方法を提供する
ことにある。本発明では両者を同時に検出できるため、
ロット判定は１枚のウェハで実施することになる。
【００１２】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明のＳＯＩ基体の欠陥検出方法は、ＳＯＩ層
がある面側をＨＦ処理するＨＦ処理ステップと、該ＨＦ
処理されたことで生じた絶縁層の凹部、または、該絶縁
層の欠陥がある箇所の、前記ＳＯＩ層の面上の対応する
部位に電解物質を析出させるデコレートステップと、該
電解物質が析出した部位を検出するデコレート部位検出
ステップと、を有する。
めに、本発明のＳＯＩ基体の欠陥検出方法は、ＳＯＩ層
がある面側をＨＦ処理するＨＦ処理ステップと、該ＨＦ
処理されたことで生じた絶縁層の凹部、または、該絶縁
層の欠陥がある箇所の、前記ＳＯＩ層の面上の対応する
部位に電解物質を析出させるデコレートステップと、該
電解物質が析出した部位を検出するデコレート部位検出
ステップと、を有する。
【００１３】本発明のＳＯＩ基体の欠陥検出方法は、Ｓ
ＯＩ層がある面側をＨＦ処理するＨＦ処理ステップと、
前記ＳＯＩ層がある面を電解液に浸して電界をかける印
加ステップと、該電界をかけることによって前記電解物
質が析出した部位を検出するデコレート部位検出ステッ
プと、を有する。
ＯＩ層がある面側をＨＦ処理するＨＦ処理ステップと、
前記ＳＯＩ層がある面を電解液に浸して電界をかける印
加ステップと、該電界をかけることによって前記電解物
質が析出した部位を検出するデコレート部位検出ステッ
プと、を有する。
【００１４】また、上記のＳＯＩ基体の欠陥検出方法に
おいて、前記ＨＦ処理ステップにおいて生じた前記絶縁
層の凹部を、前記デコレートステップまたは前記印加ス
テップの前に検出するＨＦ欠陥検出ステップを、さらに
有する。
おいて、前記ＨＦ処理ステップにおいて生じた前記絶縁
層の凹部を、前記デコレートステップまたは前記印加ス
テップの前に検出するＨＦ欠陥検出ステップを、さらに
有する。
【００１５】また、上記のＳＯＩ基体の欠陥検出方法に
おいて、前記ＨＦ処理ステップの前に、前記ＳＯＩ層の
端部を耐フッ酸性の高い治具で接触カバーする。
おいて、前記ＨＦ処理ステップの前に、前記ＳＯＩ層の
端部を耐フッ酸性の高い治具で接触カバーする。
【００１６】また、ＳＯＩ基体の欠陥検出方法におい
て、前記治具はＰＴＦＥ（ポリテトラフルオロエチレ
ン）製であることを特徴とする。
て、前記治具はＰＴＦＥ（ポリテトラフルオロエチレ
ン）製であることを特徴とする。
【００１７】また、ＳＯＩ基体の欠陥検出方法におい
て、前記治具の形状はリング状である。
て、前記治具の形状はリング状である。
【００１８】本発明のＳＯＩ基体の欠陥検出方法は、Ｓ
ＯＩ層がある面側をＨＦ処理をするＨＦ処理ステップ
と、前記ＳＯＩ層を前記ＳＯＩ基体から除去するＳＯＩ
層除去ステップと、該ＨＦ処理されたことで生じた絶縁
層の凹部、または、前記絶縁層の欠陥がある部位に電解
物質を析出させるデコレートステップと、該電解物質が
デコレートされた部位を検出するデコレート部位検出ス
テップと、を有する。
ＯＩ層がある面側をＨＦ処理をするＨＦ処理ステップ
と、前記ＳＯＩ層を前記ＳＯＩ基体から除去するＳＯＩ
層除去ステップと、該ＨＦ処理されたことで生じた絶縁
層の凹部、または、前記絶縁層の欠陥がある部位に電解
物質を析出させるデコレートステップと、該電解物質が
デコレートされた部位を検出するデコレート部位検出ス
テップと、を有する。
【００１９】本発明のＳＯＩ基体の欠陥検出方法は、Ｓ
ＯＩ層がある面側をＨＦ処理するＨＦ処理ステップと、
前記ＳＯＩ層を前記ＳＯＩ基体から除去するＳＯＩ層除
去ステップと、前記ＳＯＩ層があった面を電解液に浸し
て電界をかける印加ステップと、該電界をかけることに
よって前記電解物質が析出した部位を検出するデコレー
ト部位検出ステップと、を有する。
ＯＩ層がある面側をＨＦ処理するＨＦ処理ステップと、
前記ＳＯＩ層を前記ＳＯＩ基体から除去するＳＯＩ層除
去ステップと、前記ＳＯＩ層があった面を電解液に浸し
て電界をかける印加ステップと、該電界をかけることに
よって前記電解物質が析出した部位を検出するデコレー
ト部位検出ステップと、を有する。
【００２０】また、上記のＳＯＩ基体の欠陥検出方法に
おいて、前記ＨＦ処理ステップにおいて生じた前記絶縁
層の凹部を、前記デコレートステップまたは前記印加ス
テップの前に検出するＨＦ欠陥検出ステップを、さらに
有する。
おいて、前記ＨＦ処理ステップにおいて生じた前記絶縁
層の凹部を、前記デコレートステップまたは前記印加ス
テップの前に検出するＨＦ欠陥検出ステップを、さらに
有する。
【００２１】また、上記のＳＯＩ基体の欠陥検出方法に
おいて、前記ＳＯＩ層の除去はアルカリ性溶液を用いて
除去される請求項７から９のいずれか１項に記載のＳＯ
Ｉ基体の欠陥検出方法。
おいて、前記ＳＯＩ層の除去はアルカリ性溶液を用いて
除去される請求項７から９のいずれか１項に記載のＳＯ
Ｉ基体の欠陥検出方法。
【００２２】また、上記のＳＯＩ基体の欠陥検出方法に
おいて、前記ＳＯＩ層の除去の際に使用されるアルカリ
性溶液はテトラメチルアンモニウムハイドロオキサイド
（ＴＭＡＨ）である。
おいて、前記ＳＯＩ層の除去の際に使用されるアルカリ
性溶液はテトラメチルアンモニウムハイドロオキサイド
（ＴＭＡＨ）である。
【００２３】また、上記のＳＯＩ基体の欠陥検出方法に
おいて、前記電解物質がデコレートされた部位の検出は
目視で行うことを特徴とする。
おいて、前記電解物質がデコレートされた部位の検出は
目視で行うことを特徴とする。
【００２４】ＨＦ溶液にＳＯＩウェハを浸漬すると、Ｓ
ＯＩピンホールから浸透したＨＦ溶液が、ＢＯＸ層を溶
解することで電気的な欠陥が形成される。その後、銅デ
コレーションを行うことでこの欠陥部位に銅がデコレー
トされ、ＳＯＩピンホールの検出が可能となる。銅デコ
レーションはＢＯＸ欠陥を高感度に検出できるので、本
発明では通常のＨＦ検査のように長時間のＨＦ浸漬でＢ
ＯＸ層の溶解孔を拡大する必要がない。すなわち短時間
のＨＦ処理をすることによって、正常なＢＯＸ層に比べ
てＳＯＩピンホール下のＢＯＸ厚が薄くなり、局所的な
リーク電流が増加し、銅がデコレートされることでＳＯ
Ｉ欠陥を検出できるようになる。
ＯＩピンホールから浸透したＨＦ溶液が、ＢＯＸ層を溶
解することで電気的な欠陥が形成される。その後、銅デ
コレーションを行うことでこの欠陥部位に銅がデコレー
トされ、ＳＯＩピンホールの検出が可能となる。銅デコ
レーションはＢＯＸ欠陥を高感度に検出できるので、本
発明では通常のＨＦ検査のように長時間のＨＦ浸漬でＢ
ＯＸ層の溶解孔を拡大する必要がない。すなわち短時間
のＨＦ処理をすることによって、正常なＢＯＸ層に比べ
てＳＯＩピンホール下のＢＯＸ厚が薄くなり、局所的な
リーク電流が増加し、銅がデコレートされることでＳＯ
Ｉ欠陥を検出できるようになる。
【００２５】一方、ＨＦ処理によりＳＯＩウェハ周辺部
のＢＯＸもエッチングされるため、ウェハの周辺部での
リーク電流が増加し銅がめっきされたような高濃度の析
出がウェハ周辺にリング状に起こった結果、銅析出数を
正確にカウントできなくなる。この高濃度の析出は、ウ
ェハ周辺部でのＨＦエッチングでＢＯＸ後退が発生し、
ＳＯＩ層と支持ウェハが接触することで生じる電流リー
クによるものである。従って本発明を効果的に実施する
ために、ＳＯＩ欠陥以外のＨＦ処理に伴う周辺リーク電
流増加を防ぐ手段を設ける。この手段としては、図５に
示すように、ＳＯＩウェハ周辺にＨＦ溶液が浸透しない
ような構造をもつＨＦ処理治具を用いることで解決でき
る。
のＢＯＸもエッチングされるため、ウェハの周辺部での
リーク電流が増加し銅がめっきされたような高濃度の析
出がウェハ周辺にリング状に起こった結果、銅析出数を
正確にカウントできなくなる。この高濃度の析出は、ウ
ェハ周辺部でのＨＦエッチングでＢＯＸ後退が発生し、
ＳＯＩ層と支持ウェハが接触することで生じる電流リー
クによるものである。従って本発明を効果的に実施する
ために、ＳＯＩ欠陥以外のＨＦ処理に伴う周辺リーク電
流増加を防ぐ手段を設ける。この手段としては、図５に
示すように、ＳＯＩウェハ周辺にＨＦ溶液が浸透しない
ような構造をもつＨＦ処理治具を用いることで解決でき
る。
【００２６】
【発明の実施の形態】以下、図面を用いて本発明に係る
ＳＯＩウェハの欠陥検出方法の実施形態を詳細に説明す
る。本発明は以下の実施形態に限定されて解釈されるも
のではない。
ＳＯＩウェハの欠陥検出方法の実施形態を詳細に説明す
る。本発明は以下の実施形態に限定されて解釈されるも
のではない。
【００２７】図１は本発明に係るＳＯＩ基体の欠陥検出
方法の一実施形態を示すフローチャートである。本実施
形態のＳＯＩ基体の欠陥検出方法は、ＳＯＩ基体の一例
としてのＳＯＩウェハをＨＦ（フッ酸）溶液中に浸漬す
るＨＦ処理する工程と、電解物質をＳＯＩウェハにデコ
レートする（析出させる）デコレーション工程と、を有
している。本実施形態では、電解物質として銅が適用さ
れる。
方法の一実施形態を示すフローチャートである。本実施
形態のＳＯＩ基体の欠陥検出方法は、ＳＯＩ基体の一例
としてのＳＯＩウェハをＨＦ（フッ酸）溶液中に浸漬す
るＨＦ処理する工程と、電解物質をＳＯＩウェハにデコ
レートする（析出させる）デコレーション工程と、を有
している。本実施形態では、電解物質として銅が適用さ
れる。
【００２８】ＨＦ処理とは、ＳＯＩウェハのＳＯＩ層の
面側をＨＦ溶液に浸漬する処理のことで、この処理を行
うことでＨＦ溶液がＳＯＩピンホールを通じて絶縁層と
してのＢＯＸ（埋め込み酸化膜）層に浸透して、ＢＯＸ
層が同心円状に溶解し、凹部ができる。これは、ＨＦ溶
液はその特性によって、ＳＯＩ層のＳｉ（シリコン）と
は反応せず、ＢＯＸ層のＳｉＯ2と反応する性質を持っ
ているためである。
面側をＨＦ溶液に浸漬する処理のことで、この処理を行
うことでＨＦ溶液がＳＯＩピンホールを通じて絶縁層と
してのＢＯＸ（埋め込み酸化膜）層に浸透して、ＢＯＸ
層が同心円状に溶解し、凹部ができる。これは、ＨＦ溶
液はその特性によって、ＳＯＩ層のＳｉ（シリコン）と
は反応せず、ＢＯＸ層のＳｉＯ2と反応する性質を持っ
ているためである。
【００２９】また、銅をデコレーションする方法として
は、ＳＯＩウェハのＳＯＩ層がある面を銅が含まれる電
解液に浸して電界をかける方法がとられている。
は、ＳＯＩウェハのＳＯＩ層がある面を銅が含まれる電
解液に浸して電界をかける方法がとられている。
【００３０】このように電界をかけることによって、Ｈ
Ｆ処理によって生じたか、ＨＦ処理の前からあったＢＯ
Ｘ層の欠陥がある箇所が導通状態となり、電界物質とし
て電解液に含まれる銅がＳＯＩ層の面上の対応する部位
に析出するというものである。その析出部位を検出する
ことにより、ＨＦ処理により生じたか、ＨＦ処理の前か
らあったＢＯＸ層の欠陥を検出することが可能になる。
Ｆ処理によって生じたか、ＨＦ処理の前からあったＢＯ
Ｘ層の欠陥がある箇所が導通状態となり、電界物質とし
て電解液に含まれる銅がＳＯＩ層の面上の対応する部位
に析出するというものである。その析出部位を検出する
ことにより、ＨＦ処理により生じたか、ＨＦ処理の前か
らあったＢＯＸ層の欠陥を検出することが可能になる。
【００３１】また、本実施形態では欠陥検出の方法とし
て、目視観察が行われているが、他の方法によって検出
することも可能である。他の方法として、顕微鏡での観
察が可能であるが、ウェハ全面を観察するには、時間が
かかる。
て、目視観察が行われているが、他の方法によって検出
することも可能である。他の方法として、顕微鏡での観
察が可能であるが、ウェハ全面を観察するには、時間が
かかる。
【００３２】銅デコレーションに使う治具として図２に
示すような治具がある。ＳＯＩウェハ４をカソード電極
５の上に乗せ、アノード電極１をＯリング３上に設置
し、電解液２を注ぎ込む。この電解液中には銅イオンが
含まれていなければならず、本実施形態では硝酸銅メタ
ノール溶液を用いている。そして電解液注入後、両電極
間に電圧を印加すると、ＢＯＸ層の欠陥部分に銅が析出
する。
示すような治具がある。ＳＯＩウェハ４をカソード電極
５の上に乗せ、アノード電極１をＯリング３上に設置
し、電解液２を注ぎ込む。この電解液中には銅イオンが
含まれていなければならず、本実施形態では硝酸銅メタ
ノール溶液を用いている。そして電解液注入後、両電極
間に電圧を印加すると、ＢＯＸ層の欠陥部分に銅が析出
する。
【００３３】ＳＯＩウェハ全体をＨＦ溶液に浸漬し、銅
デコレーションを行った場合、上述したように図３のよ
うな、周辺部の銅めっきが起こる。この周辺部の銅めっ
きは、欠陥によってデコレートされたものではなく、ウ
ェハ周辺での電流リークによるものであり、実際にこの
周辺部に欠陥が存在した場合、欠陥箇所を見誤ることが
ある。
デコレーションを行った場合、上述したように図３のよ
うな、周辺部の銅めっきが起こる。この周辺部の銅めっ
きは、欠陥によってデコレートされたものではなく、ウ
ェハ周辺での電流リークによるものであり、実際にこの
周辺部に欠陥が存在した場合、欠陥箇所を見誤ることが
ある。
【００３４】この原因はＨＦ処理後の断面ＳＥＭ観察お
よびＨＦ処理前後における測定直前の電極間の抵抗測定
より、周辺部でＢＯＸ層が溶解し、ＳＯＩ層と基板Ｓｉ
が接触することによる電流リークによるものであること
がわかっている。この原因の模式図を図４に示す。ＢＯ
Ｘ層７がＨＦ溶液によるエッチングで後退して、ＳＯＩ
層６が基材８に接触してしまっている。
よびＨＦ処理前後における測定直前の電極間の抵抗測定
より、周辺部でＢＯＸ層が溶解し、ＳＯＩ層と基板Ｓｉ
が接触することによる電流リークによるものであること
がわかっている。この原因の模式図を図４に示す。ＢＯ
Ｘ層７がＨＦ溶液によるエッチングで後退して、ＳＯＩ
層６が基材８に接触してしまっている。
【００３５】そこで上記のＳＯＩウェハの欠陥検出方法
を実施するとともに、この周辺部の電流リークを防止す
るため、本実施形態では以下に示すような２種類の実施
例を提案する。 （実施例１）本実施例は上記のＨＦ処理後に、銅デコレ
ーションして、目視観察をするという工程をとる。特
に、上記のようなＢＯＸ層の後退を防ぐために、ＨＦ処
理の際に図５のような治具を用いる。図５に周辺部のＢ
ＯＸ後退を解消するためのＰＴＦＥ（ポリテトラフルオ
ロエチレン）製の治具とＯリングの断面図を示す。本実
施例ではＰＴＦＥ製のものが使用されているが、これに
限定されず、耐フッ酸性の高いものであれば使用可能で
ある。
を実施するとともに、この周辺部の電流リークを防止す
るため、本実施形態では以下に示すような２種類の実施
例を提案する。 （実施例１）本実施例は上記のＨＦ処理後に、銅デコレ
ーションして、目視観察をするという工程をとる。特
に、上記のようなＢＯＸ層の後退を防ぐために、ＨＦ処
理の際に図５のような治具を用いる。図５に周辺部のＢ
ＯＸ後退を解消するためのＰＴＦＥ（ポリテトラフルオ
ロエチレン）製の治具とＯリングの断面図を示す。本実
施例ではＰＴＦＥ製のものが使用されているが、これに
限定されず、耐フッ酸性の高いものであれば使用可能で
ある。
【００３６】外部ＰＴＦＥリング９上にＳＯＩウェハ１
０を設置し、さらにＯリング１１と内部ＰＴＦＥリング
１２で挟み込む。その後、ＨＦ溶液を注ぎ込み、エッチ
ングを行うが、Ｏリングとウェハが接触することによっ
て、周辺部へのＨＦ溶液の染み込みが防止できるので、
周辺部でのＢＯＸ後退は起こらない。また、銅デコレー
ションは欠陥部分を高精度に検出することができるの
で、ＨＦ欠陥検査のようにエッチング工程でのＢＯＸ層
の溶解孔の拡大は必要なく、浸漬時間は１分間程度でよ
い。
０を設置し、さらにＯリング１１と内部ＰＴＦＥリング
１２で挟み込む。その後、ＨＦ溶液を注ぎ込み、エッチ
ングを行うが、Ｏリングとウェハが接触することによっ
て、周辺部へのＨＦ溶液の染み込みが防止できるので、
周辺部でのＢＯＸ後退は起こらない。また、銅デコレー
ションは欠陥部分を高精度に検出することができるの
で、ＨＦ欠陥検査のようにエッチング工程でのＢＯＸ層
の溶解孔の拡大は必要なく、浸漬時間は１分間程度でよ
い。
【００３７】エッチングの終わったＳＯＩウェハにおい
ては治具を取り外し、洗浄後、銅デコレーションが行わ
れる。本実施例では、特に、銅デコレーションの前にＨ
Ｆピンホールテストを行った。本エッチング治具を使用
しない場合のエッチング法では図３に示すような周辺部
での銅めっきが観察されたが、本エッチング治具を使用
した場合には周辺部での銅めっきは観察されない。
ては治具を取り外し、洗浄後、銅デコレーションが行わ
れる。本実施例では、特に、銅デコレーションの前にＨ
Ｆピンホールテストを行った。本エッチング治具を使用
しない場合のエッチング法では図３に示すような周辺部
での銅めっきが観察されたが、本エッチング治具を使用
した場合には周辺部での銅めっきは観察されない。
【００３８】図６は銅デコレーションの前に行ったピン
ホールテストの欠陥マップと、銅デコレーション後に行
ったピンホールテストの欠陥マップとを重ねた欠陥マッ
プである。
ホールテストの欠陥マップと、銅デコレーション後に行
ったピンホールテストの欠陥マップとを重ねた欠陥マッ
プである。
【００３９】マップ上の点で示される箇所はＨＦ処理が
行われて検出されたＨＦピンホールの箇所を表し、○で
示される箇所は銅デコレーション後に検出されたピンホ
ールの箇所を表す。その結果、本実施例ではＨＦ処理の
みが行われて検出されたピンホールは全部で２４個あ
り、銅デコレーション後に同じ箇所で検出されたのは２
２個であった。点のみで示される箇所が銅デコレーショ
ン後に銅が析出しなかった箇所を表す。また、○のみで
示される点は銅デコレーションによって検出されたＢＯ
Ｘピンホールを表す。
行われて検出されたＨＦピンホールの箇所を表し、○で
示される箇所は銅デコレーション後に検出されたピンホ
ールの箇所を表す。その結果、本実施例ではＨＦ処理の
みが行われて検出されたピンホールは全部で２４個あ
り、銅デコレーション後に同じ箇所で検出されたのは２
２個であった。点のみで示される箇所が銅デコレーショ
ン後に銅が析出しなかった箇所を表す。また、○のみで
示される点は銅デコレーションによって検出されたＢＯ
Ｘピンホールを表す。
【００４０】これにより本実施例ではＨＦ処理後の銅デ
コレーションによるＨＦピンホールの検出精度は９０％
の分析精度があることがわかった。
コレーションによるＨＦピンホールの検出精度は９０％
の分析精度があることがわかった。
【００４１】なお本実施例では治具のセットアップ、Ｈ
Ｆ処理および洗浄、乾燥に約10分間、銅デコレーション
に約１0分間を要し、ウェハ１枚あたり約２０分間での
評価が可能である。 （実施例２）図７は本実施例のエッチング工程のフロー
チャートを示す。ウェハ全面に対してＨＦ処理を行い、
その後、ＳＯＩ層全体を除去する点が実施例１と大きく
異なる点である。ＳＯＩ層の除去方法としてはＳＯＩ層
全体をアルカリ性溶液としてのテトラメチルアンモニウ
ムハイドロオキサイド（ＴＭＡＨ）に浸すことによって
除去している。ＳＯＩ層全体をアルカリ（ＴＭＡＨ）に
浸すと、アルカリ（ＴＭＡＨ）はＳｉを溶解することが
可能なので、ＳＯＩ層が溶解し、ＢＯＸ層の表面が現れ
る。本実施例でもこのようにしてＳＯＩ層を除去した。
このため、本実施例では実施例１のような特別な治具を
必要とせず、エッチングをバッチ処理によって行うこと
ができるため、多数のウェハをエッチング処理する場合
に適している。
Ｆ処理および洗浄、乾燥に約10分間、銅デコレーション
に約１0分間を要し、ウェハ１枚あたり約２０分間での
評価が可能である。 （実施例２）図７は本実施例のエッチング工程のフロー
チャートを示す。ウェハ全面に対してＨＦ処理を行い、
その後、ＳＯＩ層全体を除去する点が実施例１と大きく
異なる点である。ＳＯＩ層の除去方法としてはＳＯＩ層
全体をアルカリ性溶液としてのテトラメチルアンモニウ
ムハイドロオキサイド（ＴＭＡＨ）に浸すことによって
除去している。ＳＯＩ層全体をアルカリ（ＴＭＡＨ）に
浸すと、アルカリ（ＴＭＡＨ）はＳｉを溶解することが
可能なので、ＳＯＩ層が溶解し、ＢＯＸ層の表面が現れ
る。本実施例でもこのようにしてＳＯＩ層を除去した。
このため、本実施例では実施例１のような特別な治具を
必要とせず、エッチングをバッチ処理によって行うこと
ができるため、多数のウェハをエッチング処理する場合
に適している。
【００４２】図８は、銅デコレーションの前に行ったピ
ンホールテストの欠陥マップと、銅デコレーション後に
行ったピンホールテストの欠陥マップとを重ねた欠陥マ
ップである。
ンホールテストの欠陥マップと、銅デコレーション後に
行ったピンホールテストの欠陥マップとを重ねた欠陥マ
ップである。
【００４３】マップ上の点で示される箇所はＨＦ処理が
行われて検出されたＨＦピンホールの箇所を表し、○で
示される箇所は銅デコレーション後に検出されたピンホ
ールの箇所を表す。その結果、本実施例ではＨＦ処理の
みが行われて検出されたピンホールは全部で１１個あ
り、銅デコレーション後に同じ箇所で検出されたのは９
個であった。点のみで示される箇所が銅デコレーション
後に銅が析出しなかった箇所を表す。また、○のみで示
される点は銅デコレーションによって検出されたＢＯＸ
ピンホールを表す。
行われて検出されたＨＦピンホールの箇所を表し、○で
示される箇所は銅デコレーション後に検出されたピンホ
ールの箇所を表す。その結果、本実施例ではＨＦ処理の
みが行われて検出されたピンホールは全部で１１個あ
り、銅デコレーション後に同じ箇所で検出されたのは９
個であった。点のみで示される箇所が銅デコレーション
後に銅が析出しなかった箇所を表す。また、○のみで示
される点は銅デコレーションによって検出されたＢＯＸ
ピンホールを表す。
【００４４】本実施例ではエッチング工程に約１０分
間、銅デコレーションに約１０分間を要し、ウェハ１枚
あたり約２０分間での評価が可能である。
間、銅デコレーションに約１０分間を要し、ウェハ１枚
あたり約２０分間での評価が可能である。
【００４５】また、本実施形態には貼り合わせＳＯＩ基
体だけでなく、他の製法によるＳＯＩ構造の基体にも適
用可能である。
体だけでなく、他の製法によるＳＯＩ構造の基体にも適
用可能である。
【００４６】
【発明の効果】本発明によればＳＯＩウェハの品質を左
右するキラーディフェクトであるＳＯＩ層ピンホール欠
陥およびＢＯＸピンホール欠陥の両者を、同一ウェハに
ついて同時に検出することが可能となる。これにより従
来、両欠陥の評価に必要であった２枚のウェハを１枚の
ウェハに削減できる。また、従来５０分程度かけて行わ
れていたＨＦピンホールテストに比べ、半分以下の測定
時間でＨＦピンホールを検出することが可能となった。
右するキラーディフェクトであるＳＯＩ層ピンホール欠
陥およびＢＯＸピンホール欠陥の両者を、同一ウェハに
ついて同時に検出することが可能となる。これにより従
来、両欠陥の評価に必要であった２枚のウェハを１枚の
ウェハに削減できる。また、従来５０分程度かけて行わ
れていたＨＦピンホールテストに比べ、半分以下の測定
時間でＨＦピンホールを検出することが可能となった。
【００４７】なお本発明は、貼り合わせＳＯＩだけでな
く、他の製法によるＳＯＩ構造のウェハに適用可能であ
り、ＳＯＩ製造方法による品質の違いの評価にも有効と
なる。
く、他の製法によるＳＯＩ構造のウェハに適用可能であ
り、ＳＯＩ製造方法による品質の違いの評価にも有効と
なる。
【図１】本発明に係るＳＯＩ基体の欠陥検出方法をＳＯ
Ｉウェハで実施した実施形態の一実施形態を示すフロー
チャートである。
Ｉウェハで実施した実施形態の一実施形態を示すフロー
チャートである。
【図２】銅デコレーション治具の断面図である。
【図３】従来法を適用した場合の銅デコレーションによ
る欠陥マップである。
る欠陥マップである。
【図４】周辺部に生じる銅めっきの原因を表す模式図で
ある。
ある。
【図５】実施例１で用いたＰＴＦＥ製の治具の断面図で
ある。
ある。
【図６】図５の治具を用い、ＨＦピンホールテストによ
って得られた欠陥マップと、その後の銅デコレーション
による欠陥マップの比較である。
って得られた欠陥マップと、その後の銅デコレーション
による欠陥マップの比較である。
【図７】実施例２におけるエッチング工程のフローチャ
ートおよび概略図である。
ートおよび概略図である。
【図８】ＨＦピンホールテストによって得られた欠陥マ
ップと、その後実施例２を適用した場合の銅デコレーシ
ョンによる欠陥マップの比較である。
ップと、その後実施例２を適用した場合の銅デコレーシ
ョンによる欠陥マップの比較である。
１ アノード電極 ２ 電解液 ３ Ｏリング ４ ＳＯＩウェハ ５ カソード電極 ６ ＳＯＩ層 ７ ＢＯＸ層 ８ Ｓｉ基材 ９ 外部ＰＴＦＥリング １０ 内部ＰＴＦＥリング １１ フッ酸（ＨＦ）溶液
Claims (12)
- 【請求項１】 ＳＯＩ層がある面側をＨＦ処理するＨＦ
処理ステップと、 該ＨＦ処理されたことで生じた絶縁層の凹部、または、
該絶縁層の欠陥がある箇所の、前記ＳＯＩ層の面上の対
応する部位に電解物質を析出させるデコレートステップ
と、 該電解物質が析出した部位を検出するデコレート部位検
出ステップと、を有するＳＯＩ基体の欠陥検出方法。 - 【請求項２】 ＳＯＩ層がある面側をＨＦ処理するＨＦ
処理ステップと、 前記ＳＯＩ層がある面を電解液に浸して電界をかける印
加ステップと、 該電界をかけることによって前記電解物質が析出した部
位を検出するデコレート部位検出ステップと、を有する
ＳＯＩ基体の欠陥検出方法。 - 【請求項３】 前記ＨＦ処理ステップにおいて生じた前
記絶縁層の凹部を、前記デコレートステップまたは前記
印加ステップの前に検出するＨＦ欠陥検出ステップを、
さらに有する請求項１または２記載のＳＯＩ基体の欠陥
検出方法。 - 【請求項４】 前記ＨＦ処理ステップの前に、前記ＳＯ
Ｉ層の端部を耐フッ酸性の高い治具で接触カバーする請
求項１から３のいずれか１項に記載のＳＯＩ基体の欠陥
検出方法。 - 【請求項５】 前記治具はＰＴＦＥ（ポリテトラフルオ
ロエチレン）製であることを特徴とする請求項４記載の
ＳＯＩ基体の欠陥検出方法。 - 【請求項６】 前記治具の形状はリング状である請求項
４または５記載のＳＯＩ基体の欠陥検出方法。 - 【請求項７】 ＳＯＩ層がある面側をＨＦ処理をするＨ
Ｆ処理ステップと、 前記ＳＯＩ層を前記ＳＯＩ基体から除去するＳＯＩ層除
去ステップと、 該ＨＦ処理されたことで生じた絶縁層の凹部、または、
前記絶縁層の欠陥がある部位に電解物質を析出させるデ
コレートステップと、 該電解物質がデコレートされた部位を検出するデコレー
ト部位検出ステップと、を有するＳＯＩ基体の欠陥検出
方法。 - 【請求項８】 ＳＯＩ層がある面側をＨＦ処理するＨＦ
処理ステップと、 前記ＳＯＩ層を前記ＳＯＩ基体から除去するＳＯＩ層除
去ステップと、 前記ＳＯＩ層があった面を電解液に浸して電界をかける
印加ステップと、 該電界をかけることによって前記電解物質が析出した部
位を検出するデコレート部位検出ステップと、を有する
ＳＯＩ基体の欠陥検出方法。 - 【請求項９】 前記ＨＦ処理ステップにおいて生じた前
記絶縁層の凹部を、前記デコレートステップまたは前記
印加ステップの前に検出するＨＦ欠陥検出ステップを、
さらに有する請求項７または８記載のＳＯＩ基体の欠陥
検出方法。 - 【請求項１０】 前記ＳＯＩ層の除去はアルカリ性溶液
を用いて除去される請求項７から９のいずれか１項に記
載のＳＯＩ基体の欠陥検出方法。 - 【請求項１１】 前記ＳＯＩ層の除去の際に使用される
アルカリ性溶液はテトラメチルアンモニウムハイドロオ
キサイド（ＴＭＡＨ）である請求項１０記載のＳＯＩ基
体の欠陥検出方法。 - 【請求項１２】 前記電解物質がデコレートされた部位
の検出は目視で行うことを特徴とする請求項１から１１
のいずれか１項に記載のＳＯＩ基体の欠陥検出方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001029724A JP2002231911A (ja) | 2001-02-06 | 2001-02-06 | Ｓｏｉ基体の欠陥検出方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001029724A JP2002231911A (ja) | 2001-02-06 | 2001-02-06 | Ｓｏｉ基体の欠陥検出方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002231911A true JP2002231911A (ja) | 2002-08-16 |
Family
ID=18894033
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001029724A Pending JP2002231911A (ja) | 2001-02-06 | 2001-02-06 | Ｓｏｉ基体の欠陥検出方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002231911A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006261327A (ja) * | 2005-03-16 | 2006-09-28 | Toshiba Corp | 検査システム及び半導体装置の製造方法 |
-
2001
- 2001-02-06 JP JP2001029724A patent/JP2002231911A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006261327A (ja) * | 2005-03-16 | 2006-09-28 | Toshiba Corp | 検査システム及び半導体装置の製造方法 |
| US7982155B2 (en) | 2005-03-16 | 2011-07-19 | Kabushiki Kaisha Toshiba | System of testing semiconductor devices, a method for testing semiconductor devices, and a method for manufacturing semiconductor devices |
| JP4734002B2 (ja) * | 2005-03-16 | 2011-07-27 | 株式会社東芝 | 検査システム及び半導体装置の製造方法 |
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