JP2002231814A - Method for generating dummy pattern for manufacturing lsi and computer readable recording medium - Google Patents
Method for generating dummy pattern for manufacturing lsi and computer readable recording mediumInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、ＬＳＩ製造用ダミ
ーパターンの生成方法及びコンピュータ読み取り可能な
記録媒体に関し、特に、ＬＳＩ（大規模集積回路）の平
坦化を意図したＬＳＩ製造用ダミーパターンの生成方法
及びコンピュータ読み取り可能な記録媒体に関する。[0001] 1. Field of the Invention [0002] The present invention relates to a method for generating a dummy pattern for manufacturing an LSI and a computer-readable recording medium, and more particularly to a method for generating a dummy pattern for manufacturing an LSI (Large Scale Integrated Circuit) for flattening the LSI. The present invention relates to a method and a computer-readable recording medium.
【０００２】[0002]
【従来の技術】従来、ＬＳＩの製造時には、マスクより
パターンをウエハ（以下、チップを含むものとする）に
転写する工程でのＤＯＦ（焦点深度）に対する余裕度を
向上させるため、該工程でのウエハは平坦であることが
望ましい。2. Description of the Related Art Conventionally, at the time of manufacturing an LSI, in order to improve a margin for DOF (depth of focus) in a process of transferring a pattern from a mask to a wafer (hereinafter, including a chip), a wafer in the process is required. Desirably, it is flat.
【０００３】しかし、該工程以前の（ウエハに段差が有
る段階での）マスクパターンに偏りが有ると、ＣＭＰ
（化学的研磨法）による平坦化処理を行った後もウエハ
にグローバルな段差が残ってしまう。However, if there is a bias in the mask pattern before the process (at the stage where the wafer has a step), the CMP
A global step remains on the wafer even after the flattening process by (chemical polishing).
【０００４】従来は、このグローバルな段差の影響を除
去するため、ウエハ上のＬＳＩに悪影響を与えない範囲
で、ウエハ上にダミーパターンを追加（形成）してい
る。その他、このようなダミーパターンは、エッチング
工程でのローディング効果を低減するためにも使用され
ている。Conventionally, in order to remove the influence of the global step, a dummy pattern is added (formed) on the wafer within a range that does not adversely affect the LSI on the wafer. In addition, such a dummy pattern is also used to reduce a loading effect in an etching process.
【０００５】上記のウエハ上のＬＳＩに悪影響を与えな
い範囲とは、より具体的には、本来のパターン（一般
に、認識論的には下地部分を含むが、以下、ここでは下
地部分は含まないものとする）に対して影響を与えない
だけのスペースを介した領域のことであり、この領域を
ダミーを生成すべき領域（以下、「ダミー生成領域」と
略記する）としている。The above-mentioned range that does not adversely affect the LSI on the wafer is more specifically defined as an original pattern (generally including a base portion from an epistemological point of view, but hereinafter a base portion is not included here). (Hereinafter referred to as “dummy generation region”), which is a region through a space that does not affect the dummy region.
【０００６】図７は、従来のＬＳＩ製造用ダミーパター
ンの生成方法における本来のパターンとダミー生成領域
との関係を示すための領域マップである。図７では、本
来のパターン９２（ここでは配線パターン）の、どの部
分からも所定の距離だけ引き離した部分にダミー生成領
域９１が存在する。FIG. 7 is an area map showing a relationship between an original pattern and a dummy generation area in a conventional method for generating a dummy pattern for LSI manufacture. In FIG. 7, the dummy generation area 91 exists in a portion of the original pattern 92 (here, the wiring pattern) separated from any portion by a predetermined distance.
【０００７】上記の本来のパターンに対して影響を与え
ないだけのスペースとは、パターンの種類や使用目的に
よって異なり、例えば、ウエハへのパターン転写の際の
影響が考慮される場合や、寄生回路や寄生容量を含めた
回路への影響が考慮される場合等がある。The space that does not affect the original pattern depends on the type of the pattern and the purpose of use. For example, when the effect of transferring a pattern to a wafer is considered, or when a parasitic circuit is used. And the influence on the circuit including the parasitic capacitance may be considered.
【０００８】なお、特開平１０−２４２１４６号公報に
は、本来のパターンのサイズを全周囲にわたって第１の
所定のサイズだけ増加させたパターンの反転パターンの
サイズを、さらに第２の所定のサイズだけ増加させてダ
ミーパターンを得る技術が開示されている。Japanese Patent Application Laid-Open No. 10-242146 discloses that the size of an inverted pattern of a pattern obtained by increasing the size of an original pattern by a first predetermined size over the entire circumference is further reduced by a second predetermined size. There is disclosed a technique for obtaining a dummy pattern by increasing the number of dummy patterns.
【０００９】また、特開平９−３０６９９６号公報に
は、本来の配線パターンを所定量だけ拡大して、拡大さ
れた配線パターンを作り、小矩形の集合であるダミーの
元パターンから、上記拡大された配線パターンとの重な
り部分を除去して得られたダミーパターンを、さらに縮
小してダミーパターンを得る技術が開示されている。Japanese Patent Application Laid-Open No. 9-306996 discloses that an original wiring pattern is enlarged by a predetermined amount to produce an enlarged wiring pattern, and the enlarged original wiring pattern is formed from a dummy original pattern which is a set of small rectangles. There is disclosed a technique for obtaining a dummy pattern by further reducing a dummy pattern obtained by removing an overlapping portion with a wiring pattern.
【００１０】さらに、特開平９−１１５９０５号公報に
は、所定のサイズと間隔で、一応はダミーパターンを配
置し、ここから、本来の配線パターンを所定のサイズだ
け伸長させた配線パターンを除くことにより、最終的な
ダミーパターンを得る技術が開示されている。Further, Japanese Patent Application Laid-Open No. Hei 9-115905 discloses that dummy patterns are arranged at predetermined sizes and intervals, and a wiring pattern obtained by extending an original wiring pattern by a predetermined size is removed therefrom. Discloses a technique for obtaining a final dummy pattern.
【００１１】[0011]
【発明が解決しようとする課題】ところで、上記従来の
ダミー生成方法では、理想的なＬＳＩの平坦化は達成さ
れない。However, the above-described conventional dummy generation method does not achieve ideal LSI flattening.
【００１２】図８は、従来のＬＳＩ製造用ダミーパター
ンの生成方法における問題点を説明するための領域マッ
プである。図８に示す従来のＬＳＩ製造用ダミーパター
ンの生成方法では、本来のパターン９２から水平距離ａ
を介してダミー生成領域９１が切り出されている。FIG. 8 is an area map for explaining a problem in a conventional method of generating a dummy pattern for LSI manufacture. In the conventional method for generating a dummy pattern for manufacturing an LSI shown in FIG.
, The dummy generation area 91 is cut out.
【００１３】しかし、ダミー生成領域９１内にダミーを
選択する方法（アルゴリズム）が硬直的であり、かつ水
平距離ａ、ダミーのサイズｂ、及びダミー間の距離ｃの
うち、少なくとも、いずれか一つが固定的である。However, the method (algorithm) for selecting a dummy in the dummy generation area 91 is rigid, and at least one of the horizontal distance a, the size b of the dummy, and the distance c between the dummy is at least one. It is fixed.
【００１４】故に、本来のパターンとダミー間の水平距
離に、図８に示すような著しい不均衡が生じている。即
ち、右側の本来のパターン９２と、該パターンの直近の
選択されたダミー９３との間の水平距離は、水平距離ａ
に等しいのに比べて、左側の本来のパターン９２と、該
パターンの直近の選択されたダミー９３との間の水平距
離は、一般には少なくともａ＋ｃとなり、図８では、ほ
ぼａ＋ｂ＋ｃに等しい。Therefore, a significant imbalance occurs in the horizontal distance between the original pattern and the dummy as shown in FIG. That is, the horizontal distance between the original pattern 92 on the right and the selected dummy 93 closest to the pattern is the horizontal distance a
The horizontal distance between the original pattern 92 on the left and the nearest selected dummy 93 of the pattern is generally at least a + c, and in FIG. 8 is approximately equal to a + b + c.
【００１５】なお、特開平１０−２４２１４６号公報に
開示されている技術では、本来のパターンから十分なス
ペース（即ち、回路条件やパターンの使用目的によって
定まるスペース）を介してパターン生成領域を切り出す
ことなく、ほぼ隣接したダミーパターンを得ている。そ
のため、本来のパターンと生成されたダミーパターンと
の間のスペースは十分に確保されているとは言えない。
また、ダミーを小矩形の集合とせずに、切り出した一つ
の巨大な領域のままとすると、配線層の場合には、上層
または下層の配線間の寄生容量によるクロストークや、
信号遅延等の問題が生じる。In the technique disclosed in Japanese Patent Application Laid-Open No. 10-242146, a pattern generation area is cut out from an original pattern through a sufficient space (that is, a space determined by circuit conditions and purpose of use of the pattern). However, almost adjacent dummy patterns are obtained. Therefore, it cannot be said that the space between the original pattern and the generated dummy pattern is sufficiently secured.
In addition, if the dummy is not a set of small rectangles and is kept as one cutout huge area, in the case of a wiring layer, crosstalk due to parasitic capacitance between upper or lower layer wiring,
Problems such as signal delay occur.
【００１６】また、特開平９−３０６９９６号公報と、
特開平９−１１５９０５号公報に開示されている技術で
は、本来のパターンとダミーパターンを隔離する十分な
スペースを得る手段として、形式的な図形演算を使用し
ており、故に、回路条件やパターンの使用目的によって
定まる理想的なスペースは確保され得ない。Also, Japanese Patent Application Laid-Open No. 9-306996,
In the technique disclosed in Japanese Patent Application Laid-Open No. Hei 9-115905, a formal graphic operation is used as a means for obtaining a sufficient space for separating a dummy pattern from an original pattern. An ideal space determined by the purpose of use cannot be secured.
【００１７】本発明は、以上のような従来のＬＳＩ製造
用ダミーパターンの生成方法における問題点に鑑みてな
されたものであり、ウエハ上にパターンとして形成され
た回路の回路条件や該パターンの使用目的に対応させ
て、より稠密に平坦化されたＬＳＩウエハを製造するこ
とができるＬＳＩ製造用ダミーパターンの生成方法を提
供することを目的とする。The present invention has been made in view of the above-described problems in the conventional method of generating a dummy pattern for manufacturing an LSI, and has been made in consideration of the circuit conditions of a circuit formed as a pattern on a wafer and the use of the pattern. An object of the present invention is to provide a method of generating a dummy pattern for manufacturing an LSI, which can manufacture an LSI wafer that is more densely flattened in accordance with the object.
【００１８】また、本発明の第２の目的は、ウエハ上に
パターンとして形成された回路の回路条件や該パターン
の使用目的に対応させて、より稠密に平坦化されたＬＳ
Ｉウエハを製造するためのＬＳＩ製造用ダミーパターン
の生成に必要な処理をコンピュータに実行させるための
プログラムを記録したコンピュータ読み取り可能な記録
媒体を提供することにある。A second object of the present invention is to provide an LS that is more densely planarized in accordance with the circuit conditions of a circuit formed as a pattern on a wafer and the intended use of the pattern.
An object of the present invention is to provide a computer-readable recording medium in which a program for causing a computer to execute a process required for generating an LSI manufacturing dummy pattern for manufacturing an I wafer is recorded.
【００１９】[0019]
【課題を解決するための手段】本発明では上記の課題を
解決するために、半導体ウエハ上に形成される大規模集
積回路の領域を平坦化するＬＳＩ製造用ダミーパターン
の生成方法において、ダミーを生成すべき領域からダミ
ーの生成が物理的に不可能な領域を削除する工程と、前
記ダミーを生成すべき領域から前記ダミーの生成が物理
的に不可能な領域を削除した結果の領域内において、ダ
ミーの生成が物理的に可能な領域を検索して確定する工
程と、前記確定されたダミーの生成が物理的に可能な領
域内に、四辺形の所定のサイズのダミーを、物理的に生
成可能な限りの個数だけ生成する工程とを有することを
特徴とするＬＳＩ製造用ダミーパターンの生成方法が提
供される。According to the present invention, there is provided a method for generating a dummy pattern for manufacturing an LSI for flattening a region of a large-scale integrated circuit formed on a semiconductor wafer. A step of deleting an area where generation of a dummy is physically impossible from an area to be generated, and an area where the area where generation of the dummy is physically impossible is deleted from an area where the dummy is to be generated. Searching for and confirming a region where generation of a dummy is physically possible, and, in the region where the generation of the determined dummy is physically possible, a dummy having a predetermined quadrilateral size is physically stored. Generating as many dummy patterns as possible.
【００２０】また、半導体ウエハ上に形成される大規模
集積回路の領域を平坦化するＬＳＩ製造用ダミーパター
ンの生成に必要な処理をコンピュータに実行させるため
のプログラムを記録したコンピュータ読み取り可能な記
録媒体であって、ダミーを生成すべき領域からダミーの
生成が物理的に不可能な部分領域を削除するステップ
と、前記ダミーを生成すべき領域から前記ダミーの生成
が物理的に不可能な領域を削除した結果の領域内におい
て、ダミーの生成が物理的に可能な領域を検索して確定
するステップと、前記確定されたダミーの生成が物理的
に可能な領域内に、四辺形の所定のサイズのダミーを、
物理的に生成可能な限りの個数だけ生成するステップと
を備えたプログラムを記録したことを特徴とするコンピ
ュータ読み取り可能な記録媒体が提供される。Further, a computer-readable recording medium for recording a program for causing a computer to execute a process necessary for generating a dummy pattern for manufacturing an LSI for flattening an area of a large-scale integrated circuit formed on a semiconductor wafer. Removing a partial area where generation of a dummy is physically impossible from an area where a dummy is to be generated; and removing an area where generation of the dummy is physically impossible from an area where the dummy is to be generated. Searching and determining an area where a dummy can be physically generated in the area resulting from the deletion; and determining a predetermined size of a quadrilateral in the area where the determined dummy can be physically generated. The dummy
A computer-readable recording medium, characterized by recording a program having a step of generating as many as physically possible.
【００２１】即ち、本発明では、対象回路領域からダミ
ー生成領域を切り出すと共に、該ダミー生成領域からダ
ミーの生成が物理的に可能な領域を確定し、該領域に物
理的に可能な限りのダミーを生成すると共に、さらにダ
ミーが生成された該領域の周辺部の領域をダミー生成領
域に戻して次検索サイクルが対象とするダミー生成領域
を再構成することにより、より稠密に平坦化されたＬＳ
Ｉウエハを製造することを可能にしている。That is, according to the present invention, a dummy generation area is cut out from the target circuit area, an area where a dummy can be physically generated is determined from the dummy generation area, and a dummy area as physically as possible is defined in the area. Is generated, and the area around the area where the dummy is generated is returned to the dummy generation area to reconstruct the dummy generation area targeted for the next search cycle.
Making it possible to manufacture I wafers.
【００２２】[0022]
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。図１は、本発明の実施の形態に係
るＬＳＩ製造用ダミーパターンの生成方法を示すための
領域マップである。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is an area map for illustrating a method of generating an LSI manufacturing dummy pattern according to an embodiment of the present invention.
【００２３】図１（ａ）は、対象回路領域から切り出さ
れたダミーを生成すべき領域を示し、図１（ｂ）は、１
サイクルのダミー生成工程が終了した直後の各領域の領
域マップを示す。FIG. 1A shows an area where a dummy cut out from a target circuit area is to be generated, and FIG.
5 shows an area map of each area immediately after a dummy generation step of a cycle is completed.
【００２４】図１（ａ）において、ダミー生成領域１
は、対象回路領域から切り出されたダミーを生成すべき
領域を示す。ダミー生成領域１の内部に、後段に示すア
ゴリズムにより、小さいサイズの矩形（または正方形）
を形状とするダミーが、スペースが許す限りの個数だけ
生成される。In FIG. 1A, a dummy generation area 1
Indicates an area where a dummy cut out from the target circuit area is to be generated. Inside the dummy generation area 1, a small-sized rectangle (or square)
Are generated as many as the space allows.
【００２５】ダミー生成領域１が対象回路領域から切り
出されるに際しては、ウエハへのパターン転写の際の影
響や、寄生回路や寄生容量を含めた回路への影響が考慮
される。When the dummy generation region 1 is cut out from the target circuit region, the effect of transferring the pattern to the wafer and the effect on the circuit including the parasitic circuit and the parasitic capacitance are considered.
【００２６】より具体的には、本来のパターンの領域
と、該本来のパターンから引き離すべきスペース（上記
の影響を考慮して設定される）を除いた領域が、ウエハ
領域において確保されて、該確保された領域がダミー生
成領域１となる。More specifically, a region excluding a region of an original pattern and a space excluding a space to be separated from the original pattern (set in consideration of the above-described effects) is secured in the wafer region. The secured area becomes the dummy generation area 1.
【００２７】１サイクルのダミー生成工程が終了した直
後には、図１（ｂ）に示すように、ダミー生成領域１
は、図１（ａ）に示したものよりはダミー生成不可能領
域の分だけ面積が減っており、かつ該面積が減ったダミ
ー生成領域１の内部に小矩形（または正方形）の集合と
してのダミー１３が生成されている。Immediately after the completion of one cycle of the dummy generation step, as shown in FIG.
Is smaller than that shown in FIG. 1A by an area where dummy generation is not possible, and as a set of small rectangles (or squares) inside the dummy generation area 1 having the reduced area. A dummy 13 has been generated.
【００２８】なお、ダミー領域１４は、この小矩形の集
合としてのダミー１３を包含する最小の矩形（または正
方形）領域（辺を点線で示している）であり、次サイク
ルのダミー生成工程に引き渡されるダミー生成領域１か
らは、このダミー領域１４が除かれる。The dummy area 14 is the smallest rectangular (or square) area (sides are indicated by dotted lines) that includes the dummy 13 as a set of small rectangles, and is passed to the dummy generation step in the next cycle. This dummy area 14 is excluded from the dummy generation area 1 to be created.
【００２９】図２〜４は、本発明の実施の形態に係るＬ
ＳＩ製造用ダミーパターンの生成方法を示すための工程
別の領域マップである。以下、本発明の実施の形態に係
るＬＳＩ製造用ダミーパターンの生成方法を工程別に説
明する。FIGS. 2 to 4 show L according to an embodiment of the present invention.
6 is a region map for each process for showing a method of generating a dummy pattern for SI manufacturing. Hereinafter, a method of generating an LSI manufacturing dummy pattern according to an embodiment of the present invention will be described step by step.
【００３０】図２（ａ）に示す工程では、図１（ａ）に
示すダミー生成領域１から、サイズの不適合により、図
２（ａ）に示すダミー生成不可能領域１１が除かれる。
図２（ａ）では、該除かれた結果の領域を、改めてダミ
ー生成領域１として示している。In the step shown in FIG. 2A, the dummy generation impossible area 11 shown in FIG. 2A is removed from the dummy generation area 1 shown in FIG. 1A due to the size mismatch.
In FIG. 2A, the area resulting from the removal is shown as a dummy generation area 1 again.
【００３１】なお、図２（ａ）に示す例で、ダミー生成
不可能領域１１がサイズ不適合としてダミー生成領域１
から除かれる具体的な理由は、ダミー生成不可能領域１
１の垂直方向サイズｄが所定のサイズ（２ａ＋ｂ’）に
達しなかったからである。ここで、符号ａは、後述の図
４（ａ）で示すように、ダミー生成可能領域１２と生成
されるダミー１３との間の最短の水平距離及び最短の垂
直距離を示し、符号ｂ’は、生成されるダミー１３の垂
直方向サイズ（単位はμｍとする）を示す。In the example shown in FIG. 2A, the dummy generation impossible area 11 is determined to be incompatible with the size of the dummy generation area 1.
The specific reason for being excluded from is that the dummy generation impossible area 1
This is because the vertical size d of 1 did not reach the predetermined size (2a + b '). Here, the symbol a indicates the shortest horizontal distance and the shortest vertical distance between the dummy creatable area 12 and the dummy 13 to be generated, as shown in FIG. , The vertical size (unit is μm) of the generated dummy 13.
【００３２】図２（ｂ）に示す工程では、図２（ａ）に
示すダミー生成領域１左端から、対向辺の検索がなされ
る。この対向辺の検索は、ダミーの生成が可能な最大の
矩形（または正方形）が切り出されるべきことを条件と
してなされる。In the step shown in FIG. 2B, a search is made for the opposite side from the left end of the dummy generation area 1 shown in FIG. 2A. The search for the opposite side is performed on condition that the largest rectangle (or square) in which a dummy can be generated should be cut out.
【００３３】図３（ａ）に示す工程では、上記の検索に
より、ダミーの生成が物理的に可能な最大の矩形（また
は正方形）を認識して、これを確保する。ここでは、ダ
ミーの生成が物理的に可能な最大の矩形（または正方
形）をダミー生成可能領域１２として示している。In the step shown in FIG. 3A, the maximum rectangle (or square) in which a dummy can be physically generated is recognized by the above-mentioned search, and this is secured. Here, the largest rectangle (or square) that can physically generate a dummy is shown as the dummy generation possible area 12.
【００３４】図３（ｂ）に示す工程では、図２（ｂ）に
示すダミー生成領域１からダミー生成可能領域１２（即
ち、検索対象からの除外領域１５）が削除される。該削
除された結果の領域は、次サイクルでの検索対象として
引き渡されるので、図３（ｂ）では、これを改めてダミ
ー生成領域１として示している。In the step shown in FIG. 3B, the dummy genable area 12 (ie, the exclusion area 15 from the search target) is deleted from the dummy generation area 1 shown in FIG. 2B. Since the area resulting from the deletion is transferred as a search target in the next cycle, this area is shown again as the dummy generation area 1 in FIG.
【００３５】図４（ａ）に示す工程では、ダミー生成可
能領域１２に、ダミーを物理的に可能な限り生成する。
ダミーの生成対象となるダミー生成可能領域１２は、水
平（Ｘ軸）方向のサイズと垂直（Ｙ軸）方向のサイズの
２次元の特徴を持つが、ここでは、説明を簡略化するた
めに水平方向のサイズでのダミー生成規則を説明する。
実際には、垂直方向についても、同様のダミー生成規則
が適用される。In the step shown in FIG. 4A, a dummy is generated in the dummy-producible area 12 as physically as possible.
The dummy generation-possible area 12 for which a dummy is to be generated has a two-dimensional characteristic of a size in the horizontal (X-axis) direction and a size in the vertical (Y-axis) direction. The dummy generation rule for the size in the direction will be described.
Actually, the same dummy generation rule is applied to the vertical direction.
【００３６】符号ａ，ｂ’の意味については前述のとお
りである。符号ｂは生成されるダミー１３の水平方向サ
イズ、符号ｃは生成されるダミー１３同士の水平間隔及
び垂直間隔、符号Ｌは、ダミー生成可能領域１２の水平
方向のサイズを示す。The meanings of the symbols a and b 'are as described above. The symbol b indicates the horizontal size of the generated dummy 13, the symbol c indicates the horizontal interval and the vertical interval between the generated dummy 13, and the symbol L indicates the horizontal size of the dummy creatable area 12.
【００３７】なお、本実施の形態では、ダミー生成可能
領域１２と生成されるダミー１３との間の最短の水平距
離及び最短の垂直距離とを共にａとしているが、一般に
は、両者を異なる値とすることができる。In the present embodiment, both the shortest horizontal distance and the shortest vertical distance between the dummy creatable area 12 and the generated dummy 13 are denoted by a. It can be.
【００３８】また、本実施の形態では、生成されるダミ
ー１３同士の水平間隔と垂直間隔とを共にｃとしている
が、一般には、両者を異なる値とすることが可能であ
る。以下、本発明の実施の形態に係るダミー生成規則に
ついて説明する。In the present embodiment, both the horizontal interval and the vertical interval between the generated dummy 13 are set to c, but in general, both can be set to different values. Hereinafter, the dummy generation rule according to the embodiment of the present invention will be described.
【００３９】一般に、ダミー生成可能領域１２内に生成
されるダミーの個数ｎは、In general, the number n of the dummy generated in the dummy generateable area 12 is
【００４０】[0040]
【外１】 [Outside 1]
【００４１】となる（ここで、記号(Where the symbol
【００４２】[0042]
【外２】 [Outside 2]
【００４３】はｆｌｏｏｒ関数であり、ｘを超えない最
大の整数を示す。また、サイズａ，ｂ，ｃは任意の正の
変数とすることができる）。一方、ダミー間のサイズｃ
を、サイズａ，ｂ、及びダミーの個数ｎを変数とする関
数により決定するならば、該関数は、ｃ＝（（Ｌ−２ａ
＋ｃ）／ｎ）−ｂとなる。Is a floor function, which indicates a maximum integer not exceeding x. Also, the sizes a, b, and c can be any positive variables). On the other hand, the size c between the dummy
Is determined by a function using the sizes a and b and the number of dummy n as variables, the function becomes c = ((L−2a
+ C) / n) -b.
【００４４】但し、一般の場合には、Ｌが３（μｍ）未
満と設定されることも有り得るが、このような場合は、
ダミーの生成は不可能である。これを形式的にｂ＝０と
考えてもよい。However, in the general case, L may be set to less than 3 (μm), but in such a case,
Dummy generation is not possible. This may be formally considered as b = 0.
【００４５】また、一般の場合、Ｌが３（μｍ）以上
で、かつ５（μｍ）未満と設定されることも有り得る
が、このような場合は、ダミーは一つだけしか生成でき
ないので、ダミーサイズｂを可変（例えば、ｂ＝Ｌ−２
ａ）に調整する。In the general case, L may be set to 3 (μm) or more and less than 5 (μm). In such a case, only one dummy can be generated. Variable size b (for example, b = L-2)
Adjust to a).
【００４６】標準的な場合として、Ｌを５（μｍ）以上
とし、かつダミーサイズｂを１（μｍ）と設定すること
ができる。上記のダミー生成規則で、ダミー生成可能領
域１２内に、小矩形（または、ｂ＝ｂ’の場合は正方
形）の形状を備えたダミー１３の集合を形成する。As a standard case, L can be set to 5 (μm) or more, and dummy size b can be set to 1 (μm). According to the above-described dummy generation rule, a set of dummies 13 each having a small rectangular shape (or a square in the case of b = b ′) is formed in the dummy generateable area 12.
【００４７】すると、このダミー１３の集合を含む最小
の矩形として、ダミー領域１４の存在が確立する。図４
（ｂ）に示す工程では、図４（ａ）に示すダミー生成領
域１に、ダミー生成可能領域１２からダミー領域１４を
削除した領域（即ち、ダミー生成可能領域１２の周辺部
の領域）を追加し、該追加の結果の領域を改めて次検索
サイクルのためのダミー生成領域１として引き渡す。Then, the existence of the dummy area 14 is established as the smallest rectangle including the set of the dummy 13. FIG.
In the step shown in FIG. 4B, an area obtained by deleting the dummy area 14 from the dummy area 12 (that is, a peripheral area of the dummy area 12) is added to the dummy area 1 shown in FIG. Then, the area of the additional result is newly delivered as the dummy generation area 1 for the next search cycle.
【００４８】図５は、本発明の実施の形態に係るダミー
生成規則において、図４（ｂ）に示す工程の効果を説明
するための領域マップである。図５（ａ）は、図４
（ｂ）に示す工程（即ち、ダミー生成可能領域１２の周
辺部の領域を図４（ａ）に示すダミー生成領域１に追加
して、これを次検索サイクルのためのダミー生成領域１
とする工程）を省略した場合に、現サイクルと次サイク
ルの分とを合わせたダミー生成可能領域１２に生成され
るダミー１３の集合を示した領域マップである。FIG. 5 is an area map for explaining the effect of the step shown in FIG. 4B in the dummy generation rule according to the embodiment of the present invention. FIG. 5A shows FIG.
The step shown in FIG. 4B (that is, the peripheral area of the dummy generation possible area 12 is added to the dummy generation area 1 shown in FIG. 4A), and this is added to the dummy generation area 1 for the next search cycle.
5 is an area map showing a set of dummies 13 generated in the dummy generation-possible area 12 in which the current cycle and the next cycle are combined, when the step of FIG.
【００４９】この場合は、図５（ａ）に示すように、ダ
ミー１３同士の水平間隔が２ａとなる部分が生じてい
る。即ち、現サイクルと次サイクルにおけるダミー生成
可能領域１２の接続が滑らかではない。In this case, as shown in FIG. 5A, there is a portion where the horizontal interval between the dummy 13 is 2a. That is, the connection between the dummy creatable area 12 in the current cycle and the next cycle is not smooth.
【００５０】図５（ｂ）は、図４（ｂ）に示す工程を実
行した場合に、現サイクルと次サイクルの分を合わせた
ダミー生成可能領域１２に生成されるダミー１３の集合
を示した領域マップである。FIG. 5B shows a set of the dummy 13 generated in the dummy-producible area 12 in which the current cycle and the next cycle are combined when the process shown in FIG. 4B is performed. It is an area map.
【００５１】この場合は、図５（ｂ）に示すように、図
５（ａ）でダミー１３同士の水平間隔が２ａとなってい
た接続部分のダミー１３同士の水平間隔はａとなってい
る。即ち、現サイクルと次サイクルにおけるダミー生成
可能領域１２の接続は図５（ａ）の場合よりも滑らかと
なる。In this case, as shown in FIG. 5B, the horizontal space between the dummy portions 13 at the connection portion where the horizontal space between the dummy portions 13 is 2a in FIG. 5A is a. . That is, the connection between the dummy cycle area 12 in the current cycle and the next cycle is smoother than in the case of FIG.
【００５２】図６は、本発明の実施の形態に係るＬＳＩ
製造用ダミーパターンの生成方法の流れを示す流れ図で
ある。以下、図１〜５を参照しつつ、図６に示す流れ図
を使用して、本発明の実施の形態に係るＬＳＩ製造用ダ
ミーパターンの生成方法の流れを説明する。FIG. 6 shows an LSI according to an embodiment of the present invention.
5 is a flowchart showing a flow of a method of generating a manufacturing dummy pattern. Hereinafter, the flow of the method for generating a dummy pattern for LSI manufacture according to the embodiment of the present invention will be described with reference to FIGS.
【００５３】まず、ステップＳ１では、対象回路領域か
らダミー生成領域１を切り出す。これは、図１（ａ）で
の説明に相当する処理である。ステップＳ２では、現在
のダミー生成領域１が空になったか否かを検証する（ち
なみに、本アルゴリズムでは、後述するステップＳ３，
Ｓ８の作用により、現在のダミー生成領域１が空になる
時点が必ず到来する）。現在のダミー生成領域１が空で
なければ、ステップＳ３に移り、現在のダミー生成領域
１が空であれば、ステップＳ９に移る。First, in step S1, the dummy generation area 1 is cut out from the target circuit area. This is a process corresponding to the description in FIG. In step S2, it is verified whether or not the current dummy generation area 1 is empty (in the present algorithm, in step S3, which will be described later).
By the operation of S8, the time when the current dummy generation area 1 becomes empty always comes.) If the current dummy generation region 1 is not empty, the process proceeds to step S3, and if the current dummy generation region 1 is empty, the process proceeds to step S9.
【００５４】ステップＳ３では、現在のダミー生成領域
１の左隅部分領域の幅がダミー生成可能な幅（サイズ）
を備えているか否かを検証する。これは、図２（ａ）に
示す工程の一環をなす処理である。現在のダミー生成領
域１の左隅部分領域の幅がダミー生成可能なサイズを備
えていれば、ステップＳ４に移り、ダミー生成可能なサ
イズを備えていなければ、ステップＳ８に移る。In step S3, the width of the left corner of the current dummy generation area 1 is set to the width (size) at which the dummy can be generated.
Verify whether or not is provided. This is a process that forms part of the step shown in FIG. If the current width of the left corner portion area of the dummy generation area 1 has a size capable of generating a dummy, the process proceeds to step S4, and if not, the process proceeds to step S8.
【００５５】ステップＳ４では、ダミー生成可能領域１
２を検索し、確定する。これは、図２（ｂ），図３
（ａ）に示す工程に相当する処理である。ステップＳ５
では、現在のダミー生成領域１からダミー生成可能領域
１２の分を除去し、次検索サイクルに引き渡すためのダ
ミー生成領域１を構成する。これは、図３（ｂ）に示す
工程に相当する処理である。In the step S4, the dummy generation possible area 1
Search for 2 and confirm. This is shown in FIGS. 2 (b) and 3
This is a process corresponding to the process shown in FIG. Step S5
Then, the dummy generation area 1 is removed from the current dummy generation area 1 to form a dummy generation area 1 to be transferred to the next search cycle. This is a process corresponding to the step shown in FIG.
【００５６】ステップＳ６では、ダミー生成可能領域１
２の内部にダミー１３のパターンを生成するための計算
を行い。該計算結果を記憶する。これは、図４（ａ）に
示す工程の一環をなす処理である。In the step S6, the dummy generation possible area 1
Calculation for generating the pattern of the dummy 13 inside 2 is performed. The calculation result is stored. This is a process that forms part of the step shown in FIG.
【００５７】ステップＳ７では、ステップＳ５で構成し
た次検索サイクルに引き渡すためのダミー生成領域１
に、ダミー生成可能領域１２の周辺部の領域を追加し、
該追加された結果の領域を改めて次検索サイクルに引き
渡すためのダミー生成領域１とする。これは、図４
（ｂ）に相当する処理である。その後、次検索サイクル
を実行するためにステップＳ２に戻る。In step S7, the dummy generation area 1 to be transferred to the next search cycle constituted in step S5
, A region around the dummy creatable region 12 is added,
The area of the added result is set as a dummy generation area 1 to be transferred to the next search cycle. This is shown in FIG.
This is processing corresponding to (b). Thereafter, the process returns to step S2 to execute the next search cycle.
【００５８】ステップＳ８では、現在のダミー生成領域
１の左隅部分領域を現在のダミー生成領域１から削除
し、該削除した結果の領域を改めて現在のダミー生成領
域１とする。これは、図２（ａ）の一環をなす処理であ
る。In step S8, the left corner part area of the current dummy generation area 1 is deleted from the current dummy generation area 1, and the area resulting from the deletion is set as the current dummy generation area 1 again. This is a process forming a part of FIG.
【００５９】ステップＳ９では、ステップＳ６で計算、
かつ記憶したダミー１３のパターンを生成するための各
検索サイクル分の計算結果に基づき、ダミー生成可能領
域１２内にダミー１３を生成（出力）する。In step S9, the calculation in step S6 is performed.
The dummy 13 is generated (output) in the dummy creatable area 12 based on the calculation result for each search cycle for generating the stored pattern of the dummy 13.
【００６０】なお、図６の流れ図で示した処理を実行す
るプログラムなど、処理装置に上記の処理を行わせるた
めのプログラムは、半導体メモリをはじめ、ＣＤ−ＲＯ
Ｍや磁気テープなどのコンピュータ読み取り可能な記録
媒体に格納して配付してもよい。そして、少なくともマ
イクロコンピュータ，パーソナルコンピュータ，汎用コ
ンピュータを範疇に含むコンピュータが、上記の記録媒
体から上記プログラムを読み出して、実行するものとし
てもよい。A program for causing the processing device to perform the above-described processing, such as a program for executing the processing shown in the flowchart of FIG. 6, includes a semiconductor memory and a CD-RO.
It may be stored and distributed on a computer-readable recording medium such as M or magnetic tape. A computer including at least a microcomputer, a personal computer, and a general-purpose computer may read the program from the recording medium and execute the program.
【００６１】[0061]
【発明の効果】以上に説明したとおり、本発明では、対
象回路領域からダミー生成領域を切り出すと共に、該ダ
ミー生成領域からダミーの生成が物理的に可能な領域を
確定し、該領域に物理的に可能な限りのダミーを生成す
ると共に、さらにダミーが生成された該領域の周辺部の
領域をダミー生成領域に戻して次検索サイクルが対象と
するダミー生成領域を再構成しているので、より稠密に
平坦化されたＬＳＩウエハを製造することができる。As described above, according to the present invention, a dummy generation region is cut out from a target circuit region, a region where a dummy can be physically generated is determined from the dummy generation region, and a physical In addition to generating the dummy as much as possible, the area around the area where the dummy is generated is returned to the dummy generation area to reconstruct the dummy generation area targeted for the next search cycle. A dense and flat LSI wafer can be manufactured.
【図１】本発明の実施の形態に係るＬＳＩ製造用ダミー
パターンの生成方法を示すための領域マップである。FIG. 1 is an area map showing a method for generating a dummy pattern for LSI manufacture according to an embodiment of the present invention.
【図２】本発明の実施の形態に係るＬＳＩ製造用ダミー
パターンの生成方法を示すための工程別の領域マップ
（１／３）である。FIG. 2 is an area map (1/3) for each process showing a method of generating a dummy pattern for LSI manufacture according to an embodiment of the present invention.
【図３】本発明の実施の形態に係るＬＳＩ製造用ダミー
パターンの生成方法を示すための工程別の領域マップ
（２／３）である。FIG. 3 is a region map (2/3) for each process for illustrating a method of generating a dummy pattern for LSI manufacture according to an embodiment of the present invention.
【図４】本発明の実施の形態に係るＬＳＩ製造用ダミー
パターンの生成方法を示すための工程別の領域マップ
（３／３）である。FIG. 4 is a region map (3/3) for each process showing a method of generating a dummy pattern for LSI manufacture according to an embodiment of the present invention.
【図５】本発明の実施の形態に係るダミー生成規則にお
いて、図４（ｂ）に示す工程の効果を説明するための領
域マップである。FIG. 5 is an area map for explaining the effect of the step shown in FIG. 4B in the dummy generation rule according to the embodiment of the present invention.
【図６】本発明の実施の形態に係るＬＳＩ製造用ダミー
パターンの生成方法の流れを示す流れ図である。FIG. 6 is a flowchart showing a flow of a method of generating a dummy pattern for LSI manufacture according to an embodiment of the present invention.
【図７】従来のＬＳＩ製造用ダミーパターンの生成方法
における本来のパターンとダミー生成領域との関係を示
すための領域マップである。FIG. 7 is an area map showing a relationship between an original pattern and a dummy generation area in a conventional method of generating a dummy pattern for LSI manufacture.
【図８】従来のＬＳＩ製造用ダミーパターンの生成方法
における問題点を説明するための領域マップである。FIG. 8 is an area map for describing a problem in a conventional method of generating a dummy pattern for LSI manufacture.
１……ダミー生成領域、１１……ダミー生成不可能領
域、１２……ダミー生成可能領域、１３……ダミー、１
４……ダミー領域、１５……検索対象からの除外領域1 ... Dummy generation area, 11 ... Dummy generation impossible area, 12 ... Dummy generation possible area, 13 ... Dummy, 1
4 ... Dummy area, 15 ... Exclusion area from search target
Claims (11)
回路の領域を平坦化するＬＳＩ製造用ダミーパターンの
生成方法において、 ダミーを生成すべき領域からダミーの生成が物理的に不
可能な部分領域を削除する工程と、 前記ダミーを生成すべき領域から前記ダミーの生成が物
理的に不可能な領域を削除した結果の領域内において、
ダミーの生成が物理的に可能な領域を検索して確定する
工程と、 前記確定されたダミーの生成が物理的に可能な領域内
に、四辺形の所定のサイズのダミーを、物理的に生成可
能な限りの個数だけ生成する工程と、 を有することを特徴とするＬＳＩ製造用ダミーパターン
の生成方法。1. A method of generating a dummy pattern for manufacturing an LSI for flattening a region of a large-scale integrated circuit formed on a semiconductor wafer, wherein a portion where generation of a dummy is physically impossible from a region where a dummy is to be generated is provided. A step of deleting a region, and in a region obtained by deleting a region where generation of the dummy is physically impossible from a region where the dummy is to be generated,
A step of searching and determining an area where generation of a dummy is physically possible; and physically generating a dummy of a predetermined quadrilateral size in the area where generation of the determined dummy is physically possible. A method for generating dummy patterns for LSI manufacture, comprising: generating as many as possible.
記ダミーを生成すべき領域の初期領域を、所定の条件に
適合するか否かを判断して切り出す工程を備えることを
特徴とする請求項１記載のＬＳＩ製造用ダミーパターン
の生成方法。2. The method according to claim 1, further comprising the step of cutting out an initial area of the area where the dummy is to be generated from a target circuit area on the semiconductor wafer by determining whether or not a predetermined condition is satisfied. 2. The method for generating a dummy pattern for LSI manufacture according to item 1.
域の任意の部分と、前記対象回路領域内の本来のパター
ンの任意の部分との間隔を、所定の距離以上に設定する
ことを特徴とする請求項２記載のＬＳＩ製造用ダミーパ
ターンの生成方法。3. An interval between an arbitrary portion of the region where the cut-out dummy is to be generated and an arbitrary portion of the original pattern in the target circuit region is set to a predetermined distance or more. 3. A method for generating a dummy pattern for manufacturing an LSI according to claim 2.
ミーの生成が物理的に不可能な領域を削除し、該削除を
行った結果の領域から、前記確定したダミーの生成が物
理的に可能な領域をさらに削除すると共に、前記削除を
行った結果の領域に、前記ダミーの生成が物理的に可能
な領域において前記ダミーが生成されなかった周辺部の
領域を追加し、該追加を行った結果の領域を、新たなダ
ミーを生成すべき領域とすることを特徴とする請求項１
記載のＬＳＩ製造用ダミーパターンの生成方法。4. An area where generation of the dummy is physically impossible is deleted from an area where the dummy is to be generated, and the determined dummy is physically enabled from an area resulting from the deletion. And further adding a peripheral area where the dummy was not generated in an area where the dummy could be physically generated to the area resulting from the deletion, and the addition was performed. 2. The result area is an area where a new dummy is to be generated.
A method for generating a dummy pattern for LSI manufacture as described above.
成されるダミーとの水平方向の最短距離及び垂直方向の
最短距離を、それぞれ任意の値に設定したことを特徴と
する請求項１記載のＬＳＩ製造用ダミーパターンの生成
方法。5. The shortest distance in the horizontal direction and the shortest distance in the vertical direction between the area where the dummy can be generated and the dummy to be generated are each set to an arbitrary value. And a method of generating a dummy pattern for LSI manufacture.
短距離及び垂直方向の最短距離を、それぞれ任意の値に
設定したことを特徴とする請求項１記載のＬＳＩ製造用
ダミーパターンの生成方法。6. The method according to claim 1, wherein the shortest distance in the horizontal direction and the shortest distance in the vertical direction between the generated dummies are respectively set to arbitrary values. .
際し、前記ダミーの生成が物理的に可能な領域のサイズ
と、前記ダミー間の水平方向の最短距離及び垂直方向の
最短距離とを考慮することを特徴とする請求項１記載の
ＬＳＩ製造用ダミーパターンの生成方法。7. When generating the quadrilateral-shaped dummy, a size of an area where the dummy can be physically generated and a shortest horizontal distance and a shortest vertical distance between the dummy are considered. 2. The method for generating a dummy pattern for LSI manufacture according to claim 1, wherein:
回路の領域を平坦化するＬＳＩ製造用ダミーパターンの
生成に必要な処理をコンピュータに実行させるためのプ
ログラムを記録したコンピュータ読み取り可能な記録媒
体であって、 ダミーを生成すべき領域からダミーの生成が物理的に不
可能な部分領域を削除するステップと、 前記ダミーを生成すべき領域から前記ダミーの生成が物
理的に不可能な領域を削除した結果の領域内において、
ダミーの生成が物理的に可能な領域を検索して確定する
ステップと、 前記確定されたダミーの生成が物理的に可能な領域内
に、四辺形の所定のサイズのダミーを、物理的に生成可
能な限りの個数だけ生成するステップと、 を備えたプログラムを記録したことを特徴とするコンピ
ュータ読み取り可能な記録媒体。8. A computer-readable recording medium in which a program for causing a computer to execute a process required for generating a dummy pattern for manufacturing an LSI for flattening a region of a large-scale integrated circuit formed on a semiconductor wafer is recorded. Removing a partial area where generation of a dummy is physically impossible from an area where a dummy is to be generated; and removing an area where generation of the dummy is physically impossible from an area where the dummy is to be generated. Within the resulting area,
A step of searching and determining an area where generation of a dummy is physically possible; and physically generating a dummy having a predetermined size of a quadrilateral in the area where generation of the determined dummy is physically possible. A computer-readable recording medium recording a program comprising: generating as many as possible.
せて前記ダミーを生成すべき領域の初期領域を切り出す
ステップを備えるプログラムを記録したことを特徴とす
る請求項８記載のコンピュータ読み取り可能な記録媒
体。9. A computer-readable program according to claim 8, further comprising a step of cutting out, from a target circuit area, an initial area of an area where the dummy is to be generated in accordance with a predetermined condition. recoding media.
領域の任意の部分と、前記対象回路領域内の本来のパタ
ーンの任意の部分との間隔を、所定の距離以上に設定す
るプログラムを記録したことを特徴とする請求項９記載
のコンピュータ読み取り可能な記録媒体。10. A program for setting an interval between an arbitrary portion of a region where a dummy to be cut out is to be generated and an arbitrary portion of an original pattern in the target circuit region to a predetermined distance or more. 10. The computer-readable recording medium according to claim 9, wherein:
ダミーの生成が物理的に不可能な領域を削除し、該削除
を行った結果の領域から、前記確定したダミーの生成が
物理的に可能な領域をさらに削除すると共に、前記削除
を行った結果の領域に、前記ダミーの生成が物理的に可
能な領域において前記ダミーが生成されなかった周辺部
の領域を追加し、該追加を行った結果の領域を、新たな
ダミーを生成すべき領域とするプログラムを記録したこ
とを特徴とする請求項８記載のコンピュータ読み取り可
能な記録媒体。11. An area where generation of the dummy is physically impossible is deleted from an area where the dummy is to be generated, and the determined dummy is physically enabled from an area resulting from the deletion. And further adding a peripheral area where the dummy was not generated in an area where the dummy could be physically generated to the area resulting from the deletion, and the addition was performed. 9. The computer-readable recording medium according to claim 8, wherein a program for setting a result area as an area where a new dummy is to be generated is recorded.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001030683A JP2002231814A (en) | 2001-02-07 | 2001-02-07 | Method for generating dummy pattern for manufacturing lsi and computer readable recording medium |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001030683A JP2002231814A (en) | 2001-02-07 | 2001-02-07 | Method for generating dummy pattern for manufacturing lsi and computer readable recording medium |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002231814A true JP2002231814A (en) | 2002-08-16 |
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ID=18894866
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| Application Number | Title | Priority Date | Filing Date |
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| JP2001030683A Pending JP2002231814A (en) | 2001-02-07 | 2001-02-07 | Method for generating dummy pattern for manufacturing lsi and computer readable recording medium |
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| Country | Link |
|---|---|
| JP (1) | JP2002231814A (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1050843A (en) * | 1996-07-30 | 1998-02-20 | Toshiba Microelectron Corp | Semiconductor integrated circuit and its manufacturing method |
| JPH10178012A (en) * | 1996-12-19 | 1998-06-30 | Fuji Film Micro Device Kk | Method of forming plane pattern for layer of semiconductor device, and manufacture of semiconductor device using the |
-
2001
- 2001-02-07 JP JP2001030683A patent/JP2002231814A/en active Pending
Patent Citations (2)
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| JPH10178012A (en) * | 1996-12-19 | 1998-06-30 | Fuji Film Micro Device Kk | Method of forming plane pattern for layer of semiconductor device, and manufacture of semiconductor device using the |
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