JP2003282569A - Semiconductor integrated circuit device and insertion method of dummy metal - Google Patents
Semiconductor integrated circuit device and insertion method of dummy metalInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、ＣＭＰプロセス等
により配線メタルないしダミーメタルが平坦化される半
導体集積回路装置と、該半導体集積回路装置におけるダ
ミーメタルの挿入方法とに関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit device in which a wiring metal or a dummy metal is flattened by a CMP process or the like, and a dummy metal insertion method in the semiconductor integrated circuit device.
【０００２】[0002]
【従来の技術】一般に、半導体集積回路装置の高集積化
を図るために、低抵抗でありかつマイグレーション耐性
の高いＣｕ（銅）で配線層を形成するようにした多層配
線製造プロセスでは、ＣＭＰ（Chemical Mechanical Po
lishing）技術を利用したダマシン法によるプロセスフ
ロー（ダマシンプロセス）が広く用いられている。2. Description of the Related Art Generally, in order to achieve high integration of a semiconductor integrated circuit device, in a multilayer wiring manufacturing process in which a wiring layer is formed of Cu (copper) having low resistance and high migration resistance, CMP ( Chemical Mechanical Po
A process flow (damascene process) by a damascene method using a lishing technology is widely used.
【０００３】図１２に、ダマシンプロセスの１つである
デュアルダマシンプロセス（Dual Damascene Process）
による従来の配線層形成手法の一例を示す。図１２に示
すように、この配線層形成手法では、まず工程１で、複
数（３層）の層間膜１０１と、複数（２層）のレジスト
１０２と、Ｃｕ層１０３とからなる半導体装置の上面
に、所定のパターンを伴ったバリア層１０４を形成する
（トレンチ・リソグラフィ工程）。続いて、工程２で、
最上の層間膜１０１に対してエッチングを施し、この層
間膜１０１に穴部（溝部）を形成した上で、バリア層１
０４を除去する（トレンチ・エッチング／ストリップ工
程）。FIG. 12 shows a dual damascene process which is one of the damascene processes.
An example of a conventional wiring layer forming method is described below. As shown in FIG. 12, in this wiring layer forming method, first, in step 1, an upper surface of a semiconductor device including a plurality (three layers) of interlayer films 101, a plurality (two layers) of resists 102, and a Cu layer 103. Then, a barrier layer 104 having a predetermined pattern is formed (trench lithography step). Then, in step 2,
The uppermost interlayer film 101 is etched to form holes (grooves) in the interlayer film 101, and then the barrier layer 1 is formed.
04 is removed (trench etching / strip process).
【０００４】次に、工程３で、半導体装置の上面に、所
定のパターンを伴ったバリア層１０４を形成する（ヴィ
ア・リソグラフィ工程）。続いて、工程４で、上から２
番目の層間膜１０１に対してエッチングを施し、この層
間膜１０１に穴部（溝部）を形成した上で、バリア層１
０４を除去する（ヴィア・エッチング／ストリップ工
程）。これにより、Ｃｕ層１０３の上面の一部が露出す
る。そして、工程５で、最上の層間膜１０１の穴部（溝
部）と、上から２番目の層間膜１０１の穴部（溝部）と
にＣｕ（配線物質）を充填して、Ｃｕ配線層１０３を形
成する（Ｃｕ充填工程）。Next, in step 3, a barrier layer 104 with a predetermined pattern is formed on the upper surface of the semiconductor device (via lithography step). Then, in step 4, 2 from the top
The second interlayer film 101 is etched to form holes (grooves) in the interlayer film 101, and then the barrier layer 1 is formed.
04 is removed (via etching / strip process). As a result, a part of the upper surface of the Cu layer 103 is exposed. Then, in step 5, Cu (wiring material) is filled in the hole (groove) of the uppermost interlayer film 101 and the hole (groove) of the second interlayer film 101 from the top to form the Cu wiring layer 103. Form (Cu filling step).
【０００５】最後に、工程６で、半導体装置の上面にＣ
ＭＰ法による研磨処理を施し、半導体装置の上面のＣｕ
配線層１０３を平坦化する（ＣＭＰ工程）。なお、ＣＭ
Ｐ法とは、研磨剤を流動させながら、回転している半導
体装置（ウエハ）と研磨布とをこすりあわせて、半導体
装置上面の凸部を研磨し、半導体装置上面の配線層の平
坦化を達成するといった研磨手法である。Finally, in step 6, C is formed on the upper surface of the semiconductor device.
After polishing by the MP method, Cu on the upper surface of the semiconductor device
The wiring layer 103 is flattened (CMP step). In addition, CM
In the P method, the rotating semiconductor device (wafer) and the polishing cloth are rubbed against each other while the polishing agent is flowing to polish the convex portion on the upper surface of the semiconductor device to flatten the wiring layer on the upper surface of the semiconductor device. It is a polishing technique to achieve.
【０００６】[0006]
【発明が解決しようとする課題】ところで、一般に、Ｃ
ＭＰ法によるメタル層の平坦化では、メタル層のパター
ン面積やメタル層の配置密度の態様によっては、ディッ
シングと呼ばれる不具合が生じる。ここで、ディッシン
グとは、メタル層のパターン面積が大きいときに、ＣＭ
Ｐによりメタル層の中央部に皿状の窪みが発生して、平
坦性が損なわれるといった現象である。By the way, in general, C
The planarization of the metal layer by the MP method causes a problem called dishing depending on the pattern area of the metal layer and the arrangement density of the metal layer. Here, the dishing means a CM when the pattern area of the metal layer is large.
This is a phenomenon in which P causes a dish-shaped depression in the central portion of the metal layer, which impairs flatness.
【０００７】例えば、図１３に示すように、層間膜１０
１に、パターン面積が異なるＣｕ層１０３が埋め込まれ
ている場合、パターン面積が小さいＣｕ層１０３（右
側）ではその表面は平坦であるが、パターン面積が大き
いＣｕ層１０３（左側）では、その上面に皿状の窪みが
生じる。For example, as shown in FIG. 13, the interlayer film 10
When the Cu layer 103 having a different pattern area is embedded in the layer 1, the surface of the Cu layer 103 having a small pattern area (right side) is flat, but the upper surface of the Cu layer 103 having a large pattern area (left side). There is a dish-shaped depression in the area.
【０００８】ここで、半導体装置ないしメタル配線の表
面の平坦性を保つには、とくに設計段階で、メタル層
を、適切な面積で均一に配置（レイアウト）するのが有
効である。そこで、半導体集積回路装置のパターンレイ
アウトにおいては、一般に、本来のデバイスを構成し又
はデバイス間を接続するメタル層、あるいは電源供給の
ためのメタル層（以下、「配線メタル」という。）に対
して、ダミーメタルと呼ばれる格別な機能を有しないメ
タル層を追加し、メタル層の疎密の発生を避けた均一な
パターンレイアウトが達成されるようにしている。Here, in order to maintain the flatness of the surface of the semiconductor device or the metal wiring, it is effective to arrange (lay out) the metal layers uniformly in an appropriate area, especially at the design stage. Therefore, in a pattern layout of a semiconductor integrated circuit device, generally, a metal layer that constitutes an original device or connects devices or a metal layer for power supply (hereinafter, referred to as “wiring metal”) is used. , A metal layer having no special function called a dummy metal is added to achieve a uniform pattern layout that avoids the occurrence of sparse and dense metal layers.
【０００９】以下、図１４（ａ）、（ｂ）と図１５
（ａ）、（ｂ）とを参照しつつ、ダミーメタルを備えた
半導体装置におけるメタル層のパターンレイアウトを具
体的に説明する。一般に、メタル層のパターンレイアウ
トの均一性は、その製造プロセスにおいて、メタル占有
率という指標でもってデザインルールとして定義され
る。そして、メタル層のレイアウト設計は、ＤＲＣ（デ
ザイン・ルール・チェック）により、ＣＡＤを用いてそ
の適切性が確認される。Hereinafter, FIGS. 14A and 14B and FIG.
The pattern layout of the metal layer in the semiconductor device including the dummy metal will be specifically described with reference to (a) and (b). Generally, the uniformity of the pattern layout of the metal layer is defined as a design rule by an index of metal occupancy in the manufacturing process. Then, the suitability of the layout design of the metal layer is confirmed using CAD by DRC (design rule check).
【００１０】ダミーメタルとしては、２つのタイプのも
のがある。その１つは、フローティングタイプのダミー
メタルである。これは、通常の配線メタルとの接続関係
を持たないメタル層である。その形状は、大抵、正方形
や長方形などといった単純な矩形である。もう１つは、
シールディングタイプのダミーメタルである。これは、
電源又はグランドに接続関係を持つメタル層を、通常の
配線メタルの間に挿入したものである。There are two types of dummy metal. One of them is a floating type dummy metal. This is a metal layer that has no connection relationship with normal wiring metal. The shape is usually a simple rectangle such as a square or rectangle. The other is
It is a shielding type dummy metal. this is,
A metal layer having a connection relationship with a power supply or a ground is inserted between normal wiring metals.
【００１１】ここで、フローティングタイプのダミーメ
タルは、ＤＲＣなどによるＣＡＤ処理で容易に挿入する
ことができる。しかし、ダミーメタルがフローティング
状態であるので、通常の配線とのカップリング等による
寄生容量に起因する半導体回路装置の性能ないし機能の
低下が懸念されるので、通常の配線メタルに影響を及ぼ
さない範囲で挿入される。Here, the floating type dummy metal can be easily inserted by CAD processing such as DRC. However, since the dummy metal is in a floating state, there is concern that the performance or function of the semiconductor circuit device may deteriorate due to parasitic capacitance due to coupling with a normal wiring, etc. Is inserted in.
【００１２】シールディングタイプのダミーメタルで
は、メタルの電位が固定される。このため、通常の配線
メタルへのカップリング等の影響を、レイアウトデータ
に基づいてＬＰＥ（レイアウト寄生デバイス抽出）によ
るポストレイアウトシミュレーション等のＣＡＤ検証に
より正確に検証することができる。しかし、その挿入に
は、電気的接続関係を維持する必要があるので、挿入作
業は困難である。なお、いずれのダミーメタルにおいて
も、配線メタルの混雑度や配線メタルとの離間距離、す
なわち配線メタルからの距離の差異により、均一なレイ
アウトは困難となることが多く、このため局所的にはメ
タル占有率が未達成となることが多いといった問題があ
る。In the shielding type dummy metal, the metal potential is fixed. Therefore, it is possible to accurately verify the influence of ordinary coupling to the wiring metal by CAD verification such as post layout simulation by LPE (layout parasitic device extraction) based on the layout data. However, the insertion work is difficult because it is necessary to maintain the electrical connection relationship for the insertion. In any dummy metal, a uniform layout is often difficult due to the congestion degree of the wiring metal and the distance from the wiring metal, that is, the difference from the wiring metal. There is a problem that the occupancy rate is often unachieved.
【００１３】以下、フローティングタイプのダミーメタ
ルの従来の挿入手法の一例を説明する。図１４（ａ）
は、ダミーメタル挿入前におけるパターンレイアウト
（配線メタルレイアウト）を示している。図１４（ａ）
に示すように、データ領域１１３内には、複数の配線メ
タル１１４が配置されている。なお、データ領域１１３
の下側又は左側の目盛は、デザインルールを表す目盛り
である。ここで、配線メタル１１４は、１目盛幅ないし
１目盛間隔で配置することができる。An example of a conventional floating type dummy metal insertion method will be described below. FIG. 14 (a)
Shows a pattern layout (wiring metal layout) before the dummy metal is inserted. FIG. 14 (a)
As shown in, a plurality of wiring metals 114 are arranged in the data area 113. The data area 113
The lower or left scale is a scale that represents the design rule. Here, the wiring metal 114 can be arranged with one scale width or one scale interval.
【００１４】図１４（ｂ）は、ダミーメタルの基準パタ
ーン（単位パターン）を示している。この例では、配線
メタル１１４と同一層であるダミーメタル１１１は、横
方向が６目盛であり、縦方向が２目盛の長方形のもので
ある。このダミーメタル１１１に対しては、横方向が１
４目盛であり、縦方向が１０目盛である長方形のダミー
メタル配置制限領域１１２（一点鎖線）が設定される。
このダミーメタル配置制限領域１１２では、配線メタル
１１４のデザインルール配線間隔（１目盛）に対して、
４目盛の間隔の配置制限距離（離間距離）が設定されて
いる。この領域内に配線メタル１１４が存在する場合、
ダミーメタル１１１は配置することができない。このル
ールは、配線メタル１１４にカップリング等の容量の影
響を認めない範囲で、デザインルールに比べて大きい間
隔で設定されている。FIG. 14B shows a reference pattern (unit pattern) of dummy metal. In this example, the dummy metal 111, which is in the same layer as the wiring metal 114, has a rectangular shape having 6 scales in the horizontal direction and 2 scales in the vertical direction. The horizontal direction is 1 with respect to this dummy metal 111.
A rectangular dummy metal placement restriction area 112 (one-dot chain line) having four scales and ten vertical scales is set.
In the dummy metal placement restriction area 112, with respect to the design rule wiring interval (1 scale) of the wiring metal 114,
An arrangement limit distance (separation distance) of intervals of 4 scales is set. If the wiring metal 114 exists in this area,
The dummy metal 111 cannot be arranged. This rule is set at a larger interval than the design rule within a range in which the influence of capacitance such as coupling on the wiring metal 114 is not recognized.
【００１５】図１５（ａ）は、図１４（ｂ）に示すダミ
ーメタルの基準パターンを、単純に行列構造のアレイに
重ねて配置した中間段階のパターンレイアウトを示して
いる。また、図１５（ｂ）は、上記ダミーメタル配置制
限にかからない（配置可能条件満たす）ダミーメタル１
１１のみを残した、ダミーメタル挿入後の最終のパター
ンレイアウトを示している。図１５（ｂ）から明らかな
とおり、６か所にダミーメタル１１１が挿入されてい
る。FIG. 15A shows an intermediate pattern layout in which the dummy metal reference patterns shown in FIG. 14B are simply arranged in an array of a matrix structure. In addition, FIG. 15B shows that the dummy metal 1 which is not subject to the above dummy metal placement restriction (satisfies the placement enablement condition)
The final pattern layout after inserting the dummy metal is shown, leaving only 11. As is clear from FIG. 15B, the dummy metals 111 are inserted at 6 places.
【００１６】しかしながら、この従来のダミーメタルの
挿入手法では、図１５（ｂ）から明らかなとおり、ダミ
ーメタル配置制限により、、、、及びで示す
局所的な領域には、ダミーメタル１１１が配置されな
い。このため、均一なメタルパターンレイアウトを実現
することができないといった問題がある。However, in this conventional dummy metal insertion method, as is apparent from FIG. 15B, the dummy metal 111 is not arranged in the local regions indicated by ,,, due to the dummy metal arrangement restriction. . Therefore, there is a problem that a uniform metal pattern layout cannot be realized.
【００１７】図１６に、従来技術にかかるレイアウト設
計からレティクル製作に至る半導体集積回路装置のレイ
アウト設計工程ないしダミーメタル挿入工程を示す。な
お、このレイアウト設計工程は、ステップＴ１〜Ｔ４か
らなるレイアウト設計前工程と、ステップＴ５〜Ｔ７か
らなるレイアウト後工程とに大別される。FIG. 16 shows a layout design process or a dummy metal insertion process of a semiconductor integrated circuit device from the layout design to the reticle fabrication according to the conventional technique. The layout design process is roughly divided into a layout design pre-process including steps T1 to T4 and a layout post-process including steps T5 to T7.
【００１８】図１６に示すように、レイアウト設計前工
程では、まず、マニュアル又は自動でレイアウト（配線
メタルレイアウト）を作成する（ステップＴ１）。続い
て、このレイアウトを、ＤＲＣ（デザイン・ルール・チ
ェック）又はＬＶＳ（レイアウトvs回路チェック）で検
証する（ステップＴ２）。次に、ポストレイアウト検証
（ＬＰＥ）を行い、トランジスタデバイスの配置、配線
の抵抗及び容量を検証する（ステップＴ３）。これによ
り、ｇｄｓフォーマットのレイアウトデータが得られる
（ステップＴ４）。As shown in FIG. 16, in the layout design pre-process, first, a layout (wiring metal layout) is created manually or automatically (step T1). Subsequently, this layout is verified by DRC (design rule check) or LVS (layout vs circuit check) (step T2). Next, post layout verification (LPE) is performed to verify the layout of transistor devices, the resistance of wiring, and the capacitance (step T3). As a result, layout data in the gds format is obtained (step T4).
【００１９】レイアウト設計後工程においては、まずＯ
ＰＣ（光近接効果補正）処理を行い、パターン追加を行
う（ステップＴ５）。続いて、レティクル製造装置への
フォーマット変換であるＥＢ処理を行い、ダミーメタル
を挿入する（ステップＴ６）。ここで、ダミーメタル
は、レイアウト設計前工程でのダミーメタル追加データ
量の増加による設計検証負荷を軽減するため、既存の配
線メタルに影響を与えない範囲で、半導体集積回路の全
体レベルで挿入される。さらに、ｇｄｓフォーマット
（通常のレイアウトフォーマット）を、ＭＥＢＥＳフォ
ーマット等のレティクル製造装置専用フォーマットに変
換し、レティクル製作データを作成する（ステップＴ
７）。In the layout design post-process, first, O
PC (optical proximity effect correction) processing is performed to add a pattern (step T5). Subsequently, EB processing, which is format conversion to the reticle manufacturing apparatus, is performed, and dummy metal is inserted (step T6). Here, the dummy metal is inserted at the entire level of the semiconductor integrated circuit within a range that does not affect the existing wiring metal in order to reduce the design verification load due to the increase of the additional data of the dummy metal in the layout design pre-process. It Further, the gds format (normal layout format) is converted into a reticle manufacturing apparatus dedicated format such as MEBES format to create reticle manufacturing data (step T).
7).
【００２０】ここで、もしレイアウト設計前工程でダミ
ーメタルを挿入すれば、そのデータ量が増加し、あるい
はその挿入作業の負担が増加するなどといった不具合が
生じる。しかし、最終段階でダミーメタルを挿入した場
合は、専用データフォーマットへのデータ変換が行われ
ていることもあり、ＤＲＣやＬＶＳなどのＣＡＤソフト
ウエアは、デザインルール違反やショートなどの不具合
を、全データに対して検出することができない。また、
この場合、ダミーメタルの挿入の配線メタルへの影響
や、カップリング増加による伝播遅延時間増加に起因す
る信号性能劣化などを招くおそれがある。したがって、
前述のように、ダミーメタルは、既存配線メタルに影響
を与えない範囲で、できる限りマージンを持った広い間
隔で挿入しなければならず、このため局所的にメタル占
有率が低下することが多くなるといった問題がある。Here, if the dummy metal is inserted in the layout design pre-process, there arises a problem that the amount of data is increased or the load of the insertion work is increased. However, when the dummy metal is inserted at the final stage, data conversion to the dedicated data format may be performed, and CAD software such as DRC and LVS can eliminate all defects such as design rule violation and short circuit. Cannot detect against data. Also,
In this case, the insertion of the dummy metal may affect the wiring metal, or the signal performance may be deteriorated due to the increase in the propagation delay time due to the increased coupling. Therefore,
As described above, the dummy metal must be inserted at a wide interval with a margin as much as possible within a range that does not affect the existing wiring metal, which often causes the metal occupancy rate to locally decrease. There is a problem such as.
【００２１】本発明は、上記従来の問題を解決するため
になされたものであって、可及的に多くのダミーメタル
を容易に挿入することができ、局所的なメタル占有率の
低下を防止することができ、またダミーメタルの挿入に
よる既存配線メタル信号の性能の劣化を防止することが
できる手段を提供することを解決すべき課題ないしは目
的とする。The present invention has been made in order to solve the above-mentioned conventional problems, and it is possible to easily insert as many dummy metals as possible and prevent the local metal occupation ratio from decreasing. It is an object or an object to be solved to provide a means capable of preventing the deterioration of the performance of the existing wiring metal signal due to the insertion of the dummy metal.
【００２２】[0022]
【課題を解決するための手段】上記課題を解決するため
になされた本発明にかかる半導体集積回路装置は、いず
れも、ダミーメタルと配線メタルとの離間距離が、予め
設定された配置制限距離以下となる位置にはダミーメタ
ルが配置されないようになっていることを基本的特徴と
するものである。In any of the semiconductor integrated circuit devices according to the present invention made to solve the above problems, the distance between the dummy metal and the wiring metal is equal to or less than the preset placement limit distance. The basic feature is that the dummy metal is not arranged at the position.
【００２３】本発明の第１の態様にかかる半導体集積回
路装置は、上記基本的特徴を備え、かつ、配置制限距離
が、ダミーメタルと隣り合う配線メタルの幅により異な
ることを特徴とする。A semiconductor integrated circuit device according to a first aspect of the present invention has the above-mentioned basic features and is characterized in that an arrangement restriction distance varies depending on a width of a wiring metal adjacent to a dummy metal.
【００２４】本発明の第２の態様にかかる半導体集積回
路装置は、上記基本的特徴を備え、かつ、ダミーメタル
と隣り合う配線メタルが電源ラインであるときには、電
源ラインでない場合に比べて、該ダミーメタルと該配線
メタルとの配置制限距離が小さい値に設定されることを
特徴とする。The semiconductor integrated circuit device according to the second aspect of the present invention has the above-mentioned basic features and when the wiring metal adjacent to the dummy metal is a power supply line, as compared with the case where it is not a power supply line. The arrangement limit distance between the dummy metal and the wiring metal is set to a small value.
【００２５】本発明の第３の態様にかかる半導体集積回
路装置は、本発明の第２の態様にかかる半導体集積回路
装置において、ダミーメタルと隣り合う配線メタルが電
源ラインであるときには、該ダミーメタルと該配線メタ
ルとが当接して配置されることができる一方、該配線メ
タルが電源ラインでないときには、該ダミーメタルと該
配線メタルとが離間して（フローティングで）配置され
ることを特徴とする。A semiconductor integrated circuit device according to a third aspect of the present invention is the same as the semiconductor integrated circuit device according to the second aspect of the present invention, when the wiring metal adjacent to the dummy metal is a power supply line. And the wiring metal can be arranged in contact with each other, and when the wiring metal is not a power supply line, the dummy metal and the wiring metal are separated (floating) from each other. .
【００２６】本発明の第４の態様にかかる半導体集積回
路装置は、上記基本的特徴を備え、かつ、配置制限距離
が、ダミーメタルと隣り合う配線メタルに添付された属
性により異なることを特徴とする。A semiconductor integrated circuit device according to a fourth aspect of the present invention is provided with the above-mentioned basic features, and the arrangement restriction distance is different depending on the attribute attached to the wiring metal adjacent to the dummy metal. To do.
【００２７】本発明の第５の態様にかかる半導体集積回
路装置は、上記基本的特徴を備え、かつ、配置制限距離
が、ダミーメタルと隣り合う配線メタルに添付された信
号名により異なることを特徴とする。A semiconductor integrated circuit device according to a fifth aspect of the present invention has the above-mentioned basic characteristics, and the arrangement restriction distance differs depending on the signal name attached to the wiring metal adjacent to the dummy metal. And
【００２８】本発明の第６の態様にかかる半導体集積回
路装置は、本発明の第１〜第５の態様のいずれか１つに
かかる半導体集積回路装置において、ダミーメタルに端
子名が添付されていることを特徴とする。A semiconductor integrated circuit device according to a sixth aspect of the present invention is the semiconductor integrated circuit device according to any one of the first to fifth aspects of the present invention, in which a dummy metal is attached with a terminal name. It is characterized by being
【００２９】本発明の第７の態様にかかるダミーメタル
の挿入方法は、本発明の第１〜第６の態様のいずれか１
つにかかる半導体集積回路装置におけるダミーメタルの
挿入方法であって、ダミーパターンレイアウトと、ダミ
ーメタルの挿入対象である配線パターンレイアウトとに
対して比較ＤＲＣ処理を施すことにより、ダミーメタル
の挿入を行うことを特徴とする。A dummy metal inserting method according to a seventh aspect of the present invention is any one of the first to sixth aspects of the present invention.
A method of inserting a dummy metal in a semiconductor integrated circuit device according to another one, wherein the dummy metal is inserted by performing a comparison DRC process on a dummy pattern layout and a wiring pattern layout in which the dummy metal is inserted. It is characterized by
【００３０】[0030]
【発明の実施の形態】以下、本発明の実施の形態を具体
的に説明する。図１は、本発明にかかるレイアウト設計
からレティクル製作に至る半導体集積回路のレイアウト
設計工程ないしダミーメタル挿入工程を示すフローチャ
ートである。以下、このレイアウト設計工程ないしダミ
ーメタル挿入工程を、具体的に説明する。図１に示すよ
うに、本発明にかかるレイアウト設計工程は、ステップ
Ｓ１〜Ｓ６からなるレイアウト設計前工程と、ステップ
Ｓ７〜Ｓ９からなるレイアウト設計後工程とに大別され
る。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be specifically described below. FIG. 1 is a flow chart showing a layout design process of a semiconductor integrated circuit or a dummy metal insertion process from layout design to reticle fabrication according to the present invention. Hereinafter, the layout design process or the dummy metal insertion process will be specifically described. As shown in FIG. 1, the layout design process according to the present invention is roughly divided into a layout design pre-process including steps S1 to S6 and a layout design post-process including steps S7 to S9.
【００３１】本発明にかかるこのレイアウト設計工程な
いしダミーメタル挿入工程は、要するに、図１６に示す
従来技術にかかるレイアウト設計工程ないしダミーメタ
ル挿入工程のレイアウト設計前工程に、ダミーレイアウ
ト生成ステップと、比較ＤＲＣステップとを追加する一
方、レイアウト設計後工程のＥＢ処理におけるダミーメ
タルの挿入を削除した点に特徴がある。This layout design process or dummy metal insertion process according to the present invention is basically compared with the dummy layout generation process in the layout design preprocess of the layout design process or dummy metal insertion process according to the prior art shown in FIG. While the DRC step is added, the feature is that the insertion of the dummy metal in the EB process in the post layout design process is deleted.
【００３２】具体的には、まず、ダミーメタル挿入の対
象となる配線メタルレイアウト（レイアウト）を作成す
る（ステップＳ１）。この配線メタルレイアウトの作成
は、自動配置配線又はマニュアルによるレイアウト作成
であるが、その具体的な手法はどのようなものでもよ
い。すなわち、本発明にかかるレイアウト設計手法ない
しダミーメタル挿入手法は、かかる配線メタルレイアウ
トの作成手法には依存しない。Specifically, first, a wiring metal layout (layout) to be inserted with a dummy metal is created (step S1). The wiring metal layout is created by automatic layout and wiring or manual layout, but any specific method may be used. That is, the layout design method or the dummy metal insertion method according to the present invention does not depend on the wiring metal layout creation method.
【００３３】そして、ステップＳ１と並行して、あるい
はこれと前後して、基準ダミーメタルパターン（ダミー
レイアウト）を作成する（ステップＳ２）。図２に、か
かる基準ダミーメタルパターンの一例を示す。図２に示
すように、この基準ダミーメタルパターンは、ダミーメ
タル１とダミーメタル配置制限領域２とからなる矩形の
基準パターン（単位パターン）を、縦方向と横方向とに
配列して、全体として矩形状にしたものである。すなわ
ち、このダミーメタルレイアウトは、基準パターンを、
少なくとも、ステップＳ１で作成される配線メタルレイ
アウトの領域にアレイ状に配置したものである。Then, a reference dummy metal pattern (dummy layout) is created in parallel with or before or after step S1 (step S2). FIG. 2 shows an example of such a reference dummy metal pattern. As shown in FIG. 2, in this reference dummy metal pattern, rectangular reference patterns (unit patterns) each including a dummy metal 1 and a dummy metal placement restriction region 2 are arranged in a vertical direction and a horizontal direction, and as a whole. It has a rectangular shape. That is, this dummy metal layout uses the reference pattern
At least, they are arranged in an array in the area of the wiring metal layout created in step S1.
【００３４】次に、前記のステップＳ１で作成された配
線メタルレイアウト（レイアウト）と、ステップＳ２で
作成された基準ダミーメタルパターン（ダミーレイアウ
ト）とに基づいて、比較ＤＲＣ処理によりレイアウトデ
ータを抽出し、配線メタル層の存在しない部分のダミー
メタルレイアウトを生成する（ステップＳ３）。ここ
で、比較ＤＲＣは、後で詳しく説明するルールファイル
に従って、ＤＲＣ（デザイン・ルール・チェック）やＬ
ＶＳ（レイアウトvs回路図）を実施するレイアウト検証
ツール（例えば、Cadence社製「Dracula」、MentorGrap
hics社製「Calibre」、Avanti社製「Heacules」等）を
用いて、ＣＡＤ処理により行う。そして、配線メタルレ
イアウトにダミーメタルレイアウトを配置すれば、パタ
ーンレイアウトが完成する。Next, layout data is extracted by comparison DRC processing based on the wiring metal layout (layout) created in step S1 and the reference dummy metal pattern (dummy layout) created in step S2. , A dummy metal layout of a portion where the wiring metal layer does not exist is generated (step S3). Here, the comparison DRC is a DRC (design rule check) or L according to a rule file described in detail later.
A layout verification tool that implements VS (layout vs schematic) (eg, Cadence “Dracula”, MentorGrap
CAD processing using "Calibre" manufactured by hics, "Heacules" manufactured by Avanti, etc.). Then, by arranging the dummy metal layout on the wiring metal layout, the pattern layout is completed.
【００３５】続いて、このパターンレイアウトを、ＤＲ
Ｃ（デザイン・ルール・チェック）又はＬＶＳ（レイア
ウトvs回路チェック）で検証する（ステップＳ４）。そ
して、ポストレイアウト検証（ＬＰＥ）を行い、トラン
ジスタデバイスの配置、配線の抵抗及び容量を検証する
（ステップＳ５）。これにより、ｇｄｓフォーマットの
パターンレイアウトデータが得られる（ステップＳ
６）。Subsequently, the pattern layout is changed to DR.
Verification is performed by C (design rule check) or LVS (layout vs circuit check) (step S4). Then, post-layout verification (LPE) is performed to verify the layout of transistor devices, the resistance and capacitance of wiring (step S5). As a result, pattern layout data in the gds format can be obtained (step S
6).
【００３６】レイアウト設計後工程においては、まずＯ
ＰＣ（光近接効果補正）処理によりパターン追加を行う
（ステップＳ７）。続いて、レティクル製造装置へのフ
ォーマット変換であるＥＢ処理を行う（ステップＳ
８）。なお、ここでは、図１６に示す従来技術にかかる
レイアウト設計手法とは異なり、ダミーメタルは挿入し
ない。さらに、ｇｄｓフォーマット（通常のレイアウト
フォーマット）を、ＭＥＢＥＳフォーマット等のレティ
クル製造装置専用フォーマットに変換し、レティクル製
作データを作成する（ステップＳ９）。In the layout design post-process, first, O
A pattern is added by PC (optical proximity effect correction) processing (step S7). Then, EB processing, which is format conversion to the reticle manufacturing apparatus, is performed (step S
8). Note that, here, unlike the layout design method according to the related art shown in FIG. 16, no dummy metal is inserted. Further, the gds format (normal layout format) is converted into a reticle manufacturing apparatus dedicated format such as MEBES format to create reticle manufacturing data (step S9).
【００３７】ところで、ステップＳ３で用いられるルー
ルファイルとしては、種々のものを用いることができ
る。以下、このようなルールファイルの具体例を説明す
る。なお、半導体集積回路装置における配線メタルとし
ては、一般に、例えば次のようなものが存在する。
（Ａ）配線効率を考慮したデザインルールの最小幅の、
あるいは間隔を基準とした通常の配線メタル。
（Ｂ）配線の抵抗値を下げ、カップリング容量を考慮し
た、通常の配線メタルより幅の広い間隔を採用したクロ
ック信号などの優先配線メタル。
（Ｃ）電源供給のための、幅の広い電源メタル。Various types of rule files can be used as the rule file used in step S3. Hereinafter, a specific example of such a rule file will be described. In addition, as the wiring metal in the semiconductor integrated circuit device, there are generally the following, for example. (A) The minimum width of the design rule considering the wiring efficiency,
Or normal wiring metal based on the interval. (B) A priority wiring metal such as a clock signal which has a wider width than that of a normal wiring metal in consideration of the coupling capacitance by reducing the resistance value of the wiring. (C) Wide power metal for power supply.
【００３８】（１） ルールファイル１
ルールファイル１は、ダミーメタルと配線メタルとの離
間距離（配置間隔）の制限値、すなわちダミーメタルの
配置制限距離を、配線メタルの種類によらず、すなわち
配線メタルが上記配線種（Ａ）、（Ｂ）、（Ｃ）のいず
れであるかによらず、配線メタルの幅により変更する
（変化させる）ことを特徴とする。(1) Rule File 1 In the rule file 1, the limit value of the separation distance (arrangement interval) between the dummy metal and the wiring metal, that is, the arrangement limit distance of the dummy metal, is set regardless of the type of the wiring metal, that is, the wiring. It is characterized in that the metal is changed (changed) depending on the width of the wiring metal, regardless of which of the wiring types (A), (B) and (C) the metal is.
【００３９】このルールファイル１を実施する場合は、
図１に示すステップＳ３におけるＤＲＣ用ルールにおい
て、特定の値で配線メタルをアンダーサイズした後、同
値又はそれ以上でオーバサイズするといったサイジング
・ルールでデータ処理を施すことにより、配線メタル幅
に応じてダミーメタルの配置制限距離ないし離間距離
（配置間隔）を変更することが可能である。When implementing this rule file 1,
In the DRC rule in step S3 shown in FIG. 1, the wiring metal is undersized by a specific value and then oversized by the same value or more, and data processing is performed according to the wiring metal width. It is possible to change the placement restriction distance or the spacing distance (layout spacing) of the dummy metal.
【００４０】図３（ａ）〜（ｃ）と図４（ａ）、（ｂ）
に、ルールファイル１を用いた場合におけるパターンレ
イアウトの一例を示す。ここで、図３（ａ）は、ダミー
メタル挿入前のパターンレイアウト（すなわち、配線メ
タルレイアウト）を示している。図３（ｂ）は、基準パ
ターン（単位パターン）を示している。図３（ｃ）は、
図３（ａ）に示すパターンレイアウトに、図３（ｂ）に
示す基準パターンを組み合せてなる基準ダミーメタルパ
ターンを重ね合わせたパターンレイアウトを示してい
る。図４（ａ）は、ダミーメタル挿入後のパターンレイ
アウトを示している。図４（ｂ）は、ルールファイル１
における、基準パターンのダミーメタル配置制限領域
（ダミーメタルの配置制限距離）を変更する際の変更ル
ールを示している。FIGS. 3A to 3C and FIGS. 4A and 4B.
An example of the pattern layout when the rule file 1 is used is shown in FIG. Here, FIG. 3A shows a pattern layout (that is, a wiring metal layout) before the dummy metal is inserted. FIG. 3B shows a reference pattern (unit pattern). Figure 3 (c) shows
3A shows a pattern layout in which a reference dummy metal pattern formed by combining the reference patterns shown in FIG. 3B is superimposed on the pattern layout shown in FIG. FIG. 4A shows a pattern layout after the dummy metal is inserted. FIG. 4B shows the rule file 1
4 shows a change rule when changing the dummy metal placement restriction region (dummy metal placement restriction distance) of the reference pattern.
【００４１】この例では、図３（ａ）に示すダミーメタ
ル挿入前のパターンレイアウトデータと、図２に示す基
準ダミーメタルパターンとに、比較ＤＲＣ処理を施した
結果が、図４（ａ）に示すパターンレイアウトである。
その際、図４（ｂ）に示すル変更ールを適用する。図４
（ｂ）に示す変更ルールでは、１目盛幅又は２目盛幅の
配線メタル４については、配置制限距離を４目盛とし、
４目盛幅の配線メタル４については、配置制限距離を１
目盛としている。この変更ルールを用いることにより、
例えば図１５（ｂ）に示す従来技術にかかるパターンレ
イアウトではダミーメタルが配置されない、及び
の領域にも、ダミーメタル１を追加・挿入することがで
きる。In this example, FIG. 4A shows the result of comparison DRC processing performed on the pattern layout data before dummy metal insertion shown in FIG. 3A and the reference dummy metal pattern shown in FIG. It is a pattern layout shown.
At that time, the rule change shown in FIG. 4B is applied. Figure 4
According to the change rule shown in (b), with respect to the wiring metal 4 having one or two graduation widths, the placement restriction distance is set to four graduations.
For wiring metal 4 with 4 scale widths, the placement limit distance is 1
It has a scale. By using this change rule,
For example, in the pattern layout according to the conventional technique shown in FIG. 15B, the dummy metal is not arranged, and the dummy metal 1 can be added / inserted also in the area.
【００４２】このルールファイル１によれば、通常の配
線メタル、クロック信号等の優先配線メタル、電源メタ
ル等と、ダミーメタル１との離間距離ないし配置制限距
離を上記変更ルールに従って変更することにより、該離
間距離が一律である従来のダミーメタル配置手法に比べ
て、局所的な領域を含めたメタル占有率を向上させるこ
とができる。また、ＣＭＰプロセスによる平坦化が容易
となり、半導体集積回路装置の歩留まりを向上させるこ
とができる。さらに、優先配線メタルに対するダミーメ
タル１の配置制限距離を大きく設定して区別することが
できるので、ダミーメタル配置におけるカップリング容
量の発生による信号伝播遅延時間の増加に起因する半導
体集積回路装置の動作性能劣化を防止することができ
る。According to this rule file 1, by changing the separation distance or the arrangement restriction distance between the dummy metal 1 and the normal wiring metal, the priority wiring metal such as the clock signal, the power supply metal, etc. according to the above-mentioned change rule, The metal occupancy ratio including the local region can be improved as compared with the conventional dummy metal placement method in which the distance is uniform. Further, flattening by the CMP process is facilitated, and the yield of the semiconductor integrated circuit device can be improved. Further, since the placement limit distance of the dummy metal 1 with respect to the priority wiring metal can be set to be large and can be distinguished, the operation of the semiconductor integrated circuit device caused by the increase of the signal propagation delay time due to the generation of the coupling capacitance in the placement of the dummy metal. Performance deterioration can be prevented.
【００４３】（２） ルールファイル２
ルールファイル２は、電源ライン以外の通常の配線メタ
ルについてはルールファイル１の場合と同様であるが、
電源ラインである配線メタル（電源メタル）について
は、ダミーメタルと配線メタルとの配置距離を、通常の
配線メタルの場合に比べて小さくすることを特徴とす
る。(2) Rule file 2 The rule file 2 is the same as the rule file 1 except for the normal wiring metal other than the power line,
With respect to the wiring metal (power supply metal) that is a power supply line, the arrangement distance between the dummy metal and the wiring metal is smaller than that in the case of normal wiring metal.
【００４４】このルールファイル２では、電源メタルが
特定幅である場合、ルールファイル１の場合と同様のサ
イジング・ルールでデータ処理を施し、電源メタルを抽
出する。あるいは、ＬＶＳ的手法により、電源端子名を
認識させ、そのメタルとＶＩＡホールとを含めた接続性
を認識させることにより、電源メタルを抽出し、電源メ
タルとそれ以外の配線メタルとで、ダミーメタルの配置
制限距離を変更する。In the rule file 2, when the power metal has a specific width, data processing is performed by the same sizing rule as in the case of the rule file 1, and the power metal is extracted. Alternatively, the power source metal is extracted by recognizing the power source terminal name by the LVS-like method and the connectivity including the metal and the VIA hole is recognized, and the dummy metal is used for the power source metal and the other wiring metal. Change the placement limit distance of.
【００４５】図５（ａ）〜（ｃ）と図６（ａ）、（ｂ）
とに、ルールファイル２を用いた場合におけるパターン
レイアウトの一例を示す。ここで、図５（ａ）は、ダミ
ーメタル挿入前のパターンレイアウトを示している。図
５（ｂ）は、基準パターンを示している。図５（ｃ）
は、図５（ａ）に示すパターンレイアウトに、図５
（ｂ）に示す基準パターンを組み合せてなる基準ダミー
メタルパターンを重ね合わせたパターンレイアウトを示
している。図６（ａ）は、ダミーメタル挿入後のパター
ンレイアウトを示している。図６（ｂ）は、ルールファ
イル２における、基準パターンのダミーメタル配置制限
領域を変更する際の変更ルールを示している。FIGS. 5A to 5C and FIGS. 6A and 6B.
An example of the pattern layout when the rule file 2 is used is shown. Here, FIG. 5A shows a pattern layout before the dummy metal is inserted. FIG. 5B shows a reference pattern. FIG. 5 (c)
In the pattern layout shown in FIG.
The pattern layout in which the reference dummy metal patterns formed by combining the reference patterns shown in FIG. FIG. 6A shows a pattern layout after the dummy metal is inserted. FIG. 6B shows a change rule when changing the dummy metal placement restriction area of the reference pattern in the rule file 2.
【００４６】このルールファイル２では、電源メタル５
は、配線幅にかかわりなく、配置制限を１目盛としてい
る。この場合、図６（ａ）から明らかなとおり、図１５
（ｂ）に示す従来技術にかかるパターンレイアウトでは
ダミーメタルが配置されない、、及びの領域に
もダミーメタル１を追加・挿入することができる。した
がって、ルールファイル１による場合（図４（ａ））に
はダミーメタルを配置することができなかった図１５
（ｂ）中のの領域にも、ダミーメタル１を追加・挿入
することができる。In this rule file 2, power metal 5
Has a placement limit of one scale, regardless of the wiring width. In this case, as is clear from FIG.
In the pattern layout according to the conventional technique shown in (b), the dummy metal 1 is not arranged, and the dummy metal 1 can be added / inserted also in the area. Therefore, in the case of the rule file 1 (FIG. 4A), the dummy metal could not be arranged in FIG.
The dummy metal 1 can also be added / inserted in the region in (b).
【００４７】ルールファイル２によれば、電源メタル５
は信号伝播配線ではないので、ダミーメタル１の配置制
限距離を狭くすることにより、ルールファイル１の場合
と同様に、配置制限距離が一律である従来のダミーメタ
ル配置手法に比べて、局所的な領域を含めたメタル占有
率を向上させることができる。また、ＣＭＰプロセスに
よる平坦化が容易となり、半導体集積回路装置の歩留ま
りを向上させることができる。According to the rule file 2, the power metal 5
Is not a signal propagation wiring, so that the placement limit distance of the dummy metal 1 is made narrower, which is similar to the case of the rule file 1, in comparison with the conventional dummy metal placement method in which the placement limit distance is uniform. The metal occupancy rate including the region can be improved. Further, flattening by the CMP process is facilitated, and the yield of the semiconductor integrated circuit device can be improved.
【００４８】（３）ルールファイル３
ルールファイル３は、ルールファイル２の場合と同様
に、ダミーメタルと配線メタルとの離間距離（ダミーメ
タルの配置制限距離）を、通常の配線メタルについては
ルールファイル１の場合と同様に変化させるととも
に、、電源メタルについては通常の配線メタルの場合に
比べて小さくする。そして、電源メタルの場合は、ダミ
ーメタルを電源メタルと接するようにして配置する。(3) Rule File 3 Similar to the case of the rule file 2, the rule file 3 is the rule file for the distance between the dummy metal and the wiring metal (dummy metal placement limit distance), and for the normal wiring metal. In the same way as in the case of 1, the power metal is made smaller than that of the normal wiring metal. Then, in the case of the power supply metal, the dummy metal is arranged so as to be in contact with the power supply metal.
【００４９】図７（ａ）〜（ｃ）と図８（ａ）、（ｂ）
とに、ルールファイル３を用いた場合におけるパターン
レイアウトの一例を示す。ここで、図７（ａ）は、ダミ
ーメタル挿入前のパターンレイアウトを示している。図
７（ｂ）は、基準パターンを示している。図７（ｃ）
は、図７（ａ）に示すパターンレイアウトに、図７
（ｂ）に示す基準パターンを組み合せてなる基準ダミー
メタルパターンを重ね合わせたパターンレイアウトを示
している。図８（ａ）は、ダミーメタル挿入後のパター
ンレイアウトを示している。図８（ｂ）は、ルールファ
イル３におけるダミーメタル配置制限領域を変更する際
の変更ルールを示している。FIGS. 7A to 7C and FIGS. 8A and 8B.
An example of the pattern layout when the rule file 3 is used is shown. Here, FIG. 7A shows a pattern layout before the dummy metal is inserted. FIG. 7B shows a reference pattern. Figure 7 (c)
In the pattern layout shown in FIG.
The pattern layout in which the reference dummy metal patterns formed by combining the reference patterns shown in FIG. FIG. 8A shows a pattern layout after the dummy metal is inserted. FIG. 8B shows a change rule when changing the dummy metal placement restriction area in the rule file 3.
【００５０】このルールファイル３では、電源メタル５
は、配線幅にかかわりなく配置制限を１目盛としている
ので、ルールファイル２の場合と同様にダミーメタル１
を挿入することができる。さらに、ダミーメタル１を電
源メタル５と接するようにしているので、図８（ａ）か
ら明らかなとおり、ルールファイル２の場合に比べて、
図１５（ｂ）中の、の領域のダミーメタル１の面積
が増加している。In this rule file 3, the power metal 5
Since the placement limit is set to one scale regardless of the wiring width, dummy metal 1 is used as in rule file 2.
Can be inserted. Further, since the dummy metal 1 is in contact with the power supply metal 5, as is clear from FIG. 8A, compared with the case of the rule file 2,
The area of the dummy metal 1 in the area of FIG. 15B is increased.
【００５１】ルールファイル３によれば、ダミーメタル
１を電源メタル５に当接させるようにしているので、ル
ールファイル２の場合よりも多くのダミーメタル１を追
加・挿入することができる。また、電源メタル５にダミ
ーメタルを当接させて配置することにより、局所的では
あるが電源配線の幅を拡大することができるので、局所
的な電源補強を達成することができる。これにより、ス
トレスマイグレーション耐性を向上させることができ
る。さらに、ダミーメタル１と当接して配置された電源
メタル５は、電源電流許容量を増加させるので、エレク
トロマイグレーションに対する耐性も向上させることが
できる。According to the rule file 3, since the dummy metal 1 is brought into contact with the power supply metal 5, more dummy metal 1 can be added / inserted than in the case of the rule file 2. Further, by disposing the dummy metal in contact with the power supply metal 5, the width of the power supply wiring can be locally expanded, so that local power supply reinforcement can be achieved. Thereby, stress migration resistance can be improved. Furthermore, since the power supply metal 5 arranged in contact with the dummy metal 1 increases the allowable power supply current, it is possible to improve the resistance to electromigration.
【００５２】（４）ルールファイル４
ルールファイル４は、ダミーメタルと配線メタルとの離
間距離（ダミーメタルの配置制限距離）を、配線メタル
に特定の属性が添付されているときには、該属性が添付
されていないときに比べて大きくすることを特徴とす
る。なお、属性は、データタイプ又はカバーレイヤなど
で設定される。(4) Rule File 4 In the rule file 4, the separation distance between the dummy metal and the wiring metal (dummy metal placement restriction distance) is attached when the wiring metal has a specific attribute attached. It is characterized by making it larger than when it is not done. The attribute is set by the data type or the cover layer.
【００５３】図９（ａ）〜（ｃ）と図１０（ａ）、
（ｂ）とに、ルールファイル４によるパターンレイアウ
トの一例を示す。ここで、図９（ａ）は、ダミーメタル
挿入前のパターンレイアウトを示している。図９（ｂ）
は、基準パターンを示している。図９（ｃ）は、図９
（ａ）に示すパターンレイアウトに、図９（ｂ）に示す
基準パターンを組み合せてなる基準ダミーメタルパター
ンを重ね合わせたパターンレイアウトを示している。図
１０（ａ）は、ダミーメタル挿入後のパターンレイアウ
トを示している。図１０（ｂ）は、ルールファイル４に
おける基準パターンのダミーメタル配置制限領域を変更
する変更ルールを示している。9 (a)-(c) and FIG. 10 (a),
An example of the pattern layout by the rule file 4 is shown in (b). Here, FIG. 9A shows a pattern layout before the dummy metal is inserted. Figure 9 (b)
Indicates a reference pattern. FIG. 9C is a diagram of FIG.
9A shows a pattern layout in which a reference dummy metal pattern formed by combining the reference patterns shown in FIG. 9B is superposed on the pattern layout shown in FIG. FIG. 10A shows the pattern layout after the dummy metal is inserted. FIG. 10B shows a change rule for changing the dummy metal placement restriction area of the reference pattern in the rule file 4.
【００５４】図１０（ａ）から明らかなとおり、このル
ールファイル４では、図１５（ｂ）に示す従来技術にか
かるパターンレイアウトではダミーメタルが配置されな
い、、及びの領域にも、ダミーメタル１を追加
・挿入することができる。As is apparent from FIG. 10A, in the rule file 4, dummy metal is not arranged in the pattern layout according to the conventional technique shown in FIG. Can be added / inserted.
【００５５】ルールファイル４によれば、特定の属性
（信号属性）が添付された配線メタル６については、そ
の属性に応じて、ダミーメタル１の配置制限距離が変更
される。これにより、同一の配線幅でも、ダミーメタル
１の挿入により、カップリング等の影響を受け難い優先
配線メタル信号を実現することができる。このため、同
一配線幅でもダミーメタル１の挿入率の高い部分を実現
することができる。これは、とくに、クロック、バス等
に有効である。According to the rule file 4, for the wiring metal 6 to which a specific attribute (signal attribute) is attached, the placement restriction distance of the dummy metal 1 is changed according to the attribute. As a result, even with the same wiring width, by inserting the dummy metal 1, it is possible to realize a priority wiring metal signal that is not easily affected by coupling or the like. Therefore, it is possible to realize a portion having a high dummy metal 1 insertion rate even with the same wiring width. This is particularly effective for clocks, buses and the like.
【００５６】（５）ルールファイル５
ルールファイル５は、ダミーメタルと配線メタルとの離
間距離（ダミーメタルの配置制限距離）を、配線メタル
に特定の信号名が添付されているときに、信号名が添付
されていないときに比べて大きくすることを特徴とす
る。なお、属性は、データタイプ又はカバーレイヤなど
で設定される。(5) Rule File 5 The rule file 5 defines the distance between the dummy metal and the wiring metal (dummy metal placement restriction distance) when the signal name is attached to the wiring metal. It is characterized by making it larger than when it is not attached. The attribute is set by the data type or the cover layer.
【００５７】この場合、特定の信号名が添付されている
配線メタルでは、ルールファイル４における特定の属性
が添付されているいて配線メタル６と同様の結果とな
る。他方、配線メタルに特定の信号名が添付されていな
いときには、ルールファイル４において配線メタルに特
定の属性が添付されていないときと同様の結果となる。In this case, the wiring metal with a specific signal name attached has the same result as the wiring metal 6 with the specific attribute in the rule file 4 attached. On the other hand, when a specific signal name is not attached to the wiring metal, the result is the same as when the wiring file does not have a specific attribute attached in the rule file 4.
【００５８】以上のとおり、種々のルールファイルを用
いることができる。なお、ルールファイル１〜３を用い
る場合は、生成されたダミーメタル１に任意の端子名を
付加してもよい。図１１に、ルールファイル１を用いた
場合において、ダミーメタル１に端子名「Ｚ」を付加し
た例を示す。As described above, various rule files can be used. In addition, when using the rule files 1 to 3, an arbitrary terminal name may be added to the generated dummy metal 1. FIG. 11 shows an example in which the terminal name “Z” is added to the dummy metal 1 when the rule file 1 is used.
【００５９】ところで、例えば前記のルールファイル５
によれば、ポストシミュレーションにおいて、フローテ
ィングタイプのダミーメタル寄生容量を考慮することは
困難である。しかし、この図１に示すレイアウト設計手
法ないしダミーメタル挿入手順におけるＤＲＣ処理等の
レイアウトデザイン工程において、ダミーメタル１を挿
入するときに、このダミーメタル１に端子名を付加すれ
ば、ポストシミュレーションでダミーメタル１に任意の
信号、電位等を付加することができる。したがって、ダ
ミーメタル１を最悪、最良、標準等の条件に設定して、
通常の配線メタル、優先配線メタルへの影響を配慮した
検証が可能となる。By the way, for example, the above rule file 5
According to the above, it is difficult to consider the floating type dummy metal parasitic capacitance in the post simulation. However, if a terminal name is added to the dummy metal 1 when inserting the dummy metal 1 in the layout design process such as the DRC process in the layout design method or the dummy metal insertion procedure shown in FIG. Arbitrary signals, potentials, etc. can be added to the metal 1. Therefore, set dummy metal 1 to the worst, best, and standard conditions,
It is possible to perform verification in consideration of the influence on normal wiring metal and priority wiring metal.
【００６０】また、配線メタルに特定の信号名が添付さ
れた場合、その属性に応じて、ダミーメタル１の配置制
限距離を変更することにより、同一の配線幅でも、ダミ
ーメタル１の挿入により、カップリング等の影響を受け
難い優先配線メタル信号を実現することができる。この
ため、同一配線幅でも、ダミーメタル１の挿入率の高い
部分を実現することができる。これは、とくに、クロッ
ク、バス等に有効である。When a specific signal name is attached to the wiring metal, the placement restriction distance of the dummy metal 1 is changed according to the attribute, so that the dummy metal 1 is inserted even if the wiring width is the same. It is possible to realize a priority wiring metal signal that is unlikely to be affected by coupling or the like. Therefore, even with the same wiring width, it is possible to realize a portion having a high insertion rate of the dummy metal 1. This is particularly effective for clocks, buses and the like.
【００６１】このように、図１に示すレイアウト設計手
法ないしダミーメタル挿入手法によれば、ダミーメタル
１を自動挿入することにより、ダミーメタル１の挿入に
よるＤＲＣの不具合、ダミーメタル１の挿入によるショ
ートなどのＬＶＳの不具合を事前に検出することができ
る。これにより、ダミーメタル１の挿入による既存配線
への影響を確認することが可能となる。As described above, according to the layout designing method or the dummy metal inserting method shown in FIG. 1, by automatically inserting the dummy metal 1, the DRC malfunction due to the insertion of the dummy metal 1 and the short circuit due to the insertion of the dummy metal 1 It is possible to detect a defect of LVS such as the above in advance. As a result, it is possible to confirm the influence on the existing wiring due to the insertion of the dummy metal 1.
【００６２】さらに、パターンレイアウトが階層的にデ
ザインされている場合、ダミーメタル１の挿入処理をレ
イアウト階層毎に施すことにより、該階層レイアウトが
繰り返し配置されていれば、半導体集積回路全体に対し
てダミーメタル挿入処理をフラットで実施した場合に比
べて、データ量を削減することができる。このため、レ
イアウト設計後工程での処理時間を短縮することができ
る。Further, when the pattern layout is designed hierarchically, by inserting the dummy metal 1 for each layout hierarchy, if the hierarchical layout is repeatedly arranged, the entire semiconductor integrated circuit is processed. The amount of data can be reduced as compared with the case where the dummy metal insertion process is performed flat. Therefore, the processing time in the post-layout design process can be shortened.
【００６３】また、レイアウト設計前工程におけるダミ
ーメタル１の挿入の、例えばレイアウト設計後工程にお
けるＯＰＣ処理の負荷への影響については、ＯＰＣ処理
時に挿入されたルールファイル４を用いた場合における
ダミーメタル１の端子名を認識することにより、又はダ
ミーメタル１に同一のデータを複写して専用のカバーレ
イヤを利用し、その領域について処理を除外することに
より、ＯＰＣ処理の負荷を軽減することができる。Regarding the influence of the insertion of the dummy metal 1 in the pre-layout design process on the load of the OPC process in the post-layout design process, for example, the dummy metal 1 when the rule file 4 inserted in the OPC process is used. It is possible to reduce the load of the OPC process by recognizing the terminal name of No. 1 or by copying the same data to the dummy metal 1 and using a dedicated cover layer and excluding the process for that region.
【００６４】[0064]
【発明の効果】以上、本発明によれば、可及的に多くの
ダミーメタルを容易に挿入することができ、局所的なメ
タル占有率の低下を防止することができる。また、ダミ
ーメタルの挿入による既存配線メタル信号の性能の劣化
を防止することができる。とくに、本発明の第１の態様
によれば、従来のダミーメタル配置手法に比べて、メタ
ル占有率を向上させることができ、ＣＭＰプロセスによ
る平坦化が容易となり、半導体集積回路装置の歩留まり
を向上させることができる。また、ダミーメタル配置に
おけるカップリング容量の発生に起因する半導体集積回
路装置の動作性能劣化を防止することができる。As described above, according to the present invention, it is possible to easily insert as many dummy metals as possible and prevent the local metal occupation ratio from decreasing. Further, it is possible to prevent the performance of the existing wiring metal signal from being deteriorated due to the insertion of the dummy metal. In particular, according to the first aspect of the present invention, the metal occupancy can be improved, planarization by the CMP process can be facilitated, and the yield of the semiconductor integrated circuit device can be improved as compared with the conventional dummy metal placement method. Can be made. Further, it is possible to prevent the deterioration of the operation performance of the semiconductor integrated circuit device due to the generation of the coupling capacitance in the dummy metal arrangement.
【００６５】本発明の第２の態様によっても、本発明の
第１の態様の場合と同様に、メタル占有率を向上させる
ことができ、ＣＭＰプロセスによる平坦化が容易とな
り、半導体集積回路装置の歩留まりを向上させることが
できる。According to the second aspect of the present invention, as in the case of the first aspect of the present invention, the metal occupancy rate can be improved, the planarization by the CMP process can be facilitated, and the semiconductor integrated circuit device The yield can be improved.
【００６６】本発明の第３の態様によれば、本発明の第
２の態様の場合以上にダミーメタルを追加・挿入するこ
とができ、ストレスマイグレーション耐性を向上させる
ことができ、さらにエレクトロマイグレーションに対す
る耐性も向上させることができる。According to the third aspect of the present invention, a dummy metal can be added / inserted more than in the case of the second aspect of the present invention, stress migration resistance can be improved, and further, electromigration can be prevented. Resistance can also be improved.
【００６７】本発明の第４の態様によれば、配線メタル
に添付された特定の属性に応じて、ダミーメタルの配置
距離を変更するので、同一の配線幅でも、ダミー挿入に
より、カップリング等影響を受け難い優先配線メタル信
号を実現することができる。このため、同一配線幅でも
ダミーメタルの挿入率の高い部分を実現することができ
る。According to the fourth aspect of the present invention, the placement distance of the dummy metal is changed according to the specific attribute attached to the wiring metal. Therefore, even if the wiring width is the same, the dummy insertion causes coupling, etc. It is possible to realize a priority wiring metal signal that is not easily affected. Therefore, a portion having a high dummy metal insertion rate can be realized even with the same wiring width.
【００６８】本発明の第５の態様によれば、配線メタル
に添付された特定の信号名に応じて、ダミーメタルの配
置距離を変更するので、同一の配線幅でも、ダミー挿入
により、カップリング等影響を受け難い優先配線メタル
信号を実現することができる。このため、同一配線幅で
もダミーメタルの挿入率の高い部分を実現することがで
きる。According to the fifth aspect of the present invention, since the placement distance of the dummy metal is changed according to the specific signal name attached to the wiring metal, even if the wiring width is the same, the coupling is performed by inserting the dummy. It is possible to realize a priority wiring metal signal that is hardly affected by the above. Therefore, a portion having a high dummy metal insertion rate can be realized even with the same wiring width.
【００６９】本発明の第６の態様によれば、ポストシミ
ュレーションにおいて、ダミーメタルに任意の信号、電
位を付加することが可能となる。このため、ダミーメタ
ルを最悪、最良、標準等の条件に設定して、通常の配線
メタル、優先配線メタルへの影響を配慮した検証が可能
となる。According to the sixth aspect of the present invention, it is possible to add an arbitrary signal and potential to the dummy metal in post simulation. For this reason, it is possible to set the dummy metal to the worst, best, and standard conditions and perform the verification in consideration of the influence on the normal wiring metal and the priority wiring metal.
【００７０】本発明の第７の態様にかかるダミーメタル
の挿入方法によれば、ダミーメタル挿入によるＤＲＣの
不具合や、ダミーメタル挿入によるショートなどのＬＶ
Ｓ的不具合を事前に検出して、ダミーメタル挿入による
既存配線への影響を確認することができる。このため、
データ量を削減することができ、処理時間を短縮するこ
とができる。According to the dummy metal insertion method of the seventh aspect of the present invention, the LV such as the DRC failure due to the dummy metal insertion or the short circuit due to the dummy metal insertion is caused.
It is possible to detect the S-type defect in advance and confirm the influence of the dummy metal insertion on the existing wiring. For this reason,
The amount of data can be reduced and the processing time can be shortened.
【図１】 本発明にかかるレイアウト設計工程ないしダ
ミーメタル挿入工程のフローチャートである。FIG. 1 is a flowchart of a layout design process or a dummy metal insertion process according to the present invention.
【図２】 基準ダミーメタルパターンを示す図である。FIG. 2 is a diagram showing a reference dummy metal pattern.
【図３】 （ａ）はルールファイル１を用いた場合のダ
ミーメタル挿入前のパターンレイアウトを示す図であ
り、（ｂ）はダミーメタルの基準パターンを示す図であ
り、（ｃ）は（ａ）に示すパターンレイアウトに基準ダ
ミーメタルパターンを重ね合わせた図である。3A is a diagram showing a pattern layout before the dummy metal is inserted when the rule file 1 is used, FIG. 3B is a diagram showing a reference pattern of the dummy metal, and FIG. FIG. 8 is a diagram in which a reference dummy metal pattern is superimposed on the pattern layout shown in FIG.
【図４】 （ａ）はルールファイル１を用いた場合のダ
ミーメタル挿入後のパターンレイアウトを示す図であ
り、（ｂ）はルールファイル１におけるダミーメタル配
置制限領域の変更ルールを示す図である。4A is a diagram showing a pattern layout after the dummy metal is inserted when the rule file 1 is used, and FIG. 4B is a diagram showing a rule for changing the dummy metal placement restriction area in the rule file 1. FIG. .
【図５】 （ａ）はルールファイル２を用いた場合のダ
ミーメタル挿入前のパターンレイアウトを示す図であ
り、（ｂ）はダミーメタルの基準パターンを示す図であ
り、（ｃ）は（ａ）に示すパターンレイアウトに基準ダ
ミーメタルパターンを重ね合わせた図である。5A is a diagram showing a pattern layout before the dummy metal is inserted when the rule file 2 is used, FIG. 5B is a diagram showing a reference pattern of the dummy metal, and FIG. FIG. 8 is a diagram in which a reference dummy metal pattern is superimposed on the pattern layout shown in FIG.
【図６】 （ａ）はルールファイル２を用いた場合のダ
ミーメタル挿入後のパターンレイアウトを示す図であ
り、（ｂ）はルールファイル２におけるダミーメタル配
置制限領域の変更ルールを示す図である。6A is a diagram showing a pattern layout after the dummy metal is inserted when the rule file 2 is used, and FIG. 6B is a diagram showing a rule for changing the dummy metal placement restriction area in the rule file 2. FIG. .
【図７】 （ａ）はルールファイル３を用いた場合のダ
ミーメタル挿入前のパターンレイアウトを示す図であ
り、（ｂ）はダミーメタルの基準パターンを示す図であ
り、（ｃ）は（ａ）に示すパターンレイアウトに基準ダ
ミーメタルパターンを重ね合わせた図である。7A is a diagram showing a pattern layout before the dummy metal is inserted when the rule file 3 is used, FIG. 7B is a diagram showing a reference pattern of the dummy metal, and FIG. FIG. 8 is a diagram in which a reference dummy metal pattern is superimposed on the pattern layout shown in FIG.
【図８】 （ａ）はルールファイル３を用いた場合のダ
ミーメタル挿入後のパターンレイアウトを示す図であ
り、（ｂ）はルールファイル３におけるダミーメタル配
置制限領域の変更ルールを示す図である。FIG. 8A is a diagram showing a pattern layout after the dummy metal is inserted when the rule file 3 is used, and FIG. 8B is a diagram showing a rule for changing the dummy metal placement restriction area in the rule file 3; .
【図９】 （ａ）はルールファイル４を用いた場合のダ
ミーメタル挿入前のパターンレイアウトを示す図であ
り、（ｂ）はダミーメタルの基準パターンを示す図であ
り、（ｃ）は（ａ）に示すパターンレイアウトに基準ダ
ミーメタルパターンを重ね合わせた図である。9A is a diagram showing a pattern layout before the dummy metal is inserted when the rule file 4 is used, FIG. 9B is a diagram showing a reference pattern of the dummy metal, and FIG. FIG. 8 is a diagram in which a reference dummy metal pattern is superimposed on the pattern layout shown in FIG.
【図１０】 （ａ）はルールファイル４を用いた場合の
ダミーメタル挿入後のパターンレイアウトを示す図であ
り、（ｂ）はルールファイル４におけるダミーメタル配
置制限領域の変更ルールを示す図である。10A is a diagram showing a pattern layout after the dummy metal is inserted when the rule file 4 is used, and FIG. 10B is a diagram showing a rule for changing the dummy metal placement restriction area in the rule file 4. FIG. .
【図１１】 ルールファイル５を用いた場合のダミーメ
タル挿入後のパターンレイアウトを示す図である。FIG. 11 is a diagram showing a pattern layout after the dummy metal is inserted when the rule file 5 is used.
【図１２】 ＣＭＰによるＣｕ層の形成手法を示す工程
図である。FIG. 12 is a process diagram showing a method of forming a Cu layer by CMP.
【図１３】 ＣＭＰにより平坦化された広いＣｕ層及び
狭いＣｕ層の表面の形状を示す図である。FIG. 13 is a diagram showing the shapes of the surfaces of a wide Cu layer and a narrow Cu layer flattened by CMP.
【図１４】 （ａ）は従来のダミーメタルの挿入手法を
用いた場合のダミーメタル挿入前のパターンレイアウト
を示す図であり、（ｂ）はダミーメタルの基準パターン
を示す図である。FIG. 14A is a diagram showing a pattern layout before dummy metal insertion when a conventional dummy metal insertion method is used, and FIG. 14B is a diagram showing a dummy metal reference pattern.
【図１５】 （ａ）は図１４（ａ）に示すパターンレイ
アウトに基準ダミーメタルパターンを重ね合わせた図で
あり、（ｂ）は従来のダミーメタルの挿入手法を用いた
場合のダミーメタル挿入後のパターンレイアウトを示す
図である。15A is a diagram in which a reference dummy metal pattern is superimposed on the pattern layout shown in FIG. 14A, and FIG. 15B is a diagram showing a state after the dummy metal is inserted using the conventional dummy metal insertion method. It is a figure which shows the pattern layout of.
【図１６】 従来のレイアウト設計工程ないしダミーメ
タル挿入工程のフローチャートである。FIG. 16 is a flowchart of a conventional layout design process or dummy metal insertion process.
１…ダミーメタル、２…ダミーメタル配置制限領域、３
…データ領域、４…配線メタル、５…電源メタル（電源
ラインである配線メタル）、６…属性が添付された配線
メタル、１０１…膜間膜、１０２…レジスト、１０３…
Ｃｕ層、１０４…バリア層、１１１…ダミーメタル、１
１２…ダミーメタル配置制限領域、１１３…データ領
域、１１４…配線メタル。1 ... dummy metal, 2 ... dummy metal placement restriction area, 3
... data area, 4 ... wiring metal, 5 ... power supply metal (wiring metal that is a power supply line), 6 ... wiring metal with attached attributes, 101 ... intermembrane film, 102 ... resist, 103 ...
Cu layer, 104 ... Barrier layer, 111 ... Dummy metal, 1
12 ... Dummy metal placement restriction area, 113 ... Data area, 114 ... Wiring metal.
Claims (7)
が、予め設定された配置制限距離以下となる位置には、
ダミーメタルが配置されないようになっている半導体集
積回路装置において、 上記配置制限距離が、ダミーメタルと隣り合う配線メタ
ルの幅により異なることを特徴とする半導体集積回路装
置。1. The position at which the distance between the dummy metal and the wiring metal is equal to or less than a preset placement restriction distance,
A semiconductor integrated circuit device in which no dummy metal is arranged, wherein the arrangement restriction distance differs depending on the width of a wiring metal adjacent to the dummy metal.
が、予め設定された配置制限距離以下となる位置には、
ダミーメタルが配置されないようになっている半導体集
積回路装置において、 ダミーメタルと隣り合う配線メタルが電源ラインである
ときには、電源ラインでない場合に比べて、該ダミーメ
タルと該配線メタルとの配置制限距離が小さい値に設定
されることを特徴とする半導体集積回路装置。2. The position where the separation distance between the dummy metal and the wiring metal is equal to or less than the preset placement restriction distance,
In the semiconductor integrated circuit device in which the dummy metal is not arranged, when the wiring metal adjacent to the dummy metal is the power supply line, the placement restriction distance between the dummy metal and the wiring metal is larger than that when the dummy metal is not the power supply line. Is set to a small value, a semiconductor integrated circuit device.
源ラインであるときには、該ダミーメタルと該配線メタ
ルとが当接して配置されることができる一方、該配線メ
タルが電源ラインでないときには、該ダミーメタルと該
配線メタルとが離間して配置されることを特徴とする請
求項２に記載の半導体集積回路装置。3. The dummy metal and the wiring metal can be arranged in contact with each other when the wiring metal adjacent to the dummy metal is the power supply line, while the dummy metal can be arranged when the wiring metal is not the power supply line. 3. The semiconductor integrated circuit device according to claim 2, wherein the metal and the wiring metal are arranged apart from each other.
が、予め設定された配置制限距離以下となる位置には、
ダミーメタルが配置されないようになっている半導体集
積回路装置において、 上記配置制限距離が、ダミーメタルと隣り合う配線メタ
ルに添付された属性により異なることを特徴とする半導
体集積回路装置。4. The position where the distance between the dummy metal and the wiring metal is equal to or less than a preset placement limit distance,
A semiconductor integrated circuit device in which no dummy metal is arranged, wherein the arrangement restriction distance varies depending on the attribute attached to the wiring metal adjacent to the dummy metal.
が、予め設定された配置制限距離以下となる位置には、
ダミーメタルが配置されないようになっている半導体集
積回路装置において、 上記配置制限距離が、ダミーメタルと隣り合う配線メタ
ルに添付された信号名により異なることを特徴とする半
導体集積回路装置。5. The position at which the distance between the dummy metal and the wiring metal is equal to or less than a preset placement restriction distance,
A semiconductor integrated circuit device in which no dummy metal is arranged, wherein the arrangement restriction distance differs depending on a signal name attached to a wiring metal adjacent to the dummy metal.
ことを特徴とする請求項１〜５のいずれか１つに記載の
半導体集積回路装置。6. The semiconductor integrated circuit device according to claim 1, wherein a terminal name is attached to the dummy metal.
導体集積回路装置におけるダミーメタルの挿入方法であ
って、 ダミーパターンレイアウトと、ダミーメタルの挿入対象
である配線パターンレイアウトとに対して比較ＤＲＣ処
理を施すことにより、ダミーメタルの挿入を行うことを
特徴とするダミーメタルの挿入方法。7. A method of inserting a dummy metal in a semiconductor integrated circuit device according to claim 1, wherein the dummy pattern layout and a wiring pattern layout in which the dummy metal is inserted are included. The dummy metal insertion method is characterized in that the dummy metal is inserted by performing a comparative DRC process.
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