JP4663857B2

JP4663857B2 - Layout pattern data correction method and semiconductor device manufacturing method

Info

Publication number: JP4663857B2
Application number: JP2000259008A
Authority: JP
Inventors: 祐作小野
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2000-07-25
Filing date: 2000-08-29
Publication date: 2011-04-06
Anticipated expiration: 2020-08-29
Also published as: JP2002107902A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体デバイス製造に用いるリソグラフィーやエッチング等のパターン形成プロセスで生じるパターン歪を補正するレイアウトパターンデータ補正装置，補正方法及び半導体デバイスの製造方法並びに記録媒体に関する。
【０００２】
【従来の技術】
現在、半導体デバイスのデザインルールは０．１５μｍレベルまで達しており、それを転写するためのステッパの光源波長（ＫｒＦエキシマレーザを用いる場合で０．２４８μｍ）よりも小さくなっている。このような状況では、解像性が極端に悪化するため、変形照明技術といった特殊な転写技術によって解像性能を向上させている。
【０００３】
この特殊な転写技術を用いた場合、解像性は向上するが、パターンの忠実性は悪化する。また、エッチングプロセスなど他のプロセスにおいてもパターンの微細化によりパターンの疎密差によるパターンの寸法変動が発生する。
【０００４】
これらの問題に対応するために、所望のパターンが得られるように設計レイアウトパターンを変形するＯＰＣ（光近接効果補正）技術が広く用いられており、従来、このＯＰＣの方法として、３種類が知られている。すなわち、シミュレーションの結果に基いてパターンの変形を行なうモデルベースＯＰＣと、設計レイアウトパターンの図形的特徴（各パターンの幅，隣接するパターン間の距離，コーナ部からの距離）を考慮して、設計レイアウトパターンを変形させる仕様（ＯＰＣルール）を予め設定しておき、このルールに基づき設計レイアウトパターンの変形を行なうルールベースＯＰＣと、これら２つのＯＰＣを組み合わせて用いる方法である。
【０００５】
【発明が解決しようとする課題】
ところで、近年、パターンの微細化に伴い、複雑なＯＰＣ処理が必要となってきている。これに伴ない、前述したルールベースＯＰＣを実施するために、予め設定されるＯＰＣルールが複雑化している。表１に、従来のルールベースＯＰＣの仕様の一例を示す。
【表１】

この表１は、補正の対象とするパターンのライン幅及び隣接するパターンとの間隔に基づく補正量を示したものである。例えば、あるパターンについて、そのライン幅が０．６０μｍ以上のパターンであり、且つ、隣接するパターンとの間隔が０．２０μｍ以上０．２５μｍ未満である場合には、補正量が−０．０４μｍとなり、この量に基づき、パターンのエッジが所定方向へ０．０４μｍ移動させられて、補正が行なわれる。
【０００６】
ルールベースＯＰＣにおいて、かかる補正処理をルール化するためには、表１に示すように、パターンの幅および隣接するパターンとの間隔に応じて、補正量が異なり、これによって、膨大な量のＯＰＣルールの記述が必要となる。更にパターンの微細化が進むと、パターン歪みを更に細かく補正する必要が生じることから、ＯＰＣルールは一層複雑化し、その記述も更に増大することになる。このようにＯＰＣルールが複雑化し、その記述が増大する場合には、ＯＰＣルールの作成時間の増大といった問題が生じる。
【０００７】
本発明は、上記技術的課題に鑑みてなされたもので、レイアウトパターンデータ補正に必要とされるＯＰＣルールの記述を削減できるレイアウトパターンデータ補正装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本願の第１の発明は、回路のレイアウトパターンを、所定の分割ルールに基づいて、複数の領域パターンに分割するパターン分割ステップと、該パターン分割ステップにおいて分割されてなる複数の領域パターンを、所定の分類ルールに基づいて、異なるマスク毎に分類するパターン分類ステップとを有し、上記パターン分割ステップが、上記レイアウトパターンを、所定の範囲の幅を有する複数の領域パターンに分割することを特徴としたものである。
【００１４】
本願の第２の発明は、回路のレイアウトパターンを、所定の分割ルールに基づいて、複数の領域パターンに分割するパターン分割ステップと、該パターン分割ステップにおいて分割されてなる複数の領域パターンを、所定の分類ルールに基づいて、異なるマスク毎に分類するパターン分類ステップとを有し、上記パターン分割ステップが、上記レイアウトパターンを、所定の範囲の面積を有する複数の領域パターンに分割することを特徴としたものである。
【００１５】
また、本願の第３の発明は、上記第１又は第２の発明において、上記パターン分類ステップが、上記パターン分割ステップにおいて分割されてなる複数の領域パターンを、互いに所定以上の間隔を有するパターンの組に分類することを特徴としたものである。
【００１７】
本願の第４の発明は、回路レイアウトパターンを、所定の分割ルールに基づいて、複数の領域パターンに分割し、該分割されてなる複数の領域パターンを、所定の分類ルールに基づいて異なるマスク毎に分類することで作成された複数の上記異なるマスクを用いて、ウエハ上に前記回路パターンを露光する工程を含み、上記回路レイアウトパターンの分割は、上記回路レイアウトパターンを、所定の範囲の幅を有する複数の領域パターンに分割することを特徴としたものである。
【００１８】
本願の第５の発明は、回路レイアウトパターンを、所定の分割ルールに基づいて、複数の領域パターンに分割し、該分割されてなる複数の領域パターンを、所定の分類ルールに基づいて異なるマスク毎に分類することで作成された複数の上記異なるマスクを用いて、ウエハ上に前記回路パターンを露光する工程を含み、上記回路レイアウトパターンの分割は、上記回路レイアウトパターンを、所定の範囲の面積を有する複数の領域パターンに分割することを特徴としたものである。
【００１９】
また、本願の第６の発明は、上記第４又は第５の発明において、上記回路レイアウトパターンの分類は、上記分割された上記複数の領域パターンを、互いに所定以上の間隔を有するパターンの組に分類することを特徴としたものである。
【００２８】
【発明の実施の形態】
以下、本発明の実施の形態について、添付図面を参照しながら説明する。
実施の形態１．
図１は、本発明の実施の形態１に係るレイアウトパターンデータ補正装置の構成を示す図である。この補正装置１０は、レイアウトパターンを保持するレイアウトパターンデータ保持部１と、パターンを分割するための条件が記述されたルールを保持する分割ルール保持部２と、該分割ルール保持部２に保持されたルールに基づき、パターンを分割するパターン分割部３と、分割されたパターンを分類するためのルールを保持する分類ルール保持部４と、該分類ルール保持部４に保持されたルールに基づき、異なるマスクのレイアウトパターンデータに分類するパターン分類部５と、分割・分類後のレイアウトパターンデータを保持する複数の分割・分類後レイアウトパターンデータ保持部６と、レイアウトパターンデータ補正を行なうためのＯＰＣルールを保持するＯＰＣルール保持部７と、該ＯＰＣルール保持部７に保持されたＯＰＣルールに基づきＯＰＣを行なうＯＰＣ処理部８と、ＯＰＣ後のレイアウトパターンデータを保持する複数のＯＰＣ後レイアウトパターンデータ保持部９とを有している。
【００２９】
レイアウトパターンデータ補正装置１０は、例えば図２に示すようなハードウェア構成を有する情報処理装置で構成することができる。この場合、情報処理装置のＣＰＵ５０２が所定の制御プログラムを実行することにより、図２に示す各部の機能、すなわち、後述するレイアウトパターンデータ補正装置の動作を実現できる。この場合、ＣＰＵ５０２が実行するプログラムはＣＤ−ＲＯＭ５２０等の情報記録媒体により提供される。
【００３０】
図２において、レイアウトパターンデータ補正装置１０は、制御プログラムを実行するＣＰＵ（中央演算処理装置）５０２を有し、ＣＰＵ５０２がバス５０１を介してプログラム及びデータを格納するＲＡＭ（ランダムアクセスメモリ）５０３やＲＯＭ（読み出し専用メモリ）５０５、情報を表示する表示部５１３、キーボードやマウス等からなりユーザが操作を行なう操作部５１１、ＬＡＮ等のネットワーク２００に接続するためのネットワークインタフェース部５１５、外部の情報機器と接続するための外部インタフェース部５１７に接続されて構成される。また、補正装置１０は、補助記憶装置としてのハードディスク装置５０７や、情報記録媒体であるＣＤ−ＲＯＭからプログラムやデータの読み込みを行なうための装置であるＣＤドライブ５０９を備える。
【００３１】
図３は、かかる構成のレイアウトパターンデータ補正装置によるＯＰＣ処理のフローチャートである。ＯＰＣ処理がスタートすると、まず、所定の分割ルールに基づき、レイアウトパターンを複数の領域パターンに分割する（Ｓ１０）。次に、全レイアウトパターンの分割が終了したか否かを確認し（Ｓ１１）、分割終了（ＹＥＳ）と判断した場合、Ｓ１２へ進む。他方、分割未終了（ＮＯ）と判断した場合には、Ｓ１０へ戻り、続けて、レイアウトパターンを分割する。
【００３２】
Ｓ１２では、所定の分類ルールに基づき、複数の領域パターンを、異なるマスク毎に、１つ又は複数の領域パターンからなるグループに分類する。次に、全領域パターンの分類が終了したか否かを確認する（Ｓ１３）。分類未終了（ＮＯ）と判断した場合、Ｓ１２へ戻り、続けて、領域パターンを分類する。他方、分類終了（ＹＥＳ）と判断した場合、所定のＯＰＣルールに基づき、各グループ毎にＯＰＣ処理を実行する（Ｓ１４）。以上で、ＯＰＣ処理を終了する。
【００３３】
次に、図４に示す金属配線のレイアウトパターンを例に挙げて、上記ＯＰＣ処理を説明する。このレイアウトパターン１５は、所定の間隔で隔てられた第１，第２及び第３のパターン１６，１７及び１８から構成されている。まず、これらパターン１６，１７及び１８は、複数の領域パターンに分割される。この分割に際して、分割ルール保持部２に保持される所定の分割ルールが参照される。この実施の形態１では、参照された分割ルールに基づき、各パターン１６，１７及び１８が、同じライン幅を有する領域パターンで構成されるように分割される。ここでは、第１のパターン１６のライン幅を基準として、各パターンが分割される。なお、ライン幅とは、パターン１６，１７及び１８の幅方向（図中の水平方向）に沿った幅である。
【００３４】
図５に、同じライン幅を有する複数の領域パターンから構成される分割後のレイアウトパターンを示す。第１のパターン１６が領域パターン１９から構成され、また、第２のパターン１７が、領域パターン２０及び２１から構成され、更に、第３のパターン１８が、領域パターン２２，２３，２４から構成されている。続いて、これら領域パターン１９〜２４が、異なるマスク毎に、１つ又は複数の領域パターンからなるグループに分類される。この分類に際し、分類ルール保持部４に保持される所定の分類ルールが参照される。
【００３５】
図６の（ａ）及び（ｂ）に、それぞれ、参照された分類ルールに基づき分類されてなる第１及び第２のグループを示す。これら第１及び第２のグループは、互いに隣接しない領域パターンからなるもので、第１のグループは、領域パターン１９，２１，２２及び２４から構成され、また、第２のグループは、領域パターン２０，２３から構成されている。続いて、これら第１及び第２のグループが、ＯＰＣ処理される。このＯＰＣ処理に際し、ＯＰＣルール保持部７に保持される所定のＯＰＣルールが参照される。表２は、かかるＯＰＣルールとしての、補正の対象とするパターンのライン幅及び隣接するパターンとの間隔に基づく補正量をあらわすものである。なお、隣接するパターンとの間隔とは、補正の対象とするパターンの側縁部から、隣接するパターンの側縁部までの間隔である。
【表２】

この表２からよく分かるように、実施の形態１では、第１及び第２のグループを構成する領域パターンのライン幅が同じであるため、ＯＰＣ処理に際しては、隣接する領域パターンとの間隔のみを考慮すればよい。表２には、ライン幅が０．２０μｍ以上０．２５μｍ未満である領域パターンについて、隣接する領域パターンとの間隔（０．２０μｍ以上）に対応する補正量があらわされている。この表２から、各領域パターンに関し、隣接する領域パターンとの間隔に対応する補正量が取得され、取得された補正量に基づき、各領域パターンがその幅方向について補正される。
【００３６】
図７の（ａ）及び（ｂ）に、それぞれ、各領域パターンをＯＰＣ処理した後の第１及び第２のグループを示す。表２から各領域パターンに関して取得された補正量は正の値であり、このため、各領域パターンの両側又は片側には、補正量に応じた補正パターン２５〜３４が付加されている。ＯＰＣ後、図６に示す第１及び第２のグループを構成する各パターンに基づき、マスク描画データが作成され、２枚の異なるマスクが作成される。そして、これらマスクで露光しエッチングすることにより、ウエハ上に目的のパターンが形成される。
【００３７】
このように、実施の形態１では、元のレイアウトパターン１５が同じライン幅を有する複数の領域パターンに分割された上で補正されるため、ＯＰＣ処理に際しては、補正の対象とする領域パターンについて、隣接するパターンとの間隔のみを考慮すればよく、これにより、ＯＰＣルール保持部７に保持されるべきＯＰＣルールの記述を簡略化することができる。
【００３８】
以下、本発明の別の実施の形態について説明する。
実施の形態２．
上記実施の形態１では、領域パターンのライン幅が同一になるように、元のレイアウトパターンを分割したが、例えば、分割後の領域パターンの間隔が禁止間隔となる場合、また、分割後の領域パターン同士の重複が禁止される場合等、領域パターンの幅を同一にできない場合がある。実施の形態２では、これに対処すべく、領域パターンの幅を数種類に分けて分割した上で、領域パターンの間隔を所定以上確保するように、上記領域パターンを分類する。
【００３９】
図８に、図４に示すレイアウトパターン１５が２種類の幅を有する領域パターンに分割されてなるパターンを示す。このパターンでは、第１のパターン１６に対応する領域パターン４７の幅、及び、第２のパターン１７に対応する領域パターン４８の幅を基準として、第３のパターン１８に対応するパターンが、領域パターン４７と等しい幅範囲（０．２０μｍ以上０．２５μｍ未満）を有する領域パターン４９、及び、領域パターン４８と等しい幅範囲（０．３５μｍ以上０．４０μｍ未満）を有する領域パターン５０に分割されている。続いて、これら領域パターン４７〜５０が、異なるマスク毎に、１つ又は複数の領域パターンからなるグループに分類される。この分類に際し、分類ルール保持部４に保持される所定の分類ルールが参照される。この実施の形態２では、参照された分類ルールに基づいて、領域パターンの間隔が所定以上確保されるように、領域パターン４７〜５０が分類される。
【００４０】
図９の（ａ）及び（ｂ）に、それぞれ、参照された分類ルールに基づき分類されてなる第１，第２及び第３のグループを示す。これら第１，第２及び第３のグループは、所定以上の間隔が確保された領域パターンからなるもので、第１のグループは、領域パターン４７及び５０から構成され、また、第２のグループは、領域パターン４８から構成され、更に、第３のグループは、領域パターン４９から構成されている。続いて、これら第１，第２及び第３のグループが、ＯＰＣ処理される。このＯＰＣ処理に際し、ＯＰＣルール保持部７に保持される所定のＯＰＣルールが参照される。表３は、かかるＯＰＣルールとしての、補正の対象とするパターンのライン幅及び隣接するパターンとの間隔に基づく補正量をあらわすものである。
【表３】

この表３からよく分かるように、実施の形態２では、領域パターンの幅が２種類に限定されるとともに、第１及び第２のグループを構成する領域パターンの間隔が所定以上確保されているため、ＯＰＣ処理に際しては、隣接するパターンと所定以上の間隔を有する領域パターンのみを考慮すればよい。表３には、ライン幅が０．２０μｍ以上０．２５μｍ未満及び０．３５μｍ以上０．４０μｍ未満である領域パターンについて、０．５０μｍ以上の間隔に対応する補正量があらわされている。この表３から、各領域パターンに関し、隣接する領域パターンとの間隔に対応する補正量が取得され、取得された補正量に基づき、各領域パターンがその幅方向について補正される。
【００４１】
図１０の（ａ），（ｂ）及び（ｃ）に、それぞれ、各領域パターンをＯＰＣ処理した後の第１，第２及び第３のグループを示す。表３から各領域パターンに関して取得された補正量は正の値であり、このため、各領域パターンの両側には、補正量に応じた補正パターン５１〜５８が付加されている。ＯＰＣ後、図１０に示す第１，第２及び第３のグループを構成する各パターンに基づき、マスク描画データが作成され、３枚の異なるマスクが作成される。そして、これらマスクで露光しエッチングすることにより、ウエハ上に目的のパターンが形成される。
【００４２】
このように、実施の形態２では、元のレイアウトパターン１５が複数の領域パターンに分割され、更に、所定以上の間隔を有する領域パターンで構成されるグループに分類された上で補正されるため、ＯＰＣ処理に際しては、隣接するパターンと所定以上の間隔を有するパターンのみを考慮すればよく、これにより、ＯＰＣルール保持部７に保持されるべきＯＰＣルールの記述を簡略化することができる。
【００４３】
実施の形態３．
図１１に、本発明の実施の形態３に係るレイアウトパターン分割後の領域パターンを示す。この実施の形態３では、第１，第２及び第３のパターン１６，１７及び１８（図４参照）が、各パターン毎に、同一の面積を有しパターンの長さ方向（図中の垂直方向）に配列する領域パターンに分割されている。すなわち、第１のパターン１６を構成する領域パターン６７，６８，第２のパターン１７を構成する領域パターン６９，７０，７１、及び、第３のパターン１８を構成する領域パターン７２，７３，７４，７５，７６は、その形状について互いに異なるものの、同一の面積を有している。続いて、これら領域パターン６７〜７６が、異なるマスク毎に、複数の領域パターンからなるグループに分類される。この分類に際し、分類ルール保持部４に保持される所定の分類ルールが参照される。
【００４４】
図１２の（ａ）及び（ｂ）に、それぞれ、参照された分類ルールに基づき分類されてなる第１及び第２のグループを示す。これら第１及び第２のグループは、互いに隣接しない領域パターンからなるもので、第１のグループは、領域パターン６７，６９，７１，７２，７４，７６から構成され、また、第２のグループは、領域パターン６８，７０，７３，７５から構成されている。続いて、これら第１及び第２のグループが、ＯＰＣ処理される。このＯＰＣ処理に際し、ＯＰＣルール保持部７に保持される所定のＯＰＣルールが参照される。表４は、かかるＯＰＣルールとしての、補正の対象とするパターンの面積に基づく補正量をあらわすものである。
【表４】

この表４からよく分かるように、実施の形態３では、元のレイアウトパターンが、同じ面積を有する領域パターンに分割されるため、その面積のみに基づいて、補正量が決定される。表４には、面積が０．１２μｍ²以上０．１４μｍ²未満である領域パターンについて、−０．０１の補正量が示されている。この表４から、図１２の（ａ）及び（ｂ）に示す第１及び第２のグループを構成する全領域パターン６７〜７６に関して同じ補正量が取得され、取得された補正量に基づき、各領域パターンがその長さ方向及び幅方向について補正される。
【００４５】
図１３の（ａ）及び（ｂ）に、それぞれ、各領域パターンをＯＰＣ処理した後の第１及び第２のグループを示す。表４から領域パターン６７〜７６に関して取得された補正量は負の値であり、このため、ＯＰＣ処理では、領域パターン６７〜７６よりもその長さ方向及び幅方向について小さい領域パターン８７〜９６になるように補正される。ＯＰＣ後、図１３に示す第１及び第２のグループを構成する各領域パターン８７〜９６に基づき、マスク描画データが作成され、２枚の異なるマスクが作成される。そして、これらマスクで露光しエッチングすることにより、ウエハ上に目的のパターンが形成される。
【００４６】
このように、実施の形態３では、元のレイアウトパターン１５が同じ面積を有する領域パターンに分割された上で補正されるため、ＯＰＣルール保持部７に保持されるべきＯＰＣルールの記述を簡略化することができる。
【００４７】
実施の形態４．
図１４に、本発明の実施の形態４に係る金線配線のレイアウトパターン９７，９８を示す。レイアウトパターン９７，９８の周囲にある複数の正方形のブロックは、パターン密度を向上させるために設定される密度向上用パターン９９である。図１５に示すように、これらレイアウトパターン９７，９８は、それぞれ、最小の矩形ブロックからなる領域パターン１００から構成されるように分割される。続いて、図１６の（ａ）及び（ｂ）に示すように、各々が所定範囲に収まるパターン密度を有するブロック領域が設定され、領域パターン１００を含むブロック領域１０１，１０３内では、該領域パターン１００が、異なるマスク毎に分類される。このとき、寸法精度の不要な密度向上用パターンを重複して用い、一定のパターン密度を確保する。その後、図１６の（ａ）及び（ｂ）に示すパターンが、ＯＰＣ処理される。このＯＰＣ処理に際し、ＯＰＣルール保持部７に保持される所定のＯＰＣルールが参照される。表５は、かかるＯＰＣルールとしての、各ブロック領域の密度に基づく補正量をあらわすものである。
【００４８】
【表５】

この表５からよく分かるように、実施の形態４では、所定の範囲に収まる密度に基づいて、補正量が決定される。表５には、密度が１０％より大きく４０％以下であるブロック領域について、−０．０１０の補正量が示されている。この表５から、各ブロック領域に関して補正量が取得され、取得された補正量に基づき、領域パターン１００及び密度向上用パターン９９がその長さ方向及び幅方向について補正される。
【００４９】
図１７の（ａ）及び（ｂ）に、それぞれ、各領域パターンをＯＰＣ処理した後の第１及び第２のグループを示す。表５から各ブロック領域に関して取得された補正量は負の値であり、このため、ＯＰＣ処理では、領域パターン１００及び密度向上用パターン９９よりもその長さ方向及び幅方向について小さい領域パターン１０４及び密度向上用パターン１０５になるように補正される。ＯＰＣ後、図１７に示す各領域パターン１０４及び密度向上用パターン１０５に基づき、マスク描画データが作成され、２枚の異なるマスクが作成される。そして、これらマスクで露光しエッチングすることにより、ウエハ上に目的のパターンが形成される。
【００５０】
このように、実施の形態４では、所定の範囲に収まる密度を有するように元のレイアウトパターンを構成する領域パターンを分類するため、ＯＰＣルール保持部７に保持されるべきＯＰＣルールの記述を簡略化することができる。
【００５１】
なお、本発明は、例示された実施の形態に限定されるものでなく、本発明の要旨を逸脱しない範囲において、種々の改良及び設計上の変更が可能であることは言うまでもない。
【００５２】
【発明の効果】
本願の請求項１の発明によれば、回路のレイアウトパターンを、所定の分割ルールに基づいて、複数の領域パターンに分割するパターン分割ステップと、該パターン分割ステップにおいて分割されてなる複数の領域パターンを、所定の分類ルールに基づいて、異なるマスク毎に分類するパターン分類ステップとを有しているので、ＯＰＣルールの記述を簡略化することができる。更に、上記パターン分割ステップが、上記レイアウトパターンを、所定の範囲の幅を有する複数の領域パターンに分割するので、ＯＰＣルールの記述を簡略化することができる。
【００５８】
本願の請求項２の発明によれば、回路のレイアウトパターンを、所定の分割ルールに基づいて、複数の領域パターンに分割するパターン分割ステップと、該パターン分割ステップにおいて分割されてなる複数の領域パターンを、所定の分類ルールに基づいて、異なるマスク毎に分類するパターン分類ステップとを有しているので、ＯＰＣルールの記述を簡略化することができる。更に、上記パターン分割ステップが、上記レイアウトパターンを、所定の範囲の面積を有する複数の領域パターンに分割するので、ＯＰＣルールの記述を簡略化することができる。
【００５９】
また、本願の請求項３の発明によれば、上記パターン分類ステップが、上記パターン分割ステップにおいて分割されてなる複数の領域パターンを、互いに所定以上の間隔を有するパターンの組に分類するので、ＯＰＣルールの記述を簡略化することができる。
【００６１】
本願の請求項４の発明によれば、回路レイアウトパターンを、所定の分割ルールに基づいて、複数の領域パターンに分割し、該分割されてなる複数の領域パターンを、所定の分類ルールに基づいて異なるマスク毎に分類することで作成された複数の上記異なるマスクを用いて、ウエハ上に前記回路パターンを露光する工程を含むので、ＯＰＣルールの記述を簡略化することができる。更に、上記回路レイアウトパターンの分割は、上記回路レイアウトパターンを、所定の範囲の幅を有する複数の領域パターンに分割するので、ＯＰＣルールの記述を簡略化することができる。
【００６２】
本願の請求項５の発明によれば、回路レイアウトパターンを、所定の分割ルールに基づいて、複数の領域パターンに分割し、該分割されてなる複数の領域パターンを、所定の分類ルールに基づいて異なるマスク毎に分類することで作成された複数の上記異なるマスクを用いて、ウエハ上に前記回路パターンを露光する工程を含むので、ＯＰＣルールの記述を簡略化することができる。更に、上記回路レイアウトパターンの分割は、上記回路レイアウトパターンを、所定の範囲の面積を有する複数の領域パターンに分割するので、ＯＰＣルールの記述を簡略化することができる。
【００６３】
また、本願の請求項６の発明によれば、上記回路レイアウトパターンの分類は、上記分割された上記複数の領域パターンを、互いに所定以上の間隔を有するパターンの組に分類するので、ＯＰＣルールの記述を簡略化することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係るレイアウトパターンデータ補正装置の構成を示す図である。
【図２】上記レイアウトパターンデータ補正装置のハードウェア構成図である。
【図３】上記レイアウトパターンデータ補正装置による補正処理のフローチヤートである。
【図４】金属配線のレイアウトパターンを示す図である。
【図５】パターン分割後のレイアウトパターンを示す図である。
【図６】（ａ）分類後の第１のレイアウトパターンを示す図である。
（ｂ）分類後の第２のレイアウトパターンを示す図である。
【図７】（ａ）ＯＰＣ後の第１のレイアウトパターンを示す図である。
（ｂ）ＯＰＣ後の第２のレイアウトパターンを示す図である。
【図８】本発明の実施の形態２に係るパターン分割後のレイアウトパターンを示す図である。
【図９】（ａ）上記実施の形態２に係る分類後の第１のレイアウトパターンを示す図である。
（ｂ）上記実施の形態２に係る分類後の第２のレイアウトパターンを示す図である。
（ｃ）上記実施の形態２に係る分類後の第３のレイアウトパターンを示す図である。
【図１０】（ａ）上記実施の形態２に係るＯＰＣ後の第１のレイアウトパターンを示す図である。
（ｂ）上記実施の形態２に係るＯＰＣ後の第２のレイアウトパターンを示す図である。
（ｃ）上記実施の形態２に係るＯＰＣ後の第３のレイアウトパターンを示す図である。
【図１１】本発明の実施の形態３に係るパターン分割後のレイアウトパターンを示す図である。
【図１２】（ａ）上記実施の形態３に係る分類後の第１のレイアウトパターンを示す図である。
（ｂ）上記実施の形態３に係る分類後の第２のレイアウトパターンを示す図である。
【図１３】（ａ）上記実施の形態３に係るＯＰＣ後の第１のレイアウトパターンを示す図である。
（ｂ）上記実施の形態３に係るＯＰＣ後の第２のレイアウトパターンを示す図である。
【図１４】本発明の実施の形態４に係る金属配線のレイアウトパターンを示す図である。
【図１５】上記実施の形態４に係るパターン分割後のレイアウトパターンを示す図である。
【図１６】（ａ）上記実施の形態４に係る分類後の第１のレイアウトパターンを示す図である。
（ｂ）上記実施の形態４に係る分類後の第２のレイアウトパターンを示す図である。
【図１７】（ａ）上記実施の形態４に係るＯＰＣ後の第１のレイアウトパターンを示す図である。
（ｂ）上記実施の形態４に係るＯＰＣ後の第２のレイアウトパターンを示す図である。
【符号の説明】
１レイアウトパターン保持部，２分割ルール保持部，３パターン分割部，４分類ルール保持部，５パターン分類部，６分割及び分類後レイアウトパターンデータ保持部，７ＯＰＣルール保持部，８ＯＰＣ処理部，９ＯＰＣ後レイアウトパターンデータ保持部，１０レイアウトパターン補正装置，５２０ＣＤ−ＲＯＭ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a layout pattern data correction apparatus, a correction method, a semiconductor device manufacturing method, and a recording medium that correct pattern distortion generated in a pattern formation process such as lithography and etching used in semiconductor device manufacturing.
[0002]
[Prior art]
Currently, the design rule of semiconductor devices has reached a level of 0.15 μm, which is smaller than the light source wavelength of a stepper for transferring it (0.248 μm when a KrF excimer laser is used). In such a situation, since the resolution is extremely deteriorated, the resolution performance is improved by a special transfer technique such as a modified illumination technique.
[0003]
When this special transfer technique is used, resolution is improved, but pattern fidelity is deteriorated. Also, in other processes such as an etching process, pattern dimensional variation due to pattern density difference occurs due to pattern miniaturization.
[0004]
In order to cope with these problems, OPC (Optical Proximity Effect Correction) technology for deforming a design layout pattern so as to obtain a desired pattern is widely used. Conventionally, three types of OPC methods are known. It has been. In other words, the design is based on the model-based OPC that changes the pattern based on the simulation results and the graphic features of the design layout pattern (the width of each pattern, the distance between adjacent patterns, and the distance from the corner). In this method, a specification (OPC rule) for deforming a layout pattern is set in advance, and a rule-based OPC that deforms a design layout pattern based on this rule and a combination of these two OPCs are used.
[0005]
[Problems to be solved by the invention]
By the way, in recent years, complicated OPC processing has become necessary with the miniaturization of patterns. Along with this, in order to implement the rule-based OPC described above, OPC rules set in advance are complicated. Table 1 shows an example of a conventional rule-based OPC specification.
[Table 1]

Table 1 shows the correction amount based on the line width of the pattern to be corrected and the interval between the adjacent patterns. For example, when a pattern has a line width of 0.60 μm or more and an interval between adjacent patterns is 0.20 μm or more and less than 0.25 μm, the correction amount is −0.04 μm. Based on this amount, correction is performed by moving the edge of the pattern by 0.04 μm in a predetermined direction.
[0006]
In order to rule out such correction processing in rule-based OPC, as shown in Table 1, the correction amount differs depending on the width of the pattern and the interval between adjacent patterns. A rule description is required. As the pattern becomes finer, the pattern distortion needs to be corrected more finely, so that the OPC rule becomes more complicated and the description thereof further increases. When the OPC rules become complicated and the description increases in this way, there arises a problem that an OPC rule creation time increases.
[0007]
The present invention has been made in view of the above technical problem, and an object of the present invention is to provide a layout pattern data correction apparatus that can reduce the description of OPC rules required for layout pattern data correction.
[0008]
[Means for Solving the Problems]
  According to a first aspect of the present application, a circuit division pattern is divided into a plurality of area patterns based on a predetermined division rule, and a plurality of area patterns divided in the pattern division step are predetermined. And a pattern classification step for classifying different masks based on the classification rules ofThe pattern dividing step divides the layout pattern into a plurality of region patterns having a predetermined range of width.It is characterized by that.
[0014]
  The second invention of the present application is:A pattern division step for dividing a circuit layout pattern into a plurality of region patterns based on a predetermined division rule, and a plurality of region patterns divided in the pattern division step differ based on a predetermined classification rule A pattern classification step for classifying each mask, and the pattern division step divides the layout pattern into a plurality of region patterns having an area of a predetermined range.It is characterized by that.
[0015]
  The third invention of the present application is the above-mentioned third invention.1 or 2In the invention,The pattern classification step classifies the plurality of area patterns divided in the pattern division step into sets of patterns having a predetermined interval or more from each other.It is characterized by that.
[0017]
  Of this application4thThe invention divides a circuit layout pattern into a plurality of area patterns based on a predetermined division rule, and classifies the divided area patterns into different masks based on a predetermined classification rule. A step of exposing the circuit pattern onto a wafer using the plurality of different masks created in step (b), and dividing the circuit layout pattern comprises dividing the circuit layout pattern into a plurality of regions having a predetermined range of width. It is characterized by being divided into patterns.
[0018]
  Of this application5thThe invention divides a circuit layout pattern into a plurality of area patterns based on a predetermined division rule, and classifies the divided area patterns into different masks based on a predetermined classification rule. A step of exposing the circuit pattern on a wafer using the plurality of different masks created in step (i), and dividing the circuit layout pattern comprises dividing the circuit layout pattern into a plurality of regions having an area in a predetermined range. It is characterized by being divided into patterns.
[0019]
  In addition,6thThe invention of the above4th or 5thIn the invention, the classification of the circuit layout pattern is characterized in that the plurality of divided area patterns are classified into a set of patterns having a predetermined interval or more.
[0028]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings.
Embodiment 1 FIG.
FIG. 1 is a diagram showing a configuration of a layout pattern data correction apparatus according to Embodiment 1 of the present invention. The correction device 10 is held in a layout pattern data holding unit 1 that holds a layout pattern, a division rule holding unit 2 that holds a rule that describes a condition for dividing a pattern, and the division rule holding unit 2. The pattern dividing unit 3 that divides the pattern based on the rule, the classification rule holding unit 4 that holds the rule for classifying the divided pattern, and the rules that are held in the classification rule holding unit 4 are different. A pattern classifying unit 5 for classifying into mask layout pattern data, a plurality of divided / classified layout pattern data holding units 6 for holding divided / classified layout pattern data, and an OPC rule for correcting layout pattern data. OPC rule holding unit 7 to be held, and OPC held in the OPC rule holding unit 7 The OPC processing unit 8 for performing OPC based on Lumpur, and a plurality of after-OPC layout pattern data holding unit 9 that holds the layout pattern data after OPC.
[0029]
The layout pattern data correction apparatus 10 can be configured by an information processing apparatus having a hardware configuration as shown in FIG. In this case, when the CPU 502 of the information processing apparatus executes a predetermined control program, the function of each unit shown in FIG. In this case, a program executed by the CPU 502 is provided by an information recording medium such as a CD-ROM 520.
[0030]
2, the layout pattern data correction apparatus 10 includes a CPU (Central Processing Unit) 502 that executes a control program. The CPU 502 stores a program and data via a bus 501 (RAM (Random Access Memory)) 503, A ROM (read only memory) 505, a display unit 513 for displaying information, an operation unit 511 including a keyboard and a mouse, which is operated by a user, a network interface unit 515 for connecting to a network 200 such as a LAN, and an external information device And connected to an external interface unit 517 for connecting to. The correction device 10 also includes a hard disk device 507 as an auxiliary storage device and a CD drive 509 that is a device for reading programs and data from a CD-ROM that is an information recording medium.
[0031]
FIG. 3 is a flowchart of the OPC process performed by the layout pattern data correction apparatus having such a configuration. When the OPC process starts, first, the layout pattern is divided into a plurality of area patterns based on a predetermined division rule (S10). Next, it is confirmed whether or not the division of all layout patterns has been completed (S11). If it is determined that the division has been completed (YES), the process proceeds to S12. On the other hand, if it is determined that the division is not completed (NO), the process returns to S10, and the layout pattern is subsequently divided.
[0032]
In S12, based on a predetermined classification rule, a plurality of area patterns are classified into groups each composed of one or a plurality of area patterns for each different mask. Next, it is confirmed whether or not the classification of all area patterns has been completed (S13). If it is determined that the classification is not completed (NO), the process returns to S12, and the area pattern is subsequently classified. On the other hand, when it is determined that the classification is finished (YES), the OPC process is executed for each group based on a predetermined OPC rule (S14). This is the end of the OPC process.
[0033]
Next, the OPC process will be described by taking the layout pattern of the metal wiring shown in FIG. 4 as an example. The layout pattern 15 is composed of first, second and third patterns 16, 17 and 18 which are separated by a predetermined interval. First, these patterns 16, 17 and 18 are divided into a plurality of area patterns. In this division, a predetermined division rule held in the division rule holding unit 2 is referred to. In the first embodiment, the patterns 16, 17 and 18 are divided so as to be composed of area patterns having the same line width based on the referenced division rule. Here, each pattern is divided on the basis of the line width of the first pattern 16. The line width is a width along the width direction (horizontal direction in the drawing) of the patterns 16, 17 and 18.
[0034]
FIG. 5 shows a divided layout pattern composed of a plurality of region patterns having the same line width. The first pattern 16 is composed of area patterns 19, the second pattern 17 is composed of

area patterns

20 and 21, and the third pattern 18 is composed of

area patterns

22, 23, and 24. ing. Subsequently, these region patterns 19 to 24 are classified into groups each composed of one or a plurality of region patterns for each different mask. In this classification, a predetermined classification rule held in the classification rule holding unit 4 is referred to.
[0035]
FIGS. 6A and 6B show first and second groups that are classified based on the referenced classification rule, respectively. These first and second groups are composed of region patterns that are not adjacent to each other. The first group is composed of

region patterns

19, 21, 22, and 24, and the second group includes

region patterns

20 , 23. Subsequently, these first and second groups are subjected to OPC processing. In this OPC process, a predetermined OPC rule held in the OPC rule holding unit 7 is referred to. Table 2 shows the correction amount based on the line width of the pattern to be corrected and the interval between adjacent patterns as the OPC rule. The interval between adjacent patterns is the interval from the side edge of the pattern to be corrected to the side edge of the adjacent pattern.
[Table 2]

As can be clearly seen from Table 2, in the first embodiment, the line widths of the area patterns constituting the first and second groups are the same. Therefore, in the OPC process, only the interval between adjacent area patterns is set. You should consider it. Table 2 shows a correction amount corresponding to an interval (0.20 μm or more) with an adjacent region pattern for a region pattern whose line width is 0.20 μm or more and less than 0.25 μm. From Table 2, with respect to each area pattern, a correction amount corresponding to the interval between adjacent area patterns is acquired, and each area pattern is corrected in the width direction based on the acquired correction amount.
[0036]
FIGS. 7A and 7B show the first and second groups after the OPC processing is performed on each area pattern, respectively. The correction amount acquired for each region pattern from Table 2 is a positive value. For this reason, correction patterns 25 to 34 corresponding to the correction amount are added to both sides or one side of each region pattern. After OPC, mask drawing data is created based on the patterns constituting the first and second groups shown in FIG. 6, and two different masks are created. Then, by exposing and etching with these masks, a target pattern is formed on the wafer.
[0037]
As described above, in the first embodiment, the original layout pattern 15 is corrected after being divided into a plurality of area patterns having the same line width. Therefore, in the OPC process, for the area pattern to be corrected, Only the interval between adjacent patterns needs to be considered, and this makes it possible to simplify the description of the OPC rule to be held in the OPC rule holding unit 7.
[0038]
Hereinafter, another embodiment of the present invention will be described.
Embodiment 2. FIG.
In the first embodiment, the original layout pattern is divided so that the line widths of the area patterns are the same. For example, when the interval between the divided area patterns is a forbidden interval, There are cases where the widths of the region patterns cannot be made the same, such as when overlapping of patterns is prohibited. In the second embodiment, in order to deal with this, after dividing the width of the region pattern into several types, the region patterns are classified so as to secure a predetermined interval or more between the region patterns.
[0039]
FIG. 8 shows a pattern obtained by dividing the layout pattern 15 shown in FIG. 4 into region patterns having two types of widths. In this pattern, the pattern corresponding to the third pattern 18 is determined based on the width of the area pattern 47 corresponding to the first pattern 16 and the width of the area pattern 48 corresponding to the second pattern 17. 47 is divided into a region pattern 49 having a width range equal to 47 (0.20 μm or more and less than 0.25 μm) and a region pattern 50 having a width range equal to the region pattern 48 (0.35 μm or more and less than 0.40 μm). . Subsequently, these region patterns 47 to 50 are classified into groups each composed of one or a plurality of region patterns for each different mask. In this classification, a predetermined classification rule held in the classification rule holding unit 4 is referred to. In the second embodiment, the area patterns 47 to 50 are classified based on the referenced classification rule so that a predetermined interval or more of the area patterns is ensured.
[0040]
FIGS. 9A and 9B show first, second, and third groups that are classified based on the referenced classification rule, respectively. These first, second, and third groups are composed of region patterns with a predetermined interval or more, and the first group is composed of

region patterns

47 and 50, and the second group is The third group includes a region pattern 49. Subsequently, these first, second, and third groups are subjected to OPC processing. In this OPC process, a predetermined OPC rule held in the OPC rule holding unit 7 is referred to. Table 3 shows the correction amount based on the line width of the pattern to be corrected and the interval between adjacent patterns as the OPC rule.
[Table 3]

As can be clearly seen from Table 3, in the second embodiment, the width of the area pattern is limited to two types, and the interval between the area patterns constituting the first and second groups is ensured by a predetermined value or more. In the OPC process, only an area pattern having a predetermined interval or more with an adjacent pattern needs to be considered. Table 3 shows the correction amount corresponding to the interval of 0.50 μm or more for the region pattern whose line width is 0.20 μm or more and less than 0.25 μm and 0.35 μm or more and less than 0.40 μm. From Table 3, with respect to each area pattern, a correction amount corresponding to the interval between adjacent area patterns is acquired, and each area pattern is corrected in the width direction based on the acquired correction amount.
[0041]
FIGS. 10A, 10B, and 10C show the first, second, and third groups after the OPC process is performed on each area pattern, respectively. The correction amount acquired for each region pattern from Table 3 is a positive value. For this reason, correction patterns 51 to 58 corresponding to the correction amount are added to both sides of each region pattern. After OPC, mask drawing data is created based on the patterns constituting the first, second, and third groups shown in FIG. 10, and three different masks are created. Then, by exposing and etching with these masks, a target pattern is formed on the wafer.
[0042]
As described above, in the second embodiment, the original layout pattern 15 is divided into a plurality of area patterns, and further corrected after being classified into a group composed of area patterns having a predetermined interval or more. In the OPC process, it is only necessary to consider an adjacent pattern and a pattern having a predetermined interval or more, thereby simplifying the description of the OPC rule to be held in the OPC rule holding unit 7.
[0043]
Embodiment 3 FIG.
FIG. 11 shows a region pattern after layout pattern division according to Embodiment 3 of the present invention. In the third embodiment, the first, second and third patterns 16, 17 and 18 (see FIG. 4) have the same area for each pattern, and the pattern length direction (vertical in the figure). Are divided into area patterns arranged in the direction). That is,

area patterns

67 and 68 constituting the first pattern 16,

area patterns

69, 70 and 71 constituting the second pattern 17, and

area patterns

72, 73, 74 constituting the

third pattern

18, 75 and 76 have the same area although their shapes are different from each other. Subsequently, these region patterns 67 to 76 are classified into groups each composed of a plurality of region patterns for each different mask. In this classification, a predetermined classification rule held in the classification rule holding unit 4 is referred to.
[0044]
FIGS. 12A and 12B show first and second groups classified based on the referenced classification rule, respectively. These first and second groups are composed of region patterns that are not adjacent to each other. The first group is composed of

region patterns

67, 69, 71, 72, 74, and 76, and the second group includes ,

Area patterns

68, 70, 73, 75. Subsequently, these first and second groups are subjected to OPC processing. In this OPC process, a predetermined OPC rule held in the OPC rule holding unit 7 is referred to. Table 4 shows the correction amount based on the area of the pattern to be corrected as the OPC rule.
[Table 4]

As can be seen from Table 4, in the third embodiment, the original layout pattern is divided into region patterns having the same area, so that the correction amount is determined based only on the area. In Table 4, the area is 0.12 μm²0.14 μm or more²A correction amount of −0.01 is shown for a region pattern that is less than. From this Table 4, the same correction amount is acquired for all the region patterns 67 to 76 constituting the first and second groups shown in FIGS. 12A and 12B, and based on the acquired correction amounts, The area pattern is corrected in its length direction and width direction.
[0045]
FIGS. 13A and 13B show the first and second groups after the OPC process is performed on each area pattern, respectively. The correction amounts acquired for the area patterns 67 to 76 from Table 4 are negative values. Therefore, in the OPC process, the area patterns 87 to 96 are smaller in the length direction and the width direction than the area patterns 67 to 76. It is corrected so that After OPC, mask drawing data is created based on the area patterns 87 to 96 constituting the first and second groups shown in FIG. 13, and two different masks are created. Then, by exposing and etching with these masks, a target pattern is formed on the wafer.
[0046]
As described above, in the third embodiment, since the original layout pattern 15 is corrected after being divided into region patterns having the same area, the description of the OPC rule to be held in the OPC rule holding unit 7 is simplified. can do.
[0047]
Embodiment 4 FIG.
FIG. 14 shows layout patterns 97 and 98 of gold wire wiring according to the fourth embodiment of the present invention. A plurality of square blocks around the layout patterns 97 and 98 are density improvement patterns 99 set in order to improve the pattern density. As shown in FIG. 15, these layout patterns 97 and 98 are each divided so as to be composed of a region pattern 100 consisting of the smallest rectangular block. Subsequently, as shown in FIGS. 16A and 16B, block areas having pattern densities that each fall within a predetermined range are set, and in the block areas 101 and 103 including the area pattern 100, the area pattern is set. 100 is classified for each different mask. At this time, a pattern for density improvement that does not require dimensional accuracy is used repeatedly to ensure a constant pattern density. Thereafter, the patterns shown in FIGS. 16A and 16B are OPC processed. In this OPC process, a predetermined OPC rule held in the OPC rule holding unit 7 is referred to. Table 5 shows a correction amount based on the density of each block area as the OPC rule.
[0048]
[Table 5]

As can be seen from Table 5, in the fourth embodiment, the correction amount is determined based on the density falling within a predetermined range. Table 5 shows a correction amount of −0.010 for a block region having a density greater than 10% and equal to or less than 40%. From Table 5, the correction amount is acquired for each block region, and the region pattern 100 and the density improving pattern 99 are corrected in the length direction and the width direction based on the acquired correction amount.
[0049]
FIGS. 17A and 17B show the first and second groups after the OPC process is performed on each area pattern, respectively. The correction amount acquired for each block region from Table 5 is a negative value. Therefore, in the OPC process, the region pattern 104 smaller in the length direction and the width direction than the region pattern 100 and the density improvement pattern 99 Correction is performed so that the density improving pattern 105 is obtained. After the OPC, mask drawing data is created based on each area pattern 104 and density improving pattern 105 shown in FIG. 17, and two different masks are created. Then, by exposing and etching with these masks, a target pattern is formed on the wafer.
[0050]
As described above, in the fourth embodiment, the OPC rule description to be held in the OPC rule holding unit 7 is simplified in order to classify the area patterns constituting the original layout pattern so as to have a density that falls within a predetermined range. Can be
[0051]
Note that the present invention is not limited to the illustrated embodiments, and it goes without saying that various improvements and design changes are possible without departing from the scope of the present invention.
[0052]
【The invention's effect】
  According to the invention of claim 1 of the present application, a pattern division step for dividing a circuit layout pattern into a plurality of region patterns based on a predetermined division rule, and a plurality of region patterns divided in the pattern division step Since there is a pattern classification step for classifying each of the different masks based on a predetermined classification rule, the description of the OPC rule can be simplified.Further, since the pattern dividing step divides the layout pattern into a plurality of area patterns having a predetermined range of width, the OPC rule description can be simplified.
[0058]
  According to the invention of claim 2 of the present application, a pattern division step for dividing a circuit layout pattern into a plurality of region patterns based on a predetermined division rule, and a plurality of region patterns divided in the pattern division step Since there is a pattern classification step for classifying each of the different masks based on a predetermined classification rule, the description of the OPC rule can be simplified.Further, since the pattern dividing step divides the layout pattern into a plurality of region patterns having a predetermined area, the description of the OPC rule can be simplified.
[0059]
  According to the invention of claim 3 of the present application,Since the pattern classification step classifies the plurality of area patterns divided in the pattern division step into sets of patterns having a predetermined interval or more from each other, the description of the OPC rule can be simplified.
[0061]
  Of this applicationClaim 4According to the invention, the circuit layout pattern is divided into a plurality of area patterns based on a predetermined division rule, and the plurality of divided area patterns are classified into different masks based on a predetermined classification rule. This includes the step of exposing the circuit pattern on the wafer using the plurality of different masks created as described above, so that the description of the OPC rule can be simplified. Furthermore, the division of the circuit layout pattern divides the circuit layout pattern into a plurality of area patterns having a predetermined range of width, so that the description of the OPC rule can be simplified.
[0062]
  Of this applicationClaim 5According to the invention, the circuit layout pattern is divided into a plurality of area patterns based on a predetermined division rule, and the plurality of divided area patterns are classified into different masks based on a predetermined classification rule. This includes the step of exposing the circuit pattern on the wafer using the plurality of different masks created as described above, so that the description of the OPC rule can be simplified. Furthermore, the division of the circuit layout pattern divides the circuit layout pattern into a plurality of region patterns having an area of a predetermined range, so that the description of the OPC rule can be simplified.
[0063]
  In addition,Claim 6According to the invention, the circuit layout pattern is classified into a group of patterns having a predetermined interval or more between the plurality of divided area patterns, so that the description of the OPC rule can be simplified. it can.
[Brief description of the drawings]
FIG. 1 is a diagram showing a configuration of a layout pattern data correction apparatus according to a first embodiment of the present invention.
FIG. 2 is a hardware configuration diagram of the layout pattern data correction apparatus.
FIG. 3 is a flowchart of correction processing by the layout pattern data correction apparatus.
FIG. 4 is a diagram showing a layout pattern of metal wiring.
FIG. 5 is a diagram showing a layout pattern after pattern division.
FIG. 6A is a diagram illustrating a first layout pattern after classification.
(B) It is a figure which shows the 2nd layout pattern after a classification | category.
FIG. 7A is a diagram showing a first layout pattern after OPC.
(B) It is a figure which shows the 2nd layout pattern after OPC.
FIG. 8 is a diagram showing a layout pattern after pattern division according to Embodiment 2 of the present invention;
FIG. 9A is a diagram showing a first layout pattern after classification according to the second embodiment.
(B) It is a figure which shows the 2nd layout pattern after the classification based on the said Embodiment 2. FIG.
(C) It is a figure which shows the 3rd layout pattern after the classification based on the said Embodiment 2. FIG.
FIG. 10A is a diagram showing a first layout pattern after OPC according to the second embodiment.
(B) It is a figure which shows the 2nd layout pattern after OPC which concerns on the said Embodiment 2. FIG.
(C) It is a figure which shows the 3rd layout pattern after OPC which concerns on the said Embodiment 2. FIG.
FIG. 11 is a diagram showing a layout pattern after pattern division according to Embodiment 3 of the present invention;
12A is a diagram showing a first layout pattern after classification according to the third embodiment. FIG.
(B) It is a figure which shows the 2nd layout pattern after the classification | category which concerns on the said Embodiment 3. FIG.
FIG. 13A is a diagram showing a first layout pattern after OPC according to the third embodiment.
(B) It is a figure which shows the 2nd layout pattern after OPC which concerns on the said Embodiment 3. FIG.
FIG. 14 is a diagram showing a layout pattern of metal wiring according to a fourth embodiment of the present invention.
FIG. 15 is a diagram showing a layout pattern after pattern division according to the fourth embodiment.
FIG. 16A is a diagram showing a first layout pattern after classification according to the fourth embodiment.
(B) It is a figure which shows the 2nd layout pattern after the classification based on the said Embodiment 4. FIG.
FIG. 17A is a diagram showing a first layout pattern after OPC according to the fourth embodiment.
(B) It is a figure which shows the 2nd layout pattern after OPC which concerns on the said Embodiment 4. FIG.
[Explanation of symbols]
1 layout pattern holding unit, 2 division rule holding unit, 3 pattern dividing unit, 4 classification rule holding unit, 5 pattern classification unit, 6 division and post-classification layout pattern data holding unit, 7 OPC rule holding unit, 8 OPC processing unit, 9 Post-OPC layout pattern data holding unit, 10 layout pattern correction device, 520 CD-ROM

Claims

回路のレイアウトパターンを、所定の分割ルールに基づいて、複数の領域パターンに分割するパターン分割ステップと、
上記パターン分割ステップにおいて分割されてなる複数の領域パターンを、所定の分類ルールに基づいて、異なるマスク毎に分類するパターン分類ステップとを有し、
上記パターン分割ステップが、上記レイアウトパターンを、所定の範囲の幅を有する複数の領域パターンに分割することを特徴とするレイアウトパターンデータ補正方法。A pattern division step of dividing the circuit layout pattern into a plurality of area patterns based on a predetermined division rule;
A pattern classification step of classifying the plurality of area patterns divided in the pattern division step into different masks based on a predetermined classification rule;
The layout pattern data correction method, wherein the pattern dividing step divides the layout pattern into a plurality of area patterns having a predetermined range of width.

回路のレイアウトパターンを、所定の分割ルールに基づいて、複数の領域パターンに分割するパターン分割ステップと、
上記パターン分割ステップにおいて分割されてなる複数の領域パターンを、所定の分類ルールに基づいて、異なるマスク毎に分類するパターン分類ステップとを有し、
上記パターン分割ステップが、上記レイアウトパターンを、所定の範囲の面積を有する複数の領域パターンに分割することを特徴とするレイアウトパターンデータ補正方法。A pattern division step of dividing the circuit layout pattern into a plurality of area patterns based on a predetermined division rule;
A pattern classification step of classifying the plurality of area patterns divided in the pattern division step into different masks based on a predetermined classification rule;
A layout pattern data correction method, wherein the pattern dividing step divides the layout pattern into a plurality of region patterns having an area of a predetermined range.

上記パターン分類ステップが、上記パターン分割ステップにおいて分割されてなる複数の領域パターンを、互いに所定以上の間隔を有するパターンの組に分類することを特徴とする請求項１又は請求項２記載のレイアウトパターンデータ補正方法。 3. The layout pattern according to claim 1, wherein the pattern classification step classifies the plurality of area patterns divided in the pattern division step into a set of patterns having a predetermined interval or more. Data correction method.

回路レイアウトパターンを、所定の分割ルールに基づいて、複数の領域パターンに分割し、上記分割されてなる複数の領域パターンを、所定の分類ルールに基づいて異なるマスク毎に分類することで作成された複数の上記異なるマスクを用いて、ウエハ上に前記回路パターンを露光する工程を含み、Created by dividing the circuit layout pattern into a plurality of area patterns based on a predetermined division rule, and classifying the plurality of divided area patterns into different masks based on a predetermined classification rule Using a plurality of the different masks to expose the circuit pattern on a wafer,
上記回路レイアウトパターンの分割は、上記回路レイアウトパターンを、所定の範囲の幅を有する複数の領域パターンに分割することを特徴とする半導体デバイスの製造方法。The circuit layout pattern is divided by dividing the circuit layout pattern into a plurality of region patterns having a predetermined range of width.

回路レイアウトパターンを、所定の分割ルールに基づいて、複数の領域パターンに分割し、上記分割されてなる複数の領域パターンを、所定の分類ルールに基づいて異なるマスク毎に分類することで作成された複数の上記異なるマスクを用いて、ウエハ上に前記回路パターンを露光する工程を含み、Created by dividing the circuit layout pattern into a plurality of area patterns based on a predetermined division rule, and classifying the plurality of divided area patterns into different masks based on a predetermined classification rule Using a plurality of the different masks to expose the circuit pattern on a wafer,
上記回路レイアウトパターンの分割は、上記回路レイアウトパターンを、所定の範囲の面積を有する複数の領域パターンに分割することを特徴とする半導体デバイスの製造方法。The circuit layout pattern is divided by dividing the circuit layout pattern into a plurality of region patterns having a predetermined area.

上記回路レイアウトパターンの分類は、上記分割された上記複数の領域パターンを、互いに所定以上の間隔を有するパターンの組に分類することを特徴とする請求項４又は請求項５記載の半導体デバイスの製造方法。6. The method of manufacturing a semiconductor device according to claim 4, wherein the circuit layout pattern is classified by classifying the plurality of divided region patterns into patterns having a predetermined interval or more. Method.