JP2002231653A

JP2002231653A - 半導体素子の製造方法

Info

Publication number: JP2002231653A
Application number: JP2001027054A
Authority: JP
Inventors: Atsushi Kudo; 淳工藤; Masanori Watanabe; 正則渡辺; Yuji Hishida; 有二菱田
Original assignee: Ion Engineering Research Institute Corp
Current assignee: Ion Engineering Research Institute Corp
Priority date: 2001-02-02
Filing date: 2001-02-02
Publication date: 2002-08-16

Abstract

(57)【要約】【課題】800℃以上の熱履歴を経た場合、イオン注入欠
陥がアニールされることに伴い抵抗値が顕著に減少して
しまうことが知られている。これらの理由から、ガリウ
ム及び窒素を含む化合物半導体を用いた電子素子を微細
化、高速化、高効率化し、或いは集積化、光素子と一体
化するために必要となる耐熱性の高い高抵抗領域形成技
術が求められていた。【解決手段】サファイア(0001)基板７上にAlNバッファ
層８’、アンドープ層８、及びn型Al_xGa_1-xN層９をMOCV
D法により形成した化合物半導体基板を用い、フォトマ
スクを通してZn或いはCのイオン注入を行い素子間分離
領域１０,１０’,１０’’を形成する。更に、ソース・
ドレイン電極、それぞれ１２,１２’及び１３,１３’を
形成しオーミック性低コンタクト抵抗を得るためにアニ
ールを行った後、ゲート電極１１,１１’を形成して電
界効果型トランジスターを作製する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体素子の製造方
法に関し、さらに詳しくは、ガリウム及び窒素を構成元
素として含む窒化ガリウム(GaN)系半導体に高抵抗領域
を形成する半導体素子の製造方法に関するものである。

【０００２】

【従来の技術】ガリウム及び窒素を構成元素として含む
窒化ガリウム(GaN)系半導体は、青紫色レーザーなど短
波長発光素子への応用に加え、高周波・高出力などの性
能を有する電子素子への応用が可能である。これらの電
子素子を微細化、高速化、高効率化する場合、或いはこ
れらの電子素子を集積化したり光素子と一体化する場
合、素子の周辺、隣接した素子間、或いは素子と基板と
の間に高抵抗領域を形成し電気的に分離することが必要
となる。従来からイオン注入によりこれら高抵抗領域を
形成することが試みられてきたが、形成される領域の比
抵抗や耐熱性などは十分とはいえず、素子を微細化、高
速化、高効率化し、或いは集積化、光素子と一体化する
上で障害となっていた。

【０００３】

【発明が解決しようとする課題】半導体基板上に素子を
形成する場合、結晶成長、不純物ドーピング、電極形成
などのプロセスが施される。このため、これら半導体基
板は高温での熱履歴を経ることになる。従って、素子の
周辺、隣接した素子間、或いは素子と基板との間を電気
的に分離するために設ける高抵抗領域は、デバイス製造
プロセスにおける熱履歴に十分耐える必要があり、プロ
セスフローにもよるが700℃乃至1100℃程度の耐熱性が
要求される。更に、デバイスの微細化に対応するために
は、狭い分離幅で十分な電気的な分離を達成する必要が
あり、採用する分離領域の寸法にも依存するが10⁷Ωcm
以上でできるだけ高比抵抗であることが望ましい。例え
ば、シリコンを用いたLSIでは、熱酸化等の方法で形成
したSiO₂層が一般にこれらの目的に用いられ、サブハー
フミクロンの素子間分離、或いはSOI（Silicon on Insu
lator）構造などが実現されている。

【０００４】これに対して、GaNなどの化合物半導体で
は一般に高品質な熱酸化膜を得るのが困難なことが知ら
れている。このため、GaN系半導体を用いた高周波素子
に高抵抗領域を形成して素子間分離を行う場合、N，He
など比較的軽いイオンを注入する技術が試みられてき
た．例えば、Zolper et al, "Status of implantationd
oping and isolation of III-Ｖ nitrides", ECS Proce
edings volume 95-21,144はNイオン注入に関して、イオ
ン注入後の熱処理に伴うシート抵抗の推移について報告
しているが、これらのシート抵抗は550℃熱処理後では6
×10⁶Ω/□, 750℃では6×10⁹Ω/□, 850℃では4×10⁸
Ω/□であり、750℃で一旦シート抵抗が増加するとは言
え、素子間分離の指標となる比抵抗で見れば高々10⁵Ωc
mと低いのに加え、850℃では既に抵抗が下がり始めるな
ど、素子間分離抵抗、耐熱性のいずれからも十分な特性
とは言えなかった。また，Binari et. al, "He and N i
mplant isolation of n-type GaN",APL 78(5)3008ではH
eイオン注入により800℃アニール後に10¹⁰Ωcmが得られ
るが、それ以上の温度では抵抗が減少することを報告し
ている。また、O,Cr,Fe,Tiなどのイオン注入も試みられ
ているが、800℃以上の熱履歴を経た場合、イオン注入
欠陥がアニールされることに伴い抵抗値が顕著に減少し
てしまうことが知られている。

【０００５】これらの理由から、ガリウム及び窒素を含
む化合物半導体を用いた電子素子を微細化、高速化、高
効率化し、或いは集積化、光素子と一体化するために必
要となる耐熱性の高い高抵抗領域形成技術が求められて
いた。

【０００６】

【課題を解決するための手段】請求項１記載の半導体素
子の製造方法は、ガリウム及び窒素を含む化合物半導体
からなる基板、薄膜、或いはこれらの積層構造にイオン
を注入して高抵抗領域を形成する工程において、注入さ
れるイオン種がZn又はCであることを特徴とする。

【０００７】また、請求項２記載の半導体素子の製造方
法は、請求項１において高抵抗領域の比抵抗が10⁷Ωcm
以上であることを特徴とする。

【０００８】また、請求項３記載の半導体素子の製造方
法は、請求項２において高抵抗領域の比抵抗が700℃以
上の耐熱性を有することを特徴とする。

【０００９】また、請求項４記載の半導体素子の製造方
法は、請求項1においてイオン注入した不純物の体積濃
度の深さ方向分布の少なくとも一部が1×10¹⁹cm^-3以上
であることを特徴とする。

【００１０】また、請求項５記載の半導体素子の製造方
法は、請求項1、３、又は４において半導体基板上に形
成された素子の周辺領域，或いは隣接して形成された素
子間領域にイオンを注入して高抵抗領域を形成し素子間
分離を行うことを特徴とする。

【００１１】また、請求項６記載の半導体素子の製造方
法は、請求項５において半導体素子が電界効果型トラン
ジスターであって、これを形成する工程がソース・ドレ
イン部へのイオン注入によるドーピング、ソース・ドレ
イン電極形成のいずれか或いは両方の工程を含み、これ
らいずれか或いは両方の工程の前に高抵抗領域を形成す
ることを特徴とする。

【００１２】また、請求項７記載の半導体素子の製造方
法は、請求項1、３、又は４において半導体基板に高抵
抗層を形成する工程において、素子が形成される基板表
面部より深い領域に高抵抗層を有し、該高抵抗層がイオ
ン注入により形成されることを特徴とする。

【００１３】

【発明の実施の形態】以下、実施の形態に基づいて本発
明について詳細に説明する。

【００１４】本発明における半導体材料及び半導体素子
は，ガリウム及び窒素を含む化合物半導体，具体的には
GaN、及び GaNをベースとするAl_xGa_1-xNなどの合金半導
体を含む。GaN及びその合金半導体は通常サファイア或
いはシリコンカーバイドなどの基板上にAlNなどの薄い
バッファー層を介してヘテロエピタキシー成長させたも
のを用いることができる。この場合、AlN、GaN、及び G
aNをベースとするAl_xGa_1-xNなどの合金半導体のヘテロ
エピタキシー成長法としては有機金属化学気相成長法(M
OCVD)や分子線エピタキシー法(MBE)等を用いることがで
きる。MOCVD法では、成長層の組成に応じトリメチルア
ルミニウム(TMA)、トリメチルガリウム(TMG)、アンモニ
ア(NH₃)などの原料を用い、公知の方法により900℃〜11
00℃程度の温度で結晶成長を行う。また、MBE法ではア
ルミニウム(Al)、ガリウム(Ga)などの金属源に加え、窒
素(N)についてはECRイオン源等によりNH₃ガスを励起し
て供給する方法などが用いられ、公知の方法により800
〜1000℃程度の温度で結晶成長を行う。

【００１５】次に、ZnやCのイオン注入により高抵抗領
域を形成する場合、素子とその周辺、或いは素子間を高
抵抗領域で分離するには、フォトリソグラフィー工程に
よりこれら基板表面にフォトレジストパターンを形成し
た後イオン注入を行うことにより、所望の領域にのみ選
択的に所望のイオンを注入し、その後700〜1150℃程度
の熱履歴を経ることにより形成する．また，基板の表面
より深い部分に高抵抗層を形成する場合には，注入され
たイオンが所望の深さ方向分布をもって基板中に停留す
るように加速電圧を選択した上で、通常は基板全面にわ
たって注入を行い、更に850℃〜1150℃程度の温度でア
ニールを行うことによりイオン注入によって生じた結晶
欠陥を回復させて形成する。このようにして得られた基
板をそのまま素子形成に供することもできるが、通常
は、これら基板上に素子動作層となるべきGaN、GaNをベ
ースとするAl_xGa_1-xNなど合金半導体層、或いはこれら
からなる積層構造をMOCVD或いはMBE等の方法で成長させ
て用いる。

【００１６】

【実施例】図１及び図２は本発明の実施例１の半導体素
子の製造工程を説明する素子構造図及び該製造工程によ
り形成された高抵抗層で得られる比抵抗のアニール温度
依存性を示す図、図３、図４、図５は本発明の実施例２
の半導体素子の製造工程を説明するための素子構造図、
図６、図７、図８は、それぞれ本発明の実施例３、実施
例４、実施例５の半導体素子の製造工程を説明するため
の素子構造図を示す。

【００１７】実施例1

【００１８】図１に示すように、サファイア(0001)基板
１の上にAlNバッファ(40nm厚)/アンドープGaN(3μm厚)
からなる積層構造２、n型GaN層３(Siドープ，キャリア
濃度4×10¹⁸cm^-3,0.6μm厚)をMOCVD法により形成した化
合物半導体基板を用い、表１に示す条件によりZn、C、N
のいずれかをそれぞれ3段階のエネルギーでイオン注入
し、表面から約300nmの深さにわたってピーク濃度がお
およそ1.0×10¹⁹cm^-3，乃至1.0×10²⁰cm^-3となるように
イオン注入層４を形成した。その後、イオン注入層４の
抵抗を評価するために、Siイオンを15kVで2×10¹⁴cm^-2
注入し、試料の極表面に薄い導電層５を形成した。これ
らの試料をN₂雰囲気中で1分間、それぞれ700℃、850
℃、1000℃で熱処理した。Znイオン注入した試料につい
ては1150℃での熱処理も行った。これらの試料に同心円
上のTi/Ni電極６を形成した後、極薄Siイオン注入層５
のうち表面に露出した部分をArイオンエッチングにより
除去して図１の素子構造を得た。

【００１９】

【表１】

【００２０】本素子において、中心電極と周辺電極の間
で電流-電圧特性を測定することにより、イオン注入層
の比抵抗を評価した。この時、電流は図１の(a)-(c)-
(b)の経路で流れるが、経路(b)，(c)の抵抗は経路(a)の
抵抗に比べ無視でき、中心電極下のイオン注入高抵抗層
の比抵抗が評価できた。このような方法で得られたGaN
層の比抵抗は、Znイオンを注入した試料では、図２(a)
に示すように700℃、850℃、1000℃、1150℃のアニール
を行った後も10¹⁰Ωcm以上と非常に高く、1150℃まで低
下が見られないなど熱的に極めて高い安定性を示した。
また、Cイオンを注入した場合には、図２(b)に示すよう
に1000℃では比抵抗は減少するものの、700℃、850℃の
アニールを行った後の比抵抗、及び同図から内挿した90
0℃アニールを行った場合の比抵抗は10⁸Ωcm以上であ
り、900℃以上の耐熱性を有することが明らかになっ
た。これに対して、Nイオンを注入した場合には、図２
(c)に示すように700℃から1000℃アニールの範囲におい
て殆どは 10⁶Ωcm以下と低い比抵抗しか得られなかっ
た。更に、Zn或いはCをイオン注入した試料についてア
ニール後の深さ方向分布を二次イオン質量分析法(SIMS)
で評価したところ、1150℃までアニールを行っても熱拡
散距離は高々10nmと非常に小さかった。

【００２１】これらの結果、Zn及びCは高比抵抗が得ら
れ、かつそれらが高温まで維持されるのに加え、熱拡散
が少ないことから高温まで素子構造を精密かつ安定に維
持できるなど、高抵抗領域を形成するイオン種として好
適であることが確認された。

【００２２】また、n型GaN層に代えてn型Al_xGa_1-xN層(x
=0.3，Siドープ，キャリア濃度4×10¹⁸cm^-3,0.6μm厚)
を用いて同様の素子構造を形成したところ、該n型Al_xGa
_1-xN層はn型GaN層に比べてエネルギー帯幅が大きいため
に、比抵抗は同等又は大きくなる傾向が見られ、Znイオ
ンを注入した試料では、700℃、850℃、1000℃、1150℃
のアニールを行った後10¹⁰Ωcm以上、Cイオンを注入し
た場合には、1000℃では比抵抗は減少するものの、700
℃、850℃のアニールを行った後の比抵抗、及びこれら
から内挿した900℃アニールを行った場合の比抵抗は10⁸
Ωcm以上であり、900℃以上の耐熱性を有することが明
らかになった。これに対して、Nイオンを注入した場合
には、700℃から1000℃アニールの範囲において殆どは1
0⁷Ωcm以下と低い比抵抗しか得られなかった。

【００２３】実施例２

【００２４】図３に示すように、サファイア(0001)基板
７上にAlNバッファ層(40nm厚)８’、アンドープGaN層(3
μm厚)８、及びn型Al_xGa_1-xN層９(x=0.3，Siドープ，キ
ャリア濃度4×10¹⁸cm^-3,20nm厚)をMOCVD法により形成し
た化合物半導体基板を用い、フォトマスクを通してZn或
いはCのイオン注入を行い素子間分離領域１０,１０’,
１０’’を形成した。Zn或いはCのイオン注入は表１に
示す条件により3段階のエネルギーで行い、表面から約3
00nmの深さにわたっておよそ1.0×10¹⁹cm^-3，乃至1.0×
10²⁰cm^-3の濃度を得た。更に、ソース・ドレイン電極Ti
/Al/ Ni/Auそれぞれ１２,１２’及び１３,１３’を形成
しオーミック性低コンタクト抵抗を得るために850℃、1
分間窒素雰囲気中でアニールを行った後、ゲート電極Ni
/Au１１,１１’を形成して電界効果型トランジスターを
作製した。素子間分離領域の寸法は、図３の上部に示す
平面図においてイオン注入領域の寸法はI＝10μm、W=15
0nmであり、ソース及びドレイン電極の寸法はいずれも
M=20μm,V＝100μmであり、またこれら電極間の距離L=3
μmとした。

【００２５】本素子構造において、隣り合った２つのト
ランジスターのソース１３及びドレイン１２’の間の耐
圧を測定した処、10V印加時にリーク電流は1μA以下で
あり、50Vまで顕著な非線形性の電流増加は見られない
など、高い素子間分離性能が得られた。上記電界効果ト
ランジスターにおいては、素子間分離用イオン注入後
に、ソース・ドレイン電極を形成しオーミック性低コン
タクト抵抗を得るために850℃のアニールを行っている
にも関わらず、高い素子間分離性能が維持されることが
確認された。

【００２６】なお、素子配置パターンの比較として、図
４はソース・ドレイン電極を先に形成しオーミック性低
コンタクト抵抗を得るためのアニールを行った後に、電
極間の間隙にこれらイオンを注入し素子間分離を行う場
合を示している。この場合は素子間分離領域の耐熱性は
低くてもよいが、イオン注入領域の幅Iとソースドレイ
ン電極間距離Mが同じ寸法となるため、図３と比較して
素子サイズが大きくなることが避けられず、素子を微細
化するのには不利である。即ち、耐熱性の高い素子間分
離領域を図３のように電極形成前に形成することによ
り、素子の縮小化が可能となる。

【００２７】図３、図４の素子構造においては、隣接す
る２つのトランジスターのソース電極１２’とドレイン
電極１３間に流れるリーク電流は経路１４を通して流れ
る。図５では、この経路によるリーク電流を抑制するた
めに、結晶成長層の構造をAlNバッファ層(40nm厚)８’/
pドープGaN層８’’(Mgドープ，キャリア濃度1×10¹⁷cm
^-3，2.8μm厚)/アンドープGaN層８(0.1μm厚)/n型Al_xGa
_1-xN層９(20nm厚)の構造に変更した。このようにp/i/n
或いはp/n接合等の整流性の構造を併用することによ
り、リーク電流を1nA程度まで低減することができた。

【００２８】実施例３

【００２９】図６に示すように、サファイア(0001)基板
７上にAlNバッファ層(40nm厚)１５’、アンドープGaN層
(3μm厚)１５、及びn型Al_xGa_1-xN層１６(x=0.3，Siドー
プ，キャリア濃度4×10¹⁸cm^-3、20nm厚)をMOCVD法によ
り形成した化合物半導体基板上を用い、これにフォトマ
スクを通してZnイオン注入を行い、素子分離領域１７,
１７’,１７’’を形成した。Znイオン注入は表１に示
す条件により3段階のエネルギーで行い、表面から約300
nmの深さにわたっておよそ1.0×10¹⁹cm^-3，乃至1.0×10
²⁰cm^-3の濃度を得た。その後、まずゲート電極Ni/Au２
０,２０’を形成し、次に、ソース・ドレイン領域１８,
１８’及び１９,１９’の寄生抵抗を低減する目的で、
ゲート電極パターンをマスクにして自己整合的にこれら
の領域及び素子間分離領域に及んでSiイオン注入を行っ
た。この時のイオン注入条件は加速電圧30kV、注入量は
5×10¹³cm^-2であり、注入後にSiを活性化させるために
窒素雰囲気中で1100℃，1分の熱処理を行った。その
後、ソース・ドレイン電極Ti/Al Ni/Auそれぞれ２１,２
１’及び２２,２２’を形成し、電界効果型トランジス
ターを作製した。素子分離部の寸法は、実施例２と同
様、I＝10μm、W=150nmであり、ソース及びドレイン電
極の寸法はいずれもM=20μm,V＝100μmであり、またこ
れら電極間の距離L=3μmとした。

【００３０】本素子構造において、隣り合ったトランジ
スター間の耐圧を測定した処、10V印加時にリーク電流1
μA以下と小さく、50Vまで顕著な非線形性の電流増加は
見られないなど、良好な素子間分離性能が得られた。上
記電界効果トランジスターにおいて、ソース・ドレイン
へのSiイオン後1100℃，1分の熱処理を行っているにも
関わらず、高い素子間分離性能が得られた。

【００３１】実施例４

【００３２】図７(a)に示すように、SiC(0001)基板２３
上にAlNバッファ層(40nm厚)２４’、アンドープGaN層(3
μm)２４をMOCVD法により形成した化合物半導体基板を
用い、表１に示す条件によりZnイオンを3段階のエネル
ギーで注入し、表面から約300nmの深さにわたっておよ
そ1.0×10¹⁹cm^-3，乃至1.0×10²⁰cm^-3の濃度のZnイオン
注入層２５を形成した。イオン注入層の結晶性を回復さ
せるために1150℃で1分間、窒素雰囲気中で熱処理した
後、MOCVDにより0.1μm厚のn型GaN層(Siドープ，キャリ
ア濃度4×10¹⁸cm^-3)２６を1000℃、1分間の結晶成長に
より形成した。その後、図７(b)に示すようにTi/Al/Ni/
Au電極２７を形成し、その電極パターンをマスクにして
Siドープ層をArイオンスパッターによりエッチング除去
して相互に分離した。本素子構造において、ソース及び
ドレイン電極、及びこれと自己整合的に形成されたn型G
aN領域の寸法はいずれもM=20μm,W＝100μmとした。ま
たこれら電極間の距離は隣接するn型GaN層の分離幅と等
しくL=I=3μmとした。

【００３３】本素子構造において、隣り合った電極間の
電流電圧測定により隣接するn型GaN領域の間の分離抵抗
を測定した処、10⁹Ωが得られた。n型GaN層を成長させ
るために1000℃の熱履歴を経ているにも関わらず、高い
分離抵抗が得られた。一方、Znイオン注入を行わなかっ
た場合は、分離抵抗は10⁴Ω以下と低かった。

【００３４】実施例５

【００３５】図８(a)に示すように、SiC(0001)基板２８
上にAlNバッファ層(40nm厚)２９’、アンドープGaN層(3
μm)２９をMOCVD法により形成した化合物半導体基板を
用い、表１に示す条件によりCイオンを3段階のエネルギ
ーで注入し、表面から約300nmの深さにわたっておよそ
1.0×10¹⁹cm^-3，乃至1.0×10²⁰cm^-3の濃度のCイオン注
入層３０を形成し、その後、結晶性回復のために窒素雰
囲気中で900℃、1分の熱処理を行った。次に、MBE法を
用いて0.1μm厚のn型GaN層３１(Siドープ，キャリア濃
度4×10¹⁸cm^-3)を成長温度850℃，15分間の結晶成長に
より形成した。更に、フォトリソグラフィー工程により
レジストパターンを形成し、これをマスクとして表１に
示す条件によりCイオンを3段階のエネルギーで注入し、
900℃、1分間窒素中でアニールすることにより、図８
(b)に示すように素子間分離領域３３を形成した。その
後、Ti/Al/Ni/Au電極３２を形成した。なお、イオン注
入領域の寸法はN=20μm,W＝100μm、隣り合ったイオン
注入領域間の距離はI＝10μmとした。また、電極はこれ
らイオン注入領域内におさまるようにN>M、W>Vの関係を
満たすように形成した。

【００３６】本素子構造において、電極間の電流電圧測
定により隣り合ったn型GaN層の間の分離抵抗を測定した
処、10⁷Ωが得られた。n型GaN層成長温度850℃、15分の
プロセスを経ているにも関わらず高い分離抵抗が得られ
た。一方、Cイオン注入を行わなかった場合は、分離抵
抗は10⁴Ω以下と低かった。

【００３７】

【発明の効果】本発明によるGaN系化合物基板への高抵
抗領域形成技術は、得られる比抵抗が非常に高いため、
同じ分離抵抗を得るための分離幅を小さくできる。更
に、高温まで比抵抗が維持されるため、電極形成やソー
ス・ドレインへの注入ドーピングなどの工程に先立って
素子間分離工程を行うことができる。更に、熱拡散が極
めて小さいため、寸法精度を維持して素子を形成するこ
とが可能である。これらの理由から、微細化、集積化、
素子形成プロセスのフレキシブルな構成、プロセス簡略
化が可能となるなど、GaN系半導体の電子素子を微細
化、集積化、或いは光素子と一体化するために必要とな
る高抵抗領域形成技術として非常に効果が大きい。

【図面の簡単な説明】

【図１】本発明の実施例１の半導体素子の製造工程を示
す素子構造図である。

【図２】本発明の実施例１の半導体素子における高抵抗
層の比抵抗のアニール温度依存性を示す図である。

【図３】本発明の実施例２における第１の半導体素子の
製造工程を示す素子構造図である。

【図４】本発明の実施例２における第２の半導体素子の
製造工程を示す素子構造図である。

【図５】本発明の実施例２における第３の半導体素子の
製造工程を示す素子構造図である。

【図６】本発明の実施例３の半導体素子の製造工程を示
す素子構造図である。

【図７】本発明の実施例４の半導体素子の製造工程を示
す素子構造図である。

【図８】本発明の実施例５の半導体素子の製造工程を示
す素子構造図である。

【符号の鋭明】１,７サファイア基
板２３,２８ SiC基板２ AlNバッファ/アンドープGa
N積層構造３, ２６ n型GaN層(MOCVD層) ３１ n型GaN層(MBE層) ４ Zn、C、又はNイオン注入層２５ Znイオン注入層３０ Cイオン注入層５ Siイオン注入層６，２７，３２ Ti/Al/Ni/Au電極８,１５, ２４，２９アンドープGaN層８',１５', ２４' ，２９' AlNバッファ８’’ p型GaN層９,１６ n型Al_xGa_1-xN層１０,１０’，１０’’，１７，１７'，１７''，３３
素子間分離領域１１,１１’,２０,２０’ ゲート電極１２,１２’,２１,２１’ ソース電極１３,１３’,２２,２２’ドレイン電極１８,１８’ n型ソース領域１９,１９’ n型ドレイン領域

Claims

【特許請求の範囲】

【請求項１】ガリウム及び窒素を含む化合物半導体から
なる基板、薄膜、或いはこれらの積層構造にイオンを注
入して高抵抗領域を形成する工程において、注入される
イオン種がZn又はCであることを特徴とする半導体素子
の製造方法。
【請求項２】高抵抗領域の比抵抗が10⁷Ωcm以上である
ことを特徴とする請求項１記載の半導体素子の製造方
法。
【請求項３】高抵抗領域の比抵抗が700℃以上の耐熱性
を有することを特徴とする請求項２記載の半導体素子の
製造方法。
【請求項４】イオン注入した不純物の体積濃度の深さ方
向分布の少なくとも一部が1×10¹⁹cm^-3以上であること
を特徴とする請求項１記載の半導体素子の製造方法。
【請求項５】半導体基板上に形成された素子の周辺領
域，或いは隣接して形成された素子間領域にイオンを注
入して高抵抗領域を形成し素子間分離を行うことを特徴
とする請求項1、３、又は４記載の半導体素子の製造方
法。
【請求項６】半導体素子が電界効果型トランジスターで
あって、これを形成する工程がソース・ドレイン部への
イオン注入によるドーピング、ソース・ドレイン電極形
成のいずれか或いは両方の工程を含み、これらいずれか
或いは両方の工程の前に高抵抗領域を形成することを特
徴とする請求項５記載の半導体素子の製造方法。
【請求項７】半導体基板に高抵抗層を形成する工程にお
いて、素子が形成される基板表面部より深い領域に高抵
抗層を有し、該高抵抗層がイオン注入により形成される
ことを特徴とする請求項１、３、又は４記載の半導体素
子の製造方法。