JP2002229533A - 表示装置の駆動回路 - Google Patents
表示装置の駆動回路Info
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- JP2002229533A JP2002229533A JP2001356835A JP2001356835A JP2002229533A JP 2002229533 A JP2002229533 A JP 2002229533A JP 2001356835 A JP2001356835 A JP 2001356835A JP 2001356835 A JP2001356835 A JP 2001356835A JP 2002229533 A JP2002229533 A JP 2002229533A
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- voltages
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Abstract
(57)【要約】
【課題】 8ビットデジタル駆動器を実現すること。
【解決手段】 表示装置の駆動回路は、外部から与えら
れる複数の階調電圧を分圧することにより、その複数の
階調電圧の間に複数の第1補間電圧を生成する分圧回路
10と、デジタルデータの第1ビット部分に応じて、そ
の複数の階調電圧とその複数の第1補間電圧とのうち第
1電圧と該第1電圧とは異なる第2電圧とを選択する論
理回路42と、その第1電圧とその第2電圧とを分圧す
ることにより、その第1電圧とその第2電圧との間に複
数の第2補間電圧を生成する分圧回路42と、そのデジ
タルデータの第2ビット部分に応じて、その第1電圧と
その第2電圧の少なくとも一方とその複数の第2補間電
圧とのうち1つを選択する論理回路43とを備えてい
る。
れる複数の階調電圧を分圧することにより、その複数の
階調電圧の間に複数の第1補間電圧を生成する分圧回路
10と、デジタルデータの第1ビット部分に応じて、そ
の複数の階調電圧とその複数の第1補間電圧とのうち第
1電圧と該第1電圧とは異なる第2電圧とを選択する論
理回路42と、その第1電圧とその第2電圧とを分圧す
ることにより、その第1電圧とその第2電圧との間に複
数の第2補間電圧を生成する分圧回路42と、そのデジ
タルデータの第2ビット部分に応じて、その第1電圧と
その第2電圧の少なくとも一方とその複数の第2補間電
圧とのうち1つを選択する論理回路43とを備えてい
る。
Description
【0001】
【発明の属する技術分野】本発明は、能動行列型の平面
型表示装置のための駆動回路に関し、特に、256階調
以上の階調表示を実現する液晶表示装置のための駆動回
路に関する。
型表示装置のための駆動回路に関し、特に、256階調
以上の階調表示を実現する液晶表示装置のための駆動回
路に関する。
【0002】
【従来の技術】図15は、従来の駆動回路の構成を示
す。この駆動回路は、3ビットデジタル駆動器における
1出力に対応する回路である。
す。この駆動回路は、3ビットデジタル駆動器における
1出力に対応する回路である。
【0003】図15に示される駆動回路は、標本化記憶
部131と、保持記憶部132と、出力回路133とを
含む。標本化パルスTsmpの立ち上がりエッジに応答し
て、3ビットデジタルデータD0〜D2が標本化記憶部1
31に格納される。標本化記憶部131に格納されたデ
ジタルデータは、出力パルスOPの立ち上がりエッジに
応答して、保持記憶部132に移され、そこで保持され
る。出力回路133は、保持記憶部132に保持された
デジタルデータの値に応じて、外部から供給される階調
電圧V0〜V7にのうちの1つを出力電圧Outとして出
力する。
部131と、保持記憶部132と、出力回路133とを
含む。標本化パルスTsmpの立ち上がりエッジに応答し
て、3ビットデジタルデータD0〜D2が標本化記憶部1
31に格納される。標本化記憶部131に格納されたデ
ジタルデータは、出力パルスOPの立ち上がりエッジに
応答して、保持記憶部132に移され、そこで保持され
る。出力回路133は、保持記憶部132に保持された
デジタルデータの値に応じて、外部から供給される階調
電圧V0〜V7にのうちの1つを出力電圧Outとして出
力する。
【0004】図16は、出力回路133の構成を示す。
出力回路133は、3対8デコーダ141と8つのアナ
ログスイッチASW0〜ASW7とを含んでいる。デコー
ダ141は、デジタルデータの値に応じてアナログスイ
ッチASW0〜ASW7のいずれか1つをオン状態とす
る。その結果、オン状態となったアナログスイッチに供
給される階調電圧が出力電圧Outとして出力される。
出力回路133は、3対8デコーダ141と8つのアナ
ログスイッチASW0〜ASW7とを含んでいる。デコー
ダ141は、デジタルデータの値に応じてアナログスイ
ッチASW0〜ASW7のいずれか1つをオン状態とす
る。その結果、オン状態となったアナログスイッチに供
給される階調電圧が出力電圧Outとして出力される。
【0005】図15および図16に示される構成を有す
るデジタル駆動器は、構造が簡単なことに加えて、回路
自体の電力消費もわずかであるという長所があり、従来
より広く使用されてきた。このような構成を有するデジ
タル駆動器は、例えば、下記の文献に記載されている。
るデジタル駆動器は、構造が簡単なことに加えて、回路
自体の電力消費もわずかであるという長所があり、従来
より広く使用されてきた。このような構成を有するデジ
タル駆動器は、例えば、下記の文献に記載されている。
【0006】Development of a Lo
w Voltage SourceDriver fo
r Large TFT−LCD System fo
rComputer Aplications H.Okada et al.1991 Intern
ational Display ResearchC
onference p.111−p.114 上述した構成を有するデジタル駆動器は、表示すべき階
調の数と同じ数の階調電源を必要とする。このことは、
3ビットデジタル駆動器においては問題とならないが、
それ以上のビット数のデジタル駆動器においては問題と
なり得る。階調電源の数が多くなりすぎるからである。
特に、上述した構成を有するデジタル駆動器を用いて6
ビット以上の高多階調を実現することは、実質的に不可
能であると言ってよい。
w Voltage SourceDriver fo
r Large TFT−LCD System fo
rComputer Aplications H.Okada et al.1991 Intern
ational Display ResearchC
onference p.111−p.114 上述した構成を有するデジタル駆動器は、表示すべき階
調の数と同じ数の階調電源を必要とする。このことは、
3ビットデジタル駆動器においては問題とならないが、
それ以上のビット数のデジタル駆動器においては問題と
なり得る。階調電源の数が多くなりすぎるからである。
特に、上述した構成を有するデジタル駆動器を用いて6
ビット以上の高多階調を実現することは、実質的に不可
能であると言ってよい。
【0007】このような問題点を解決するために、外部
から与えられる階調電圧の間に補間電圧を生成すること
により、多階調を実現する種々の手法が提案されてい
る。
から与えられる階調電圧の間に補間電圧を生成すること
により、多階調を実現する種々の手法が提案されてい
る。
【0008】例えば、特開平5−273520号公報
は、そのような手法の1つを示している。特開平5−2
73520号公報は、駆動器内部の抵抗を利用して階調
電圧の間に補間電圧を生成する回路を示している。この
回路は、階調電圧と補間電圧のうちのいずれか1つを選
択し、選択された電圧を緩衝増幅器を介して表示体のデ
ータ線に出力する。
は、そのような手法の1つを示している。特開平5−2
73520号公報は、駆動器内部の抵抗を利用して階調
電圧の間に補間電圧を生成する回路を示している。この
回路は、階調電圧と補間電圧のうちのいずれか1つを選
択し、選択された電圧を緩衝増幅器を介して表示体のデ
ータ線に出力する。
【0009】図17は、特開平5−273520号公報
に示される駆動回路151と分圧回路152の構成を示
す。駆動回路151は、4ビットデジタル駆動器におけ
る1出力に対応する回路である。
に示される駆動回路151と分圧回路152の構成を示
す。駆動回路151は、4ビットデジタル駆動器におけ
る1出力に対応する回路である。
【0010】分圧回路152は、外部から与えられる5
個の階調電圧V0、V4、V8、V12、V15を抵抗を用い
て分圧することにより、隣接する階調電圧間にそれぞれ
1以上の補間電圧を生成する。その結果、5個の階調電
圧と11個の補間電圧の合計16個の電圧V0〜V15が
駆動回路151に供給される。
個の階調電圧V0、V4、V8、V12、V15を抵抗を用い
て分圧することにより、隣接する階調電圧間にそれぞれ
1以上の補間電圧を生成する。その結果、5個の階調電
圧と11個の補間電圧の合計16個の電圧V0〜V15が
駆動回路151に供給される。
【0011】駆動回路151は、デジタルデータの値に
応じて、分圧回路152から供給される16個の電圧V
0〜V15のうちのいずれか1つを選択し、選択された電
圧を緩衝増幅器157を介して出力する。
応じて、分圧回路152から供給される16個の電圧V
0〜V15のうちのいずれか1つを選択し、選択された電
圧を緩衝増幅器157を介して出力する。
【0012】以下、図18〜図20を参照して、特開平
5−273520号公報に示される手法を6ビットデジ
タル駆動器に適用した場合における、駆動回路161と
分圧回路162の構成を説明する。
5−273520号公報に示される手法を6ビットデジ
タル駆動器に適用した場合における、駆動回路161と
分圧回路162の構成を説明する。
【0013】図18(a)は、分圧回路162の構成を
示す。分圧回路162は、外部から与えられる9個の階
調電圧V0、V8、V16、V24、V32、V40、V48、V5
6、V64を抵抗を用いて分圧することにより、隣接する
階調電圧間にそれぞれ7個の補間電圧を生成する。その
結果、8個の階調電圧と56個の補間電圧の合計64個
の電圧V0〜V63が駆動回路161に供給される。
示す。分圧回路162は、外部から与えられる9個の階
調電圧V0、V8、V16、V24、V32、V40、V48、V5
6、V64を抵抗を用いて分圧することにより、隣接する
階調電圧間にそれぞれ7個の補間電圧を生成する。その
結果、8個の階調電圧と56個の補間電圧の合計64個
の電圧V0〜V63が駆動回路161に供給される。
【0014】図18(b)は、図18(a)に示される
階調電圧V0と階調電圧V8との間の抵抗配列を示す。階
調電圧V0と階調電圧V8との間に直列に接続された8個
の抵抗Rが設けられる。他の階調電圧間の抵抗配列も同
様である。
階調電圧V0と階調電圧V8との間の抵抗配列を示す。階
調電圧V0と階調電圧V8との間に直列に接続された8個
の抵抗Rが設けられる。他の階調電圧間の抵抗配列も同
様である。
【0015】図19は、駆動回路161の構成を示す。
駆動回路161は、6ビットデジタル駆動器における1
出力に対応する回路である。
駆動回路161は、6ビットデジタル駆動器における1
出力に対応する回路である。
【0016】図20は、出力回路173(図19)の構
成を示す。出力回路173は、6対64デコーダ181
と64個のアナログスイッチASW0〜ASW63とを含
んでいる。アナログスイッチASW0〜ASW63には、
分圧回路162から供給される64個の電圧電圧V0〜
V63がそれぞれ入力されている。デコーダ181は、デ
ジタルデータの値に応じてアナログスイッチASW0〜
ASW63のいずれか1つをオン状態とする。その結果、
オン状態となったアナログスイッチに供給される電圧が
緩衝増幅器183を介して出力電圧Outとして出力さ
れる。
成を示す。出力回路173は、6対64デコーダ181
と64個のアナログスイッチASW0〜ASW63とを含
んでいる。アナログスイッチASW0〜ASW63には、
分圧回路162から供給される64個の電圧電圧V0〜
V63がそれぞれ入力されている。デコーダ181は、デ
ジタルデータの値に応じてアナログスイッチASW0〜
ASW63のいずれか1つをオン状態とする。その結果、
オン状態となったアナログスイッチに供給される電圧が
緩衝増幅器183を介して出力電圧Outとして出力さ
れる。
【0017】以下、図21〜図23を参照して、特開平
5−273520号公報に示される手法を8ビットデジ
タル駆動器に適用した場合における、駆動回路191と
分圧回路192の構成を説明する。
5−273520号公報に示される手法を8ビットデジ
タル駆動器に適用した場合における、駆動回路191と
分圧回路192の構成を説明する。
【0018】図21(a)は、分圧回路192の構成を
示す。分圧回路192は、外部から与えられる9個の階
調電圧V0、V32、V64、V96、V128、V160、V192、
V224、V256を抵抗を用いて分圧することにより、隣接
する階調電圧間にそれぞれ31個の補間電圧を生成す
る。その結果、8個の階調電圧と248個の補間電圧の
合計256個の電圧V0〜V255が駆動回路191に供給
される。
示す。分圧回路192は、外部から与えられる9個の階
調電圧V0、V32、V64、V96、V128、V160、V192、
V224、V256を抵抗を用いて分圧することにより、隣接
する階調電圧間にそれぞれ31個の補間電圧を生成す
る。その結果、8個の階調電圧と248個の補間電圧の
合計256個の電圧V0〜V255が駆動回路191に供給
される。
【0019】図21(b)は、図21(a)に示される
階調電圧V0と階調電圧V32との間の抵抗配列を示す。
階調電圧V0と階調電圧V32との間に直列に接続された
32個の抵抗Rが設けられる。他の階調電圧間の抵抗配
列も同様である。
階調電圧V0と階調電圧V32との間の抵抗配列を示す。
階調電圧V0と階調電圧V32との間に直列に接続された
32個の抵抗Rが設けられる。他の階調電圧間の抵抗配
列も同様である。
【0020】図22は、駆動回路191の構成を示す。
駆動回路191は、8ビットデジタル駆動器における1
出力に対応する回路である。
駆動回路191は、8ビットデジタル駆動器における1
出力に対応する回路である。
【0021】図23は、出力回路203(図22)の構
成を示す。出力回路203は、8対256デコーダ21
1と256個のアナログスイッチASW0〜ASW256と
を含んでいる。アナログスイッチASW0〜ASW256に
は、分圧回路192から供給される256個の電圧V0
〜V255がそれぞれ入力されている。デコーダ211
は、デジタルデータの値に応じてアナログスイッチAS
W0〜ASW255のいずれか1つをオン状態とする。その
結果、オン状態となったアナログスイッチに供給される
電圧が緩衝増幅器213を介して出力電圧Outとして
出力される。
成を示す。出力回路203は、8対256デコーダ21
1と256個のアナログスイッチASW0〜ASW256と
を含んでいる。アナログスイッチASW0〜ASW256に
は、分圧回路192から供給される256個の電圧V0
〜V255がそれぞれ入力されている。デコーダ211
は、デジタルデータの値に応じてアナログスイッチAS
W0〜ASW255のいずれか1つをオン状態とする。その
結果、オン状態となったアナログスイッチに供給される
電圧が緩衝増幅器213を介して出力電圧Outとして
出力される。
【0022】
【発明が解決しようとする課題】従来の手法によれば、
6ビットデジタル駆動器は、分圧回路162のために6
4個の抵抗を必要とする。隣接する階調電圧間に8個の
抵抗を必要とするからである。これに対し、8ビットデ
ジタル駆動器は、分圧回路192のために256個の抵
抗を必要とする。隣接する階調電圧間に32個の抵抗を
必要とするからである。
6ビットデジタル駆動器は、分圧回路162のために6
4個の抵抗を必要とする。隣接する階調電圧間に8個の
抵抗を必要とするからである。これに対し、8ビットデ
ジタル駆動器は、分圧回路192のために256個の抵
抗を必要とする。隣接する階調電圧間に32個の抵抗を
必要とするからである。
【0023】このように、8ビットデジタル駆動器は、
6ビットデジタル駆動器に比較して、4倍の数の抵抗を
必要とする。このことは、分圧回路に必要とされる面積
を増大させる。
6ビットデジタル駆動器に比較して、4倍の数の抵抗を
必要とする。このことは、分圧回路に必要とされる面積
を増大させる。
【0024】また、6ビットデジタル駆動器では分圧回
路162から64個の電圧V0〜V63が駆動回路161
に供給されるの対し、8ビットデジタル駆動器では分圧
回路192から256個の電圧V0〜V255が駆動回路1
91に供給される。
路162から64個の電圧V0〜V63が駆動回路161
に供給されるの対し、8ビットデジタル駆動器では分圧
回路192から256個の電圧V0〜V255が駆動回路1
91に供給される。
【0025】分圧回路から出力される電圧は、電圧供給
線路を介して駆動回路に供給される。従って、8ビット
デジタル駆動器は、6ビットデジタル駆動器に比較し
て、4倍の数の電圧供給線路を必要とすることになる。
このことは、電圧供給線路の占める面積を4倍にし、結
果としてチップ面積の増大を招く。
線路を介して駆動回路に供給される。従って、8ビット
デジタル駆動器は、6ビットデジタル駆動器に比較し
て、4倍の数の電圧供給線路を必要とすることになる。
このことは、電圧供給線路の占める面積を4倍にし、結
果としてチップ面積の増大を招く。
【0026】さらに、8ビットデジタル駆動器の出力回
路203は、6ビットデジタル駆動器の出力回路173
に比較して、何倍もの大きさになってしまう。8ビット
デジタル駆動器の出力回路203に含まれる8対256
デコーダ211は、6ビットデジタル駆動器の出力回路
173に含まれる6対64デコーダ181に比較して、
はるかに多数の論理ゲート数を必要とするからである。
また、8ビットデジタル駆動器の出力回路203は、6
ビットデジタル駆動器の出力回路173に比較して、4
倍の数のアナログスイッチを必要とするからである。
路203は、6ビットデジタル駆動器の出力回路173
に比較して、何倍もの大きさになってしまう。8ビット
デジタル駆動器の出力回路203に含まれる8対256
デコーダ211は、6ビットデジタル駆動器の出力回路
173に含まれる6対64デコーダ181に比較して、
はるかに多数の論理ゲート数を必要とするからである。
また、8ビットデジタル駆動器の出力回路203は、6
ビットデジタル駆動器の出力回路173に比較して、4
倍の数のアナログスイッチを必要とするからである。
【0027】なお、デコーダは論理ゲートの組み合わせ
によって実現される必要は必ずしもない。例えば、デコ
ーダは、リードオンリーメモリ(ROM)によって実現
され得る。この場合にも、8対256デコーダ211が
6対64デコーダ181に比較して大幅に大きくなって
しまうことに変わりはない。
によって実現される必要は必ずしもない。例えば、デコ
ーダは、リードオンリーメモリ(ROM)によって実現
され得る。この場合にも、8対256デコーダ211が
6対64デコーダ181に比較して大幅に大きくなって
しまうことに変わりはない。
【0028】1つの駆動器は、駆動端子と同数の出力回
路を有する。従って、出力回路の大きさが増大すること
は、駆動器を構成するLSIの大きさを大幅に増大させ
る原因となる。
路を有する。従って、出力回路の大きさが増大すること
は、駆動器を構成するLSIの大きさを大幅に増大させ
る原因となる。
【0029】例えば、駆動器は、240個の駆動端子を
有すると仮定する。この場合において、1つの出力回路
の大きさが50ゲートに相当する場合には、駆動器全体
の大きさは12000(=50×240)ゲートに相当
する。これに対し、1つの出力回路の大きさが100ゲ
ートに相当する場合には、駆動器全体の大きさは240
00(=100×240)ゲートに相当する。
有すると仮定する。この場合において、1つの出力回路
の大きさが50ゲートに相当する場合には、駆動器全体
の大きさは12000(=50×240)ゲートに相当
する。これに対し、1つの出力回路の大きさが100ゲ
ートに相当する場合には、駆動器全体の大きさは240
00(=100×240)ゲートに相当する。
【0030】このように、1つの駆動回路では100ゲ
ートの増加にすぎなくても、駆動器全体では12000
ゲートも増加してしまうのである。
ートの増加にすぎなくても、駆動器全体では12000
ゲートも増加してしまうのである。
【0031】以上に述べた理由により、従来の手法によ
れば、8ビットデジタル駆動器は、6ビットデジタル駆
動器に比較して大幅に大きくなってしまう。このこと
は、8ビットデジタル駆動器の実現を実質的に不可能に
する。
れば、8ビットデジタル駆動器は、6ビットデジタル駆
動器に比較して大幅に大きくなってしまう。このこと
は、8ビットデジタル駆動器の実現を実質的に不可能に
する。
【0032】本発明は、かかる問題点に鑑みてなされた
ものであり、回路規模の増大を伴うことなしに実用的な
8ビットデジタル駆動器を実現する駆動回路を提供する
ことを目的とする。
ものであり、回路規模の増大を伴うことなしに実用的な
8ビットデジタル駆動器を実現する駆動回路を提供する
ことを目的とする。
【0033】
【課題を解決するための手段】本発明の駆動回路は、第
1ビット部分と第2ビット部分とを含むデジタルデータ
に応じて複数の階調を表示する表示装置の駆動回路であ
って、外部から与えられる複数の階調電圧を分圧するこ
とにより、該複数の階調電圧の間に複数の第1補間電圧
を生成する第1分圧回路と、該デジタルデータの該第1
ビット部分に応じて、該複数の階調電圧と該複数の第1
補間電圧とのうち第1電圧と該第1電圧とは異なる第2
電圧とを選択する第1選択回路と、該第1電圧と該第2
電圧とを分圧することにより、該第1電圧と該第2電圧
との間に複数の第2補間電圧を生成する第2分圧回路
と、該デジタルデータの該第2ビット部分に応じて、該
第1電圧と該第2電圧の少なくとも一方と該複数の第2
補間電圧とのうち1つを選択する第2選択回路とを備え
ており、これにより上記目的が達成される。
1ビット部分と第2ビット部分とを含むデジタルデータ
に応じて複数の階調を表示する表示装置の駆動回路であ
って、外部から与えられる複数の階調電圧を分圧するこ
とにより、該複数の階調電圧の間に複数の第1補間電圧
を生成する第1分圧回路と、該デジタルデータの該第1
ビット部分に応じて、該複数の階調電圧と該複数の第1
補間電圧とのうち第1電圧と該第1電圧とは異なる第2
電圧とを選択する第1選択回路と、該第1電圧と該第2
電圧とを分圧することにより、該第1電圧と該第2電圧
との間に複数の第2補間電圧を生成する第2分圧回路
と、該デジタルデータの該第2ビット部分に応じて、該
第1電圧と該第2電圧の少なくとも一方と該複数の第2
補間電圧とのうち1つを選択する第2選択回路とを備え
ており、これにより上記目的が達成される。
【0034】前記駆動回路は、前記第2選択回路の出力
に接続されるインピーダンス変換器をさらに備えていて
もよい。
に接続されるインピーダンス変換器をさらに備えていて
もよい。
【0035】前記第2分圧回路は、直列に接続された複
数の抵抗を含んでいてもよい。
数の抵抗を含んでいてもよい。
【0036】前記第2分圧回路は、直列に接続された複
数の容量を含んでいてもよい。
数の容量を含んでいてもよい。
【0037】前記第1選択回路は、前記デジタルデータ
の前記第2ビット部分に応じて、前記第1選択回路から
前記第2分圧回路を経て前記第1選択回路に至る電流ル
ープを遮断するか否かを決定してもよい。
の前記第2ビット部分に応じて、前記第1選択回路から
前記第2分圧回路を経て前記第1選択回路に至る電流ル
ープを遮断するか否かを決定してもよい。
【0038】前記駆動回路は、前記第1電圧を受け取る
第1インピーダンス変換器と、前記第2電圧を受け取る
第2インピーダンス変換器とをさらに備えており、前記
第2分圧回路は、該第1インピーダンス変換器の出力と
該第2インピーダンス変換器の出力とを分圧することに
より、該第1インピーダンス変換器の出力と該第2イン
ピーダンス変換器の出力との間に前記複数の第2補間電
圧を生成してもよい。
第1インピーダンス変換器と、前記第2電圧を受け取る
第2インピーダンス変換器とをさらに備えており、前記
第2分圧回路は、該第1インピーダンス変換器の出力と
該第2インピーダンス変換器の出力とを分圧することに
より、該第1インピーダンス変換器の出力と該第2イン
ピーダンス変換器の出力との間に前記複数の第2補間電
圧を生成してもよい。
【0039】前記駆動回路は、前記第2選択回路の出力
に接続される第3インピーダンス変換器をさらに備えて
いてもよい。
に接続される第3インピーダンス変換器をさらに備えて
いてもよい。
【0040】以下、作用について説明する。
【0041】第1ビット部分と第2ビット部分とを含む
デジタルデータが駆動回路に供給される。第1分圧回路
は、外部から与えられる複数の階調電圧を分圧すること
により、その複数の階調電圧の間に複数の第1補間電圧
を生成する。外部から与えられる複数の階調電圧と第1
分圧回路によって生成された複数の第1補間電圧とは第
1選択回路に供給される。第1選択回路は、デジタルデ
ータの第1ビット部分に応じて、複数の階調電圧と複数
の第1補間電圧とのうち第1電圧と第2電圧とを選択す
る。ここで、第1電圧と第2電圧とは互いに異なる電圧
である。第1電圧と第2電圧とは第2分圧回路に供給さ
れる。第2分圧回路は、第1電圧と第2電圧とを分圧す
ることにより、第1電圧と第2電圧との間に複数の第2
補間電圧を生成する。第1電圧と第2電圧と第2分圧回
路によって生成された複数の第2補間電圧とは第2選択
回路に供給される。第2選択回路は、デジタルデータの
第2ビット部分に応じて、第1電圧と第2電圧の少なく
とも一方と複数の第2補間電圧とのうち1つを選択す
る。第2選択回路によって選択された電圧は、表示装置
に表示される複数の階調のうちの1つに対応しており、
表示装置のデータラインに出力される。このようにし
て、デジタルデータの値に対応する階調が表示装置に表
示される。
デジタルデータが駆動回路に供給される。第1分圧回路
は、外部から与えられる複数の階調電圧を分圧すること
により、その複数の階調電圧の間に複数の第1補間電圧
を生成する。外部から与えられる複数の階調電圧と第1
分圧回路によって生成された複数の第1補間電圧とは第
1選択回路に供給される。第1選択回路は、デジタルデ
ータの第1ビット部分に応じて、複数の階調電圧と複数
の第1補間電圧とのうち第1電圧と第2電圧とを選択す
る。ここで、第1電圧と第2電圧とは互いに異なる電圧
である。第1電圧と第2電圧とは第2分圧回路に供給さ
れる。第2分圧回路は、第1電圧と第2電圧とを分圧す
ることにより、第1電圧と第2電圧との間に複数の第2
補間電圧を生成する。第1電圧と第2電圧と第2分圧回
路によって生成された複数の第2補間電圧とは第2選択
回路に供給される。第2選択回路は、デジタルデータの
第2ビット部分に応じて、第1電圧と第2電圧の少なく
とも一方と複数の第2補間電圧とのうち1つを選択す
る。第2選択回路によって選択された電圧は、表示装置
に表示される複数の階調のうちの1つに対応しており、
表示装置のデータラインに出力される。このようにし
て、デジタルデータの値に対応する階調が表示装置に表
示される。
【0042】第2選択回路の出力に接続されるインピー
ダンス変換器を駆動回路がさらに備えている場合には、
第2分圧回路からインピーダンス変換器に分岐する電流
の大きさは、第2分圧回路における抵抗を流れる電流に
比べて無視できるほど小さい。これにより、第2分圧回
路による正確な分圧が実現される。
ダンス変換器を駆動回路がさらに備えている場合には、
第2分圧回路からインピーダンス変換器に分岐する電流
の大きさは、第2分圧回路における抵抗を流れる電流に
比べて無視できるほど小さい。これにより、第2分圧回
路による正確な分圧が実現される。
【0043】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。
施の形態を説明する。
【0044】(実施の形態1)図1は、本発明による8
ビットデジタル駆動器1の構成を示す。駆動器1は、分
圧回路10とn個の駆動回路20−1〜20−nとを含
んでいる。ここで、nは正の整数である。
ビットデジタル駆動器1の構成を示す。駆動器1は、分
圧回路10とn個の駆動回路20−1〜20−nとを含
んでいる。ここで、nは正の整数である。
【0045】分圧回路10は、外部から与えられる9個
の階調電圧V0、V32、V64、・・・、V224、V256を
分圧することにより、24個の補間電圧を生成する。分
圧回路10は、階調電圧と補間電圧とを含む合計33個
の電圧V0、V8、V16、・・・、V248、V256を出力す
る。以下、本明細書では、9個の階調電圧をV32i(i
=0,1,2,・・・,8)と表記し、分圧回路10か
ら出力される33個の電圧をV8i(i=0,1,2,・
・・,32)と表記する。
の階調電圧V0、V32、V64、・・・、V224、V256を
分圧することにより、24個の補間電圧を生成する。分
圧回路10は、階調電圧と補間電圧とを含む合計33個
の電圧V0、V8、V16、・・・、V248、V256を出力す
る。以下、本明細書では、9個の階調電圧をV32i(i
=0,1,2,・・・,8)と表記し、分圧回路10か
ら出力される33個の電圧をV8i(i=0,1,2,・
・・,32)と表記する。
【0046】図1に示される例では、分圧回路10は、
n個の駆動回路20−1〜20−nに共通して設けられ
ている。このような構成は、回路を共通化することによ
り回路規模を削減する点で好ましい。しかし、本発明は
このような構成に限られない。n個の駆動回路20−1
〜20−nのそれぞれについて別個の分圧回路を設ける
ようにしてもよい。
n個の駆動回路20−1〜20−nに共通して設けられ
ている。このような構成は、回路を共通化することによ
り回路規模を削減する点で好ましい。しかし、本発明は
このような構成に限られない。n個の駆動回路20−1
〜20−nのそれぞれについて別個の分圧回路を設ける
ようにしてもよい。
【0047】駆動回路20−1〜20−nのそれぞれ
は、分圧回路10から供給される電圧V8i(i=0,
1,2,・・・,32)に基づいて、デジタルデータに
対応する出力電圧Outをデータライン(図示せず)に
出力する。例えば、デジタルデータが8ビットからなる
場合には、28(=256)種類の出力電圧Outが出
力される。出力パルスOPによって規定される1出力期
間の間、データラインは絵素(図示せず)に接続され、
出力電圧Outに基づいて絵素が充電される。このよう
にして、28(=256)階調の表示が実現される。
は、分圧回路10から供給される電圧V8i(i=0,
1,2,・・・,32)に基づいて、デジタルデータに
対応する出力電圧Outをデータライン(図示せず)に
出力する。例えば、デジタルデータが8ビットからなる
場合には、28(=256)種類の出力電圧Outが出
力される。出力パルスOPによって規定される1出力期
間の間、データラインは絵素(図示せず)に接続され、
出力電圧Outに基づいて絵素が充電される。このよう
にして、28(=256)階調の表示が実現される。
【0048】図2(a)は、図1に示される分圧回路1
0の構成を示す。分圧回路10には、9個の階調電圧V
32i(i=0,2,・・・,8)が入力される。分圧回
路10は、階調電圧V32i(i=0,2,・・・,8)
のうち隣接する2つの階調電圧間にそれぞれ4つの抵抗
Rを有している。分圧回路10は、これらの抵抗Rによ
り階調電圧V32i(i=0,2,・・・,8)を分圧す
ることにより、24個の補間電圧を生成する。このよう
にして、分圧回路10は、階調電圧と補間電圧とを含む
合計33個の電圧V8i(i=0,1,2,・・・,3
2)を出力する。階調電圧と補間電圧とを合わせた電圧
の総数は、駆動器が扱うデジタルデータのビット数によ
って決まる出力電圧数の1/2より小さくなるように設
計される。
0の構成を示す。分圧回路10には、9個の階調電圧V
32i(i=0,2,・・・,8)が入力される。分圧回
路10は、階調電圧V32i(i=0,2,・・・,8)
のうち隣接する2つの階調電圧間にそれぞれ4つの抵抗
Rを有している。分圧回路10は、これらの抵抗Rによ
り階調電圧V32i(i=0,2,・・・,8)を分圧す
ることにより、24個の補間電圧を生成する。このよう
にして、分圧回路10は、階調電圧と補間電圧とを含む
合計33個の電圧V8i(i=0,1,2,・・・,3
2)を出力する。階調電圧と補間電圧とを合わせた電圧
の総数は、駆動器が扱うデジタルデータのビット数によ
って決まる出力電圧数の1/2より小さくなるように設
計される。
【0049】図2(b)は、図2(a)に示される階調
電圧V0と階調電圧V32との間の抵抗配列を示す。他の
階調電圧間の抵抗配列も同様である。
電圧V0と階調電圧V32との間の抵抗配列を示す。他の
階調電圧間の抵抗配列も同様である。
【0050】図3(a)は、分圧回路10の他の構成を
示す。図3(a)に示される例では、分圧回路10から
の各出力に対応してインピーダンス変換器11が設けら
れている。インピーダンス変換器11は、高い入力イン
ピーダンスを低い出力インピーダンスに変換する。イン
ピーダンス変換器11によれば、入力電圧がそのまま出
力電圧となるが、入力側にはほとんど電流が流入せず、
出力側から大きな電流を取り出すことができる。インピ
ーダンス変換器11としては、例えば、ボルテージフォ
ロワ(voltage follower)などが使用される。
示す。図3(a)に示される例では、分圧回路10から
の各出力に対応してインピーダンス変換器11が設けら
れている。インピーダンス変換器11は、高い入力イン
ピーダンスを低い出力インピーダンスに変換する。イン
ピーダンス変換器11によれば、入力電圧がそのまま出
力電圧となるが、入力側にはほとんど電流が流入せず、
出力側から大きな電流を取り出すことができる。インピ
ーダンス変換器11としては、例えば、ボルテージフォ
ロワ(voltage follower)などが使用される。
【0051】インピーダンス変換器11を設けることに
より、分圧回路10は、大きな負荷を駆動することがで
きる。従って、分圧回路10が複数の駆動回路20−1
〜20−nに接続される場合には、分圧回路10は各出
力に対応するインピーダンス変換器11を含むことが好
ましい。
より、分圧回路10は、大きな負荷を駆動することがで
きる。従って、分圧回路10が複数の駆動回路20−1
〜20−nに接続される場合には、分圧回路10は各出
力に対応するインピーダンス変換器11を含むことが好
ましい。
【0052】図3(b)は、図3(a)に示される階調
電圧V0と階調電圧V32との間の抵抗配列を示す。他の
階調電圧間の抵抗配列も同様である。
電圧V0と階調電圧V32との間の抵抗配列を示す。他の
階調電圧間の抵抗配列も同様である。
【0053】図4は、図1に示される駆動回路20−1
の構成を示す。駆動回路20−1は、8ビットデジタル
駆動器における1出力に対応する回路である。
の構成を示す。駆動回路20−1は、8ビットデジタル
駆動器における1出力に対応する回路である。
【0054】駆動回路20−1は、標本化記憶部31
と、保持記憶部32と、出力回路33とを含む。標本化
パルスTsmpの立ち上がりエッジに応答して、8ビット
デジタルデータD0〜D7が標本化記憶部31に格納され
る。標本化記憶部31に格納されたデジタルデータは、
出力パルスOPの立ち上がりエッジに応答して、保持記
憶部32に移され、そこで保持される。出力回路33
は、分圧回路10から供給される電圧V8i(i=0,
1,2,・・・,32)に基づいて、保持記憶部32に
保持されたデジタルデータの値に対応する出力電圧Ou
tを出力する。
と、保持記憶部32と、出力回路33とを含む。標本化
パルスTsmpの立ち上がりエッジに応答して、8ビット
デジタルデータD0〜D7が標本化記憶部31に格納され
る。標本化記憶部31に格納されたデジタルデータは、
出力パルスOPの立ち上がりエッジに応答して、保持記
憶部32に移され、そこで保持される。出力回路33
は、分圧回路10から供給される電圧V8i(i=0,
1,2,・・・,32)に基づいて、保持記憶部32に
保持されたデジタルデータの値に対応する出力電圧Ou
tを出力する。
【0055】図1に示される駆動回路20−2〜20−
nの構成は、上述した駆動回路20−1の構成と同様で
ある。従って、ここではその説明を省略する。
nの構成は、上述した駆動回路20−1の構成と同様で
ある。従って、ここではその説明を省略する。
【0056】図5は、図4に示される出力回路33の構
成を示す。出力回路33は、論理回路41と、分圧回路
42と、論理回路43と、インピーダンス変換器44と
を含んでいる。
成を示す。出力回路33は、論理回路41と、分圧回路
42と、論理回路43と、インピーダンス変換器44と
を含んでいる。
【0057】論理回路41は、8ビットのデジタルデー
タのうち上位5ビットを受け取り、上位5ビットの値に
基づいて、32個の制御信号S0、S8、S16、・・・、
S248のうちのいずれか1つを能動にし、かつ、32個
の制御信号S8’、S16’、S24’、・・・、S256’の
うちのいずれか1つを能動にする。
タのうち上位5ビットを受け取り、上位5ビットの値に
基づいて、32個の制御信号S0、S8、S16、・・・、
S248のうちのいずれか1つを能動にし、かつ、32個
の制御信号S8’、S16’、S24’、・・・、S256’の
うちのいずれか1つを能動にする。
【0058】制御信号S0、S8、S16、・・・、S248
は、アナログスイッチ(アナログゲート)ASW0、A
SW8、ASW16、・・・、ASW248にそれぞれ供給さ
れる。制御信号S8’、S16’、S24’、・・・、S25
6’は、アナログスイッチ(アナログゲート)ASW
8’、ASW16’、ASW24’、・・・、ASW256’に
それぞれ供給される。これらのアナログスイッチのそれ
ぞれは、入力される制御信号が能動の場合にオン状態と
なるように構成されている。
は、アナログスイッチ(アナログゲート)ASW0、A
SW8、ASW16、・・・、ASW248にそれぞれ供給さ
れる。制御信号S8’、S16’、S24’、・・・、S25
6’は、アナログスイッチ(アナログゲート)ASW
8’、ASW16’、ASW24’、・・・、ASW256’に
それぞれ供給される。これらのアナログスイッチのそれ
ぞれは、入力される制御信号が能動の場合にオン状態と
なるように構成されている。
【0059】アナログスイッチASW0、ASW8、AS
W16、・・・、ASW248には、分圧回路10から電圧
V0、V8、V16、・・・、V248がそれぞれ供給され
る。アナログスイッチASW8’、ASW16’、ASW2
4’、・・・、ASW256’には、分圧回路10から電圧
V8、V16、V24、・・・、V256がそれぞれ供給され
る。これらのアナログスイッチのそれぞれは、オン状態
の場合に入力される電圧をそのまま出力するように構成
されている。
W16、・・・、ASW248には、分圧回路10から電圧
V0、V8、V16、・・・、V248がそれぞれ供給され
る。アナログスイッチASW8’、ASW16’、ASW2
4’、・・・、ASW256’には、分圧回路10から電圧
V8、V16、V24、・・・、V256がそれぞれ供給され
る。これらのアナログスイッチのそれぞれは、オン状態
の場合に入力される電圧をそのまま出力するように構成
されている。
【0060】分圧回路42は、直列に接続された8個の
抵抗rを含んでいる。8個の抵抗rはそれぞれ等価な抵
抗値を有する。アナログスイッチASW0、ASW8、A
SW16、・・・、ASW248から出力される電圧は、直
列に接続された8個の抵抗rの一端に印加される。アナ
ログスイッチASW8’、ASW16’、ASW24’、・
・・、ASW256’から出力される電圧は、直列に接続
された8個の抵抗rの他端に印加される。分圧回路42
は、直列に接続された8個の抵抗rの両端に印加された
電圧を分圧することにより、接続点P0、P1、P2、・
・・、P7において相異なる8個の電圧を発生させる。
接続点P0における電圧は、アナログスイッチASW0、
ASW8、ASW16、・・・、ASW248から出力される
電圧に等しい。接続点P1、P2、・・・、P7における
電圧は、抵抗rの数に応じて分圧された電圧に等しい。
抵抗rを含んでいる。8個の抵抗rはそれぞれ等価な抵
抗値を有する。アナログスイッチASW0、ASW8、A
SW16、・・・、ASW248から出力される電圧は、直
列に接続された8個の抵抗rの一端に印加される。アナ
ログスイッチASW8’、ASW16’、ASW24’、・
・・、ASW256’から出力される電圧は、直列に接続
された8個の抵抗rの他端に印加される。分圧回路42
は、直列に接続された8個の抵抗rの両端に印加された
電圧を分圧することにより、接続点P0、P1、P2、・
・・、P7において相異なる8個の電圧を発生させる。
接続点P0における電圧は、アナログスイッチASW0、
ASW8、ASW16、・・・、ASW248から出力される
電圧に等しい。接続点P1、P2、・・・、P7における
電圧は、抵抗rの数に応じて分圧された電圧に等しい。
【0061】論理回路43は、8ビットのデジタルデー
タのうち下位3ビットを受け取り、下位3ビットの値に
基づいて、8個の制御信号t0〜t7のうちのいずれか1
つを能動にする。
タのうち下位3ビットを受け取り、下位3ビットの値に
基づいて、8個の制御信号t0〜t7のうちのいずれか1
つを能動にする。
【0062】制御信号t0〜t7は、アナログスイッチ
(アナログゲート)ASWt0〜ASWt7にそれぞれ供
給される。これらのアナログスイッチのそれぞれは、入
力される制御信号が能動の場合にオン状態となるように
構成されている。
(アナログゲート)ASWt0〜ASWt7にそれぞれ供
給される。これらのアナログスイッチのそれぞれは、入
力される制御信号が能動の場合にオン状態となるように
構成されている。
【0063】アナログスイッチASWt0〜ASWt7に
は、分圧回路42において得られた8個の電圧がそれぞ
れ供給される。これらのアナログスイッチのそれぞれ
は、オン状態の場合に入力される電圧をそのまま出力す
るように構成されている。
は、分圧回路42において得られた8個の電圧がそれぞ
れ供給される。これらのアナログスイッチのそれぞれ
は、オン状態の場合に入力される電圧をそのまま出力す
るように構成されている。
【0064】このようにして、デジタルデータの下位3
ビットの値に応じて、分圧回路42において得られた8
個の電圧のうちのいずれか1つが論理回路43によって
選択され、選択された電圧がインピーダンス変換器44
に出力される。インピーダンス変換器44の機能および
動作は、上述したインピーダンス変換器11の機能およ
び動作と同様である。従って、ここではその説明を省略
する。
ビットの値に応じて、分圧回路42において得られた8
個の電圧のうちのいずれか1つが論理回路43によって
選択され、選択された電圧がインピーダンス変換器44
に出力される。インピーダンス変換器44の機能および
動作は、上述したインピーダンス変換器11の機能およ
び動作と同様である。従って、ここではその説明を省略
する。
【0065】分圧回路42の接続点P1、P2、・・・、
P7における電圧は、アナログスイッチASWt0〜AS
Wt7を介して入力インピーダンスが非常に大きなイン
ピーダンス変換器44に入力される。その結果、分圧回
路42の接続点P1、P2、・・・、P7からインピーダ
ンス変換器44に分岐する電流の大きさは、分圧回路4
2内の抵抗rを流れる電流の大きさに比べて無視できる
ほど小さい。これにより、正確な分圧が実現される。
P7における電圧は、アナログスイッチASWt0〜AS
Wt7を介して入力インピーダンスが非常に大きなイン
ピーダンス変換器44に入力される。その結果、分圧回
路42の接続点P1、P2、・・・、P7からインピーダ
ンス変換器44に分岐する電流の大きさは、分圧回路4
2内の抵抗rを流れる電流の大きさに比べて無視できる
ほど小さい。これにより、正確な分圧が実現される。
【0066】なお、駆動すべき負荷が小さい場合には、
インピーダンス変換器44は、省略されてもよい。
インピーダンス変換器44は、省略されてもよい。
【0067】表1は、論理回路41に入力されるデジタ
ルデータの上位ビットD7〜D3の値と論理回路42から
出力される制御信号S0、S8、S16、・・・、S248の
値との間の関係を規定する論理表である。
ルデータの上位ビットD7〜D3の値と論理回路42から
出力される制御信号S0、S8、S16、・・・、S248の
値との間の関係を規定する論理表である。
【0068】表2は、論理回路41に入力されるデジタ
ルデータの上位ビットD7〜D3の値と論理回路42から
出力される制御信号S8’、S16’、S24’・・・、S2
56’の値との間の関係を規定する論理表である。
ルデータの上位ビットD7〜D3の値と論理回路42から
出力される制御信号S8’、S16’、S24’・・・、S2
56’の値との間の関係を規定する論理表である。
【0069】
【表1】
【0070】
【表2】 論理回路42は、表1および表2によって規定される論
理に従って動作する。表1および表2において、空欄は
制御信号の値が”0”であることを示す。制御信号の値
が”0”(非能動)である場合にはアナログスイッチは
オフ状態となり、制御信号の値が”1”(能動)である
場合にはアナログスイッチはオン状態となる。
理に従って動作する。表1および表2において、空欄は
制御信号の値が”0”であることを示す。制御信号の値
が”0”(非能動)である場合にはアナログスイッチは
オフ状態となり、制御信号の値が”1”(能動)である
場合にはアナログスイッチはオン状態となる。
【0071】表3は、論理回路43に入力されるデジタ
ルデータの下位ビットD2〜D0の値と論理回路43から
出力される制御信号t0〜t7の値との間の関係を規定す
る論理表である。
ルデータの下位ビットD2〜D0の値と論理回路43から
出力される制御信号t0〜t7の値との間の関係を規定す
る論理表である。
【0072】
【表3】 論理回路43は、表3によって規定される論理に従って
動作する。表3において、空欄は制御信号の値が”0”
であることを示す。制御信号の値が”0”(非能動)で
ある場合にはアナログスイッチはオフ状態となり、制御
信号の値が”1”(能動)である場合にはアナログスイ
ッチはオン状態となる。
動作する。表3において、空欄は制御信号の値が”0”
であることを示す。制御信号の値が”0”(非能動)で
ある場合にはアナログスイッチはオフ状態となり、制御
信号の値が”1”(能動)である場合にはアナログスイ
ッチはオン状態となる。
【0073】以下、10進法表記で値4を有するデジタ
ルデータD7〜D0が入力された場合における出力回路3
3の動作を説明する。この場合、(D7,D6,D5,D
4,D3,D2,D1,D0)=(0,0,0,0,0,
1,0,0)である。
ルデータD7〜D0が入力された場合における出力回路3
3の動作を説明する。この場合、(D7,D6,D5,D
4,D3,D2,D1,D0)=(0,0,0,0,0,
1,0,0)である。
【0074】論理回路41は、表1に示される論理表に
従い、制御信号S0を能動にする。デジタルデータの上
位5ビットD7〜D3の値はいずれも”0”だからであ
る。その結果、アナログスイッチASW0を介して電圧
V0が分圧回路42の一端に印加される。
従い、制御信号S0を能動にする。デジタルデータの上
位5ビットD7〜D3の値はいずれも”0”だからであ
る。その結果、アナログスイッチASW0を介して電圧
V0が分圧回路42の一端に印加される。
【0075】また、論理回路41は、表2に示される論
理表に従い、制御信号S8’を能動にする。デジタルデ
ータの上位5ビットD7〜D3の値はいずれも”0”だか
らである。その結果、アナログスイッチASW8’を介
して電圧V8が分圧回路42の他端に印加される。
理表に従い、制御信号S8’を能動にする。デジタルデ
ータの上位5ビットD7〜D3の値はいずれも”0”だか
らである。その結果、アナログスイッチASW8’を介
して電圧V8が分圧回路42の他端に印加される。
【0076】論理回路42は、表3に示される論理表に
従い、制御信号t4を能動にする。デジタルデータの下
位3ビットD2〜D0の値はそれぞれ”1”、”0”、”
0”だからである。その結果、アナログスイッチASW
t4を介して分圧回路42の接続点P4における電圧がイ
ンピーダンス変換器44に出力される。
従い、制御信号t4を能動にする。デジタルデータの下
位3ビットD2〜D0の値はそれぞれ”1”、”0”、”
0”だからである。その結果、アナログスイッチASW
t4を介して分圧回路42の接続点P4における電圧がイ
ンピーダンス変換器44に出力される。
【0077】分圧回路42の接続点P4における電圧
は、(4V0+4V8)/8(=(V0+V8)/2)に等
しい。電圧V0が印加される分圧回路42の一方の端点
と接続点P4との間には直列に接続された4個の抵抗r
が存在し、電圧V8が印加される分圧回路42の他方の
端点と接続点P4との間にも直列に接続された4個の抵
抗rが存在するからである。
は、(4V0+4V8)/8(=(V0+V8)/2)に等
しい。電圧V0が印加される分圧回路42の一方の端点
と接続点P4との間には直列に接続された4個の抵抗r
が存在し、電圧V8が印加される分圧回路42の他方の
端点と接続点P4との間にも直列に接続された4個の抵
抗rが存在するからである。
【0078】このようにして、出力回路33は、10進
法表記で値4を有するデジタルデータに対して、電圧
(4V0+4V8)/8(=(V0+V8)/2)を出力す
る。
法表記で値4を有するデジタルデータに対して、電圧
(4V0+4V8)/8(=(V0+V8)/2)を出力す
る。
【0079】なお、論理回路41は、表1および表2に
規定される動作を実現するものであれば、どのような構
造を有するものでもかまわない。例えば、論理回路41
は、論理積、論理和などの論理素子の組み合わせによっ
て実現されてもよく、リードオンリーメモリ(ROM)
によって実現されてもよい。論理回路42についても同
様である。
規定される動作を実現するものであれば、どのような構
造を有するものでもかまわない。例えば、論理回路41
は、論理積、論理和などの論理素子の組み合わせによっ
て実現されてもよく、リードオンリーメモリ(ROM)
によって実現されてもよい。論理回路42についても同
様である。
【0080】以下、本発明を実際の駆動器に適用する場
合に考慮すべき事項について説明する。
合に考慮すべき事項について説明する。
【0081】本発明を実際の駆動器に適用する場合に考
慮すべき第1の事項は、出力回路33における、アナロ
グスイッチのオン抵抗rONの値と分圧回路42における
抵抗rの値との関係である。
慮すべき第1の事項は、出力回路33における、アナロ
グスイッチのオン抵抗rONの値と分圧回路42における
抵抗rの値との関係である。
【0082】図6は、アナログスイッチASW0とAS
W8’がオン状態である場合における分圧回路42の等
価回路を示す。分圧回路42の一端には電圧V0が印加
され、分圧回路42の他端には電圧V8が印加される。
W8’がオン状態である場合における分圧回路42の等
価回路を示す。分圧回路42の一端には電圧V0が印加
され、分圧回路42の他端には電圧V8が印加される。
【0083】図6において、rONは、アナログスイッチ
のオン抵抗を示す。このように、分圧回路42に含まれ
る8個の抵抗rの両端にオン抵抗rONがさらに追加され
た形となる。その結果、分圧回路42の接続点P0〜P7
における電圧は、分圧回路42の両端に印加される電圧
を8等分することにより得られる電圧と等しくならな
い。
のオン抵抗を示す。このように、分圧回路42に含まれ
る8個の抵抗rの両端にオン抵抗rONがさらに追加され
た形となる。その結果、分圧回路42の接続点P0〜P7
における電圧は、分圧回路42の両端に印加される電圧
を8等分することにより得られる電圧と等しくならな
い。
【0084】このような偏差をできるだけ小さくするた
めには、オン抵抗rONを抵抗rに比べてできるだけ小さ
くすることが好ましい。ただし、オン抵抗rONを抵抗r
に比べて大幅に小さくすること(例えば、1/10以下
にすること)はチップ寸法を大きくするという欠点を引
き起こす。
めには、オン抵抗rONを抵抗rに比べてできるだけ小さ
くすることが好ましい。ただし、オン抵抗rONを抵抗r
に比べて大幅に小さくすること(例えば、1/10以下
にすること)はチップ寸法を大きくするという欠点を引
き起こす。
【0085】図7は、このような観点から改良された分
圧回路52を含む出力回路33’の構成を示す。
圧回路52を含む出力回路33’の構成を示す。
【0086】分圧回路52は、直列に接続された8個の
抵抗を含む。その8個の抵抗のうち両端の2個の抵抗
r’の値はr’であり、その他の抵抗rの値rと異なっ
ている。値r’は、rON+r’=rという式を満たすよ
うに設計される。
抵抗を含む。その8個の抵抗のうち両端の2個の抵抗
r’の値はr’であり、その他の抵抗rの値rと異なっ
ている。値r’は、rON+r’=rという式を満たすよ
うに設計される。
【0087】図8は、アナログスイッチASW0とAS
W8’がオン状態である場合における分圧回路52の等
価回路を示す。rON+r’=rであることから、分圧回
路52の接続点P0〜P7における電圧は、分圧回路52
の両端に印加される電圧を8等分することにより得られ
る電圧と等しくなる。
W8’がオン状態である場合における分圧回路52の等
価回路を示す。rON+r’=rであることから、分圧回
路52の接続点P0〜P7における電圧は、分圧回路52
の両端に印加される電圧を8等分することにより得られ
る電圧と等しくなる。
【0088】この場合、分圧回路52の接続点P0にお
ける電圧は使用されない。オン抵抗rONによる電圧降下
(または電圧上昇)により、分圧回路52の一方の端点
に印加される電圧V0と接続点P0の電圧とは等しくなら
ないからである。例えば、rON=r’である場合には、
接続点P0の電圧は、(15V0+V8)/16となって
しまう。
ける電圧は使用されない。オン抵抗rONによる電圧降下
(または電圧上昇)により、分圧回路52の一方の端点
に印加される電圧V0と接続点P0の電圧とは等しくなら
ないからである。例えば、rON=r’である場合には、
接続点P0の電圧は、(15V0+V8)/16となって
しまう。
【0089】論理回路51は、デジタルデータの下位3
ビットの値がすべて”0”である場合には、上位5ビッ
トの値にかかわらず、制御信号S8’、S16’、S24’
・・・、S256’をすべて非能動とする。その結果、ア
ナログスイッチASW8’、ASW16’、ASW24’、
・・・、ASW256’はすべてオフ状態とされる。これ
により、論理回路51からアナログスイッチASW8i、
分圧回路52、アナログスイッチASW8i’を介して論
理回路51に至る電流ループ(あるいは、その逆方向の
電流ループ)が遮断される。
ビットの値がすべて”0”である場合には、上位5ビッ
トの値にかかわらず、制御信号S8’、S16’、S24’
・・・、S256’をすべて非能動とする。その結果、ア
ナログスイッチASW8’、ASW16’、ASW24’、
・・・、ASW256’はすべてオフ状態とされる。これ
により、論理回路51からアナログスイッチASW8i、
分圧回路52、アナログスイッチASW8i’を介して論
理回路51に至る電流ループ(あるいは、その逆方向の
電流ループ)が遮断される。
【0090】論理回路51から出力される制御信号S
8’、S16’、S24’・・・、S256’の値は、デジタル
データの下位3ビットの値がすべて”0”である場合を
除いて、表2に示すとおりである。
8’、S16’、S24’・・・、S256’の値は、デジタル
データの下位3ビットの値がすべて”0”である場合を
除いて、表2に示すとおりである。
【0091】論理回路51から出力される制御信号S
0、S8、S16、・・・、S248の値は、デジタルデータ
の下位3ビットの値がすべて”0”であるか否かにかか
わらず、表1に示すとおりである。
0、S8、S16、・・・、S248の値は、デジタルデータ
の下位3ビットの値がすべて”0”であるか否かにかか
わらず、表1に示すとおりである。
【0092】このような論理回路51の制御は、表1お
よび表2に示す論理表に、デジタルデータの下位3ビッ
トの値がすべて”0”である場合の論理を追加すること
により実現することができる。
よび表2に示す論理表に、デジタルデータの下位3ビッ
トの値がすべて”0”である場合の論理を追加すること
により実現することができる。
【0093】論理回路53は、デジタルデータの下位3
ビットの値がすべて”0”である場合には、制御信号t
1〜t7のうちのいずれか1つを能動とする。デジタルデ
ータの下位3ビットの値がすべて”0”である場合に能
動となる制御信号は、制御信号t1〜t7のうちのいずれ
であってもよい。分圧回路52の接続点P1〜P7におけ
る電圧は、いずれも、分圧回路52の一方の端点に印加
される電圧と等しくなるからである。
ビットの値がすべて”0”である場合には、制御信号t
1〜t7のうちのいずれか1つを能動とする。デジタルデ
ータの下位3ビットの値がすべて”0”である場合に能
動となる制御信号は、制御信号t1〜t7のうちのいずれ
であってもよい。分圧回路52の接続点P1〜P7におけ
る電圧は、いずれも、分圧回路52の一方の端点に印加
される電圧と等しくなるからである。
【0094】デジタルデータの下位3ビットの値がすべ
て”0”である場合には、上述したように、論理回路5
1から分圧回路52を経て論理回路51に至る電流ルー
プが遮断される。オン抵抗rONと抵抗r’と抵抗rには
電流が流れないため、それらの抵抗による電圧降下(ま
たは電圧上昇)が生じない。従って、分圧回路52の接
続点P1〜P7における電圧は、いずれも、分圧回路52
の一方の端点に印加される電圧と等しくなる。
て”0”である場合には、上述したように、論理回路5
1から分圧回路52を経て論理回路51に至る電流ルー
プが遮断される。オン抵抗rONと抵抗r’と抵抗rには
電流が流れないため、それらの抵抗による電圧降下(ま
たは電圧上昇)が生じない。従って、分圧回路52の接
続点P1〜P7における電圧は、いずれも、分圧回路52
の一方の端点に印加される電圧と等しくなる。
【0095】表4は、論理回路53に入力されるデジタ
ルデータの下位ビットD2〜D0の値と論理回路53から
出力される制御信号t1〜t7の値との間の関係を規定す
る論理表である。
ルデータの下位ビットD2〜D0の値と論理回路53から
出力される制御信号t1〜t7の値との間の関係を規定す
る論理表である。
【0096】
【表4】 論理回路53は、表4によって規定される論理に従って
動作する。表4において、空欄は制御信号の値が”0”
であることを示す。制御信号の値が”0”(非能動)で
ある場合にはアナログスイッチはオフ状態となり、制御
信号の値が”1”(能動)である場合にはアナログスイ
ッチはオン状態となる。表4に示す例では、論理回路5
3は、デジタルデータの下位3ビットの値がすべて”
0”である場合には制御信号t1を能動にする。
動作する。表4において、空欄は制御信号の値が”0”
であることを示す。制御信号の値が”0”(非能動)で
ある場合にはアナログスイッチはオフ状態となり、制御
信号の値が”1”(能動)である場合にはアナログスイ
ッチはオン状態となる。表4に示す例では、論理回路5
3は、デジタルデータの下位3ビットの値がすべて”
0”である場合には制御信号t1を能動にする。
【0097】このように、改良された分圧回路52を含
む出力回路33’では、アナログスイッチASW0が不
要となる。従って、出力回路33’は、図5に示される
出力回路33に比較して、アナログスイッチの数を削減
することができるという利点がある。また、デジタルデ
ータの下位3ビットの値がすべて”0”である場合に電
圧変動をゼロにすることができるという利点もある。一
方、出力回路33’は、図5に示される出力回路33に
比較して、論理回路51が僅かながら複雑になるため論
理ゲートの数が増加するという欠点がある。これらの利
点と欠点とを比較考量して、出力回路33の代わりに出
力回路33’を採用するか否かを決定すればよい。
む出力回路33’では、アナログスイッチASW0が不
要となる。従って、出力回路33’は、図5に示される
出力回路33に比較して、アナログスイッチの数を削減
することができるという利点がある。また、デジタルデ
ータの下位3ビットの値がすべて”0”である場合に電
圧変動をゼロにすることができるという利点もある。一
方、出力回路33’は、図5に示される出力回路33に
比較して、論理回路51が僅かながら複雑になるため論
理ゲートの数が増加するという欠点がある。これらの利
点と欠点とを比較考量して、出力回路33の代わりに出
力回路33’を採用するか否かを決定すればよい。
【0098】本発明を実際の駆動器に適用する場合に考
慮すべき第2の事項は、分圧回路42の接続点P1、P
2、・・・、P7からインピーダンス変換器44に分岐す
る電流の大きさである。
慮すべき第2の事項は、分圧回路42の接続点P1、P
2、・・・、P7からインピーダンス変換器44に分岐す
る電流の大きさである。
【0099】アナログスイッチASWt0〜ASWt7の
うちのいずれか1つがオン状態となった直後の過渡状態
においては、分圧回路42の接続点P1、P2、・・・、
P7からインピーダンス変換器44に分岐する電流が僅
かながら流れる。アナログスイッチの入力容量とインピ
ーダンス変換器44の入力容量とを充電するための電荷
が供給されるからである。
うちのいずれか1つがオン状態となった直後の過渡状態
においては、分圧回路42の接続点P1、P2、・・・、
P7からインピーダンス変換器44に分岐する電流が僅
かながら流れる。アナログスイッチの入力容量とインピ
ーダンス変換器44の入力容量とを充電するための電荷
が供給されるからである。
【0100】しかし、定常状態に達した後は、アナログ
スイッチの構造に依存してそのアナログスイッチの内部
で発生する漏洩電流と、インピーダンス変換器44の入
力インピーダンスと漏洩電流とに基づく電流とが流れる
にすぎない。これらの電流は分圧回路42内の抵抗rを
流れる電流に比べて一般に桁違いに小さい。
スイッチの構造に依存してそのアナログスイッチの内部
で発生する漏洩電流と、インピーダンス変換器44の入
力インピーダンスと漏洩電流とに基づく電流とが流れる
にすぎない。これらの電流は分圧回路42内の抵抗rを
流れる電流に比べて一般に桁違いに小さい。
【0101】従って、分圧回路42内の抵抗rの値は、
上述した漏洩電流が実質的に無視できるように決定され
ることが好ましい。例えば、そのような抵抗rの値は、
1.25Mオームである。しかし、抵抗rの値は、本発
明にとって本質的ではない。抵抗rの値は、1.25M
オームに限定されない。半導体の設計、製造技術は猛烈
な勢いで進歩しつつある。従って、現在の技術を前提に
して抵抗rの値に制約を与えることは無意味である。
上述した漏洩電流が実質的に無視できるように決定され
ることが好ましい。例えば、そのような抵抗rの値は、
1.25Mオームである。しかし、抵抗rの値は、本発
明にとって本質的ではない。抵抗rの値は、1.25M
オームに限定されない。半導体の設計、製造技術は猛烈
な勢いで進歩しつつある。従って、現在の技術を前提に
して抵抗rの値に制約を与えることは無意味である。
【0102】一般に、抵抗が存在する回路に電流が流れ
れば、電圧降下(または電圧上昇)が生じる。従って、
駆動器を実際に設計するに当たっては、電流が流れる回
路と、電流が流れない回路とを明確に区別する必要があ
る。さらに、電流が流れる回路については、電圧降下
(または電圧上昇)の影響を必要に応じて考慮する必要
がある。
れば、電圧降下(または電圧上昇)が生じる。従って、
駆動器を実際に設計するに当たっては、電流が流れる回
路と、電流が流れない回路とを明確に区別する必要があ
る。さらに、電流が流れる回路については、電圧降下
(または電圧上昇)の影響を必要に応じて考慮する必要
がある。
【0103】本発明を実際の駆動器に適用する場合に考
慮すべき第3の事項は、分割回路10における抵抗Rの
値と出力回路33における抵抗rの値との比である。
慮すべき第3の事項は、分割回路10における抵抗Rの
値と出力回路33における抵抗rの値との比である。
【0104】図9は、駆動回路20−1〜20−nのす
べてが分圧回路10から出力される電圧V0と電圧V8と
をさらに分圧することによって得られる電圧を出力する
場合における駆動器1の等価回路を示す。
べてが分圧回路10から出力される電圧V0と電圧V8と
をさらに分圧することによって得られる電圧を出力する
場合における駆動器1の等価回路を示す。
【0105】図9において、Rは分圧回路10における
抵抗、rは分圧回路42における抵抗、r1は分圧回路
10から駆動回路20−1に含まれる分圧回路42まで
の線路の抵抗、Δrは駆動回路20−1〜20−nに含
まれる各分圧回路42間の線路の抵抗を示す。ここで、
抵抗r1の値と抵抗Δrの値は、抵抗rの値と抵抗Rの
値に比較すると遥かに小さい。従って、分圧回路10の
接続点PV8から分岐する電流を考える場合には、抵抗r
1の値と抵抗Δrの値は無視してよい。電圧V0>電圧
V8である場合には、分圧回路10の接続点PV8に電流
が流入し、電圧V0<電圧V8である場合には、分圧回路
の接続点PV8から電流が流出する。
抵抗、rは分圧回路42における抵抗、r1は分圧回路
10から駆動回路20−1に含まれる分圧回路42まで
の線路の抵抗、Δrは駆動回路20−1〜20−nに含
まれる各分圧回路42間の線路の抵抗を示す。ここで、
抵抗r1の値と抵抗Δrの値は、抵抗rの値と抵抗Rの
値に比較すると遥かに小さい。従って、分圧回路10の
接続点PV8から分岐する電流を考える場合には、抵抗r
1の値と抵抗Δrの値は無視してよい。電圧V0>電圧
V8である場合には、分圧回路10の接続点PV8に電流
が流入し、電圧V0<電圧V8である場合には、分圧回路
の接続点PV8から電流が流出する。
【0106】抵抗r1の値と抵抗Δrの値を無視した場
合には、図9に示す等価回路は、図10に示す回路に変
形される。n個の抵抗配列が並列に接続されているから
である。n個の抵抗配列のそれぞれは、直列に接続され
た8個の抵抗rを含んでいる。
合には、図9に示す等価回路は、図10に示す回路に変
形される。n個の抵抗配列が並列に接続されているから
である。n個の抵抗配列のそれぞれは、直列に接続され
た8個の抵抗rを含んでいる。
【0107】なお、駆動器1に複数の分圧回路を設ける
ことにより、1つの分圧回路が負担する1出力対応の駆
動回路の数を減らすこともできる。この場合には、nの
代わりにNを用いればよい。ここで、Nは、分圧回路1
0によって分圧された電圧が供給される駆動回路の数で
あり、N≦nである。以降の説明では、n=Nであると
仮定する。
ことにより、1つの分圧回路が負担する1出力対応の駆
動回路の数を減らすこともできる。この場合には、nの
代わりにNを用いればよい。ここで、Nは、分圧回路1
0によって分圧された電圧が供給される駆動回路の数で
あり、N≦nである。以降の説明では、n=Nであると
仮定する。
【0108】図10に示される回路から、R>>8r/
n、すなわち、nR/8r>>1(比nR/8rが1よ
り十分に大きい)が成立するように抵抗Rの値と抵抗r
の値とを決めれば、分圧回路10の各接続点から分岐す
る電流による電圧変動は実質的に無視できることがわか
る。比nR/8rが1に近づくにつれて分圧回路10に
よって分圧される電圧に生じる偏差が大きくなる。ここ
で、「駆動回路20−1〜20−nのすべてが分圧回路
10から出力される電圧V0と電圧V8とをさらに分圧す
ることによって得られる電圧を出力する」という条件
は、分圧回路10の各接続点から分岐する電流が最大に
なる条件であることに留意されたい。
n、すなわち、nR/8r>>1(比nR/8rが1よ
り十分に大きい)が成立するように抵抗Rの値と抵抗r
の値とを決めれば、分圧回路10の各接続点から分岐す
る電流による電圧変動は実質的に無視できることがわか
る。比nR/8rが1に近づくにつれて分圧回路10に
よって分圧される電圧に生じる偏差が大きくなる。ここ
で、「駆動回路20−1〜20−nのすべてが分圧回路
10から出力される電圧V0と電圧V8とをさらに分圧す
ることによって得られる電圧を出力する」という条件
は、分圧回路10の各接続点から分岐する電流が最大に
なる条件であることに留意されたい。
【0109】r=1.25Mオーム、かつ、n=100
であると仮定する。この場合、R=1Kオームならば比
nR/8r=100となるから、比nR/8r>>1が
成立する。従って、分圧回路10の各接続点から分岐す
る電流による電圧変動は無視できる。実際には、比nR
/8rが100であることが必要とされることは少な
い。しかし、比nR/8rは10程度より大きいことが
望ましい。
であると仮定する。この場合、R=1Kオームならば比
nR/8r=100となるから、比nR/8r>>1が
成立する。従って、分圧回路10の各接続点から分岐す
る電流による電圧変動は無視できる。実際には、比nR
/8rが100であることが必要とされることは少な
い。しかし、比nR/8rは10程度より大きいことが
望ましい。
【0110】本発明を実際の駆動器に適用する場合に考
慮すべき第4の事項は、分圧回路10から駆動回路20
−1〜20−nのそれぞれに至るまでの線路の抵抗によ
る影響である。
慮すべき第4の事項は、分圧回路10から駆動回路20
−1〜20−nのそれぞれに至るまでの線路の抵抗によ
る影響である。
【0111】r=1.25Mオーム、|V0−V8|が
0.1V、n=100であると仮定する。この場合、線
路を流れる最大電流は0.1/(10M/100)=1
0-6Aとなる。線路の抵抗に基づく出力偏差を0.01
V以内にとどめたい場合には、線路の抵抗は、0.01
/10-6=104Ωを越えないように決定される。 な
お、上述した最大電流が実際に流れるのは、分圧回路1
0から駆動回路20−1に至る線路部分(図9のr1の
抵抗部分)のみであり、それ以降の線路は、各駆動回路
に分岐する電流分だけ、次第に減少していく。従って、
実際の線路の抵抗の条件は、上述した条件より若干緩く
ても良い。しかし、上述した条件の下で線路の抵抗を計
算することは、線路の抵抗を見積もる上で非常に有効で
ある。
0.1V、n=100であると仮定する。この場合、線
路を流れる最大電流は0.1/(10M/100)=1
0-6Aとなる。線路の抵抗に基づく出力偏差を0.01
V以内にとどめたい場合には、線路の抵抗は、0.01
/10-6=104Ωを越えないように決定される。 な
お、上述した最大電流が実際に流れるのは、分圧回路1
0から駆動回路20−1に至る線路部分(図9のr1の
抵抗部分)のみであり、それ以降の線路は、各駆動回路
に分岐する電流分だけ、次第に減少していく。従って、
実際の線路の抵抗の条件は、上述した条件より若干緩く
ても良い。しかし、上述した条件の下で線路の抵抗を計
算することは、線路の抵抗を見積もる上で非常に有効で
ある。
【0112】(実施の形態2)図11は、出力回路33
の他の構成を示す。図11において、図5に示される構
成要素と同一の構成要素には同一の番号を付し、その説
明を省略する。
の他の構成を示す。図11において、図5に示される構
成要素と同一の構成要素には同一の番号を付し、その説
明を省略する。
【0113】図11に示される例では、デジタルデータ
の上位5ビットの値に応じて選択された電圧は、インピ
ーダンス変換器61および62を介して分圧回路42に
入力されている。インピーダンス変換器61および62
の入力インピーダンスは十分に大きく、出力インピーダ
ンスは選択される電圧の開放状態での電圧差と分圧回路
42における抵抗rとによって決定される電流を十分に
流せるだけ小さい。
の上位5ビットの値に応じて選択された電圧は、インピ
ーダンス変換器61および62を介して分圧回路42に
入力されている。インピーダンス変換器61および62
の入力インピーダンスは十分に大きく、出力インピーダ
ンスは選択される電圧の開放状態での電圧差と分圧回路
42における抵抗rとによって決定される電流を十分に
流せるだけ小さい。
【0114】例えば、抵抗rの値が1.25KΩであ
り、かつ、選択される電圧の電位差が0.1Vであると
仮定する。この場合、分圧回路42において直列に接続
された抵抗rを流れる電流は、0.1/(1.25×
8)=0.01mAとなる。インピーダンス変換器61
および62の出力インピーダンスは0.01mAの電流
を出力しても実質的に電圧変動が生じないほど十分に小
さい。例えば、出力インピーダンスが100Ωであれ
ば、電圧変動は1mV以下となる。電圧変動が1mV以
下であることは、一般には、十分に無視できる範囲内で
ある。
り、かつ、選択される電圧の電位差が0.1Vであると
仮定する。この場合、分圧回路42において直列に接続
された抵抗rを流れる電流は、0.1/(1.25×
8)=0.01mAとなる。インピーダンス変換器61
および62の出力インピーダンスは0.01mAの電流
を出力しても実質的に電圧変動が生じないほど十分に小
さい。例えば、出力インピーダンスが100Ωであれ
ば、電圧変動は1mV以下となる。電圧変動が1mV以
下であることは、一般には、十分に無視できる範囲内で
ある。
【0115】インピーダンス変換器61および62の出
力インピーダンスは、正方向の電流と負方向の電流の両
方について定義されている。すなわち、インピーダンス
変換器61および62の出力側は、この例の場合では、
0.01mAの電流を1mV以下の電圧変動で、流し出
すことも流し込むことも可能なように構成されている。
インピーダンス変換器61および62の入力インピー
ダンスの大きさは、流れ込む電流が十分に小さく、すべ
ての出力回路の対応するインピーダンス変換器に流れ込
む電流の総量が、線路に与える電圧降下(または電圧上
昇)および分圧回路10の接続点に与える分岐電流の影
響が無視できる値となるほど十分に大きい。なお、その
値の考察は、先の例で説明した考察と本質的に同様に行
なえるので省略する。
力インピーダンスは、正方向の電流と負方向の電流の両
方について定義されている。すなわち、インピーダンス
変換器61および62の出力側は、この例の場合では、
0.01mAの電流を1mV以下の電圧変動で、流し出
すことも流し込むことも可能なように構成されている。
インピーダンス変換器61および62の入力インピー
ダンスの大きさは、流れ込む電流が十分に小さく、すべ
ての出力回路の対応するインピーダンス変換器に流れ込
む電流の総量が、線路に与える電圧降下(または電圧上
昇)および分圧回路10の接続点に与える分岐電流の影
響が無視できる値となるほど十分に大きい。なお、その
値の考察は、先の例で説明した考察と本質的に同様に行
なえるので省略する。
【0116】インピーダンス変換回路61の出力端の電
圧がインピーダンス変換回路62の出力端の電圧より大
きい場合には、インピーダンス変換回路61から0.0
1mAの電流が流れ出し、分圧回路42を通ってインピ
ーダンス変換回路62に流れ込む。インピーダンス変換
回路61とインピーダンス変換回路62との間の電圧差
は分圧回路42によって分圧される。分圧回路42にお
ける点P0〜P7における電圧のうち論理回路43によっ
て選択された電圧がインピーダンス変換器44を介して
出力される。
圧がインピーダンス変換回路62の出力端の電圧より大
きい場合には、インピーダンス変換回路61から0.0
1mAの電流が流れ出し、分圧回路42を通ってインピ
ーダンス変換回路62に流れ込む。インピーダンス変換
回路61とインピーダンス変換回路62との間の電圧差
は分圧回路42によって分圧される。分圧回路42にお
ける点P0〜P7における電圧のうち論理回路43によっ
て選択された電圧がインピーダンス変換器44を介して
出力される。
【0117】なお、分圧回路42を流れる電流は、イン
ピーダンス変換回路61および62のうち電圧の高い方
から低い方へ流れるのであり、以上に説明した同等の機
能を結果的に実現できれば、インピーダンス変換回路6
1および62はいかなる形態の能動素子であってもよ
い。実施の形態2の優れている点は、分圧回路42にお
ける抵抗rの値を比較的自由に決めることができる点で
ある。
ピーダンス変換回路61および62のうち電圧の高い方
から低い方へ流れるのであり、以上に説明した同等の機
能を結果的に実現できれば、インピーダンス変換回路6
1および62はいかなる形態の能動素子であってもよ
い。実施の形態2の優れている点は、分圧回路42にお
ける抵抗rの値を比較的自由に決めることができる点で
ある。
【0118】分圧回路42における抵抗rの値のばらつ
きは、分圧される電圧の偏差を発生させる。従って、駆
動器を量産するプロセス等の設備によってその精度と抵
抗値との間に相関がある。この値を無理に大きく設計す
ると、量産設備によっては分圧回路42における抵抗r
の値のばらつきが大きくなってしまう。実施の形態2で
は、このようなことに比較的拘束されずに駆動器を設計
することができる。
きは、分圧される電圧の偏差を発生させる。従って、駆
動器を量産するプロセス等の設備によってその精度と抵
抗値との間に相関がある。この値を無理に大きく設計す
ると、量産設備によっては分圧回路42における抵抗r
の値のばらつきが大きくなってしまう。実施の形態2で
は、このようなことに比較的拘束されずに駆動器を設計
することができる。
【0119】ただし、インピーダンス変換回路61およ
び62を設けることは、インピーダンス変換回路61お
よび62を設けないことに比べて必ずしも有利であると
は限らない。インピーダンス変換回路61および62を
設けることは、設計上または量産上の追加的な負担を生
むこともあるからである。駆動器の仕様、量産する工場
設備や特性の測定設備などの条件に応じて、インピーダ
ンス変換器61および62を設けるか否かを決定すれば
よい。
び62を設けることは、インピーダンス変換回路61お
よび62を設けないことに比べて必ずしも有利であると
は限らない。インピーダンス変換回路61および62を
設けることは、設計上または量産上の追加的な負担を生
むこともあるからである。駆動器の仕様、量産する工場
設備や特性の測定設備などの条件に応じて、インピーダ
ンス変換器61および62を設けるか否かを決定すれば
よい。
【0120】(実施の形態3)図12は、出力回路33
の他の構成を示す。図12において、図11に示される
構成要素と同一の構成要素には同一の番号を付し、その
説明を省略する。
の他の構成を示す。図12において、図11に示される
構成要素と同一の構成要素には同一の番号を付し、その
説明を省略する。
【0121】図12に示される出力回路33は、図11
に示される出力回路33に比較して、インピーダンス変
換器44が省略されている点で異なっている。さらに、
インピーダンス変換器71および72の出力特性として
は、負荷である表示体のデータ線を充電(放電)するに
十分なほど出力電流容量が大きくなっている。ただし、
インピーダンス変換器71および72の出力インピーダ
ンス自体は、実施の形態2で説明した条件と変わること
はない。すなわち、出力インピーダンスを不必要に小さ
くする必要はない。
に示される出力回路33に比較して、インピーダンス変
換器44が省略されている点で異なっている。さらに、
インピーダンス変換器71および72の出力特性として
は、負荷である表示体のデータ線を充電(放電)するに
十分なほど出力電流容量が大きくなっている。ただし、
インピーダンス変換器71および72の出力インピーダ
ンス自体は、実施の形態2で説明した条件と変わること
はない。すなわち、出力インピーダンスを不必要に小さ
くする必要はない。
【0122】図13は、データ線の等価回路を示す。こ
のような等価回路によって表される負荷に電圧を印加し
た場合、十分に時間が経過した後は、駆動器からはもは
や電流は流れなくなる。その負荷の容量に十分に電荷が
充電されることにより、系が定常状態となるからであ
る。
のような等価回路によって表される負荷に電圧を印加し
た場合、十分に時間が経過した後は、駆動器からはもは
や電流は流れなくなる。その負荷の容量に十分に電荷が
充電されることにより、系が定常状態となるからであ
る。
【0123】例えば、図12において、論理回路43か
ら出力される制御信号t2が能動となり、対応するアナ
ログスイッチASWt2がオン状態となっている場合を
考える。この場合、分圧回路42における接続点Pt2の
電圧と図13の点Pの電圧が等しくなったところで系は
定常状態となり、分圧回路42における接続点Pt2から
出力側に分岐する電流はもはや実質的に0となる。従っ
て、分圧回路42における接続点Pt2の電圧(すなわ
ち、負荷の電圧)は、分圧回路42によって正確に分圧
された電圧となる。
ら出力される制御信号t2が能動となり、対応するアナ
ログスイッチASWt2がオン状態となっている場合を
考える。この場合、分圧回路42における接続点Pt2の
電圧と図13の点Pの電圧が等しくなったところで系は
定常状態となり、分圧回路42における接続点Pt2から
出力側に分岐する電流はもはや実質的に0となる。従っ
て、分圧回路42における接続点Pt2の電圧(すなわ
ち、負荷の電圧)は、分圧回路42によって正確に分圧
された電圧となる。
【0124】インピーダンス変換器71および72は、
所定の期間内で、負荷を十分に充電するだけの電荷を供
給する能力を有していることが必要とされる。所定の期
間とは、例えば、1出力期間(一般に、駆動器が1つの
データに対する値を出力する期間)である。
所定の期間内で、負荷を十分に充電するだけの電荷を供
給する能力を有していることが必要とされる。所定の期
間とは、例えば、1出力期間(一般に、駆動器が1つの
データに対する値を出力する期間)である。
【0125】過渡状態においては、インピーダンス変換
器71および72が電圧変動を起こしてもかまわない。
重要なことは、インピーダンス変換器71および72が
所定の期間内に系を定常状態に達せしむるだけの電荷供
給能力(吸収能力)を有していること、系が定常状態に
達した段階で実施の形態2において説明したのと同様の
条件が成立し、出力電圧の変動が極小となることであ
る。
器71および72が電圧変動を起こしてもかまわない。
重要なことは、インピーダンス変換器71および72が
所定の期間内に系を定常状態に達せしむるだけの電荷供
給能力(吸収能力)を有していること、系が定常状態に
達した段階で実施の形態2において説明したのと同様の
条件が成立し、出力電圧の変動が極小となることであ
る。
【0126】(実施の形態4)図14は、出力回路33
の他の構成を示す。図14において、図5に示される構
成要素と同一の構成要素には同一の番号を付し、その説
明を省略する。
の他の構成を示す。図14において、図5に示される構
成要素と同一の構成要素には同一の番号を付し、その説
明を省略する。
【0127】図14に示される例では、分圧回路82
は、直列に接続された抵抗rの代わりに、直列に接続さ
れた容量cを含んでいる。分圧回路82の両端に印加さ
れる電圧に従って分圧回路82の各容量cの電荷が安定
状態になった後は、漏れ電流を除いて、電流が分圧回路
82を流れることはない。その結果、分圧回路82が直
列に接続された抵抗rを含んでいる場合のように、電流
が流れることによる電圧変動は発生しない。ただし、ア
ナログスイッチの入力容量成分などの各部の容量が電荷
を分散させ電圧変動の原因となるので、設計にあたって
その注意は必要である。
は、直列に接続された抵抗rの代わりに、直列に接続さ
れた容量cを含んでいる。分圧回路82の両端に印加さ
れる電圧に従って分圧回路82の各容量cの電荷が安定
状態になった後は、漏れ電流を除いて、電流が分圧回路
82を流れることはない。その結果、分圧回路82が直
列に接続された抵抗rを含んでいる場合のように、電流
が流れることによる電圧変動は発生しない。ただし、ア
ナログスイッチの入力容量成分などの各部の容量が電荷
を分散させ電圧変動の原因となるので、設計にあたって
その注意は必要である。
【0128】また、分圧回路10を直列に接続された抵
抗Rによって構成する代わりに、直列に接続された容量
Cによって構成することも可能である。なお、分圧回路
10に容量を用いる場合の容量値の関係は、上述した抵
抗を用いる場合と同様の考察により決定することができ
る。
抗Rによって構成する代わりに、直列に接続された容量
Cによって構成することも可能である。なお、分圧回路
10に容量を用いる場合の容量値の関係は、上述した抵
抗を用いる場合と同様の考察により決定することができ
る。
【0129】分圧回路に容量を用いる場合の有利な点
は、分圧回路に抵抗を用いる場合に流れる貫通電流が流
れないことである。しかし、階調電圧の波形が矩形であ
る場合には、容量が充放電されることになる。
は、分圧回路に抵抗を用いる場合に流れる貫通電流が流
れないことである。しかし、階調電圧の波形が矩形であ
る場合には、容量が充放電されることになる。
【0130】従って、容量と抵抗のどちらを用いる方が
有利であるかは、充放電のための消費電力の増大と、貫
通電流が流れないことによる消費電力の削減との差し引
きにより評価される。
有利であるかは、充放電のための消費電力の増大と、貫
通電流が流れないことによる消費電力の削減との差し引
きにより評価される。
【0131】なお、以上の説明では、能動行列型液晶表
示装置を駆動することを前提として説明を行ったが、本
発明自体は必ずしも能動行列型液晶表示装置の駆動回路
に限定されるものではない。画素に印加する電圧をデー
タに対応して変化させることで階調表示を行う全ての表
示装置に対して本発明が有効であることは言うまでもな
い。
示装置を駆動することを前提として説明を行ったが、本
発明自体は必ずしも能動行列型液晶表示装置の駆動回路
に限定されるものではない。画素に印加する電圧をデー
タに対応して変化させることで階調表示を行う全ての表
示装置に対して本発明が有効であることは言うまでもな
い。
【0132】
【発明の効果】本発明によれば、8ビットデジタル駆動
器のような高多階調の駆動器を実現することが可能とな
る。なお、本発明は8ビット以外のデジタル駆動器、例
えば6ビットデジタル駆動器にも適用できることは言う
までもない。その場合、例えば、デジタルデータの上位
3ビットを分圧回路10に負担させ、下位8ビットを各
出力回路33内の分圧回路42に負担させることなどが
考えられる。もちろん、8ビットの場合も含めて各種の
変形を行ない得ることは言うまでもない。
器のような高多階調の駆動器を実現することが可能とな
る。なお、本発明は8ビット以外のデジタル駆動器、例
えば6ビットデジタル駆動器にも適用できることは言う
までもない。その場合、例えば、デジタルデータの上位
3ビットを分圧回路10に負担させ、下位8ビットを各
出力回路33内の分圧回路42に負担させることなどが
考えられる。もちろん、8ビットの場合も含めて各種の
変形を行ない得ることは言うまでもない。
【図1】本発明による8ビットデジタル駆動器1の構成
を示す図である。
を示す図である。
【図2】(a)は図1に示される分圧回路10の構成を
示す図、(b)は分圧回路10の構成の一部を示す図で
ある。
示す図、(b)は分圧回路10の構成の一部を示す図で
ある。
【図3】(a)は図1に示される分圧回路10の他の構
成を示す図、(b)は分圧回路10の他の構成の一部を
示す図である。
成を示す図、(b)は分圧回路10の他の構成の一部を
示す図である。
【図4】図1に示される駆動回路20−1の構成を示す
図である。
図である。
【図5】図4に示される出力回路33の構成を示す図で
ある。
ある。
【図6】分圧回路42の等価回路を示す図である。
【図7】改良された分圧回路52を含む出力回路33’
の構成を示す図である。
の構成を示す図である。
【図8】分圧回路52の等価回路を示す図である。
【図9】駆動器1の等価回路を示す図である。
【図10】図9に示される等価回路を変形した回路を示
す図である。
す図である。
【図11】出力回路33の他の構成を示す図である。
【図12】出力回路33の他の構成を示す図である。
【図13】表示体のデータ線の負荷としての等価回路を
示す図である。
示す図である。
【図14】出力回路33の他の構成を示す図である。
【図15】従来の3ビットデジタル駆動器における駆動
回路の構成を示す図である。
回路の構成を示す図である。
【図16】従来の出力回路133の構成を示す図であ
る。
る。
【図17】従来の4ビットデジタル駆動器における駆動
回路と分圧回路の構成を示す図である。
回路と分圧回路の構成を示す図である。
【図18】(a)は6ビットデジタル駆動器における分
圧回路の構成を示す図、(b)は分圧回路の構成の一部
を示す図である。
圧回路の構成を示す図、(b)は分圧回路の構成の一部
を示す図である。
【図19】6ビットデジタル駆動器における駆動回路の
構成を示す図である。
構成を示す図である。
【図20】図19に示される出力回路の構成を示す図で
ある。
ある。
【図21】(a)は8ビットデジタル駆動器における分
圧回路の構成を示す図、(b)は分圧回路の構成の一部
を示す図である。
圧回路の構成を示す図、(b)は分圧回路の構成の一部
を示す図である。
【図22】8ビットデジタル駆動器における駆動回路の
構成を示す図である。
構成を示す図である。
【図23】図22に示される出力回路の構成を示す図で
ある。
ある。
1 駆動器 10 分圧回路 11 インピーダンス変換器 20−1〜20−n 駆動回路 31 標本化記憶部 32 保持記憶部 33 出力回路 41 論理回路 42 分圧回路 43 論理回路 44 インピーダンス変換器 51 論理回路 52 分圧回路 53 論理回路 54 インピーダンス変換器 61、62 インピーダンス変換器 71、72 インピーダンス変換器 82 分圧回路
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成14年1月17日(2002.1.1
7)
7)
【手続補正1】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】0033
【補正方法】変更
【補正内容】
【0033】
【課題を解決するための手段】本発明の駆動回路は、第
1ビット部分と第2ビット部分とを含むデジタルデータ
に応じて複数の階調を表示する表示装置の駆動回路であ
って、外部から与えられる複数の階調電圧を分圧するこ
とにより、該複数の階調電圧の間に複数の第1補間電圧
を生成する第1分圧回路と、該デジタルデータの該第1
ビット部分に応じて、該複数の階調電圧と該複数の第1
補間電圧とのうち第1電圧と該第1電圧とは異なる第2
電圧とを選択する第1選択回路と、該第1電圧と該第2
電圧とを分圧することにより、該第1電圧と該第2電圧
との間に複数の第2補間電圧を生成する第2分圧回路
と、該デジタルデータの該第2ビット部分に応じて、該
第1電圧と該第2電圧の少なくとも一方と該複数の第2
補間電圧とのうち1つを選択する第2選択回路とを備え
ており、該第1選択回路の該第1電圧と該第2電圧とを
選択する場合の抵抗値が、該第2分圧回路に含まれる該
第2補間電圧を生成するための抵抗値より、少なくとも
1/10以下に設定されていることによって、上記目的
が達成される。
1ビット部分と第2ビット部分とを含むデジタルデータ
に応じて複数の階調を表示する表示装置の駆動回路であ
って、外部から与えられる複数の階調電圧を分圧するこ
とにより、該複数の階調電圧の間に複数の第1補間電圧
を生成する第1分圧回路と、該デジタルデータの該第1
ビット部分に応じて、該複数の階調電圧と該複数の第1
補間電圧とのうち第1電圧と該第1電圧とは異なる第2
電圧とを選択する第1選択回路と、該第1電圧と該第2
電圧とを分圧することにより、該第1電圧と該第2電圧
との間に複数の第2補間電圧を生成する第2分圧回路
と、該デジタルデータの該第2ビット部分に応じて、該
第1電圧と該第2電圧の少なくとも一方と該複数の第2
補間電圧とのうち1つを選択する第2選択回路とを備え
ており、該第1選択回路の該第1電圧と該第2電圧とを
選択する場合の抵抗値が、該第2分圧回路に含まれる該
第2補間電圧を生成するための抵抗値より、少なくとも
1/10以下に設定されていることによって、上記目的
が達成される。
【手続補正3】
【補正対象書類名】明細書
【補正対象項目名】0034
【補正方法】変更
【補正内容】
【0034】本発明の駆動回路は、第1ビット部分と第
2ビット部分とを含むデジタルデータに応じて複数の階
調を表示する表示装置の駆動回路であって、外部から与
えられる複数の階調電圧を分圧することにより、該複数
の階調電圧の間に複数の第1補間電圧を生成する第1分
圧回路と、該デジタルデータの該第1ビット部分に応じ
て、該複数の階調電圧と該複数の第1補間電圧とのうち
第1電圧と該第1電圧とは異なる第2電圧とを選択する
第1選択回路と、該第1電圧と該第2電圧とを分圧する
ことにより、該第1電圧と該第2電圧との間に複数の第
2補間電圧を生成する第2分圧回路と、該デジタルデー
タの該第2ビット部分に応じて、該第1電圧と該第2電
圧の少なくとも一方と該複数の第2補間電圧とのうち1
つを選択する第2選択回路と、該第1電圧を受け取る第
1インピーダンス変換器と、該第2電圧を受け取る第2
インピーダンス変換器と、を備えており、該第2分圧回
路は、該第1インピーダンス変換器の出力と該第2イン
ピーダンス変換器の出力とを分圧することにより、該第
1インピーダンス変換器の出力と該第2インピーダンス
変換器の出力との間に該複数の第2補間電圧を生成し、
該第1インピーダンス変換器および該第2インピーダン
ス変換器が1出力期間内で第2選択回路の出力負荷の電
圧値を定常状態に到達させる能力を有することによっ
て、上記目的が達成される。
2ビット部分とを含むデジタルデータに応じて複数の階
調を表示する表示装置の駆動回路であって、外部から与
えられる複数の階調電圧を分圧することにより、該複数
の階調電圧の間に複数の第1補間電圧を生成する第1分
圧回路と、該デジタルデータの該第1ビット部分に応じ
て、該複数の階調電圧と該複数の第1補間電圧とのうち
第1電圧と該第1電圧とは異なる第2電圧とを選択する
第1選択回路と、該第1電圧と該第2電圧とを分圧する
ことにより、該第1電圧と該第2電圧との間に複数の第
2補間電圧を生成する第2分圧回路と、該デジタルデー
タの該第2ビット部分に応じて、該第1電圧と該第2電
圧の少なくとも一方と該複数の第2補間電圧とのうち1
つを選択する第2選択回路と、該第1電圧を受け取る第
1インピーダンス変換器と、該第2電圧を受け取る第2
インピーダンス変換器と、を備えており、該第2分圧回
路は、該第1インピーダンス変換器の出力と該第2イン
ピーダンス変換器の出力とを分圧することにより、該第
1インピーダンス変換器の出力と該第2インピーダンス
変換器の出力との間に該複数の第2補間電圧を生成し、
該第1インピーダンス変換器および該第2インピーダン
ス変換器が1出力期間内で第2選択回路の出力負荷の電
圧値を定常状態に到達させる能力を有することによっ
て、上記目的が達成される。
【手続補正4】
【補正対象書類名】明細書
【補正対象項目名】0037
【補正方法】変更
【補正内容】
【0037】本発明の駆動回路は、第1ビット部分と第
2ビット部分とを含むデジタルデータに応じて複数の階
調を表示する表示装置の駆動回路であって、外部から与
えられる複数の階調電圧を分圧することにより、該複数
の階調電圧の間に複数の第1補間電圧を生成する第1分
圧回路と、該デジタルデータの該第1ビット部分に応じ
て、該複数の階調電圧と該複数の第1補間電圧とのうち
第1電圧と該第1電圧とは異なる第2電圧とを選択する
第1選択回路と、該第1電圧と該第2電圧とを分圧する
ことにより、該第1電圧と該第2電圧との間に複数の第
2補間電圧を生成する第2分圧回路と、該デジタルデー
タの該第2ビット部分に応じて、該第1電圧と該第2電
圧の少なくとも一方と該複数の第2補間電圧とのうち1
つを選択する第2選択回路と、を備えており、該第1選
択回路の該第1電圧と該第2電圧とを選択する場合の抵
抗値が、該第2分圧回路の該第2補間電圧を生成するた
めの抵抗値に含まれることによって、上記目的が達成さ
れる。
2ビット部分とを含むデジタルデータに応じて複数の階
調を表示する表示装置の駆動回路であって、外部から与
えられる複数の階調電圧を分圧することにより、該複数
の階調電圧の間に複数の第1補間電圧を生成する第1分
圧回路と、該デジタルデータの該第1ビット部分に応じ
て、該複数の階調電圧と該複数の第1補間電圧とのうち
第1電圧と該第1電圧とは異なる第2電圧とを選択する
第1選択回路と、該第1電圧と該第2電圧とを分圧する
ことにより、該第1電圧と該第2電圧との間に複数の第
2補間電圧を生成する第2分圧回路と、該デジタルデー
タの該第2ビット部分に応じて、該第1電圧と該第2電
圧の少なくとも一方と該複数の第2補間電圧とのうち1
つを選択する第2選択回路と、を備えており、該第1選
択回路の該第1電圧と該第2電圧とを選択する場合の抵
抗値が、該第2分圧回路の該第2補間電圧を生成するた
めの抵抗値に含まれることによって、上記目的が達成さ
れる。
【手続補正5】
【補正対象書類名】明細書
【補正対象項目名】0038
【補正方法】変更
【補正内容】
【0038】前記第2分圧回路は、直列に接続された複
数の抵抗を含んでおり、更に、前記第1選択回路の前記
第1電圧と前記第2電圧とを選択する場合の抵抗値rO
Nと、前記第2分圧回路の直列接続抵抗の内の両端の2
個の抵抗の抵抗値r´と、それ以外の抵抗の抵抗値rと
の関係が、rON+r´=rである構成としてもよい。
数の抵抗を含んでおり、更に、前記第1選択回路の前記
第1電圧と前記第2電圧とを選択する場合の抵抗値rO
Nと、前記第2分圧回路の直列接続抵抗の内の両端の2
個の抵抗の抵抗値r´と、それ以外の抵抗の抵抗値rと
の関係が、rON+r´=rである構成としてもよい。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 橋本 幹雄 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 Fターム(参考) 2H093 ND06 ND39 ND49 5C006 AF83 BB15 BF25 BF43 FA41 FA56 5C080 AA10 BB05 DD22 DD30 EE29 FF11 JJ02 JJ03
Claims (6)
- 【請求項1】 第1ビット部分と第2ビット部分とを含
むデジタルデータに応じて複数の階調を表示する表示装
置の駆動回路であって、 外部から与えられる複数の階調電圧を分圧することによ
り、該複数の階調電圧の間に複数の第1補間電圧を生成
する第1分圧回路と、 該デジタルデータの該第1ビット部分に応じて、該複数
の階調電圧と該複数の第1補間電圧とのうち第1電圧と
該第1電圧とは異なる第2電圧とを選択する第1選択回
路と、 該第1電圧と該第2電圧とを分圧することにより、該第
1電圧と該第2電圧との間に複数の第2補間電圧を生成
する第2分圧回路と、 該デジタルデータの該第2ビット部分に応じて、該第1
電圧と該第2電圧の少なくとも一方と該複数の第2補間
電圧とのうち1つを選択する第2選択回路とを備えてい
る、駆動回路。 - 【請求項2】 前記駆動回路は、前記第2選択回路の出
力に接続されるインピーダンス変換器をさらに備えてい
る、請求項1に記載の駆動回路。 - 【請求項3】 前記第2分圧回路は、直列に接続された
複数の抵抗を含んでいる、請求項1に記載の駆動回路。 - 【請求項4】 前記第2分圧回路は、直列に接続された
複数の容量を含んでいる、請求項1に記載の駆動回路。 - 【請求項5】 前記駆動回路は、前記第1電圧を受け取
る第1インピーダンス変換器と、 前記第2電圧を受け取る第2インピーダンス変換器とを
さらに備えており、 前記第2分圧回路は、該第1インピーダンス変換器の出
力と該第2インピーダンス変換器の出力とを分圧するこ
とにより、該第1インピーダンス変換器の出力と該第2
インピーダンス変換器の出力との間に前記複数の第2補
間電圧を生成する、請求項1に記載の駆動回路。 - 【請求項6】 前記駆動回路は、前記第2選択回路の出
力に接続される第3インピーダンス変換器をさらに備え
ている、請求項5に記載の駆動回路。
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JP2007248723A (ja) * | 2006-03-15 | 2007-09-27 | Sharp Corp | 信号電圧生成回路、表示装置の駆動回路および液晶表示装置 |
-
2001
- 2001-11-22 JP JP2001356835A patent/JP2002229533A/ja active Pending
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