JP2002215597A - マルチプロセッサ装置 - Google Patents

マルチプロセッサ装置

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JP2002215597A
JP2002215597A JP2001006251A JP2001006251A JP2002215597A JP 2002215597 A JP2002215597 A JP 2002215597A JP 2001006251 A JP2001006251 A JP 2001006251A JP 2001006251 A JP2001006251 A JP 2001006251A JP 2002215597 A JP2002215597 A JP 2002215597A
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low
processor
speed processor
bus
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Yuichi Tokunaga
雄一 徳永
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Mitsubishi Electric Corp
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Publication date
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Abstract

(57)【要約】 【課題】 信頼性が高く、回路規模が大きくても消費電
力を十分に低減することのできるマルチプロセッサ装置
を提供するものである。 【解決手段】 高速バスに接続された高速プロセッサ
と、低速バスに接続された低速プロセッサと、高速バス
と低速バスとを接続するバスアダプタと、アプリケーシ
ョンをどのプロセッサで処理すべきか判別するオペレー
ティングシステムと、オペレーティングシステムの判別
結果に基づいて、アプリケーション処理を実行するプロ
セッサのクロックを起動し、それ以外のプロセッサのク
ロックを停止する活性制御手段とを備える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、携帯電話、ノー
トパソコン等の低消費電力の要求が高い情報処理装置及
びＬＳＩ内部に用いられるマルチプロセッサ装置に関す
るものである。
【０００２】
【従来の技術】情報処理装置の低消費電力化を図る方法
として、クロックや電圧を下げる手段がある。図７は、
例えば、特開平８−２１１９６０号公報に示された従来
のマイクロコンピュータにおける低消費電力化手段の機
能構成図である。図７において、２０１はＣＰＵ、２０
２は電圧及びクロックを制御する制御回路、２０３は制
御回路２０２からの制御信号ＳＧ１、ＳＧ２に基づい
て、高い周波数のクロックＣＫ0あるいは低い周波数の
クロックＣＫ1のいずれかを選択するクロック選択回
路、２０４は制御回路２０２からの制御信号ＳＧ１、Ｓ
Ｇ２に基づいて、高い電圧Ｖ 0あるいは低い電圧Ｖ1のい
ずれかを選択する電源電圧選択回路である。
【０００３】また、制御回路２０２は、ＣＰＵからの割
り込み要因の種類に応じてレジスタを選択する選択部２
２１と、ＣＰＵからの割り込み要因の種類に対応した値
を保持するレジスタ２２２、２２３、２２４と、選択部
２２１が選択したレジスタの値をデコードするデコード
部２２５とからなる。
【０００４】なお、割り込み要因の種類は第１、第２、
第３の３種類あり、第１及び第３は高速クロックで処理
を行う必要があり、第２は高速クロックで処理を行う必
要がないものである。この割り込み要因の種類に対応し
た値を保持するレジスタ２２２、２２３、２２４それぞ
れの内容は、”１”、”０”、”１”である。
【０００５】次に動作について説明する。ＣＰＵ２０１
が低速クロックで動作中に高速クロックで処理を行う必
要のある第１の割り込み要因に応じた信号を選択部２２
１に与えた場合、選択部２２１は対応するレジスタ２２
２を選択し、レジスタ２２２の値”１”をデコード部２
２５に与える。デコード部２２５は”１”を与えられた
場合、制御信号ＳＧ１、ＳＧ２をそれぞれ”１”、”
０”としてクロック選択回路２０３及び電源電圧選択回
路２０４に出力する。制御信号ＳＧ１”１”、ＳＧ２”
０”を与えられたクロック選択回路２０３は、高い周波
数のクロックＣＫ 0を選択してＣＰＵ２０１に与え、制
御信号ＳＧ１”１”、ＳＧ２”０”を与えられた電源電
圧選択回路２０４は、高い電圧Ｖ0を選択してＣＰＵ２
０１に与える。このようにして、ＣＰＵ２０１は、高い
周波数のクロックＣＫ0と高い電圧Ｖ0を与えられ、高速
で割り込み処理を行う。
【０００６】また、ＣＰＵ２０１が高速クロックで動作
中に高速クロックで処理を行う必要のない第２の割り込
み要因に応じた信号を選択部２２１に与えた場合、選択
部２２１は対応するレジスタ２２３を選択し、レジスタ
２２３の値”０”をデコード部２２５に与える。デコー
ド部２２５は”０”を与えられた場合、制御信号ＳＧ
１、ＳＧ２をそれぞれ”０”、”１”としてクロック選
択回路２０３及び電源電圧選択回路２０４に出力する。
制御信号ＳＧ１”０”、ＳＧ２”１”を与えられたクロ
ック選択回路２０３は、低い周波数のクロックＣＫ1を
選択してＣＰＵ２０１に与え、制御信号ＳＧ１”０”、
ＳＧ２”１”を与えられた電源電圧選択回路２０４は、
低い電圧Ｖ1を選択してＣＰＵ２０１に与える。このよ
うにして、ＣＰＵ２０１は、低い周波数のクロックＣＫ
1と低い電圧Ｖ1を与えられ、低速で割り込み処理を行う
ため、電力消費は少ない。
【０００７】
【発明が解決しようとする課題】電力はクロックの周波
数、電圧、回路の容量に比例するものであるが、近年で
は、ＣＰＵパイプライン処理や大容量キャッシュ等、高
速化とともにハードウェア機能が増え回路規模が増大す
る傾向にある。したがって、このような容量の大きい回
路では、従来技術のようにクロックの周波数と電圧を下
げただけでは、消費電力を十分に低減することはできな
かった。
【０００８】また、従来技術では、電源電圧の切替にお
いて、電圧遷移中は素子の遅延特性も遷移するため、タ
イミング保証が難しく、信頼性が低下する問題があっ
た。
【０００９】また、従来技術では、クロックの切替にお
いて、電圧遷移中は素子の遅延特性も遷移するため、タ
イミング保証が難しく、信頼性を保つには冗長な回路が
必要となるという問題があった。
【００１０】本発明は上記のような問題点を解決するた
めになされたもので、信頼性が高く、回路規模が大きく
ても消費電力を十分に低減することのできるマルチプロ
セッサ装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明に係わるマルチプ
ロセッサ装置は、高速で動作する高速プロセッサと、低
速で動作する低速プロセッサと、処理すべきアプリケー
ションに基づいて、前記高速プロセッサ及び前記低速プ
ロセッサの活性化、非活性化を制御する活性制御手段と
を備えるものである。
【００１２】また、処理すべきアプリケーションを前記
プロセッサのうちどのプロセッサで処理すべきかを判別
する処理判別手段を備えると共に、前記活性制御手段
は、前記処理判別手段による判別結果に基づいて前記高
速プロセッサ及び低速プロセッサの活性化、非活性化を
制御するものである。
【００１３】また、前記高速プロセッサを接続する高速
バスと前記低速プロセッサを接続する低速バスとを接続
するバス接続手段を備えると共に、前記バス接続手段
は、メモリが接続され、そのメモリと前記高速バスとの
接続と切断とを切り替える切替手段を有するものであ
る。
【００１４】また、前記アプリケーションを前記高速プ
ロセッサで処理するために必要なデータ及びプログラム
を格納するメモリを前記高速バスに接続し、前記アプリ
ケーションを前記低速プロセッサで処理するために必要
なデータ及びプログラムを格納するメモリを前記低速バ
スに接続するものである。
【００１５】また、前記低速プロセッサが、前記高速バ
スに接続されたメモリから前記低速バスに接続されたメ
モリに、前記アプリケーションを前記低速プロセッサで
処理するために必要なデータ及びプログラムを転送する
ために必要なデータ及びプログラムを格納するメモリを
備えるものである。
【００１６】また、前記高速バスに接続されたメモリか
ら前記低速バスに接続されたメモリに、前記アプリケー
ションを前記低速プロセッサで処理するために必要なデ
ータ及びプログラムを転送するＤＭＡ回路を備えるもの
である。
【００１７】また、前記低速プロセッサが、前記高速バ
スに接続されたメモリから、前記アプリケーションを前
記低速プロセッサで処理するために必要なデータ及びプ
ログラムを転送するものである。
【００１８】また、前記活性制御手段は、前記各プロセ
ッサのクロックを起動及び停止するクロック切替手段を
有するものである。
【００１９】また、前記活性制御手段は、前記各プロセ
ッサの電源を起動及び停止する電源切替手段を有するも
のである。
【００２０】また、前記低速プロセッサは、前記アプリ
ケーションを低速で処理するために必要最低限の機能の
みを有するものである。
【００２１】また、前記低速プロセッサは、動作電圧を
低く設定し、かつクロック周波数も遅く設定するもので
ある。
【００２２】また、前記バス接続手段は、レジスタを有
するとともに、前記処理判別手段による判別結果に基づ
いて前記レジスタを変更し、前記活性制御手段は、前記
レジスタに基づいて前記プロセッサの活性化状態を制御
するものである。
【００２３】また、前記低速プロセッサは、前記アプリ
ケーション処理完了後、前記活性制御手段に自プロセッ
サの非活性を要求するものである。
【００２４】
【発明の実施の形態】実施の形態１．図１は、本発明に
係わるマルチプロセッサ装置の実施の形態１における機
能構成図である。図１において、１は高速プロセッサ、
２はメモリ、３は高速プロセッサ１とメモリ２とを接続
する高速バス、４は低速プロセッサ、５ａ、５ｂはＩ／
Ｏモジュール、６は低速プロセッサ４とＩ／Ｏモジュー
ル５ａ、５ｂとを接続する低速バスとしての周辺バス、
７は高速バスと周辺バスとを接続するバス接続手段とし
てのバスアダプタ、８は高速プロセッサ１と低速プロセ
ッサ４の動作、停止を制御する活性制御手段である。
【００２５】ここで、高速プロセッサ１は、高速かつ高
負荷な処理を行うことのできる回路規模の大きいプロセ
ッサとする。一方、低速プロセッサ４は、キャッシュを
持たず、パイプライン段数も減らしたハードウェア構成
とし、高速プロセッサ１と比較して回路規模の小さいプ
ロセッサとする。さらに、低速プロセッサ４の動作電圧
を、高速プロセッサ１の動作電圧よりも低く設定してい
るが、これは遅延増大の原因となる。しかし、本発明に
係わるマルチプロセッサ装置では、低速プロセッサの動
作電圧を低く設定すると同時に、クロックの周波数も遅
く設定することで、この問題を解決している。
【００２６】また、バスアダプタ７は制御用のレジスタ
７１を内蔵し、活性制御手段８は、高速プロセッサ１及
び低速プロセッサ４に供給するクロックのＯＮ／ＯＦＦ
を切り替える切替部８１ａ、８１ｂを備える。
【００２７】図１に示すように、本実施の形態１では、
高速処理が必要な構成は高速バス３に接続して高速プロ
セッサ１により処理するようにし、高速処理が必要でな
い構成は周辺バス６に接続して低速プロセッサ４により
処理するようにし、さらに、バスアダプタ７により高速
バス３と周辺バス６との処理速度差を吸収して、異なる
バスに接続された構成同士間のアクセスを可能としてい
る。
【００２８】次に動作について説明する。図２は、本発
明に係わるマルチプロセッサ装置の実施の形態１におけ
る各プロセッサの動作状態を示す説明図である。
【００２９】標準状態では、活性制御手段８の切替部８
１ａは高速クロック供給に、切替部８１ｂは停止状態に
切り替えられている。したがって、高速プロセッサ１
は、メモリ２から命令コードを読み出し、所定のアプリ
ケーションを実行し（図２におけるＳ１）、低速プロセ
ッサ４はクロック供給されずに非活性状態となってい
る。また、高速プロセッサ１は、バスアダプタ７を経由
してＩ／Ｏモジュール５ａ、５ｂにもアクセスし、キー
ボードやディスプレイ等の外部インタフェースの制御も
行う。
【００３０】高速プロセッサ１のアプリケーションは、
例えばオペレーティングシステムで管理する。外部割り
込みやタイマー起動等によって新たなアプリケーション
の実行が要求されると（図２におけるＳ２）、オペレー
ティングシステムは、実行しようとするアプリケーショ
ンが高速プロセッサ１で実行するものか、低速プロセッ
サ４で実行するものかを判別する（図２におけるＳ
３）。判別の手法として、アプリケーション毎に負荷の
ランク付けをしておき、ある負荷ランク以下のものを低
速プロセッサ４へ割り当てる方法がある。また別の方法
として、高速プロセッサ１で実行しているアプリケーシ
ョンの数や種類から処理負荷を監視し、低速プロセッサ
４で実行できる負荷に低下したところでアプリケーショ
ンを低速プロセッサ４へ割り当てる方法もある。
【００３１】オペレーティングシステムが、新しいアプ
リケーションを低速プロセッサ４で実行するものと判断
すると、高速プロセッサ１はバスアダプタ７のレジスタ
７１へライトアクセスし、低速プロセッサ４用のビット
（図示せず）を、活性化を示す値にセットする（図２に
おけるＳ４）。レジスタ７１の低速プロセッサ４用ビッ
トの活性化を示す値への変更が活性制御手段８へ信号通
知され、これにより切替部８１ｂは低速クロック側にス
イッチを切り替え、低速プロセッサ４へクロックが供給
される（図２におけるＳ５）。
【００３２】低速プロセッサ４は、クロックが供給され
ると低速プロセッサ自身を初期化するリセットを行い、
メモリ２から命令を読み出す。高速プロセッサ１は、予
め低速プロセッサ４が実行する初期化プログラムをメモ
リ２上に用意しておき、初期化プログラム完了後新しい
アプリケーションプログラムへジャンプするようにして
おく。これにより、低速プロセッサ４はメモリ２に従
い、初期化及び新しいアプリケーションの実行を開始す
る（図２におけるＳ６）。
【００３３】低速プロセッサ４に新しいアプリケーショ
ンの処理を割り当てることにより、高速プロセッサ１の
処理するアプリケーションが終了してアイドル状態とな
ったとき、高速プロセッサ１はバスアダプタ７のレジス
タ７１へライトアクセスし、高速プロセッサ４用のビッ
ト（図示せず）の値を変更する（図２におけるＳ７）。
レジスタ７１の高速プロセッサ用ビットの値変更が活性
制御手段８へ信号通知され、これにより切替部８１ａは
クロック停止の側にスイッチを切り替え、高速プロセッ
サ１のクロックが停止される（図２におけるＳ８）。
【００３４】低速プロセッサ４は、割り当てられたアプ
リケーションを実行終了すると、バスアダプタ７のレジ
スタ７１へライトアクセスし、低速プロセッサ４用ビッ
トの非活性を示す値にセットする（図２におけるＳ
９）。レジスタ７１の低速プロセッサ４用ビットの非活
性を示す値への変更が活性制御手段８へ信号通知され、
これにより切替部８１ｂはクロック停止の側にスイッチ
を切り替え、低速プロセッサ４のクロックが停止される
（図２におけるＳ１０）。
【００３５】外部要因、あるいはタイマ等の新たなＣＰ
Ｕ処理要求要因が起動されると、割り込み信号で通知さ
れる（図２におけるＳ１１）。活性制御手段８はこの信
号を監視しているため、割り込み信号が発生したときに
切替手段８１ａを高速クロックに切り替え、高速プロセ
ッサ１を活性化する（図２におけるＳ１２）。高速プロ
セッサ１は非活性化した後の処理から再起動する。高速
プロセッサ１は、レジスタ７１の値に関係なく、割り込
み信号が発生したら起動される。
【００３６】そして、オペレーティングシステムは、割
り込み信号により新たに発生したアプリケーションが高
速プロセッサ１で実行するものか、低速プロセッサ４で
実行するものかを判別し（図２におけるＳ１３）、高速
プロセッサ１で実行するものと判断すると、高速プロセ
ッサ１は新しいアプリケーションの実行を開始する（図
２におけるＳ１４）。
【００３７】以上説明したように、高速バスに接続され
た高速プロセッサと、低速バスに接続された低速プロセ
ッサと、高速バスと低速バスとを接続するバスアダプタ
と、アプリケーションをどのプロセッサで処理すべきか
判別するオペレーティングシステムと、オペレーティン
グシステムの判別結果に基づいて、アプリケーション処
理を実行するプロセッサのクロックを起動し、それ以外
のプロセッサのクロックを停止する活性制御手段とを備
えることにより、高速プロセッサ１及び低速プロセッサ
４においてアプリケーションの処理をしていない間はク
ロックを停止するので、クロックを停止したプロセッサ
の分の消費電力を低減することができ、特に高速プロセ
ッサ１のクロックを停止した場合、大幅に消費電力を低
減することができる。
【００３８】つまり、低負荷のアプリケーション等を低
速プロセッサ４に割り当て、高速プロセッサ１がアイド
ル状態となったら高速プロセッサ１のクロックを停止す
ることにより、消費電力の大きい高速プロセッサ１は非
活性となり、回路動作が無くなることで高速プロセッサ
１の消費電力を削減できる（図２における低電力期
間）。
【００３９】低速プロセッサ４は、上述のように消費電
力を決定する回路規模、電圧、クロック周波数のいずれ
も低減しており、高速プロセッサ１と比較して、より小
さな消費電力で動作することができるため、高速プロセ
ッサ１が非活性で、低速プロセッサ１だけが動作してい
る間の消費電力は非常に小さい。
【００４０】さらに、低速プロセッサ４がアイドル状態
となったら低速プロセッサ４のクロックを停止すること
により、低速プロセッサ４は非活性となり、低速プロセ
ッサ４の消費電力も削減できる（図２における超低電力
期間）。このとき、消費電力を最も低減することができ
る。
【００４１】なお、本実施の形態１では、従来技術のよ
うにクロックを高速から低速に切り替えるのではなく、
高速プロセッサ、低速プロセッサそれぞれ独立して、ク
ロックの起動及び停止を行っているため、信頼性の高い
マルチプロセッサ装置を提供することができる。
【００４２】なお、本実施の形態１では、非活性をクロ
ックの停止で実現させたが、両プロセッサへの供給電源
を停止することで非活性とすることもできる。この場
合、活性制御手段８の入力はクロックの代わりに電源電
圧となり、出力は高速プロセッサ１、低速プロセッサ４
の電源へそれぞれ接続される。高速プロセッサ１は、電
源停止前の状態を保持するために内部状態をメモリへバ
ックアップし、再起動時に復元する。これにより、非活
性時のプロセッサの消費電力を０にすることができる。
【００４３】また、本実施の形態１では、高速プロセッ
サ１と低速プロセッサ４との活性／非活性を独立して切
り替えていたが、１回のレジスタ７１へのアクセスで高
速プロセッサ１の非活性及び低速プロセッサ４の活性と
を排他的に切り替えるようにしてもよい。この場合、オ
ペレーティングシステムは、高速プロセッサ１がアイド
ル状態になったときにレジスタ７１にアクセスし、高速
プロセッサ１を非活性、低速プロセッサ４を活性とす
る。これによりレジスタアクセスの回数を削減すること
ができる。
【００４４】また、本実施の形態１では、オペレーティ
ングシステムが、処理すべきアプリケーションを低速プ
ロセッサ及び高速プロセッサのうちどちらのプロセッサ
で処理すべきかを判別する場合について説明したが、判
別できればこれに限られず、高速プロセッサ上のＳ／Ｗ
やＨ／Ｗにより判別するようにしても、或いは高速プロ
セッサとは別にこれらを設けて判別するようにしても、
同様の効果を得ることができる。
【００４５】また、本実施の形態１では、高速プロセッ
サ１と低速プロセッサ４とがそれぞれ一つずつ存在する
マルチプロセッサ装置について説明したが、高速プロセ
ッサ１、低速プロセッサ４が複数存在する場合でも同様
の効果を得ることができる。
【００４６】実施の形態２．上記実施の形態１では、メ
モリ２が高速プロセッサ１と同じ高速バス３に接続され
た場合について説明したが、本実施の形態２ではメモリ
２がバスアダプタ７を介して接続される場合について説
明する。図３は、本発明に係わるマルチプロセッサ装置
の実施の形態２における機能構成図である。メモリ２の
接続場所が異なる点、バスアダプタ７が切替手段７２を
有する以外は図１と同様である。
【００４７】つまり、図３の例では、バスアダプタ７を
介してメモリ２を接続し、メモリ２は、周辺バス６、バ
スアダプタ７を介して低速プロセッサと常に接続されて
いる。また、メモリ２は、高速バス３、バスアダプタ７
を介して接続されているが、切替手段７２により高速バ
ス３からのアクセスを切断できるようにしている。この
場合、高速プロセッサ１を活性化し低速プロセッサ４を
非活性化している間は切替手段７２をオンにし、高速プ
ロセッサ１からメモリ２へアクセスできるようにする。
また、高速プロセッサ１を非活性化し低速プロセッサ４
を活性化している間は切替手段７２をオフにし、低速プ
ロセッサ４からのみメモリ２へアクセスできるようにす
る。
【００４８】以上説明したように、バスアダプタにメモ
リを接続し、メモリと高速バスとの接続と切断とを切り
替える切替手段を有することにより、高速プロセッサ１
の非活性時には、高速プロセッサ１だけでなく高速バス
３も非活性にすることができ、より消費電力を低減する
ことができる。
【００４９】実施の形態３．上記実施の形態では、メモ
リ２を高速プロセッサ１及び低速プロセッサ４で共有使
用する場合について説明したが、本実施の形態３では、
高速プロセッサ１用、低速プロセッサ４用のメモリをそ
れぞれ別に設ける場合について説明する。
【００５０】図４は、本発明に係わるマルチプロセッサ
装置の実施の形態３における機能構成図である。図４に
おいて、９は周辺バス６に接続されるメモリ、１０は周
辺バスに接続され、低速プロセッサ４を初期化するため
の初期化プログラムを格納する初期化用メモリ、８２ａ
はメモリ２の活性化を制御するための切替手段、８２ｂ
はメモリ９の活性化を制御するための切替手段、１０１
は高速プロセッサ１、メモリ２、高速バス３及びバスア
ダプタ７の高速バスインタフェース部（図示せず）を含
む高速処理部、１０２は低速プロセッサ４及びメモリ９
を含む低速処理部である。
【００５１】次に動作について説明する。図５は、本発
明に係わるマルチプロセッサ装置の実施の形態３におけ
る各プロセッサの動作状態を示す説明図である。
【００５２】標準状態では、高速プロセッサ１が、メモ
リ２から命令コードを読み出し、所定のアプリケーショ
ンを実行する（図５におけるＳ２１）。外部割り込みや
タイマー起動等によって新たなアプリケーションの実行
が要求されると（図５におけるＳ２２）、オペレーティ
ングシステムは、実行しようとするアプリケーションが
高速プロセッサ１で実行するものか、低速プロセッサ４
で実行するものかを判別し（図５におけるＳ２３）、低
速プロセッサ４で実行するものと判断すると、高速プロ
セッサ１はバスアダプタ７のレジスタ７１へライトアク
セスし、低速処理部１０２用のビット（図示せず）を、
活性化を示す値にセットする（図５におけるＳ２４）。
レジスタ７１の低速処理部１０２用ビットの活性化を示
す値への変更が活性制御手段８へ信号通知され、これに
より切替部８１ｂは低速クロック側にスイッチを切り替
え、低速プロセッサ４へクロックが供給され、また切替
部８２ｂは電源をオンし、メモリ９への電源が供給され
る（図５におけるＳ２５）。
【００５３】低速プロセッサ４は、初期化用メモリ１０
に格納されている初期化プログラムを実行する（図５に
おけるＳ２６）。本プログラムには、新しいアプリケー
ション実行に必要なプログラム及びデータをメモリ２か
らメモリ９へ転送するための命令が記述されている。低
速プロセッサ４は、初期化プログラムに従って必要なプ
ログラム及びデータをメモリ２からメモリ９にコピーす
る。コピー終了後、低速プロセッサ４はメモリ９の内容
に従って新しいアプリケーションを実行する（図５にお
けるＳ２７）。
【００５４】低速プロセッサ４に新しいアプリケーショ
ンの処理を割り当てることにより、高速プロセッサ１の
処理するアプリケーションが終了してアイドル状態とな
ったとき、高速プロセッサ１はバスアダプタ７のレジス
タ７１へライトアクセスし、高速処理部１０１用のビッ
ト（図示せず）の値を変更する（図５におけるＳ２
８）。レジスタ７１の高速処理部用ビットの値変更が活
性制御手段８へ信号通知され、これにより切替部８１ａ
はクロック停止の側にスイッチを切り替え、高速プロセ
ッサ１及び高速バス３のクロックが停止される。また同
時に、切替手段８２ａは低電圧側にスイッチを切り替
え、メモリ２の電源がデータ保持はできるがアクセスは
できない状態となる（図５におけるＳ２９）。
【００５５】低速プロセッサ４は、割り当てられたアプ
リケーションを実行終了すると、バスアダプタ７のレジ
スタ７１へライトアクセスし、低速処理部１０２用ビッ
トの非活性を示す値にセットする（図５におけるＳ３
０）。レジスタ７１の低速処理部１０２用ビットの非活
性を示す値への変更が活性制御８へ信号通知され、これ
により切替部８１ｂはクロック停止の側にスイッチを切
り替え、低速プロセッサ４のクロックが停止される。ま
た同時に、切替手段８２ｂは電源切断側にスイッチを切
り替え、メモリ９の電力供給が停止される（図５におけ
るＳ３１）。
【００５６】外部要因、あるいはタイマ等の新たなＣＰ
Ｕ処理要求要因が起動されると、割り込み信号で通知さ
れる（図５におけるＳ３２）。活性制御手段８はこの信
号を監視しているため、割り込み信号が発生したときに
切替手段８１ａを高速クロックに、切替手段８２ａを標
準電源に切り替え、高速処理部１０１を活性化する（図
５におけるＳ３３）。高速プロセッサ１は非活性化した
後の処理から再起動する。高速プロセッサ１は、レジス
タ７１の値に関係なく、割り込み信号が発生したら起動
される。
【００５７】そして、オペレーティングシステムは、割
り込み信号により新たに発生したアプリケーションが高
速プロセッサ１で実行するものか、低速プロセッサ４で
実行するものかを判別し（図５におけるＳ３４）、高速
プロセッサ１で実行するものと判断すると、高速プロセ
ッサ１は新しいアプリケーションの実行を開始する（図
５におけるＳ３５）。
【００５８】以上説明したように、アプリケーションを
高速プロセッサで処理するために必要なデータ及びプロ
グラムを格納するメモリを高速バスに接続し、アプリケ
ーションを低速プロセッサで処理するために必要なデー
タ及びプログラムを格納するメモリを低速バスに接続す
ることにより、高速処理部１０１を全て非活性化するこ
とができるので、低負荷時の消費電力を大幅に低減する
ことができる。
【００５９】つまり、低負荷のアプリケーション等を低
速プロセッサ４に割り当て、高速プロセッサ１がアイド
ル状態となったら高速処理部１０１を非活性とすること
により、回路動作が無くなるので、メモリ２や高速バス
３を含む高速処理部１０１の消費電力を削減できる（図
５における低電力期間）。
【００６０】ここで、メモリ９は、低速プロセッサ４が
実行するアプリケーションに必要な容量だけを用意する
ため、全てのアプリケーションプログラム、オペレーテ
ィングシステムを格納したメモリ２に比べてわずかな容
量でよい。メモリの消費電力を決定する容量が小さいた
め、低速処理部１０２だけが動作している間の消費電力
は小さい。
【００６１】さらに、低速プロセッサ４がアイドル状態
となったら低速プロセッサ４のクロックを停止すること
により、低速プロセッサ４は非活性となり、低速プロセ
ッサ４及びメモリ９の消費電力も削減できる（図５にお
ける超低電力期間）。このとき、消費電力を最も低減す
ることができる。
【００６２】なお、本実施の形態３では、メモリ９への
プログラム転送を低速プロセッサ４が行ったが、ＤＭＡ
コントローラを用いて行っても同様の効果を得ることが
できる。図６は、本発明に係わるマルチプロセッサ装置
の実施の形態３における別の機能構成図である。図６
は、上述の図４にＤＭＡコントローラ１１を加え、初期
化用メモリ１０を除いたものであり、その他は図４と同
様である。高速プロセッサ１からＤＭＡコントローラ１
１に、メモリ２からメモリ９へのプログラム及びデータ
の転送を起動することで、実際の転送処理はＤＭＡコン
トローラ１１が実行する。これにより、低速プロセッサ
４の処理負荷を増加することなしにプログラム及びデー
タの転送を行うことができる。
【００６３】また、ＤＭＡコントローラも初期化用メモ
リ１０も用いずに、低速プロセッサ４がメモリ２からメ
モリ９へのプログラム及びデータの転送を行っても同様
の効果を得ることができる。
【００６４】
【発明の効果】以上説明したように、高速で動作する高
速プロセッサと、低速で動作する低速プロセッサと、処
理すべきアプリケーションに基づいて、前記高速プロセ
ッサ及び前記低速プロセッサの活性化、非活性化を制御
する活性制御手段とを備えることにより、非活性化され
たプロセッサの分の消費電力を削減でき、特に高速プロ
セッサを非活性化した場合、大幅に消費電力を低減する
ことができる。
【００６５】高速で動作する高速プロセッサと、低速で
動作する低速プロセッサと、処理すべきアプリケーショ
ンに基づいて、前記高速プロセッサ及び前記低速プロセ
ッサの活性化、非活性化を制御する活性制御手段とを備
える基づいて制御することにより、アプリケーション毎
に適切に処理でき、適切に消費電力を低減することがで
きる。
【００６６】また、前記高速プロセッサを接続する高速
バスと前記低速プロセッサを接続する低速バスとを接続
するバス接続手段を備えると共に、前記バス接続手段
は、メモリが接続され、そのメモリと前記高速バスとの
接続と切断とを切り替える切替手段を有することによ
り、高速プロセッサ停止時に高速バスも停止することが
でき、更に消費電力を低減することができる。
【００６７】また、前記アプリケーションを前記高速プ
ロセッサで処理するために必要なデータ及びプログラム
を格納するメモリを前記高速バスに接続し、前記アプリ
ケーションを前記低速プロセッサで処理するために必要
なデータ及びプログラムを格納するメモリを前記低速バ
スに接続することにより、高速プロセッサ停止時に高速
バス及び高速バス接続メモリも停止することができ、更
に消費電力を低減することができる。
【００６８】また、前記アプリケーションを前記低速プ
ロセッサで処理するために必要なデータ及びプログラム
を、前記高速バスに接続されたメモリから前記低速バス
に接続されたメモリに転送するために必要なデータ及び
プログラムを格納するメモリを備えることにより、低速
プロセッサ動作時に転送するプログラム量が低減でき、
低速プロセッサの負荷を軽減することができる。
【００６９】また、前記高速バスに接続されたメモリか
ら前記低速バスに接続されたメモリに、前記アプリケー
ションを前記低速プロセッサで処理するために必要なデ
ータ及びプログラムを転送するＤＭＡ回路を備えること
により、高速プロセッサから低速プロセッサへの処理切
り替え時の低速プロセッサの処理負荷を軽減することが
できる。
【００７０】また、前記低速プロセッサが、前記高速バ
スに接続されたメモリから、前記アプリケーションを前
記低速プロセッサで処理するために必要なデータ及びプ
ログラムを転送することにより、特別な回路なしで消費
電力の更なる低減を実現することができる。
【００７１】また、前記活性制御手段は、前記各プロセ
ッサのクロックを起動及び停止するクロック切替手段を
有することにより、クロック停止で高速プロセッサを非
活性化でき、消費電力を低減することができる。
【００７２】また、前記活性制御手段は、前記各プロセ
ッサの電源を起動及び停止する電源切替手段を有するこ
とにより、電源停止で高速プロセッサを非活性化でき、
消費電力を低減することができる。
【００７３】また、前記低速プロセッサは、前記アプリ
ケーションを低速で処理するために必要最低限の機能の
みを有することにより、回路規模が削減でき、消費電力
を低減することができる。
【００７４】また、前記低速プロセッサは、動作電圧を
低く設定し、かつクロック周波数も遅く設定することに
より、遅延を解消することができ、消費電力を低減する
ことができる。
【００７５】また、前記バス接続手段は、レジスタを有
するとともに、前記処理判別手段による判別結果に基づ
いて前記レジスタを変更し、前記活性制御手段は、前記
レジスタに基づいて前記プロセッサの活性化状態を制御
することにより、ソフトウェアにより簡単な構成で活性
化制御を行うことができ、消費電力も低減することがで
きる。
【００７６】また、前記低速プロセッサは、前記アプリ
ケーション処理完了後、前記活性制御手段に自プロセッ
サの非活性を要求することにより、低速プロセッサを処
理終了後に自動的に動作を停止することができ、消費電
力を低減することができる。
【図面の簡単な説明】
【図１】 本発明に係わるマルチプロセッサ装置の実施
の形態１における機能構成図
【図２】 本発明に係わるマルチプロセッサ装置の実施
の形態１における各プロセッサの動作状態を示す説明図
【図３】 本発明に係わるマルチプロセッサ装置の実施
の形態２における機能構成図
【図４】 本発明に係わるマルチプロセッサ装置の実施
の形態３における機能構成図
【図５】 本発明に係わるマルチプロセッサ装置の実施
の形態３における各プロセッサの動作状態を示す説明図
【図６】 本発明に係わるマルチプロセッサ装置の実施
の形態３における別の機能構成図
【図７】 従来のマイクロコンピュータにおける低消費
電力化手段の機能構成図
【符号の説明】
１ 高速プロセッサ ２ メモリ ３ 高速バス ４ 低速プロセッサ ５ａ、５ｂ Ｉ／Ｏモジュール ６ 周辺バス ７ バスアダプタ ８ 活性制御手段 ９ メモリ １０ 初期化用メモリ １１ ＤＭＡコントローラ ７１ レジスタ ８１ａ、８１ｂ、８２ａ、８２ｂ 切替部 １０１ 高速処理部 １０２ 低速処理部 ２０１ ＣＰＵ ２０２ 制御回路 ２０３ クロック選択回路 ２０４ 電源電圧選択回路 ２２１ 選択部 ２２２、２２３、２２４ レジスタ ２２５ デコード部

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 高速で動作する高速プロセッサと、 低速で動作する低速プロセッサと、 処理すべきアプリケーションに基づいて、前記高速プロ
    セッサ及び前記低速プロセッサの活性化、非活性化を制
    御する活性制御手段とを備えることを特徴とするマルチ
    プロセッサ装置。
  2. 【請求項２】 処理すべきアプリケーションを前記プロ
    セッサのうちどのプロセッサで処理すべきかを判別する
    処理判別手段を備えると共に、 前記活性制御手段は、前記処理判別手段による判別結果
    に基づいて前記高速プロセッサ及び低速プロセッサの活
    性化、非活性化を制御することを特徴とする請求項１記
    載のマルチプロセッサ装置。
  3. 【請求項３】 前記高速プロセッサを接続する高速バス
    と前記低速プロセッサを接続する低速バスとを接続する
    バス接続手段を備えると共に、 前記バス接続手段は、メモリが接続され、そのメモリと
    前記高速バスとの接続と切断とを切り替える切替手段を
    有することを特徴とする請求項１〜２記載のマルチプロ
    セッサ装置。
  4. 【請求項４】 前記アプリケーションを前記高速プロセ
    ッサで処理するために必要なデータ及びプログラムを格
    納するメモリを前記高速バスに接続し、前記アプリケー
    ションを前記低速プロセッサで処理するために必要なデ
    ータ及びプログラムを格納するメモリを前記低速バスに
    接続することを特徴とする請求項１〜２記載のマルチプ
    ロセッサ装置。
  5. 【請求項５】 前記アプリケーションを前記低速プロセ
    ッサで処理するために必要なデータ及びプログラムを、
    前記高速バスに接続されたメモリから前記低速バスに接
    続されたメモリに転送するために必要なデータ及びプロ
    グラムを格納するメモリを備えることを特徴とする請求
    項４記載のマルチプロセッサ装置。
  6. 【請求項６】 前記高速バスに接続されたメモリから前
    記低速バスに接続されたメモリに、前記アプリケーショ
    ンを前記低速プロセッサで処理するために必要なデータ
    及びプログラムを転送するＤＭＡ回路を備えることを特
    徴とする請求項４記載のマルチプロセッサ装置。
  7. 【請求項７】 前記低速プロセッサが、前記高速バスに
    接続されたメモリから、前記アプリケーションを前記低
    速プロセッサで処理するために必要なデータ及びプログ
    ラムを転送することを特徴とする請求項４記載のマルチ
    プロセッサ装置。
  8. 【請求項８】 前記活性制御手段は、前記各プロセッサ
    のクロックを起動及び停止するクロック切替手段を有す
    ることを特徴とする請求項１〜７記載のマルチプロセッ
    サ装置。
  9. 【請求項９】 前記活性制御手段は、前記各プロセッサ
    の電源を起動及び停止する電源切替手段を有することを
    特徴とする請求項１〜７記載のマルチプロセッサ装置。
  10. 【請求項１０】 前記低速プロセッサは、前記アプリケ
    ーションを低速で処理するために必要最低限の機能のみ
    を有することを特徴とする請求項１〜９記載のマルチプ
    ロセッサ装置。
  11. 【請求項１１】 前記低速プロセッサは、動作電圧を低
    く設定し、かつクロック周波数も遅く設定することを特
    徴とする請求項１〜１０記載のマルチプロセッサ装置。
  12. 【請求項１２】 前記バス接続手段は、レジスタを有す
    るとともに、前記処理判別手段による判別結果に基づい
    て前記レジスタを変更し、 前記活性制御手段は、前記レジスタに基づいて前記プロ
    セッサの活性化状態を制御することを特徴とする請求項
    ２記載のマルチプロセッサ装置。
  13. 【請求項１３】 前記低速プロセッサは、前記アプリケ
    ーション処理完了後、前記活性制御手段に自プロセッサ
    の非活性を要求すること特徴とする請求項１〜１２記載
    のマルチプロセッサ装置。
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