JP2002164546A - 半導体装置およびその作製方法 - Google Patents

半導体装置およびその作製方法

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Abstract

(57)【要約】 【課題】 本発明は、大画面化しても低消費電力を実現
した半導体装置の構造およびその作製方法を提供する。 【解決手段】 本発明は、画素部２０５のソース配線１
２６を低抵抗な材料（代表的にはアルミニウム、銀、
銅）で形成する。一方、駆動回路のソース配線は、画素
部のゲート配線１６２や画素電極１６３と同じ工程で作
製する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本願発明は薄膜トランジスタ
（以下、ＴＦＴという）で構成された回路を有する半導
体装置およびその作製方法に関する。例えば、液晶表示
パネルに代表される電気光学装置およびその様な電気光
学装置を部品として搭載した電子機器に関する。
【０００２】なお、本明細書中において半導体装置と
は、半導体特性を利用することで機能しうる装置全般を
指し、電気光学装置、半導体回路および電子機器は全て
半導体装置である。
【０００３】
【従来の技術】近年、絶縁表面を有する基板上に形成さ
れた半導体薄膜（厚さ数〜数百ｎｍ程度）を用いて薄膜
トランジスタ（ＴＦＴ）を構成する技術が注目されてい
る。薄膜トランジスタはＩＣや電気光学装置のような電
子デバイスに広く応用され、特に画像表示装置のスイッ
チング素子として開発が急がれている。
【０００４】従来より、画像表示装置として液晶表示装
置が知られている。パッシブ型の液晶表示装置に比べ高
精細な画像が得られることからアクティブマトリクス型
の液晶表示装置が多く用いられるようになっている。ア
クティブマトリクス型の液晶表示装置においては、マト
リクス状に配置された画素電極を駆動することによっ
て、画面上に表示パターンが形成される。詳しくは選択
された画素電極と該画素電極に対応する対向電極との間
に電圧が印加されることによって、画素電極と対向電極
との間に配置された液晶層の光学変調が行われ、この光
学変調が表示パターンとして観察者に認識される。
【０００５】このようなアクティブマトリクス型の液晶
表示装置の用途は広がっており、画面サイズの大面積化
とともに高精細化や高開口率化や高信頼性の要求が高ま
っている。また、同時に生産性の向上や低コスト化の要
求も高まっている。
【０００６】
【発明が解決しようとする課題】従来、上記ＴＦＴのゲ
ート配線材料としてアルミニウムを用いてＴＦＴを作製
した場合、熱処理によってヒロックやウィスカー等の突
起物の形成や、アルミニウム原子のチャネル形成領域へ
の拡散により、ＴＦＴの動作不良やＴＦＴ特性の低下を
引き起こしていた。そこで、熱処理に耐え得る金属材
料、代表的には高い融点を有している金属元素を用いた
場合、画面サイズが大面積化すると配線抵抗が高くなる
等の問題が発生し、消費電力の増大等を引き起こしてい
た。
【０００７】そこで、本発明は、大画面化しても低消費
電力を実現した半導体装置の構造およびその作製方法を
提供することを課題としている。
【０００８】
【課題を解決するための手段】本発明は、ソース配線及
びゲート配線を低抵抗な材料（代表的にはアルミニウ
ム、銀、銅またはそれらの合金）で形成する。なお、ゲ
ート電極はゲート配線と異なる層に設ける。また、駆動
回路のＮＭＯＳ回路は、全てｎチャネル型ＴＦＴで形成
し、画素部のＴＦＴもｎチャネル型ＴＦＴで形成する。
【０００９】また、ｎチャネル型ＴＦＴを組み合わせて
ＮＭＯＳ回路を形成する場合、図８（Ａ）に示したよう
にエンハンスメント型ＴＦＴ同士で形成する場合（以
下、ＥＥＭＯＳ回路という）と、図８（Ｂ）に示したよ
うにエンハンスメント型とデプレッション型とを組み合
わせて形成する場合（以下、ＥＤＭＯＳ回路という）が
ある。
【００１０】エンハンスメント型とデプレッション型と
を作り分けるには、チャネル形成領域となる半導体に周
期表の１５族に属する元素（好ましくはリン）もしくは
周期表の１３族に属する元素（好ましくはボロン）を適
宜、添加すればよい。
【００１１】また、画素部のソース配線は、駆動回路部
のソース配線とは異なる工程で作製する。
【００１２】本明細書で開示する発明の構成は、絶縁表
面上に形成された半導体層と、該半導体層上に形成され
た絶縁膜と、該絶縁膜上に形成されたゲート電極とを含
むＴＦＴを備えた半導体装置であって、第１のｎチャネ
ル型ＴＦＴを備えた画素部と、第２のｎチャネル型ＴＦ
Ｔと第３のｎチャネル型ＴＦＴからなる回路とを備えた
駆動回路とを有し、前記第１のｎチャネル型ＴＦＴ及び
前記第２のｎチャネル型ＴＦＴ及び前記第３のｎチャネ
ル型ＴＦＴのゲート電極は、第１の幅を有する第１の導
電層を下層とし、前記第１の幅より狭い第２の幅を有す
る第２の導電層を上層とする積層構造であることを特徴
とする半導体装置である。
【００１３】また、他の発明の構成は、絶縁表面上に形
成された半導体層と、該半導体層上に形成された絶縁膜
と、該絶縁膜上に形成されたゲート電極とを含むＴＦＴ
を備えた半導体装置であって、第１のｎチャネル型ＴＦ
Ｔを備えた画素部と、第２のｎチャネル型ＴＦＴと第３
のｎチャネル型ＴＦＴとを備えた駆動回路とを有し、前
記第１のｎチャネル型ＴＦＴのゲート電極は、第２の導
電層と同一の幅を有する第１の導電層との積層構造であ
り、前記第２及び前記第３のｎチャネル型ＴＦＴのゲー
ト電極は、第１の幅を有する第１の導電層を下層とし、
前記第１の幅より狭い第２の幅を有する第２の導電層を
上層とする積層構造であることを特徴とする半導体装置
である。
【００１４】上記各構成において、前記第２のｎチャネ
ル型ＴＦＴ及び前記第３のｎチャネル型ＴＦＴでＥＥＭ
ＯＳ回路またはＥＤＭＯＳ回路が形成されたことを特徴
としている。
【００１５】また、上記各構成において、前記駆動回路
のｎチャネル型ＴＦＴは、テーパー部を有するゲート電
極と、該ゲート電極と重なるチャネル形成領域と、該ゲ
ート電極と一部重なる不純物領域とを有していることを
特徴としている。
【００１６】また、上記各構成において、前記ｎチャネ
ル型ＴＦＴの不純物領域における不純物濃度は、少なく
とも１×１０17〜１×１０18／ｃｍ3の範囲で濃度勾配
を有する領域を含んでおり、チャネル形成領域からの距
離が増大するとともに不純物濃度が増加することを特徴
としている。
【００１７】また、上記各構成において、前記駆動回路
のｎチャネル型ＴＦＴにおけるソース配線と、前記画素
部のｎチャネル型ＴＦＴにおけるソース配線は材料が異
なることを特徴としている。
【００１８】また、上記各構成において、前記画素部の
ソース配線は、Ａｌ、Ｃｕ、またはＡｇを主成分とする
材料からなることを特徴としている。
【００１９】また、上記各構成において、前記画素部の
ソース配線は、スパッタ法、印刷法、メッキ法、または
これらの組み合わせにより形成されたことを特徴として
いる。
【００２０】また、上記各半導体装置とは、反射型また
は透過型の液晶モジュールであることを特徴としてい
る。
【００２１】また、上記構造を実現するための作製方法
に関する発明の構成は、絶縁表面上に駆動回路と画素部
とを備えた半導体装置の作製方法であって、絶縁表面上
に半導体層を形成する工程と、前記半導体層に第１絶縁
膜を形成する工程と、前記第１絶縁膜上に第１のゲート
電極を形成する工程と、前記第１のゲート電極をマスク
として前記半導体層にｎ型を付与する不純物元素を添加
してｎ型の第１不純物領域を形成する工程と、前記第１
のゲート電極をエッチングしてテーパ−部を形成する工
程と、前記第１のゲート電極のテーパ−部を通過させて
半導体層にｎ型を付与する不純物元素を添加してｎ型の
第２不純物領域を形成する工程と、第１のゲート電極を
覆う第２絶縁膜を形成する工程と、前記第２絶縁膜上に
画素部のソース配線を形成する工程と、前記画素部のソ
ース配線を覆う第３絶縁膜を形成する工程と、前記第３
絶縁膜上にゲート配線、及び駆動回路のソース配線を形
成する工程と、を有する半導体装置の作製方法である。
【００２２】また、上記構造を実現するための作製方法
に関する発明の構成は、絶縁表面上に第１の半導体層と
第１のゲート電極を有するｎチャネル型ＴＦＴと第２の
半導体層と第２のゲート電極を有するｎチャネル型ＴＦ
Ｔとを備えた半導体装置の作製方法であって、絶縁表面
上に第１の半導体層及び第２の半導体層を形成する工程
と、前記第１の半導体層及び第２の半導体層上に第１絶
縁膜を形成する工程と、前記第１絶縁膜上に第１のゲー
ト電極を形成する工程と、前記第１のゲート電極をマス
クとして第１の半導体層及び第２の半導体層にｎ型を付
与する不純物元素を添加してｎ型の第１不純物領域を形
成する工程と、前記第１のゲート電極をエッチングして
テーパ−部を形成する工程と、前記第１のゲート電極の
テーパ−部を通過させて第１の半導体層及び第２の半導
体層にｎ型を付与する不純物元素を添加してｎ型の第２
不純物領域を形成する工程と、前記第２の半導体層上方
における第１のゲート電極のテーパ−部のみを選択的に
除去して第２のゲート電極を形成する工程と、第１のゲ
ート電極及び第２のゲート電極を覆う第２絶縁膜を形成
する工程と、前記第２絶縁膜上に画素部のソース配線を
形成する工程と、前記画素部のソース配線を覆う第３絶
縁膜を形成する工程と、前記第３絶縁膜上にゲート配
線、及び駆動回路のソース配線を形成する工程と、を有
する半導体装置の作製方法である。
【００２３】また、上記作製方法に関する構成におい
て、第１のゲート電極を有するｎチャネル型ＴＦＴは、
駆動回路のＴＦＴであることを特徴としている。
【００２４】また、上記各作製方法に関する構成におい
て、第２のゲート電極を有するｎチャネル型ＴＦＴは、
画素部のＴＦＴであることを特徴としている。
【００２５】また、上記各作製方法に関する構成におい
て、前記駆動回路のソース配線と同時に画素電極を形成
することを特徴としている。
【００２６】また、上記各作製方法に関する構成におい
て、前記画素部のソース配線を形成する工程は、スパッ
タ法、印刷法、メッキ法、またはこれらの組み合わせで
あることを特徴としている。
【００２７】また、上記各作製方法に関する構成におい
て、第１のゲート電極は、第１の幅を有する第１の導電
層を下層とし、前記第１の幅より狭い第２の幅を有する
第２の導電層を上層とする積層構造であることを特徴と
している。また、前記第１の導電層のうち、第２の導電
層と重なっていない領域の断面形状は、テーパー形状で
あることを特徴としている。
【００２８】
【発明の実施の形態】本願発明の実施形態について、以
下に説明する。
【００２９】まず、基板上に下地絶縁膜を形成した後、
第１のフォトリソグラフィ工程によって所望の形状の半
導体層を形成する。
【００３０】次いで、半導体層を覆う絶縁膜（ゲート絶
縁膜を含む）を形成する。絶縁膜上に第１の導電膜と第
２の導電膜を積層形成する。これらの積層膜を第２のフ
ォトリソグラフィ工程により第１のエッチング処理を行
い、第１の導電層及び第２の導電層からなるゲート電極
を形成する。なお、本発明において、先にゲート電極を
形成した後、層間絶縁膜上にゲート配線を形成する。
【００３１】次いで、第２のフォトリソグラフィ工程で
形成したレジストマスクをそのままの状態としたまま、
半導体にｎ型を付与する不純物元素（リン等）を添加し
て自己整合的にｎ型の不純物領域（高濃度）を形成す
る。
【００３２】次いで、第２のフォトリソグラフィ工程で
形成したレジストマスクをそのままの状態としたまま、
エッチング条件を変えて第２のエッチング処理を行い、
テーパー部を有する第１の導電層（第１の幅）と第２の
導電層（第２の幅）を形成する。なお、第１の幅は第２
の幅より大きく、ここでの第１の導電層と第２の導電層
からなる電極がｎチャネル型ＴＦＴのゲート電極（第１
のゲート電極）となる。
【００３３】次いで、レジストマスクを除去した後、前
記第２の導電層をマスクとし、前記第１導電層のテーパ
−部を通過させて半導体層にｎ型を付与する不純物元素
を添加する。ここで、第２の導電層の下方にはチャネル
形成領域が形成され、第１の導電層の下方にはチャネル
形成領域から離れるにつれて不純物濃度が徐々に増加す
る不純物領域（低濃度）を形成する。
【００３４】この後、オフ電流を低減するためにテーパ
ー部を選択的に除去する場合、マスク数を１枚増やして
画素部以外を覆うレジストマスクを形成し、エッチング
処理を行って画素部のゲート電極のテーパー部のみを除
去すればよい。
【００３５】次いで、ゲート電極を保護する絶縁膜を形
成した後、各半導体層に添加した不純物元素の活性化を
行い、さらに絶縁膜上に第３のフォトリソグラフィ工程
により低抵抗な金属材料（代表的にはアルミニウム、
銀、銅を主成分とする材料）からなるソース配線を画素
部のみに形成する。このように本発明では画素部のソー
ス配線を低抵抗な金属材料で形成したため、画素部の面
積が大面積化しても十分駆動させることができる。ま
た、マスク数を低減するために、印刷法によりソース配
線を形成してもよい。
【００３６】次いで、層間絶縁膜の形成を行い、第４の
フォトリソグラフィ工程によりコンタクトホールを形成
する。ここでは不純物領域に達するコンタクトホール
と、ゲート電極に達するコンタクトホールと、ソース配
線に達するコンタクトホールを形成する。
【００３７】次いで、低抵抗な金属材料からなる導電膜
を形成し、第５のフォトリソグラフィ工程によりゲート
配線、ソース配線と不純物領域とを接続する電極、及び
画素電極を形成する。本発明において、ゲート配線は層
間絶縁膜に設けられたコンタクトホールを通じて第１の
ゲート電極または第２のゲート電極と電気的に接続され
ている。また、ソース配線は、層間絶縁膜に設けられた
コンタクトホールを通じて不純物領域（ソース領域）と
電気的に接続されている。また、画素電極は、層間絶縁
膜に設けられたコンタクトホールを通じて不純物領域
（ドレイン領域）と電気的に接続されている。なお、こ
の導電膜の材料は、画素電極を構成するため反射性の高
い金属材料が好ましく、代表的にはアルミニウム、また
は銀を主成分とする材料を用いる。このように本発明で
はゲート配線が低抵抗な金属材料で形成されているた
め、画素部の面積が大面積化しても十分駆動させること
ができる。
【００３８】こうして、合計５回のフォトリソグラフィ
工程、即ち、５枚のマスク数で画素ＴＦＴ（ｎチャネル
型ＴＦＴ）を有する画素部と、図８（Ａ）に示すような
ＥＥＭＯＳ回路（ｎチャネル型ＴＦＴ）を有する駆動回
路とを備えた素子基板を形成することができる。なお、
ここでは反射型の表示装置を作製する例を示したが透過
型の表示装置を作製することも可能である。透過型の表
示装置を作製する場合には、透明導電膜のパターニング
を行う必要があるため、６枚のマスク数で素子基板を形
成することができる。
【００３９】また、エンハンスメント型とデプレッショ
ン型とを組み合わせて図８（Ｂ）に示すようなＥＤＭＯ
Ｓ回路を形成する場合、導電膜を形成する前に予めマス
クを形成して、チャネル形成領域となる半導体に周期表
の１５族に属する元素（好ましくはリン）もしくは周期
表の１３族に属する元素（好ましくはボロン）を選択的
に添加すればよい。この場合には、６枚のマスク数で素
子基板を形成することができる。
【００４０】また、第３のフォトリソグラフィ法を行わ
ずに、印刷法によって画素部のソース配線を形成した場
合には、４枚のマスク数で素子基板を形成することがで
きる。
【００４１】以上の構成でなる本願発明について、以下
に示す実施例でもってさらに詳細な説明を行うこととす
る。
【００４２】
【実施例】［実施例１］ここでは、同一基板上に画素部
（ｎチャネル型ＴＦＴ）と、画素部の周辺に設ける駆動
回路のＮＭＯＳ回路を構成するＴＦＴ（ｎチャネル型Ｔ
ＦＴからなるＥＥＭＯＳ回路）を同時に作製する方法に
ついて図１〜図５を用いて説明する。
【００４３】まず、本実施例ではコーニング社の＃７０
５９ガラスや＃１７３７ガラスなどに代表されるバリウ
ムホウケイ酸ガラス、またはアルミノホウケイ酸ガラス
などのガラスからなる基板１００を用いる。なお、基板
１００としては、特に限定されず、石英基板やシリコン
基板、金属基板またはステンレス基板の表面に絶縁膜を
形成したものを用いても良い。また、本実施例の処理温
度に耐えうる耐熱性を有するプラスチック基板を用いて
もよい。
【００４４】次いで、基板１００上に酸化シリコン膜、
窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜
から成る下地膜１０１を形成する。本実施例では下地膜
１０１として２層構造を用いるが、前記絶縁膜の単層膜
または２層以上積層させた構造を用いても良い。下地膜
１０１の一層目としては、プラズマＣＶＤ法を用い、Ｓ
ｉＨ4、ＮＨ3、及びＮ2Ｏを反応ガスとして成膜される
酸化窒化シリコン膜１０１ａを１０〜２００nm（好まし
くは５０〜１００nm）形成する。本実施例では、膜厚５
０ｎｍの酸化窒化シリコン膜１０１ａ（組成比Ｓｉ＝３
２％、Ｏ＝２７％、Ｎ＝２４％、Ｈ＝１７％）を形成し
た。次いで、下地膜１０１のニ層目としては、プラズマ
ＣＶＤ法を用い、ＳｉＨ4及びＮ2Ｏを反応ガスとして成
膜される酸化窒化シリコン膜１０１ｂを５０〜２００ｎ
ｍ（好ましくは１００〜１５０nm）の厚さに積層形成す
る。本実施例では、膜厚１００ｎｍの酸化窒化シリコン
膜１０１ｂ（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７
％、Ｈ＝２％）を形成した。
【００４５】次いで、下地膜上に半導体層１０２〜１０
５を形成する。半導体層１０２〜１０５は、非晶質構造
を有する半導体膜を公知の手段（スパッタ法、ＬＰＣＶ
Ｄ法、またはプラズマＣＶＤ法等）により成膜した後、
公知の結晶化処理（レーザー結晶化法、熱結晶化法、ま
たはニッケルなどの触媒を用いた熱結晶化法等）を行っ
て得られた結晶質半導体膜を所望の形状にパターニング
して形成する。この半導体層１０２〜１０５の厚さは２
５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで形
成する。結晶質半導体膜の材料に限定はないが、好まし
くはシリコンまたはシリコンゲルマニウム合金などで形
成すると良い。本実施例では、プラズマＣＶＤ法を用
い、５５ｎｍの非晶質シリコン膜を成膜した後、ニッケ
ルを含む溶液を非晶質シリコン膜上に保持させた。この
非晶質シリコン膜に脱水素化（５００℃、１時間）を行
った後、熱結晶化（５５０℃、４時間）を行い、さらに
結晶化を改善するためのレーザーアニ―ル処理を行って
結晶質シリコン膜を形成した。そして、この結晶質シリ
コン膜をフォトリソグラフィ法を用いたパターニング処
理によって、半導体層１０２〜１０５を形成した。
【００４６】また、半導体層１０２〜１０５を形成した
後、エンハンスメント型とデプレッション型とを作り分
けるために微量な不純物元素（ボロンまたはリン）のド
ーピングを適宜行ってもよい。
【００４７】また、レーザー結晶化法で結晶質半導体膜
を作製する場合には、パルス発振型または連続発光型の
エキシマレーザーやＹＡＧレーザー、ＹＶＯ4レーザー
を用いることができる。これらのレーザーを用いる場合
には、レーザー発振器から放射されたレーザー光を光学
系で線状に集光し半導体膜に照射する方法を用いると良
い。結晶化の条件は実施者が適宣選択するものである
が、エキシマレーザーを用いる場合はパルス発振周波数
３０Ｈｚとし、レーザーエネルギー密度を１００〜４０
０mJ/cm2(代表的には２００〜３００mJ/cm2)とする。ま
た、ＹＡＧレーザーを用いる場合にはその第２高調波を
用いパルス発振周波数１〜１０ｋＨｚとし、レーザーエ
ネルギー密度を３００〜６００mJ/cm2(代表的には３５
０〜５００mJ/cm2)とすると良い。そして幅１００〜１
０００μｍ、例えば４００μｍで線状に集光したレーザ
ー光を基板全面に渡って照射し、この時の線状レーザー
光の重ね合わせ率（オーバーラップ率）を８０〜９８％
として行えばよい。
【００４８】また、図１４にレーザー照射の様子につい
て簡略に示した。レーザー光源１１０１から出射された
レーザー光は、光学系１１０２及びミラー１１０３によ
って大型基板に照射する。なお、大型基板上の矢印はレ
ーザー光の走査方向を示している。図１４は、６５０×
５５０ｍｍの大型基板１１０５に多面取り、ここでは６
個の１２．１インチを形成する例を示した。
【００４９】次いで、半導体層１０２〜１０５を覆うゲ
ート絶縁膜１０６を形成する。ゲート絶縁膜１０６はプ
ラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜
１５０ｎｍとしてシリコンを含む絶縁膜で形成する。本
実施例では、プラズマＣＶＤ法により１１５ｎｍの厚さ
で酸化窒化シリコン膜（組成比Ｓｉ＝３２％、Ｏ＝５９
％、Ｎ＝７％、Ｈ＝２％）で形成した。勿論、ゲート絶
縁膜は酸化窒化シリコン膜に限定されるものでなく、他
のシリコンを含む絶縁膜を単層または積層構造として用
いても良い。
【００５０】次いで、図１（Ａ）に示すように、ゲート
絶縁膜１０６上に膜厚２０〜１００ｎｍの第１の導電膜
１０７ａと、膜厚１００〜４００ｎｍの第２の導電膜１
０７ｂとを積層形成する。本実施例では、膜厚３０ｎｍ
のＴａＮ膜からなる第１の導電膜１０７ａと、膜厚３７
０ｎｍのＷ膜からなる第２の導電膜１０７ｂを積層形成
した。ＴａＮ膜はスパッタ法で形成し、Ｔａのターゲッ
トを用い、窒素を含む雰囲気内でスパッタした。また、
Ｗ膜は、Ｗのターゲットを用いたスパッタ法で形成し
た。その他に６フッ化タングステン（ＷＦ6）を用いる
熱ＣＶＤ法で形成することもできる。いずれにしてもゲ
ート電極として使用するためには低抵抗化を図る必要が
あり、Ｗ膜の抵抗率は２０μΩｃｍ以下にすることが望
ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を
図ることができるが、Ｗ膜中に酸素などの不純物元素が
多い場合には結晶化が阻害され高抵抗化する。従って、
本実施例では、高純度のＷ（純度９９．９９９９％また
は９９．９９％）のターゲットを用いたスパッタ法で、
さらに成膜時に気相中からの不純物の混入がないように
十分配慮してＷ膜を形成することにより、抵抗率９〜２
０μΩｃｍを実現することができた。
【００５１】なお、本実施例では、第１の導電膜１０７
ａをＴａＮ、第２の導電膜１０７ｂをＷとしたが、特に
限定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃ
ｕ、Ｃｒ、Ｎｄから選ばれた元素、または前記元素を主
成分とする合金材料若しくは化合物材料で形成してもよ
い。また、リン等の不純物元素をドーピングした多結晶
シリコン膜に代表される半導体膜を用いてもよい。ま
た、第１の導電膜をタンタル（Ｔａ）膜で形成し、第２
の導電膜をＷ膜とする組み合わせ、第１の導電膜を窒化
チタン（ＴｉＮ）膜で形成し、第２の導電膜をＷ膜とす
る組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）
膜で形成し、第２の導電膜をＡｌ膜とする組み合わせ、
第１の導電膜を窒化タンタル（ＴａＮ）膜で形成し、第
２の導電膜をＣｕ膜とする組み合わせとしてもよい。
【００５２】次に、フォトリソグラフィ法を用いてレジ
ストからなるマスク１０８ａ〜１１１ａを形成し、電極
及び配線を形成するための第１のエッチング処理を行
う。第１のエッチング処理では第１及び第２のエッチン
グ条件で行う。本実施例では第１のエッチング条件とし
て、ＩＣＰ（Inductively Coupled Plasma：誘導結合型
プラズマ）エッチング法を用い、エッチング用ガスにＣ
Ｆ4とＣｌ2とＯ2とを用い、それぞれのガス流量比を２
５／２５／１０（ｓｃｃｍ）とし、１Paの圧力でコイル
型の電極に５００WのＲＦ（13.56MHz）電力を投入して
プラズマを生成してエッチングを行った。なお、エッチ
ング用ガスとしては、Ｃｌ2、ＢＣｌ3、ＳｉＣｌ4、Ｃ
Ｃｌ4などを代表とする塩素系ガスまたはＣＦ4、Ｓ
Ｆ6、ＮＦ3などを代表とするフッ素系ガス、またはＯ2
を適宜用いることができる。ここでは、松下電器産業
（株）製のＩＣＰを用いたドライエッチング装置（Mode
l Ｅ６４５−□ＩＣＰ）を用いた。基板側（試料ステ
ージ）にも１５０WのＲＦ（13.56MHz）電力を投入し、
実質的に負の自己バイアス電圧を印加する。この第１の
エッチング条件によりＷ膜をエッチングして第１の導電
層の端部をテーパー形状とする。第１のエッチング条件
でのＷに対するエッチング速度は２００．３９ｎｍ／ｍ
ｉｎ、ＴａＮに対するエッチング速度は８０．３２ｎｍ
／ｍｉｎであり、ＴａＮに対するＷの選択比は約２．５
である。また、この第１のエッチング条件によって、Ｗ
のテーパー角は、約２６°となる。
【００５３】この後、レジストからなるマスク１０８ａ
〜１１１ａを除去せずに第２のエッチング条件に変え、
エッチング用ガスにＣＦ4とＣｌ2とを用い、それぞれの
ガス流量比を３０／３０（ｓｃｃｍ）とし、１Paの圧力
でコイル型の電極に５００WのＲＦ（13.56MHz）電力を
投入してプラズマを生成して約３０秒程度のエッチング
を行った。基板側（試料ステージ）にも２０WのＲＦ（1
3.56MHz）電力を投入し、実質的に負の自己バイアス電
圧を印加する。ＣＦ4とＣｌ2を混合した第２のエッチン
グ条件ではＷ膜及びＴａＮ膜とも同程度にエッチングさ
れる。第２のエッチング条件でのＷに対するエッチング
速度は５８．９７ｎｍ／ｍｉｎ、ＴａＮに対するエッチ
ング速度は６６．４３ｎｍ／ｍｉｎである。なお、ゲー
ト絶縁膜上に残渣を残すことなくエッチングするために
は、１０〜２０％程度の割合でエッチング時間を増加さ
せると良い。
【００５４】上記第１のエッチング処理では、レジスト
からなるマスクの形状を適したものとすることにより、
基板側に印加するバイアス電圧の効果により第１の導電
層及び第２の導電層の端部がテーパー形状となる。この
テーパー部の角度は１５〜４５°とすればよい。
【００５５】こうして、第１のエッチング処理により第
１の導電層と第２の導電層から成る第１の形状の導電層
１１３〜１１６（第１の導電層１１３ａ〜１１６ａと第
２の導電層１１３ｂ〜１１６ｂ）を形成する。（図１
（Ｂ））ここでのチャネル長方向における第１の導電層
の幅は、上記実施の形態に示した第１の幅に相当する。
図示しないが、ゲート絶縁膜となる絶縁膜１０６のう
ち、第１の形状の導電層１１３〜１１６で覆われない領
域は１０〜２０nm程度エッチングされ薄くなった領域が
形成される。
【００５６】そして、レジストからなるマスクを除去せ
ずに第１のドーピング処理を行い、半導体層にｎ型を付
与する不純物元素を添加する。（図１（Ｃ））ドーピン
グ処理はイオンドープ法、若しくはイオン注入法で行え
ば良い。イオンドープ法の条件はドーズ量を１×１０13
〜５×１０15/cm2とし、加速電圧を６０〜１００ｋｅＶ
として行う。本実施例ではドーズ量を１．５×１０15/c
m2とし、加速電圧を８０ｋｅＶとして行った。ｎ型を付
与する不純物元素として１５族に属する元素、典型的に
はリン（Ｐ）または砒素（Ａｓ）を用いるが、ここでは
リン（Ｐ）を用いた。この場合、導電層１１３〜１１６
がｎ型を付与する不純物元素に対するマスクとなり、自
己整合的にｎ型の不純物領域（高濃度）１１８〜１２１
が形成される。不純物領域１１８〜１２１には１×１０
20〜１×１０21/cm3の濃度範囲でｎ型を付与する不純物
元素を添加する。
【００５７】次いで、レジストからなるマスクを除去せ
ずに第２のエッチング処理を行う。ここでは、エッチン
グ用ガスにＳＦ6とＣｌ2とＯ2とを用い、それぞれのガ
ス流量比を２４／１２／２４（ｓｃｃｍ）とし、１．３
Paの圧力でコイル型の電極に７００WのＲＦ（13.56MH
z）電力を投入してプラズマを生成してエッチングを２
５秒行った。基板側（試料ステージ）にも１０WのＲＦ
（13.56MHz）電力を投入し、実質的に負の自己バイアス
電圧を印加する。第２のエッチング処理でのＷに対する
エッチング速度は２２７．３ｎｍ／ｍｉｎ、ＴａＮに対
するエッチング速度は３２．１ｎｍ／ｍｉｎであり、Ｔ
ａＮに対するＷの選択比は７．１であり、絶縁膜１０６
であるＳｉＯＮに対するエッチング速度は３３．７ｎｍ
／ｍｉｎであり、ＴａＮに対するＷの選択比は６．８３
である。このようにエッチングガス用ガスにＳＦ6を用
いた場合、絶縁膜１０６との選択比が高いので膜減りを
抑えることができる。
【００５８】この第２のエッチング処理により第２の導
電層（Ｗ）のテーパー角は７０°となった。この第２の
エッチング処理により第２の導電層１２２ｂ〜１２５ｂ
を形成する。一方、第１の導電層は、ほとんどエッチン
グされず、第１の導電層１２２ａ〜１２５ａを形成す
る。（図１（Ｄ））図示しないが、実際には、第１の導
電層の幅は、第２のエッチング処理前に比べて約０．１
５μｍ程度、即ち線幅全体で０．３μｍ程度後退する。
また、ここでのチャネル長方向における第２の導電層の
幅が実施の形態に示した第２の幅に相当する。
【００５９】なお、第１の導電層１２２ａと第２の導電
層１２２ｂとで形成された電極は、後の工程で形成され
るＣＭＯＳ回路のｎチャネル型ＴＦＴのゲート電極とな
り、第１の導電層１２５ａと第２の導電層１２５ｂとで
形成された電極は、後の工程で形成される保持容量の一
方の電極となる。
【００６０】また、上記第２のエッチング処理におい
て、ＣＦ4とＣｌ2とＯ2とをエッチングガスに用いるこ
とも可能である。その場合は、それぞれのガス流量比を
２５／２５／１０（ｓｃｃｍ）とし、１Paの圧力でコイ
ル型の電極に５００WのＲＦ（13.56MHz）電力を投入し
てプラズマを生成してエッチングを行えばよい。基板側
（試料ステージ）にも２０WのＲＦ（13.56MHz）電力を
投入し、実質的に負の自己バイアス電圧を印加する。Ｃ
Ｆ4とＣｌ2とＯ2とを用いる場合のＷに対するエッチン
グ速度は１２４．６２ｎｍ／ｍｉｎ、ＴａＮに対するエ
ッチング速度は２０．６７ｎｍ／ｍｉｎであり、ＴａＮ
に対するＷの選択比は６．０５である。従って、Ｗ膜が
選択的にエッチングされる。また、この場合、絶縁膜１
０６のうち、第１の形状の導電層１２２〜１２５で覆わ
れない領域は５０nm程度エッチングされ薄くなった領域
が形成される。
【００６１】次いで、レジストからなるマスクを除去し
た後、第２のドーピング処理を行って図２（Ａ）の状態
を得る。ドーピングは第２の導電層１２２ｂ〜１２５ｂ
を不純物元素に対するマスクとして用い、第１の導電層
におけるテーパー部下方の半導体層に不純物元素が添加
されるようにドーピングする。本実施例では、不純物元
素としてＰ（リン）を用い、ドーピング条件をドーズ量
１．５×１０14/cm2、加速電圧９０ｋｅＶ、イオン電流
密度０．５μＡ／ｃｍ2、フォスフィン（ＰＨ3）５％水
素希釈ガス、ガス流量３０ｓｃｃｍにてプラズマドーピ
ングを行った。こうして、第１の導電層と重なる不純物
領域（低濃度）１２７〜１３６を自己整合的に形成す
る。この不純物領域１２７〜１３６へ添加されたリン
（Ｐ）の濃度は、１×１０17〜１×１０19/cm3であり、
且つ、第１の導電層におけるテーパー部の膜厚に従って
濃度勾配を有している。なお、第１の導電層のテーパー
部と重なる半導体層において、第１の導電層におけるテ
ーパー部の端部から内側に向かって不純物濃度（Ｐ濃
度）が次第に低くなっている。即ち、この第２のドーピ
ング処理により濃度分布が形成される。また、不純物領
域（高濃度）１１８〜１２１にも不純物元素がさらに添
加され、不純物領域（高濃度）１３７〜１４５を形成す
る。
【００６２】なお、本実施例ではテーパ−部の幅（チャ
ネル長方向の幅）は少なくとも０．５μｍ以上であるこ
とが好ましく、１．５μｍ〜２μｍが限界である。従っ
て、膜厚にも左右されるが濃度勾配を有する不純物領域
（低濃度）のチャネル長方向の幅も１．５μｍ〜２μｍ
が限界となる。また、ここでは、不純物領域（高濃度）
と不純物領域（低濃度）とを別々なものとして図示して
いるが、実際は、明確な境界はなく、濃度勾配を有する
領域が形成されている。また、同様にチャネル形成領域
と不純物領域（低濃度）との明確な境界もない。
【００６３】次いで、後に画素部以外をレジストからな
るマスク１４６、１４７で覆い、第３のエッチング処理
を行う。この第３のエッチング処理では第１の導電層の
テーパー部を選択的にエッチングして、半導体層と重な
る領域がなくなるようにする。第３のエッチング処理
は、エッチングガスにＷとの選択比が高いＣｌ3を用
い、ＩＣＰエッチング装置を用いて行う。本実施例で
は、Ｃｌ3のガス流量比を８０（ｓｃｃｍ）とし、１．
２Ｐａの圧力でコイル型の電極に３５０WのＲＦ（13.56
MHz）電力を投入してプラズマを生成してエッチングを
３０秒行った。基板側（試料ステージ）にも５０WのＲ
Ｆ（13.56MHz）電力を投入し、実質的に負の自己バイア
ス電圧を印加する。第３のエッチングにより、第１の導
電層１２４ｃが形成される。（図２（Ｂ））
【００６４】本実施例では第３のエッチング処理を行う
例を示したが、第３のエッチングを行う必要がなけれ
ば、特に行う必要はない。
【００６５】次いで、レジストからなるマスク１４６、
１４７を除去して第１の層間絶縁膜１５４を形成する。
この第１の層間絶縁膜１５４としては、プラズマＣＶＤ
法またはスパッタ法を用い、厚さを１０〜２００ｎｍと
してシリコンを含む絶縁膜で形成する。この第１の層間
絶縁膜は、膜減りした絶縁膜に後でコンタクトホールを
形成する際、半導体層をオーバーエッチングしないよう
にエッチングストッパーとしての機能を果たすものであ
る。本実施例では、プラズマＣＶＤ法により膜厚５０ｎ
ｍの酸化シリコン膜を形成した。勿論、第１の層間絶縁
膜１５４は酸化シリコン膜に限定されるものでなく、他
のシリコンを含む絶縁膜を単層または積層構造として用
いても良い。
【００６６】次いで、図２（Ｄ）に示すように、それぞ
れの半導体層に添加された不純物元素を活性化処理する
工程を行う。この活性化工程はファーネスアニール炉を
用いる熱アニール法で行う。熱アニール法としては、酸
素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の
窒素雰囲気中で４００〜７００℃、代表的には５００〜
５５０℃で行えばよく、本実施例では５５０℃、４時間
の熱処理で活性化処理を行った。なお、熱アニール法の
他に、レーザーアニール法、またはラピッドサーマルア
ニール法（ＲＴＡ法）を適用することができる。
【００６７】また、図示しないが、この活性化処理によ
り不純物元素が拡散してｎ型の不純物領域（低濃度）と
不純物領域（高濃度）との境界がほとんどなくなる。
【００６８】なお、本実施例では、上記活性化処理と同
時に、結晶化の際に触媒として使用したニッケルが高濃
度のリンを含む不純物領域にゲッタリングされ、主にチ
ャネル形成領域となる半導体層中のニッケル濃度が低減
される。このようにして作製したチャネル形成領域を有
するＴＦＴはオフ電流値が下がり、結晶性が良いことか
ら高い電界効果移動度が得られ、良好な特性を達成する
ことができる。
【００６９】また、第１の層間絶縁膜を形成する前に活
性化処理を行っても良い。ただし、用いた配線材料が熱
に弱い場合には、本実施例のようにゲート電極を保護す
るため第１の層間絶縁膜（シリコンを主成分とする絶縁
膜、例えば窒化珪素膜）を形成した後で活性化処理を行
うことが好ましい。
【００７０】次いで、水素雰囲気中で熱処理を行って半
導体層を水素化する。水素化の他の手段として、プラズ
マ水素化（プラズマにより励起された水素を用いる）を
用いてもよい。
【００７１】また、活性化処理としてレーザーアニール
法を用いる場合には、上記水素化を行った後、エキシマ
レーザーやＹＡＧレーザー等のレーザー光を照射するこ
とが望ましい。
【００７２】次いで、第１の層間絶縁膜上に画素部のソ
ース配線１２６を形成する。（図３（Ａ））このソース
配線１２６は低抵抗な材料、代表的にはアルミニウム、
銀、銅またはこれらを主成分とする材料を用いることが
好ましい。
【００７３】本実施例ではスパッタ法によりアルミニウ
ムを主成分とする導電膜を形成し、フォトリソグラフィ
法を用いてソース配線１２６を形成した。また、このソ
ース配線の他の作製方法として、印刷法やメッキ法を用
いることも可能である。
【００７４】次いで、画素のソース配線を覆う第２の絶
縁膜１５５を形成する。第２の絶縁膜１５５としてはシ
リコンを主成分とする無機絶縁膜を用いればよい。
【００７５】ここでは、第１の層間絶縁膜上に画素のソ
ース配線１２６を形成した例を示したが、活性化を行っ
た後、窒化シリコン膜からなる第２の層間絶縁膜を形成
して熱処理（３００〜５５０℃で１〜１２時間の熱処
理）を行い、半導体層を水素化する工程を行った後、第
２の層間絶縁膜上に画素のソース配線を形成してもよ
い。この際の水素化は第２の層間絶縁膜に含まれる水素
により半導体層のダングリングボンドを終端する工程で
ある。
【００７６】次いで、第２の層間絶縁膜１５５上に有機
絶縁物材料から成る第３の層間絶縁膜１５６を形成す
る。本実施例では膜厚１．６μｍのアクリル樹脂膜を形
成した。次いで、各不純物領域（１３７、１３８、１４
９、１５０、１５１、１５３、１４４）に達するコンタ
クトホールと、画素部のソース配線１２６に達するコン
タクトホールと、ゲート電極１２４に達するコンタクト
ホールと、電極１２５ｂに達するコンタクトホールを形
成するためのパターニングを行う。
【００７７】次いで、不純物領域（１３７、１３８、１
４９、１５０）とそれぞれ電気的に接続する電極１５７
〜１６０及び駆動回路のソース配線と、不純物領域１４
４及び不純物領域１５３と電気的に接続する画素電極１
６３と、ソース領域となる不純物領域１５１と画素部の
ソース配線１２６とを電気的に接続する電極（接続電
極）１６１と、ゲート電極１２４と電気的に接続するゲ
ート配線１６２と、電極１２５ｂと電気的に接続する容
量配線１６９を形成する。これらの電極及び画素電極の
材料は、ＡｌまたはＡｇを主成分とする膜、またはそれ
らの積層膜等の反射性に優れた材料を用いる。
【００７８】また、保持容量２０７の一方の電極として
機能する不純物領域１３５、１３６、１４４、１４５に
は、それぞれｎ型を付与する不純物元素が添加されてい
る。保持容量２０７は、絶縁膜１０６を誘電体として、
容量配線１６９と接続された電極１２５ａ、１２５ｂ
と、半導体層とで形成している。
【００７９】以上の様にして、ｎチャネル型ＴＦＴ２０
３及びｎチャネル型ＴＦＴ２０４からなるＮＭＯＳ回路
２０２を含む駆動回路２０１と、ｎチャネルＴＦＴから
なる画素ＴＦＴ２０６及び保持容量２０７とを有する画
素部２０５とを同一基板上に形成することができる。
（図３（Ｂ））本明細書中ではこのような基板を便宜上
アクティブマトリクス基板と呼ぶ。
【００８０】なお、本実施例では、ｎチャネル型ＴＦＴ
２０３及びｎチャネル型ＴＦＴ２０４を用いて図８
（Ａ）に示すＥＥＭＯＳ回路を構成している。
【００８１】本実施例で作製するアクティブマトリクス
基板の画素部の上面図を図５に示す。なお、図３（Ｂ）
に対応する部分には同じ符号を用いている。図３（Ｂ）
中の鎖線Ａ−Ａ’は図４中の鎖線Ａ―Ａ’で切断した断
面図に対応している。また、図３（Ｂ）中の鎖線Ｂ−
Ｂ’は図５中の鎖線Ｂ―Ｂ’で切断した断面図に対応し
ている。また、図４は画素のソース配線１２６を形成し
た直後の上面図を示している。
【００８２】本実施例の画素構造は、ブラックマトリク
スを用いることなく、画素電極間の隙間が遮光されるよ
うに、画素電極１６３の端部をソース配線１２６と重な
るように配置形成させている。
【００８３】また、本実施例で示す工程に従えば、アク
ティブマトリクス基板の作製に必要なフォトマスクの数
を６枚とすることができた。
【００８４】［実施例２］本実施例では、実施例１で作
製したアクティブマトリクス基板から、アクティブマト
リクス型液晶表示装置を作製する工程を以下に説明す
る。説明には図６を用いる。
【００８５】まず、実施例１に従い、図３（Ｂ）の状態
のアクティブマトリクス基板を得た後、図３（Ｂ）のア
クティブマトリクス基板上に配向膜３０１を形成しラビ
ング処理を行う。なお、本実施例では配向膜３０１を形
成する前に、アクリル樹脂膜等の有機樹脂膜をパターニ
ングすることによって基板間隔を保持するための柱状の
スペーサを所望の位置に形成した。また、柱状のスペー
サに代えて、球状のスペーサを基板全面に散布してもよ
い。
【００８６】次いで、対向基板３００を用意する。この
対向基板には、着色層３０２、遮光層３０３が各画素に
対応して配置されたカラーフィルタが設けられている。
また、駆動回路の部分にも遮光層３０３を設けた。この
カラーフィルタと遮光層とを覆う平坦化膜３０４を設け
た。次いで、平坦化膜３０４上に透明導電膜からなる対
向電極３０５を画素部に形成し、対向基板の全面に配向
膜３０６を形成し、ラビング処理を施した。
【００８７】そして、画素部と駆動回路が形成されたア
クティブマトリクス基板と対向基板とをシール材３０７
で貼り合わせる。シール材３０７にはフィラーが混入さ
れていて、このフィラーと柱状スペーサによって均一な
間隔を持って２枚の基板が貼り合わせられる。その後、
両基板の間に液晶材料３０８を注入し、封止剤（図示せ
ず）によって完全に封止する。液晶材料３０８には公知
の液晶材料を用いれば良い。このようにして図５に示す
アクティブマトリクス型液晶表示装置が完成する。そし
て、必要があれば、アクティブマトリクス基板または対
向基板を所望の形状に分断する。さらに、公知の技術を
用いて偏光板等を適宜設けた。そして、公知の技術を用
いてＦＰＣを貼りつけた。
【００８８】こうして得られた液晶モジュールの構成を
図７の上面図を用いて説明する。なお、図６と対応する
部分には同じ符号を用いた。
【００８９】図７で示す上面図は、画素部、駆動回路、
ＦＰＣ（フレキシブルプリント配線板：Flexible Print
ed Circuit）３１１を貼り付ける外部入力端子３０９、
外部入力端子と各回路の入力部までを接続する配線３１
０などが形成されたアクティブマトリクス基板と、カラ
ーフィルタなどが設けられた対向基板３００とがシール
材３０７を介して貼り合わされている。
【００９０】ゲート配線側駆動回路２０１ａと重なるよ
うに対向基板側に遮光層３０３ａが設けられ、ソース配
線側駆動回路２０１ｂと重なるように対向基板側に遮光
層４０３ｂが形成されている。また、画素部２０５上の
対向基板側に設けられたカラーフィルタ３０２は遮光層
と、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）の各色の着色
層とが各画素に対応して設けられている。実際に表示す
る際には、赤色（Ｒ）の着色層、緑色（Ｇ）の着色層、
青色（Ｂ）の着色層の３色でカラー表示を形成するが、
これら各色の着色層の配列は任意なものとする。
【００９１】ここでは、カラー化を図るためにカラーフ
ィルタ３０２を対向基板に設けているが特に限定され
ず、アクティブマトリクス基板を作製する際、アクティ
ブマトリクス基板にカラーフィルタを形成してもよい。
【００９２】また、カラーフィルタにおいて隣り合う画
素の間には遮光層が設けられており、表示領域以外の箇
所を遮光している。また、ここでは、駆動回路を覆う領
域にも遮光層３０３ａ、３０３ｂを設けているが、駆動
回路を覆う領域は、後に液晶表示装置を電子機器の表示
部として組み込む際、カバーで覆うため、特に遮光層を
設けない構成としてもよい。また、アクティブマトリク
ス基板を作製する際、アクティブマトリクス基板に遮光
層を形成してもよい。
【００９３】また、上記遮光層を設けずに、対向基板と
対向電極の間に、カラーフィルタを構成する着色層を複
数層重ねた積層で遮光するように適宜配置し、表示領域
以外の箇所（各画素電極の間隙）や、駆動回路を遮光し
てもよい。
【００９４】また、外部入力端子にはベースフィルムと
配線から成るＦＰＣ４１１が異方性導電性樹脂で貼り合
わされている。さらに補強板で機械的強度を高めてい
る。
【００９５】以上のようにして作製される液晶モジュー
ルは各種電子機器の表示部として用いることができる。
【００９６】［実施例３］実施例１に示すｎチャネル型
ＴＦＴは、チャネル形成領域となる半導体に周期表の１
５族に属する元素（好ましくはリン）もしくは周期表の
１３族に属する元素（好ましくはボロン）を添加するこ
とによりエンハンスメント型とデプレッション型とを作
り分けることができる。
【００９７】また、ｎチャネル型ＴＦＴを組み合わせて
ＮＭＯＳ回路を形成する場合、エンハンスメント型ＴＦ
Ｔ同士で形成する場合（以下、ＥＥＭＯＳ回路という）
と、エンハンスメント型とデプレッション型とを組み合
わせて形成する場合（以下、ＥＤＭＯＳ回路という）が
ある。
【００９８】ここでＥＥＭＯＳ回路の例を図８（Ａ）
に、ＥＤＭＯＳ回路の例を図８（Ｂ）に示す。図８
（Ａ）において、３１、３２はどちらもエンハンスメン
ト型のｎチャネル型ＴＦＴ（以下、Ｅ型ＮＴＦＴとい
う）である。また、図８（Ｂ）において、３３はＥ型Ｎ
ＴＦＴ、３４はデプレッション型のｎチャネル型ＴＦＴ
（以下、Ｄ型ＮＴＦＴという）である。
【００９９】なお、図８（Ａ）、（Ｂ）において、ＶDH
は正の電圧が印加される電源線（正電源線）であり、Ｖ
DLは負の電圧が印加される電源線（負電源線）である。
負電源線は接地電位の電源線（接地電源線）としても良
い。
【０１００】さらに、図８（Ａ）に示したＥＥＭＯＳ回
路もしくは図８（Ｂ）に示したＥＤＭＯＳ回路を用いて
シフトレジスタを作製した例を図９に示す。図９におい
て、４０、４１はフリップフロップ回路である。また、
４２、４３はＥ型ＮＴＦＴであり、Ｅ型ＮＴＦＴ４２の
ゲートにはクロック信号（ＣＬ）が入力され、Ｅ型ＮＴ
ＦＴ４３のゲートには極性の反転したクロック信号（Ｃ
Ｌバー）が入力される。また、４４で示される記号はイ
ンバータ回路であり、図９（Ｂ）に示すように、図８
（Ａ）に示したＥＥＭＯＳ回路もしくは図８（Ｂ）に示
したＥＤＭＯＳ回路が用いられる。従って、表示装置の
駆動回路を全てｎチャネル型ＴＦＴで構成することも可
能である。
【０１０１】なお、本実施例は実施例１または実施例２
と自由に組み合わせることができる。
【０１０２】［実施例４］本実施例では画素ＴＦＴは、
実施例１と異なるゲート電極を設ける例を図１０に示
す。なお、画素部のゲート電極が異なるだけであるので
図１０では画素部のみを図示した。
【０１０３】本実施例は、実施例１の図２（Ｂ）の第３
のエッチング処理を行わない例である。従って第１の導
電層６０４は絶縁膜を挟んで不純物領域６０３、６０５
と重なり、第１の導電層６０７は絶縁膜を挟んで不純物
領域６０６、６０８と重なる。
【０１０４】なお、テーパー部を有する第１の導電層６
０４、６０７は、実施例１の第１の導電層１２４ａに相
当する。
【０１０５】本実施例は、実施例１と比較してマスク数
を１枚低減することができ、アクティブマトリクス基板
の作製に必要なフォトマスクの数を５枚とすることがで
きた。
【０１０６】なお、本実施例は実施例１乃至３のいずれ
か一と自由に組み合わせることができる。
【０１０７】［実施例５］実施例１では反射型の液晶表
示装置に用いるアクティブマトリクス基板の作製例を示
したが、本実施例は透過型の例を示す。なお、画素部が
異なるだけであるので図１１では画素部のみを図示し
た。
【０１０８】図１１（Ａ）は、実施例１に従って、第３
の層間絶縁膜を形成した後、透明導電膜からなる画素電
極７００をフォトマスクを用いてパターニングし、コン
タクトホールを形成し、各電極及びゲート配線を形成し
た例である。画素電極７００とする透明導電膜は、例え
ばＩＴＯ（酸化インジウム酸化スズ合金）、酸化インジ
ウム酸化亜鉛合金（Ｉｎ2Ｏ3―ＺｎＯ）、酸化亜鉛（Ｚ
ｎＯ）等を用いればよい。
【０１０９】画素電極７００は、画素電極７００と重な
る接続電極７０６によって画素ＴＦＴ７０２の不純物領
域７０５と電気的に接続される。また、図１１（Ａ）に
おいて、７０１はソース配線、７０３、７０４はゲート
電極である。また、本実施例では画素電極を形成した後
に接続電極を形成した例を示したが、コンタクトホール
を形成し、接続電極を形成した後、その接続電極と重な
るように透明導電膜からなる画素電極を形成してもよ
い。
【０１１０】図１１（Ａ）の構造を得る作製方法では、
アクティブマトリクス基板の作製に必要なフォトマスク
の数を７枚とすることができた。
【０１１１】また、図１１（Ｂ）は、実施例４に従って
得られる画素ＴＦＴ７０９を用いた透過型の液晶表示装
置に用いるアクティブマトリクス基板の例である。な
お、図１１（Ａ）と同一の部分には同じ符号を用いた。
【０１１２】図１１（Ｂ）において、画素ＴＦＴ７０９
のゲート電極は、図１１（Ａ）と同様に透明導電膜から
なる画素電極７００を形成する。
【０１１３】図１１（Ｂ）では、図１１（Ａ）とゲート
電極の構造が異なっており、第１の導電層７０７、７０
８はテーパー部を有している。
【０１１４】図１１（Ｂ）の構造を得る作製方法では、
アクティブマトリクス基板の作製に必要なフォトマスク
の数を６枚とすることができた。
【０１１５】なお、本実施例は実施例１乃至４のいずれ
か一と自由に組み合わせることができる。
【０１１６】［実施例６］本発明は、画素部のソース配
線を駆動回路のソース配線と異なる工程で形成すること
を特徴としている。本実施例では相違点について図１２
を用い詳しく説明する。なお、図１２において、簡略化
のため画素部のソース配線９１は３本、ゲート配線９２
は３本のみ示した。また、画素部のソース配線９１は互
いに平行な帯状でその間隔は画素ピッチに等しい。
【０１１７】なお、図１２はデジタル駆動を行うための
ブロック構成である。本実施例では、ソース側駆動回路
９３、画素部９４及びゲート側駆動回路９５を有してい
る。なお、本明細書中において、駆動回路とはソース側
駆動回路およびゲート側駆動回路を含めた総称である。
【０１１８】ソース側駆動回路９３は、シフトレジスタ
９３ａ、ラッチ（Ａ）９３ｂ、ラッチ（Ｂ）９３ｃ、Ｄ
／Ａコンバータ９３ｄ、バッファ９３ｅを設けている。
また、ゲート側駆動回路９５は、シフトレジスタ９５
ａ、レベルシフタ９５ｂ、バッファ９５ｃを設けてい
る。また、必要であればラッチ（Ｂ）９３ｃとＤ／Ａコ
ンバータ９３ｄとの間にレベルシフタ回路を設けてもよ
い。
【０１１９】また、本実施例において、図１２に示すよ
うに、ソース側駆動回路９３と画素部９４の間にコンタ
クト部が存在している。これは、ソース側駆動回路のソ
ース配線と画素部のソース配線９１が異なるプロセスで
形成されるためである。本発明では画素部のソース配線
を低抵抗な材料で形成するためにソース側駆動回路のソ
ース配線とは異なるプロセスで形成している。
【０１２０】実施例１では、画素部のソース配線９１は
スパッタ法を用いて成膜した後、フォトリソグラフィ法
によりエッチングした例を示した。
【０１２１】本実施例では、他の方法（メッキ法、印刷
法）で画素部のソース配線９１を形成する例を説明す
る。
【０１２２】図１３（Ａ）にメッキ法（電解メッキ法）
を用いて画素部のソース配線８０１を形成した一例を以
下に示す。なお、画素部のソース配線８０１はゲート電
極８０３、８０４とは異なる層に形成されている。
【０１２３】メッキ法は、メッキ法により形成しようと
する金属イオンを含む水溶液中に直流電流を流し、陰極
面に金属膜を形成する方法である。メッキされる金属と
しては、例えば銅、銀、金、クロム、鉄、ニッケル、白
金、またはこれらの合金などを用いることができる。
【０１２４】また、メッキ法において、膜厚は電流密度
と時間とを制御することにより実施者が適宜設定するこ
とができる。
【０１２５】本実施例では、第１の層間絶縁膜上にフォ
トリソグラフィ法を用いて配線を形成した後、その配線
の表面にメッキ法による金属膜（銅）を形成してソース
配線を完成させた。銅は電気抵抗が非常に低いため本発
明のソース配線に最適である。以降の工程は、実施例１
に従えば図１３（Ａ）に示す画素ＴＦＴ８０２を形成す
ることができる。
【０１２６】また、図１３（Ｂ）に印刷法（スクリーン
印刷法）を用いて画素部のソース配線９０１を形成した
一例を以下に示す。
【０１２７】スクリーン印刷は、例えば金属粒子（Ａ
ｇ、Ａｌ等）を混ぜたペースト（希釈剤）またはインク
を所望のパターンの開口を有する版をマスクとして、上
記開口部からペーストを被印刷体である基板上に形成
し、その後、熱焼成を行うことで所望のパターンの配線
を形成するものである。このような印刷法は比較的安価
であり、大面積に対応することが可能であるため本発明
には適している。
【０１２８】本実施例では、スクリーン印刷法を用い、
第１の層間絶縁膜上に画素部のソース配線のみを行方向
に形成した。なお、画素部のソース配線９０１はゲート
電極９０３、９０４とは異なる層に形成されている。
【０１２９】図１３（Ｂ）の構造を得る作製方法では、
アクティブマトリクス基板の作製に必要なフォトマスク
の数を４枚とすることができた。
【０１３０】また、図１３（Ｃ）に印刷法（スクリーン
印刷法）を用いて画素部のソース配線９０６をゲート電
極と同じ層に形成した一例を示す。以下、画素のソース
配線９０６の位置精度を向上させるために導電層９０５
ａ、９０５ｂを設けた例を示す。
【０１３１】本実施例では、ゲート電極と同じ工程で、
導電層９０５ａ、９０５ｂを形成した。次いで、ゲート
電極を絶縁膜で覆うことなく不純物元素の活性化を行っ
た。活性化としては、例えば、不活性雰囲気中、減圧下
で熱アニールを行うことによって、導電層の酸化による
高抵抗化を抑えた。次いで、導電層９０５ａ、９０５ｂ
の間を埋めるように、印刷法を用いてソース配線９０６
を形成した。また、ソース配線９０６に沿って導電層９
０５ａ、９０５ｂを設けることによって印刷法で発生し
やすい断線を防ぐことができる。
【０１３２】また、スクリーン印刷法に代えて回転する
ドラムを用いる凸版印刷法、凹版印刷法、および各種オ
フセット印刷法を本発明に適用することは可能である。
【０１３３】以上のように様々な方法で画素部のソース
配線９１を形成することができる。
【０１３４】また、画素部９４は複数の画素を含み、そ
の複数の画素に各々ＴＦＴ素子が設けられている。ま
た、画素部９４は、ゲート側駆動回路と接続しているゲ
ート配線９２が互いに平行に多数設けられている。
【０１３５】なお、画素部９４を挟んでゲート側駆動回
路９５の反対側にもゲート側駆動回路を設けても良い。
【０１３６】また、アナログ駆動させる場合は、ラッチ
回路の代わりにサンプリング回路を設ければよい。
【０１３７】なお、上記構成は、実施例１乃至５に示し
た製造工程に従って実現することができる。
【０１３８】［実施例７］本発明を実施して形成された
駆動回路や画素部は様々なモジュール（アクティブマト
リクス型液晶モジュール、アクティブマトリクス型ＥＬ
モジュール、アクティブマトリクス型ＥＣモジュール）
に用いることができる。即ち、それらを表示部に組み込
んだ電子機器全てに本発明を実施できる。
【０１３９】その様な電子機器としては、ビデオカメ
ラ、デジタルカメラ、ヘッドマウントディスプレイ（ゴ
ーグル型ディスプレイ）、カーナビゲーション、プロジ
ェクタ、カーステレオ、パーソナルコンピュータ、携帯
情報端末（モバイルコンピュータ、携帯電話または電子
書籍等）などが挙げられる。それらの一例を図１５、図
１６に示す。
【０１４０】図１５（Ａ）はパーソナルコンピュータで
あり、本体２００１、画像入力部２００２、表示部２０
０３、キーボード２００４等を含む。本発明を表示部２
００３に適用することができる。
【０１４１】図１５（Ｂ）はモバイルコンピュータ（モ
ービルコンピュータ）であり、本体２２０１、カメラ部
２２０２、受像部２２０３、操作スイッチ２２０４、表
示部２２０５等を含む。本発明は表示部２２０５に適用
できる。
【０１４２】図１５（Ｃ）はプログラムを記録した記録
媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであ
り、本体２４０１、表示部２４０２、スピーカ部２４０
３、記録媒体２４０４、操作スイッチ２４０５等を含
む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄ
ｉｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ
等を用い、音楽鑑賞や映画鑑賞やゲームやインターネッ
トを行うことができる。本発明は表示部２４０２に適用
することができる。
【０１４３】図１６（Ａ）は携帯書籍（電子書籍）であ
り、本体３００１、表示部３００２、３００３、記憶媒
体３００４、操作スイッチ３００５、アンテナ３００６
等を含む。本発明は表示部３００２、３００３に適用す
ることができる。
【０１４４】図１６（Ｂ）はディスプレイであり、本体
３１０１、支持台３１０２、表示部３１０３等を含む。
本発明は表示部３１０３に適用することができる。
【０１４５】以上の様に、本発明の適用範囲は極めて広
く、あらゆる分野の電子機器の作製方法に適用すること
が可能である。また、本実施例の電子機器は実施例１〜
６のどのような組み合わせからなる構成を用いても実現
することができる。
【０１４６】
【発明の効果】本発明によりアクティブマトリクス型の
液晶表示装置に代表される半導体装置において、画素部
の面積が大きくなり大画面化しても低消費電力を実現す
ることができる。
【図面の簡単な説明】
【図１】 ＡＭ−ＬＣＤの作製工程を示す図。
【図２】 ＡＭ−ＬＣＤの作製工程を示す図。
【図３】 ＡＭ−ＬＣＤの作製工程を示す図。
【図４】 画素の上面図を示す図。
【図５】 画素の上面図を示す図。
【図６】 アクティブマトリクス型液晶表示装置の断
面構造図
【図７】 液晶モジュールの外観を示す図。
【図８】 ＮＭＯＳ回路の構成を示す図。
【図９】 シフトレジスタの構成を示す図。
【図１０】 画素部の断面を示す図。
【図１１】 画素部の断面を示す図。
【図１２】 上面図を示す図。
【図１３】 画素部の断面を示す図。
【図１４】 レーザー照射の様子を示す簡略図。
【図１５】 電子機器の一例を示す図。
【図１６】 電子機器の一例を示す図。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/08 ３３１ Ｈ０１Ｌ 29/62 Ｇ 29/43 29/78 ６１２Ｂ ６１６Ｖ Ｆターム(参考） 2H092 GA50 JA24 JA37 JA41 MA05 MA07 MA08 MA11 MA13 MA19 MA27 NA19 NA26 PA03 PA08 4M104 AA09 BB02 BB04 BB08 BB30 BB32 CC05 DD37 DD51 DD52 DD53 DD65 FF06 FF13 5C094 AA04 AA10 AA22 AA43 BA03 BA43 CA19 DA09 DA13 DB01 DB04 EA04 EA05 EA06 EA10 EB02 FA01 FA02 FB12 FB14 FB15 GA10 GB10 JA20 5F048 AA00 AB10 AC02 AC04 BA16 BB01 BB02 BB04 BB09 BB11 BB12 BC06 BF01 BF02 5F110 AA09 AA28 BB02 CC02 DD01 DD02 DD03 DD05 DD13 DD14 DD15 DD17 EE01 EE03 EE04 EE09 EE14 EE22 EE23 EE28 EE44 EE45 FF04 FF09 FF12 FF28 FF30 GG01 GG02 GG13 GG25 GG32 GG34 GG43 GG45 GG47 GG51 HJ01 HJ04 HJ12 HJ13 HJ23 HL02 HL03 HL21 HL23 HM15 NN03 NN04 NN23 NN34 NN35 NN72 NN78 PP03 PP34 PP35 QQ04 QQ24 QQ25 QQ28

Claims (19)

    【特許請求の範囲】
  1. 【請求項１】絶縁表面上に形成された半導体層と、該半
    導体層上に形成された絶縁膜と、該絶縁膜上に形成され
    たゲート電極とを含むＴＦＴを備えた半導体装置であっ
    て、 第１のｎチャネル型ＴＦＴを備えた画素部と、第２のｎ
    チャネル型ＴＦＴと第３のｎチャネル型ＴＦＴからなる
    回路とを備えた駆動回路とを有し、 前記第１のｎチャネル型ＴＦＴ及び前記第２のｎチャネ
    ル型ＴＦＴ及び前記第３のｎチャネル型ＴＦＴのゲート
    電極は、第１の幅を有する第１の導電層を下層とし、前
    記第１の幅より狭い第２の幅を有する第２の導電層を上
    層とする積層構造であることを特徴とする半導体装置。
  2. 【請求項２】絶縁表面上に形成された半導体層と、該半
    導体層上に形成された絶縁膜と、該絶縁膜上に形成され
    たゲート電極とを含むＴＦＴを備えた半導体装置であっ
    て、 第１のｎチャネル型ＴＦＴを備えた画素部と、第２のｎ
    チャネル型ＴＦＴと第３のｎチャネル型ＴＦＴとを備え
    た駆動回路とを有し、 前記第１のｎチャネル型ＴＦＴのゲート電極は、第２の
    導電層と同一の幅を有する第１の導電層との積層構造で
    あり、 前記第２及び前記第３のｎチャネル型ＴＦＴのゲート電
    極は、第１の幅を有する第１の導電層を下層とし、前記
    第１の幅より狭い第２の幅を有する第２の導電層を上層
    とする積層構造であることを特徴とする半導体装置。
  3. 【請求項３】請求項１または請求項２において、前記第
    ２のｎチャネル型ＴＦＴ及び前記第３のｎチャネル型Ｔ
    ＦＴでＥＥＭＯＳ回路またはＥＤＭＯＳ回路が形成され
    たことを特徴とする半導体装置。
  4. 【請求項４】請求項１乃至３のいずれか一において、前
    記駆動回路のｎチャネル型ＴＦＴは、テーパー部を有す
    るゲート電極と、該ゲート電極と重なるチャネル形成領
    域と、該ゲート電極と一部重なる不純物領域とを有して
    いることを特徴とする半導体装置。
  5. 【請求項５】請求項１乃至４のいずれか一において、前
    記ｎチャネル型ＴＦＴの不純物領域における不純物濃度
    は、少なくとも１×１０17〜１×１０18／ｃｍ3の範囲
    で濃度勾配を有する領域を含んでおり、チャネル形成領
    域からの距離が増大するとともに不純物濃度が増加する
    ことを特徴とする半導体装置。
  6. 【請求項６】請求項１乃至５のいずれか一において、前
    記駆動回路のｎチャネル型ＴＦＴにおけるソース配線
    と、前記画素部のｎチャネル型ＴＦＴにおけるソース配
    線は材料が異なることを特徴とする半導体装置。
  7. 【請求項７】請求項１乃至６のいずれか一において、前
    記画素部のソース配線は、Ａｌ、Ｃｕ、またはＡｇを主
    成分とする材料からなることを特徴とする半導体装置。
  8. 【請求項８】請求項１乃至７のいずれか一において、前
    記画素部のソース配線は、スパッタ法、印刷法、メッキ
    法、またはこれらの組み合わせにより形成されたことを
    特徴とする半導体装置。
  9. 【請求項９】請求項１乃至８のいずれか一に記載された
    半導体装置とは、反射型の液晶モジュールであることを
    特徴とする半導体装置。
  10. 【請求項１０】請求項１乃至８のいずれか一に記載され
    た半導体装置とは、透過型の液晶モジュールであること
    を特徴とする半導体装置。
  11. 【請求項１１】請求項１乃至１０のいずれか一に記載さ
    れた半導体装置とは、ビデオカメラ、デジタルカメラ、
    カーナビゲーション、パーソナルコンピュータ、携帯型
    情報端末、デジタルビデオディスクプレーヤー、または
    電子遊技機器であることを特徴とする半導体装置。
  12. 【請求項１２】絶縁表面上に駆動回路と画素部とを備え
    た半導体装置の作製方法であって、 絶縁表面上に半導体層を形成する工程と、 前記半導体層に第１絶縁膜を形成する工程と、 前記第１絶縁膜上に第１のゲート電極を形成する工程
    と、 前記第１のゲート電極をマスクとして前記半導体層にｎ
    型を付与する不純物元素を添加してｎ型の第１不純物領
    域を形成する工程と、 前記第１のゲート電極をエッチングしてテーパ−部を形
    成する工程と、 前記第１のゲート電極のテーパ−部を通過させて半導体
    層にｎ型を付与する不純物元素を添加してｎ型の第２不
    純物領域を形成する工程と、 第１のゲート電極を覆う第２絶縁膜を形成する工程と、 前記第２絶縁膜上に画素部のソース配線を形成する工程
    と、 前記画素部のソース配線を覆う第３絶縁膜を形成する工
    程と、 前記第３絶縁膜上にゲート配線、及び駆動回路のソース
    配線を形成する工程と、 を有する半導体装置の作製方法。
  13. 【請求項１３】絶縁表面上に第１の半導体層と第１のゲ
    ート電極を有するｎチャネル型ＴＦＴと第２の半導体層
    と第２のゲート電極を有するｎチャネル型ＴＦＴとを備
    えた半導体装置の作製方法であって、 絶縁表面上に第１の半導体層及び第２の半導体層を形成
    する工程と、 前記第１の半導体層及び第２の半導体層上に第１絶縁膜
    を形成する工程と、 前記第１絶縁膜上に第１のゲート電極を形成する工程
    と、 前記第１のゲート電極をマスクとして第１の半導体層及
    び第２の半導体層にｎ型を付与する不純物元素を添加し
    てｎ型の第１不純物領域を形成する工程と、 前記第１のゲート電極をエッチングしてテーパ−部を形
    成する工程と、 前記第１のゲート電極のテーパ−部を通過させて第１の
    半導体層及び第２の半導体層にｎ型を付与する不純物元
    素を添加してｎ型の第２不純物領域を形成する工程と、 前記第２の半導体層上方における第１のゲート電極のテ
    ーパ−部のみを選択的に除去して第２のゲート電極を形
    成する工程と、 第１のゲート電極及び第２のゲート電極を覆う第２絶縁
    膜を形成する工程と、前記第２絶縁膜上に画素部のソー
    ス配線を形成する工程と、 前記画素部のソース配線を覆う第３絶縁膜を形成する工
    程と、 前記第３絶縁膜上にゲート配線、及び駆動回路のソース
    配線を形成する工程と、 を有する半導体装置の作製方法。
  14. 【請求項１４】請求項１３において、第１のゲート電極
    を有するｎチャネル型ＴＦＴは、駆動回路のＴＦＴであ
    ることを特徴とする半導体装置の作製方法。
  15. 【請求項１５】請求項１３または請求項１４において、
    第２のゲート電極を有するｎチャネル型ＴＦＴは、画素
    部のＴＦＴであることを特徴とする半導体装置の作製方
    法。
  16. 【請求項１６】請求項１２乃至１５のいずれか一におい
    て、前記駆動回路のソース配線と同時に画素電極を形成
    することを特徴とする半導体装置の作製方法。
  17. 【請求項１７】請求項１２乃至１６のいずれか一におい
    て、前記画素部のソース配線を形成する工程は、スパッ
    タ法、印刷法、メッキ法、またはこれらの組み合わせで
    あることを特徴とする半導体装置の作製方法。
  18. 【請求項１８】請求項１２乃至１７のいずれか一におい
    て、第１のゲート電極は、第１の幅を有する第１の導電
    層を下層とし、前記第１の幅より狭い第２の幅を有する
    第２の導電層を上層とする積層構造であることを特徴と
    する半導体装置の作製方法。
  19. 【請求項１９】請求項１８において、前記第１の導電層
    のうち、第２の導電層と重なっていない領域の断面形状
    は、テーパー形状であることを特徴とする半導体装置の
    作製方法。
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