JP2002158583A

JP2002158583A - 周波数シンセサイザおよびプリンタエンジン

Info

Publication number: JP2002158583A
Application number: JP2000350111A
Authority: JP
Inventors: Fujio Kawano; 藤雄川野
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2000-11-16
Filing date: 2000-11-16
Publication date: 2002-05-31
Anticipated expiration: 2020-11-16
Also published as: US6590461B2; JP4289781B2; US20020057116A1

Abstract

(57)【要約】【課題】高精度な周波数シンセサイザを提供するこ
と。【解決手段】可変発振回路６から出力信号の周期を等
分割した位相差を持つクロック信号群を発生する。主位
相選択回路５から、クロック信号群から第１の制御信号
によって所望する隣接位相の２つのクロック信号対を選
択し出力する。副位相選択回路４は、クロック信号対と
これらの位相差内のクロック位相から第２制御信号で１
つのクロック信号を選択して出力する。演算回路８は、
２つの周波数設定データによりユークリッド互除法演算
処理をする。論理制御回路７は、クロック信号と演算結
果および周波数制御信号に基づいて第１及び第２の制御
信号を発生する。位相比較回路１は、クロックと基準ク
ロック信号を比較する。位相比較回路１の出力信号によ
り可変発振回路６を制御する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、カラーレーザ印画
エンジンの画素位置合わせに使用される入力基準クロッ
ク信号に対して係数倍周波数の高精度（ｅｘ．１５ｐｐ
ｍ程度）のクロック信号を出力できる周波数シンセサイ
ザに関するものである。

【０００２】

【従来の技術】レーザ印画エンジンはカラー化の要望が
強いが、一般にＹｅ、Ｃｙ、Ｍｇ、Ｂｋの４色トナーを
用いた印画プロセスは白黒に比べてそのままでは４倍の
印画時間を要してしまう。このため、使用される感光ド
ラムを各色に設けた４ドラム化と、レーザも一挙に２ラ
イン書き込みできる２ビーム化を併用する印画エンジン
で対応することになる。図１２は、前述の４ドラム機の
概略図であり、感光ドラム２１ａ〜２１ｄがインライン
に配置されて各色ごとの専用になり、印画紙２９に順次
各色トナーが転写されてカラー画像が再生される。各感
光ドラムには図１１で示す静電潜像を形成するためのレ
ーザビーム光量による画像書込み部が設けられる。図１
１の動作を説明する。

【０００３】＜画像書込み部の説明＞レーザチップ２４
はレーザダイオードａ、ｂを有す２ビームタイプのもの
であり各バック光を受光するフォトダイオードｃから構
成されている。

【０００４】各レーザダイオードを発光制御する駆動電
流Ｉｄ１，Ｉｄ２はＬＤドライバ２５より供給される。
発光量を検出したフォトダイオードからのモニター電流
ＩｍはＬＤドライバ２５に入力されレーザーダイオード
ａ、ｂの発光量のＡＰＣ（オートパワーコントロール）
を行う。レーザチップ２４は、２つのレーザ発光点間隔
を１画素間隔（６００ｄｐｉで約４２ｕｍ）に素子特性
上できない。このため、図１４に示す様に格子線で示さ
れる画素領域に対して、図示のようにレーザ走査方向に
例えば１６画素離れた位置に２つのビームが発生する様
に斜め配置しておく。レーザーチップ２４から発生した
変調レーザービームは、モータ軸に固定されて図中矢印
方向への回転するポリゴンミラー１９によって偏光され
感光ドラム２１上に変調レーザービームを走査する。ｆ
ーθレンズ２０は偏光された変調レーザビームを感光ド
ラム２１上に線速度一定に集光するためのものである。
感光ドラム２１及び印画トナーを予め所定の静電帯電し
ておくと、感光ドラム２１上における照射光量に応じて
印画トナーの付着量が変わる為中間調画像の印画が可能
になる。ＢＤミラー２２は感光ドラム２１と機械的に位
置関係が固定されており、ＢＤミラー２２からの反射レ
ーザビームは受光ダイオード２３に入力され、感光ドラ
ム２１上の情報書き込み開始位置を検出するために使用
される。受光ダイオード２３の出力は水平同期信号発生
回路２８に入力されて水平同期信号ＢＤを発生する。

【０００５】ＢＤ信号は画素変調回路２６に入力され
る。画素変調回路２６は水平同期信号ＢＤに同期した画
素クロックまたはその係数倍クロックを発生する。この
画素クロックをもとに画素データを読み取るためのリー
ドクロックＲＫ１、ＲＫ２を画素データ発生部２７に入
力する。画素データ発生部２７は画素変調回路２６に対
して、画素データＤ１，Ｄ２及び各々のライトクロック
ＷＫ１、ＷＫ２を出力する。入力された画素データをも
とに所望のレーザ光量変調を可能にする画素変調信号Ｏ
Ｎ１、ＯＮ２をＬＤドライバ２５に出力する。

【０００６】＜画素変調回路の対応＞以上説明した４ド
ラム／２ビームレーザ印画エンジンは従来の１ドラム／
１ビームレーザ印画エンジンに比べて画素変調規模が８
倍になるためＬＳＩ化が必要になる。更に４ドラム機
は、各色ごとに図１１の画像書込み部があるため、以下
のような最低３項目に関して画素合わせをしなければな
らない。

【０００７】まず、各画像書込み部におけるＢＤ信号の
タイミング誤差による画像の位置ズレ補正である。これ
は画素変調回路２６においてにより画素クロックの位相
（遅延）制御で１／３２画素程度には電気的には実現で
きる。

【０００８】次に、２ビームレーザチップ２４は前述し
たように角度の浅い斜め配置のため取り付け角度誤差、
変動によって図示するようにビーム間隔が変動し画素位
置補正が必要になる。これも画素変調回路２６において
相対画素位置設定データＲＰによって画素クロックの位
相（遅延）制御で１／３２画素程度には電気的に実現で
きる。

【０００９】さらに、レーザチップ２４、ポリゴンミラ
ー１９、ｆーθレンズ２０、感光ドラム２１までの光学
的機械精度バラツキによる画像サイズの誤差を補正する
必要がある。これは、画素クロック周波数を変化させる
ための周波数シンセサイザを画素変調回路に搭載して画
素周波数設定データＤＦによって実現する。

【００１０】このため、図１１の画像書込み部における
画素変調回路には、画素位置合わせ用の画素位置設定デ
ータＤＳ（相対画素位置設定データＲＰ、画素周波数設
定データＤＦ、絶対画素位置設定データＲＧを含んだ信
号）が入力される。

【００１１】＜４ドラム／２ビーム対応の画素変調ＬＳ
Ｉ＞図１６は、前述した周波数セサイザを搭載する４ド
ラム／２ビーム方式のレーザ印画エンジン（図１１参
照）用の画素変調回路２６をＬＳＩ化したＬＳＩシステ
ムの構成例である。

【００１２】画素クロックを発生させるＰＬＬ回路３２
は、周波数シンセサイザによって構成される。

【００１３】図１６において、基準クロックＣＫは、周
波数シンセサイザとしても機能するＰＬＬ回路３２に入
力され、画素クロック周波数の４倍の各々１／８周期位
相がずれた（１／３２画素ずれた）８相クロックバスＫ
を出力する。画素位置設定データＤＳは、ＰＬＬ回路３
２に入力されている。

【００１４】画素位置設定データＤＳにおける画素周波
数設定データＤＦをＰＬＬ回路３２の構成例を示した図
１３における分周設定データとして使用する。ＰＬＬ回
路３２の８相クロックを発生する可変周波数発振回路
（ＶＣＯ）回路６の制御電流Ｉｖ０がＰＬＬ回路３２か
ら出力される。水平同期信号ＢＤは、ＢＤ遅延回路２９
に入力され、画素位置設定データＤＳによってＢＤ信号
が遅延制御される。

【００１５】ＢＤ遅延回路３０には、制御電流Ｉｖ０が
入力され、このＢＤ遅延回路３０にはＰＬＬ回路３２内
の可変周波数発振回路６に使用している可変遅延回路と
同等の遅延回路が縦続に接続された構成が含まれてお
り、各遅延回路の接続点からは互いに１／３２画素タイ
ミングがずれたＢＤ信号が発生している。

【００１６】ＢＤ遅延回路３０には画素位置設定データ
ＤＳのうちのドラム間の絶対画素位置設定データＲＧの
微調整ビットが使用されて所望のＢＤ信号に遅延制御し
てドラム間画素位置合わせを１／３２画素まで微調整で
きる。

【００１７】出力ＢＤ信号は、水平同期信号分離回路３
１に入力され、図１７に示すように、先行レーザ用の水
平同期信号ＨＤ１と、後行レーザ用の水平同期信号ＨＤ
２とに分離される。

【００１８】水平同期信号ＨＤ１、ＨＤ２は、各々同期
クロックジェネレータ３３ａ，３３ｂにＰＬＬ回路３２
出力の８相クロックバスＫと共に入力される。各同期ク
ロックジェネレータは、入力ＨＤ信号に同期した同期ク
ロック信号ＳＣＫ１，ＳＣＫ２を出力する。各クロック
の同期精度は１／３２画素である。

【００１９】１ドラム／１ビーム機における同期精度は
１／８画素程度で十分であったが、４ドラム／２ビーム
機の場合、色ずれは直ちに色モワレや色調を変化させる
ため同期クロックジェネレータ特性に対する要求は高く
なる。

【００２０】カラーレーザ印画エンジンの場合、画像の
階調再現は重要であるため、一般にＰＷＭ画素変調が用
いられる。また、デジタル画像処理に柔軟に対応するた
め、図１９（ｂ）に示すように、画素（Ｔｏ）３２分割
によって変調を行う。

【００２１】しかしながら、１ビーム当たり３２ビット
の画素データは膨大であり、実現不能である。このた
め、画素データＤ１、Ｄ２は６ビットデータとして書込
みクロックＷＫ１、ＷＫ２と共に３２ビット展開のデー
タデコーダ３５ａ，３５ｂに入力する。データデコーダ
３５ａ，３５ｂは、例えば６４アドレス／３２ビットの
ＳＲＡＭであり、格納データはユーザが前もって所望値
に設定しておく。

【００２２】データデコーダ３５ａ，３５ｂの出力の３
２ビットデータを、図１８に示すように、シリアル変換
するわけである。例えば、画素周波数が２５ＭＨｚ（４
０ｎｓ）であったとすると、変調精度は１．２５ｎｓと
非常に高精度な信号処理が要求される。画素周波数は更
に上昇される傾向にある。同期クロックジェネレータ３
３ａ，３３ｂの出力の同期クロックＳＣＫ１，ＳＣＫ２
及びＨＲＢ１，ＨＲＢ２は各々タイムベース回路３４
ａ，３４ｂに入力される。

【００２３】タイムベース回路３４ｂには、ＰＬＬ回路
３２におけるＶＣＯ回路６に使用されている可変遅延回
路と同等の可変遅延回路が縦続に接続された構成が含ま
れており、各々の接続点に各々１／３２画素ずれた画素
クロックが発生しており、入力される画素位置設定デー
タＤＳの中の相対画素位置設定データＲＰによってビー
ム間隔を高精度に調整できる。さらに、タイムベース回
路３４ａ，３４ｂでは、ドラム間画素位置合わせにおけ
る粗調のために、絶対画素位置設定データＲＧの上位ビ
ットが使用される。

【００２４】図１８は、タイムベース回路３４ａ、３４
ｂの出力信号バスＫ１、Ｋ２の内容を示す。

【００２５】ＤＫ０，ＤＫ１は、データデコーダ３５
ａ，３５ｂにおけるＳＲＡＭの読出しタイミングをクロ
ックとして使用される。Ｋ０〜Ｋ３は（３２⇒８）ビッ
トデータ変換回路３６ａ、３６ｂに入力され、図１９
（ａ）で示す８ビットデータＤＶに変換される。図１８
で示すクロック遅延時間はＴｄをＢＤ遅延回路３０で行
われる分を含んで表すと、設定データＲＧ、ＲＰを各５
ビットとすると下式で示される。

【００２６】Td1=Td(0)+RG(4:0)×(To/32) Td2=Td(0)+RG(4:0)×(To/32)+RP(4:0)×(To/32) 上式から理解できるように、画素データＤＶ１，ＤＶ２
の位相は１／３２画素の精度で位相制御でき、このタイ
ミングで最終的にデータ変調すれば所望の画素変調が実
現できる。（３２⇒８）ビットデータ変換回路３６ａ，
３６ｂの各８ビットデータＤＶ１、ＤＶ２は変調回路３
７ａ，３７ｂに同期クロックＳＫ１、ＳＫ２と共に入力
される。

【００２７】変調回路３７ａ，３７ｂには、ＰＬＬ回路
３２におけるＶＣＯ回路６に使用されている可変遅延回
路と同等の可変遅延回路を縦続に接続したディレーチェ
ーン回路が含まれており、ＤＬＬ制御によって各々の遅
延量が１／３２画素になるように制御された８相クロッ
クが発生する構成になっており、図１９（ｂ）で示す３
２ビットシリアル変調信号ＯＮ１Ａ，ＯＮ２Ａを可能に
している。

【００２８】３２ビットシリアル変調信号ＯＮ１Ａ，Ｏ
Ｎ２Ａはパルス幅追加回路３８ａ，３８ｂに入力する。

【００２９】レーザダイオードは、電流を供給しても発
光原理に起因して直ちに発光せず遅延して発光し電流を
遮断すると直ちに消光する。

【００３０】図２０（ａ）（ｂ）は、そのパルス幅追加
回路３８ａ，３８ｂの動作を示す。図２０（ａ）に示す
画素変調駆動電流がレーザに供給されたとき、図２０
（ｂ）のように発光期間が減少する（細る）。Ｐ２のよ
うに、狭パルスであると発光しなくなり、正常な発光制
御が実現できない。

【００３１】これを解決するため、図２０（ｃ）のよう
に、各画素変調パルスに所定期間パルス幅を追加する
と、図２０（ｄ）のように、所望の発光パルスが得られ
る。パルス幅追加回路３８ａ，３８ｂには、変調回路３
７ａ，３７ｂに使用されている可変遅延回路と同等の可
変遅延回路が含まれており、変調回路３７ａ，３７ｂに
おける制御電流Ｉｖ１、Ｉｖ２が各々入力されている。

【００３２】これにより、係数電流を発生させてパルス
幅を追加すると共に、１／１００画素未満の高精度制御
を安定に実現している。パルス幅追加回路３８ａ，３８
ｂの出力の画素変調信号ＯＮ１Ｂ，ＯＮ２Ｂは出力ドラ
イバ３９ａ，３９ｂに入力され、画素変調信号ＯＮ１，
ＯＮ２をＬＤドライバ２５に出力する。

【００３３】画素変調パルス信号のパルス幅精度は、１
ｎｓ未満の高精度を要求されるため、小信号差動出力タ
イプが使用される。以上説明した画素変調回路は、ＣＭ
ＯＳのＬＳＩプロセスで実現可能であり、高集積化が期
待できるものである。

【００３４】＜従来の周波数シンセサイザ＞例えば６０
０ｄｐｉ機の場合、約８０００画素サイズにおいて１６
画素程度の画サイズ誤差が発生するため、約±０．２％
（２０００ｐｐｍ）の画素周波数制御範囲が必要であ
る。また、１／８画素程度の画サイズ誤差に抑えるため
には約１５ｐｐｍ精度の高精度な画素周波数制御が必要
になる。図１３は周波数シンセサイザの従来例を示すも
のである。周波数ｆｒの基準クロック信号Ｋｒは分周数
Ｎｒの固定分周回路１３に入力され、基準信号Ｒとして
位相比較回路１５に入力される。一方、制御信号発生回
路１７から出力される駆動制御信号によって周波数が変
化するする可変発振回路１８の周波数ｆｖの出力信号Ｋ
ｖは、可変分周回路１４に入力され分周数Ｎｖで分周さ
れた比較信号Ｖを出力し位相比較回路１５に入力され
る。分周数Ｎｖは分周数設定データＤＦによって可変で
きる。位相比較回路１５は比較信号Ｖが基準信号Ｒより
遅れた時（進んだ時）発生するアップパルスＵ（ダウン
パルスＤ）をチャージポンプ回路１６に入力する。チャ
ージポンプ回路１６ではアップパルスＵ及びダウンパル
スＤから誤差電圧を発生して制御信号発生回路１７に入
力して比較信号Ｖが基準信号Ｒに対して位相が合うよう
に出力制御される。以上説明した周波数シンセサイザで
は下式の関係が成り立つ。

【００３５】fv=(Nv/Nr)×fr ……１）この様にして基準クロック周波数ｆｒに対して係数倍さ
れた周波数ｆｖのクロック信号Ｋｖを出力することがで
きる。

【００３６】周波数シンセサイザは、周波数可変範囲と
周波数設定精度で規定される。

【００３７】今、下記条件を考える。

【００３８】ａ）周波数可変範囲：±２０００ｐｐｍ程度ｂ）周波数設定精度：１５ｐｐｍ程度 1/216=1/65536=15.25ppm ……２） (65536)/(65536-128)=+1953ppm ……３） (65536-256)/(65536-128)=-1957ppm ４）

【００３９】２）〜４）式より、可変分周回路１３は一
例として以下の様に設計でき周波数シンセサイザが実現
できる。

【００４０】カウンタビット数：１６ビット分周数設定データＤＦ：８ビット分周数範囲：６５２８０〜６５４０８〜６５５３６

【００４１】ただし、以上説明した周波数シンセサイザ
は周波数設定精度を上げる場合、可変分周回路の分周数
を大きくする必要がある。これは出力信号Ｋｖの周波数
チェック間隔が大きくなることを意味し、可変発振回路
１８はこの場合の様に数万クロックの間、発振周波数を
安定に保持できる構成にする必要がある。更に発振周波
数を安定に保持するためには可変発振回路１８のみなら
ずＬＳＩでは実現できない大容量のコンデンサを使用し
たチャージポンプ回路１６によってアタック／リカバリ
能力を犠牲にしても発振出力信号を安定に制御しておく
必要がある。

【００４２】

【発明が解決しようとする課題】しかしながら、以上説
明した従来の周波数シンセサイザには以下の課題があ
る。

【００４３】（課題１）周波数設定精度の向上に呼応し
て可変発振回路１８の周波数安定度が必要になる。数万
クロックに渡って周波数安定を維持できる可変発振回路
１８は汎用ＬＳＩプロセスのみでは容易に実現できなか
ったため、安価に具体化できなかった。

【００４４】（課題２）周波数設定精度の向上に呼応し
て、大容量のコンデンサを使用したチャージポンプ回路
１６によって発振出力信号を安定に制御しておく必要が
ある。この為アタック／リカバリ能力が犠牲になり、迅
速な出力周波数切換えを行うことができず応用範囲が限
定されていた。

【００４５】そこで本発明の目的は以上の課題を解決す
る周波数シンセサイザおよびプリンタエンジンを提供す
ることにある。

【００４６】

【課題を解決するための手段】請求項１の発明は、基準
クロック信号周波数の係数倍周波数の出力信号を発生す
る周波数シンセサイザであって、前記出力信号の周期を
概ね等分割した位相差を持つクロック信号群を発生する
可変発振回路と、第１の制御信号によって前記クロック
信号群から所望する隣接位相の２つのクロック信号対を
選択し出力する主位相選択回路と、第２制御信号によっ
て前記クロック信号対とこれらの位相差内のクロック位
相から１つのクロック信号を選択して出力する副位相選
択回路と、前記クロック信号と基準クロック信号とが入
力される位相比較回路と、前記位相比較回路の出力信号
に基づいて前記可変発振回路を制御する手段とを具えた
ことを特徴とする。

【００４７】請求項２の発明は、請求項１において、２
つの周波数設定データを用いて演算処理をする演算処理
回路と、前記クロック信号と前記演算処理回路の演算結
果と位相変化制御信号とに基づいて前記第１及び第２の
制御信号を発生する論理制御回路とをさらに有すること
を特徴とする。

【００４８】請求項３の発明は、請求項２において、前
記演算処理回路は、前記２つの周波数設定データを除算
し、前処理の除数および余りにより再度除算し、余りが
０になるまで前処理の除数および余りにより除算する処
理を繰り返すことを特徴とする。

【００４９】請求項４の発明は、請求項２または３にお
いて、前記論理制御回路は、前記演算処理により各演算
処理における商および余りが０となる最終演算処理の前
処理における余りを用いて制御信号を発生することを特
徴とする。

【００５０】請求項５の発明は、請求項１〜４のいずれ
かの周波数シンセサイザを画素変調回路のクロック制御
に用いたプリンタエンジンを特徴とする。

【００５１】

【発明の実施の形態】図１は、本発明を使用した周波数
シンセサイザの実施例を示すものである。

【００５２】（構成説明）基準クロック信号Ｋｒは、そ
のまま一般的なアップパルスＵ及びダウンパルスＤを発
生する位相比較回路１に入力される。もちろん、基準ク
ロック信号Ｋｒは元クロック信号を便宜分周または逓倍
されたものでもよい。位相比較回路１の出力パルスはこ
れも一般的なチャージポンプ回路２に入力され、誤差電
圧を発生して同じく一般的な制御信号発生回路３に入力
され、制御電圧Ｖｃを出力する。制御電圧Ｖｃは図２に
その構成例を示す多相クロック可変発振回路６に入力さ
れ、多相クロック信号Ｋ０〜Ｋ７の発振周波数を制御す
る。多相クロック信号Ｋ０〜Ｋ７は発振クロック周期を
８等分したタイミングのクロック信号群である。多相ク
ロック信号Ｋ０〜Ｋ７は主位相選択回路５に入力され、
位相選択信号Ｓ１によって２つの主選択クロックＫＡ及
びＫＢを出力する。次にクロックＫＡ及びＫＢは副位相
選択回路４に入力され、位相選択信号Ｓ２によって比較
信号Ｋｖを出力する。比較信号Ｋｖは位相比較回路１に
入力されるとともに、制御論理回路７（ｃｏｎｔ）にク
ロック信号として入力される。ユークリッド演算処理回
路８には最小分解能設定データＤＩＣと分解能設定デー
タＦＳが入力されており、論理制御回路７はユークリッ
ド演算処理回路８の演算結果ａ、ｃ、ｅ・・・ｍ、ｌお
よび位相変化制御信号ｄｉｒｅｃｔに基づいて、位相選
択信号Ｓ１、Ｓ２を出力して主位相選択回路５及び副位
相選択回路４を制御する。

【００５３】（多相クロック可変発振回路の説明）図２
は多相可変発振回路６の構成例を示すものである。各々
同構成の差動遅延回路１０ａ〜１０ｄがリング状に結線
されている。ただし差動遅延回路１０ｄの出力差動信号
は差動遅延回路１０ａに入力する時、正極／負極を互い
に違えて結線することにより発振回路を構成している。
差動遅延回路のＣＭＯＳ回路構成例を図３に示す。駆動
電圧ＶｄはＭＮ１／Ｇ、ＭＮ３／Ｇに入力される。ＭＮ
３のドレイン電流Ｉ１はソースカップルＭＮ２、ＭＮ４
の各ソースに接続される。ＭＮ２／Ｇ及びＭＮ４／Ｇに
は正極信号Ｐｉ、負極信号Ｎｉが入力される。ＭＮ１／
Ｄはゲート−ドレイン短絡ＭＰ１／Ｄ、ＭＰ２／Ｇ及び
ＭＰ３／Ｇに入力されている。ともに電流Ｉ２を出力す
るＭＰ２／Ｄ及びＭＰ３／Ｄは各々ＭＮ２／Ｄ及びＭＮ
４／Ｄに結線されるとともにゲート−ドレイン短絡ＭＮ
５／Ｓ及びＭＮ６／Ｓが接続され、正極信号Ｐｏ及び負
極信号Ｎｏを出力する。Ｉ２＝Ｉ１／２にしておくと、
Ｐｏ及びＮｏの各遷移期間では電流Ｉ２によって充放電
が行われる。電流Ｉ２は駆動電圧Ｖｄによって決定され
るため、入出力遅延時間が制御できることになる。した
がって、各差動遅延回路の遅延時間は発振周期Ｔｖの１
／８となる。発振周波数ｆｖは制御電圧Ｖｃを差動遅延
回路１０ａ〜１０ｄの各制御電圧Ｖｄとすることで制御
できる。差動遅延回路１０ａ〜１０ｄの各差動出力信号
は差動バッファ９ａ〜９ｄを介して各々１／８周期づつ
位相の異なる多相クロック信号Ｋ０〜Ｋ７を出力でき
る。以上説明した多相可変発振回路６はＣＭＯＳプロセ
スで容易にＬＳＩ内に構成できるものである。

【００５４】（主位相選択回路の説明）多相クロック信
号Ｋ０〜Ｋ７が入力される主位相選択回路５の出力信号
ＫＡ及びＫＢは位相選択信号Ｓ１によって図５に示す様
に１６の状態がある。ここではＫＡ及びＫＢは差動クロ
ック信号とする。特徴としてはＫＡ及びＫＢともに２状
態番号で出力クロックが変化せず続く状態番号でクロッ
ク番号が２つ変化することである。また位相選択信号Ｓ
１によって、状態０→状態１５、状態１５←状態０の状態の順次動作とする。

【００５５】（副位相選択回路の説明）図４は差動クロ
ック信号ＫＡ及びＫＢが入力される副位相選択回路４の
構成例を示すものである。ＫＡ及びＫＢは選択回路ＳＷ
ａ〜ＳＷｈに入力される。各選択回路は位相選択信号Ｓ
２を構成するＳ２ａ〜Ｓ２ｈが各々入力されておりＬレ
ベル（Ｈレベル）時、ＫＡ（ＫＢ）が選択される。選択
回路ＳＷａ〜ＳＷｈの各出力差動信号は各々差動遅延回
路１１ａ〜１１ｈに入力される。これら差動遅延回路は
例えば図３で説明した可変発振回路６に使用した差動遅
延回路と同構成にしておく。制御電圧ＶＣ２は可変周波
数発振器６の制御電圧ＶＣ１と同じで良い。このため新
たに制御回路を設ける必要は無い。差動遅延回路１１ａ
〜１１ｈの各々の差動出力端子は互いに接続されており
差動バッファ１２を介して比較クロック信号Ｋｖを出力
する。Ｋｖの状態は図６に示すように状態式で示される
Ａ〜Ｉの９の状態があり、選択信号Ｓ２ａ〜Ｓ２ｈによ
って設定する。

【００５６】図７のａ）は差動遅延回路１１ａ〜１１ｈ
の出力結線点の波形を差動信号一方で示したものであ
る。状態Ａでは最も位相の進んだ状態であり遷移領域
（期間ｔ０〜ｔ２及び期間ｔ４〜ｔ６）で電流（１６×
Ｉ２）で充放電されている。しかし寄生容量もおおよそ
８倍になっているため、電圧上昇及び下降速度は可変発
振回路６内の差動遅延回路出力信号のそれとほぼ等しく
遷移時間はクロック周期Ｔｖの１／４程度になる。状態
Ｂでは期間ｔ０〜ｔ１及びｔ４〜ｔ５では充放電電流が
（１５−１）×Ｉ２＝１４×Ｉ２でありそれ以後スレッ
シュ電圧Ｖｔｈを超えて電圧遷移が終了するまで充放電
電流は８×Ｉ２である。状態Ｃでは期間ｔ０〜ｔ１及び
ｔ４〜ｔ５では充放電電流が（１４−２）×Ｉ２＝１２
×Ｉ２でありそれ以後スレッシュ電圧Ｖｔｈを超えて電
圧遷移が終了するまで充放電電流は８×Ｉ２である。状
態Ｄでは期間ｔ０〜ｔ１及びｔ４〜ｔ５では充放電電流
が（１３−３）×Ｉ２＝１０×Ｉ２でありそれ以後スレ
ッシュ電圧Ｖｔｈを超えて電圧遷移が終了するまで充放
電電流は８×Ｉ２である。状態Ｅでは期間ｔ０〜ｔ１及
びｔ４〜ｔ５では充放電電流が（１２−４）×Ｉ２＝８
×Ｉ２でありそれ以後スレッシュ電圧Ｖｔｈを超えて電
圧遷移が終了するまで充放電電流は８×Ｉ２である。状
態Ｆでは期間ｔ０〜ｔ１及びｔ４〜ｔ５では充放電電流
が（１１−５）×Ｉ２＝６×Ｉ２でありそれ以後スレッ
シュ電圧Ｖｔｈを超えて電圧遷移が終了するまで充放電
電流は８×Ｉ２である。状態Ｇでは期間ｔ０〜ｔ１及び
ｔ４〜ｔ５では充放電電流が（１０−６）×Ｉ２＝４×
Ｉ２でありそれ以後スレッシュ電圧Ｖｔｈを超えて電圧
遷移が終了するまで充放電電流は８×Ｉ２である。状態
Ｈでは期間ｔ０〜ｔ１及びｔ４〜ｔ５では充放電電流が
（９−７）×Ｉ２＝２×Ｉ２でありそれ以後スレッシュ
電圧Ｖｔｈを超えて電圧遷移が終了するまで充放電電流
は８×Ｉ２である。状態Ｉは最も位相の遅れた状態であ
り、遷移領域（期間ｔ１〜ｔ３及び期間ｔ５〜ｔ７）で
電流（８×Ｉ２）で充放電され、状態Ａに比べて１／８
Ｔｖ位相が遅れる。

【００５７】以上の動作により各状態の遷移領域におけ
る充放電波形は図７に示す様になり状態Ａ〜Ｉは各々１
／６４Ｔｖづつ位相のずれた（位相等分割した）クロッ
ク信号を出力することができる。図７のｂ）は差動遅延
回路１１ａ〜１１ｈの出力結線点の寄生容量が可変発振
回路６よりレイアウト上で相対的に５０％程度大きくな
った場合の各状態における動作波形を示したものであ
る。この様な場合でも位相等分割動作は満足され確実に
以上説明した動作が実現できることがわかる。差動遅延
回路の遅延時間を０．５ｎｓ以下で安定に動作させるこ
とは難しく、クロック周波数が２００ＭＨｚを超えると
可変周波数発振回路６で８を超える多相クロック信号を
出力することは実現できない。以上説明した副位相選択
回路は、可変周波数発振回路６で実現できなかった微細
クロック位相を論理的な補間処理で容易に実現するもの
である。

【００５８】（プリスケーラ動作の説明：図１の制御論
理回路（ｃｏｎｔ）７およびユークリッド演算処理回路
（ｅｕｃｄｉｖ）８）ユークリッド演算処理回路８の説明ユークリッド演算処理回路８は入力された２つの信号、
周波数設定データＦＳ、最小分解能設定データＤＩＣに
おいて最大公約数を求めるユークリッド互助法演算回路
である。ＤＩＣ／ＦＳ＝ａ・・・ｂＦＳ／ｂ＝ｃ・・・ｄｂ／ｄ＝ｅ・・・ｆ・・・・・ｗｈ／ｊ＝ｋ・・・ｌｘｊ／ｌ＝ｍ・・・０

【００５９】上述のように最初の演算式において、Ｄ
ＩＣをＦＳにおいて除算し、商ａ、余りｂを算出する。
そして式においては式の除数（ＦＳ）を式の余り
（ｂ）で除算し、式と同様にして商ｃ、余りｄを算出
する。そして・・・ｘ式まで前式と同様に除算演算
し、最後余りが０になった時点で演算処理を終了する。

【００６０】・論理制御回路７の説明論理制御回路７ではユークリッド演算処理回路８で演算
した結果において、・・・ｘ式の商（ａ、ｃ、・・・
ｋ、ｍ）及び余りが０になる１式前の余り（ｗ式におけ
る余りｌ）を用いて論理制御を行う。

【００６１】以下、図１０を用いて詳細に説明する。図
中の○●は論理制御回路７に入力されるクロックｋｖに
対する制御信号の状態を示している。○は前の位相情報
を保持している状態、●は位相制御信号を出力し次の位
相に変化させる状態を表している。図１０において例え
ば、位相状態がＡ（ａ）であった状態が●の時、クロッ
クｋｖによりＡ（ａ）→Ｂ（ｂ）の状態に遷移すること
である。論理制御回路７に入力されるｄｉｒｅｃｔ信号
は、位相遷移の方向を例えばＡ（ａ）→Ｂ（ｂ）、Ｂ
（ｂ）→Ａ（ａ）のように決める信号である。

【００６２】各状態（I、II・・・）において○●の合
計はＤＩＣの値と等しく、●の合計はＦＳの値と等し
い。

【００６３】図１０のIはの演算をした状態を示して
いる。○の個数がａ−１個、●が１個即ち、ａ回のクロ
ックｋｖ周期において１回位相変化する状態（以降状態
ａと記す）である。そして状態ａをＦＳ回繰り返し、余
りｂ回○の状態が続く。次にIIの状態では式の演算結
果からIの状態を変化させた状態を示している。Iにおけ
る状態ａをｃ回繰り返した後、１回○を挿入する。（こ
の状態を以降では状態ｃと記す）そして状態ｃを式の
余りであるｂ回繰り返し、式の余りであるｄ回状態ａ
が繰り返される。IIIの状態ではIIの状態と同様、式
の演算結果からIIの状態を変化させた状態を示してい
る。IIにおける状態ｃをｅ回繰り返した後、状態ａを１
回挿入する。（この状態を以降では状態ｅと記す）そし
てこの状態ｅを式の余りであるｄ回繰り返し、式の
余りであるｆ回状態ｃを繰り返す。

【００６４】そして以降の状態は前述したようにユーク
リッド互助法演算結果の各式の商を用いて前の状態を商
の数繰り返し、前式の余りの状態を１つずつ挿入してい
く。そして最終的に余りが０になった状態、すなわちVI
Iにおいて状態ｋをｍ回繰り返した後に状態ｉを１回挿
入した状態（状態ｍ）をｗ式の余りであるｌの回数繰り
返す。

【００６５】実際の論理制御は図１０の最後の状態VII
により○、●の順番を決めている。例えば、ＤＩＣ＝６
０、ＦＳ＝２２とすると、ユークリッド互助法演算回路
８では以下のように演算しその結果を制御論理回路７に
出力する。６０／２２＝２・・・１６２２／１６＝１・・・６１６／６＝２・・・４６／４＝１・・・２４／２＝２・・・０

【００６６】図１５に示すように、○●の合計は６０
（ＤＩＣ）、●は２２（ＦＳ）である。

【００６７】先ほどの説明通り、Iの状態では式の商
ａに相当するのが２であり、○が２−１＝１、●が１で
ある状態ａがＦＳ回（２２回）続き、余り１６の○が続
く。IIの状態では状態ａを式の商１回繰り返し、１回
○を挿入する。この状態ｂを式の除数１６回繰り返
し、余り６に相当する状態ａが続く。IIIの状態では状
態ｂを式の商２回繰り返し、１回状態ａを挿入する。
この状態ｃを式の除数６回繰り返し、余り４に相当す
る状態ｂが続く。IVの状態も同様にして状態ｃを式の
商１回繰り返し、１回状態ｂを挿入する。この状態ｄを
式の除数４回繰り返し状態ｃが余り２回繰り返す。

【００６８】最後にVの状態では状態ｄを式の商２回
繰り返し１回状態ｃを挿入する。この状態ｅを式の除
数２回繰り返す。

【００６９】実際の論理制御はVの状態を用いることに
より位相遷移、保持情報を出力している。この論理制御
回路は〜の商および式の余り（＝式の除数）を
用いて最終状態Vの動作を実現することができる。

【００７０】このようにして、除算で得た余りを前式の
除数で再び除算するユークリッド互助法を応用し、（前
式で求めた商の周期）×（後式で求めた商）＋（前式の
余りの状態を１回挿入）していくことを繰り返し行うこ
とにより、ＤＩＣの回数クロックＫＶが発生したならば
その中でＦＳ回位相が遷移し、その遷移のタイミングが
ＤＩＣの回数の中で分散されており、しかもデジタル処
理において理想的な分散処理となる。

【００７１】このことにより位相シフト動作期間をでき
る限り均等に割り振ることが可能となるため、比較クロ
ック信号位相遷移特性が直線的になり出力信号の周波数
安定度を最良にできる。

【００７２】（周波数シンセサイザ動作について）１．ｆｖ＝ｆｒにする場合、この時、周波数設定データＦＳを００ｈにしておく。こ
の場合論理制御回路７は位相選択信号Ｓ１、Ｓ２を強制
的に固定しておく。この時比較クロック信号Ｋｖは一定
位相となり基準クロック周波数ｆｒと等しいクロック周
波数ｆｖを出力する単なるＰＬＬ動作を行う。２．周波数シンセサイザモード使用時選択信号Ｓ１及びＳ２を制御することによって比較信号
の位相を１／６４周期づつ高精度に位相変化させること
ができる。図８は位相遅れシーケンスを示すものであ
り、ａ）はこの時の主及び副位相選択回路の状態を示す
ものであり、ｂ）は比較クロック信号Ｋｖの位相変化を
示すものである。図９は位相進みシーケンスを示すもの
であり、ａ）はこの時の主及び副位相選択回路の状態を
示すものであり、ｂ）は比較クロック信号Ｋｖの位相変
化を示すものである。

【００７３】図８、９において、ＤＩＣ、ＦＳの値に応
じて動作開始点からユークリッド互助法演算回路によっ
て算出した分散処理により位相シフト動作が開始され
る。（ｄｉｒｅｃｔ＝Ｈの時）

【００７４】図８において、比較クロック信号ＫｖはＫ
Ｂ＝Ｋ１、ＫＡ＝Ｋ０の主位相選択信号（Ｓ１）で、副
位相選択信号（Ｓ２）は図６におけるＡの状態となって
いる。位相シフト信号が入力されると、次の位相状態を
決定するＳ２信号（Ｓ１は前状態と同じ状態の信号）が
出力され図６のＡ→Ｂの状態に遷移する。その後位相シ
フト状態に応じてＳ２信号は図６のアルファベット順に
位相遷移動作を行う。そして位相状態がＨのとき次の位
相シフト信号が入力されると、Ｓ２は位相状態Ｉとなる
信号を出力し、定常状態になったところでＳ１は図５に
おいて０からの状態に遷移する。そして定常状態にな
ると、Ｓ２は位相状態Ｉ→Ａに変化する。そして定常状
態になるとＳ１はからの状態に変化する。即ち、比
較クロック信号Ｋｖはこの間Ｋ１の状態であり、主位相
が遷移した状態（ＫＢ＝Ｋ１、ＫＡ＝Ｋ０ → ＫＢ＝
Ｋ２、ＫＡ＝Ｋ１）でまた副位相選択信号による位相遷
移動作が行われる。このような動作を行うことにより１
／６４周期を連続して移行することが可能になる。

【００７５】（ｄｉｒｅｃｔ＝Ｌの時）図９において、
比較クロック信号ＫｖはＫＢ＝Ｋ１、ＫＡ＝Ｋ０の主位
相選択信号（Ｓ１）で、副位相選択信号（Ｓ２）は図６
におけるＩの状態となっている。位相シフト信号が入力
されると、次の位相状態を決定するＳ２信号（Ｓ１は前
状態と同じ状態の信号）が出力され図６のＩ→Ｈの状態
に遷移する。その後位相シフト状態に応じてＳ２信号は
図６のアルファベット順に位相遷移動作を行う。そして
位相状態がＢのとき次の位相シフト信号が入力される
と、Ｓ２は位相状態Ａとなる信号を出力し、定常状態に
なったところでＳ１は図５において０から15（丸付数
字）の状態に遷移する。そして定常状態になると、Ｓ２
は位相状態Ａ→Ｉに変化する。そして定常状態になると
Ｓ１は15（丸付数字）から14（丸付数字）の状態に変化
する。即ち、比較クロック信号Ｋｖはこの間Ｋ０の状態
であり、主位相が遷移した状態（ＫＢ＝Ｋ１、ＫＡ＝Ｋ
０ → ＫＢ＝Ｋ０、ＫＡ＝Ｋ７）でまた副位相選択信
号による位相遷移動作が行われる。このような動作を行
うことにより１／６４周期を連続して移行することが可
能になる。

【００７６】（周波数設定について）Ｎ１クロック期間
で１周期だけ位相を遅らせた時、出力クロックＣＫの周
波数は下式で示される様に基準クロック信号周波数ｆｒ
より周波数が高くなる。（ｄｉｒｅｃｔ＝Ｈ，ＤＩＣ＝ＦＳ時）ｆｃｋ＝ｆｒ×Ｎ１／（Ｎ１−１） ……５）

【００７７】Ｎ１クロック期間で１周期だけ位相を進め
た時、出力クロックＣＫの周波数は下式で示される様に
基準クロック信号周波数ｆｒより周波数が低くなる。

【００７８】（ｄｉｒｅｃｔ＝ＬＤＩＣ＝ＦＳ時）ｆｃｋ＝ｆｒ×Ｎ１／（Ｎ１＋１） ……６）

【００７９】Ｎ２クロック期間で１／６４周期だけ位相
を遅らせた時、出力クロックＣＫの周波数は下式で示さ
れる様に基準クロック信号周波数ｆｒより周波数が高く
なる。

【００８０】（ｄｉｒｅｃｔ＝ＨＦＳ＝１時）ｆｃｋ＝ｆｒ×Ｎ２／（Ｎ２−１／６４） ……７）

【００８１】Ｎ２クロック期間で１／３２周期だけ位相
を進めた時、出力クロックＣＫの周波数は下式で示され
る様に基準クロック信号周波数ｆｒより周波数が低くな
る。（ｄｉｒｅｃｔ＝Ｌ，ＦＳ＝１時）ｆｃｋ＝ｆｒ×Ｎ２／（Ｎ２−１／６４） ……８）

【００８２】さて周波数シンセサイザの仕様を従来例と
同じく以下のように設定する。ａ）周波数可変範囲：±２０００ｐｐｍ程度ｂ）周波数設定精度：１５ｐｐｍ程度

【００８３】最大周波数遷移をしめす５）、６）式より
期間Ｎ１を５１２クロック周期にすると、＜最大周波数
可変範囲：±２０００ｐｐｍ程度＞が実現でき、最小周
波数遷移をしめす７）、８）式より期間Ｎ２を１０２４
（２×Ｎ１）クロック周期にすると、＜周波数設定精
度：１５ｐｐｍ程度＞が実現できる。

【００８４】つまり１０２４クロック周期期間で−１２
８／６４（２回転）〜−１／６４，０，＋１／６４〜＋
１２８／６４（２回転）クロック周期の位相制御を周波
数設定データＤＩＣ、ＦＳで行えば出力クロック周波数
を所望の値に変化させることができる。正負は位相変化
制御信号（ｄｉｒｅｃｔ）により設定することができ
る。チャージポンプ回路２の動作を安定させ周波数安定
度を確保するためには、先ほどプリスケーラ動作で説明
したように各条件における位相制御期間Ｎ２内における
１／６４周期の位相制御間隔をできる限り等間隔に分散
せせるのが望ましい。図８及び図９は各位相制御間隔を
等間隔にしたものであり、位相変化速度が一定つまり周
波数が一定でありチャージポンプ電圧を一定にできるこ
とを意味する。

【００８５】本発明の周波数シンセサイザにおいては、
目標出力周波数を決定する位相比較動作を出力信号周期
毎に行うことができ、可変発振回路６、チャージポンプ
回路２等のＰＬＬ構成回路ブロックとして一般的なＰＬ
Ｌ構成回路をそのまま使用できる。

【００８６】本説明では、プリスケーラ動作の向上を意
図して副位相選択回路４を設けているが、これが無くて
もプリスケーラ動作を実現できることは明確である。こ
の場合はチャージポンプ回路２内の容量値を大きくする
などして制御位相のジャンプを抑圧する必要がある。

【００８７】本説明では、多相クロックの発生を可変発
振回路６が直接行ったが、単相出力の可変発振回路の出
力信号として遅延回路を縦続に繋いだディレーチェーン
回路によって発生しても良い。

【００８８】本説明では、Ｓ１及びＳ２を発生する制御
論理回路に比較クロック信号Ｋｖを入力したがＳ１及び
Ｓ２にはタイミング的制約が小さいため、これに限定さ
れずＫ０〜Ｋ７、ＫＡ、ＫＢを使用してもよい。

【００８９】

【発明の効果】以上説明した様に本発明によれば、目標
の出力信号周波数を制御する位相比較動作を出力信号の
周期毎に行うことができるとともに、この動作は目標の
周波数設定精度に関係しないので、一般のＰＬＬの可変
発振回路、チャージポンプ回路で容易に高精度な周波数
シンセサイザ機能を実現することができる。また、ＬＳ
Ｉ化が可能になり安価に具体化できる。さらに周波数設
定精度の向上に対して、位相遷移動作時にユークリッド
互助法を応用したロジック処理において理想的な分散処
理を行うことによりチャージポンプを常に安定した状態
に保つことが可能であり、従ってアタック／リカバリ能
力を損なわないので、迅速な出力周波数切換えを行うこ
とができ通信分野等に使用でき広い応用範囲をもつこと
ができる。

【図面の簡単な説明】

【図１】本発明を適用した周波数シンセサイザの実施例
を示すブロック図である。

【図２】図１で使用される可変発振回路の構成例を示す
図である。

【図３】図２で使用される差動遅延回路の回路例を示す
図である。

【図４】図１で使用される副位相選択回路の構成例を示
す図である。

【図５】図１で使用される主位相選択回路の動作を説明
する表を示す図である。

【図６】図５の動作を説明する表を示す図である。

【図７】図５の動作を説明する波形を示す図である。

【図８】図１におけるプリスケーラ動作を説明する第１
の状態を示す図である。

【図９】図１におけるプリスケーラ動作を説明する第２
の状態を示す図である。

【図１０】図１におけるユークリッド互助法演算処理結
果を用いた論理制御を説明する図である。

【図１１】レーザ印画エンジンのブロック図である。

【図１２】４ドラム機の概念図である。

【図１３】周波数シンセサイザの従来例を示す図であ
る。

【図１４】２ビームレーザのビーム配置概念図である。

【図１５】図１０における論理制御を、例を用いて説明
した図である。

【図１６】４ドラム／２ビーム機用の画素変調ＬＳＩの
ブロック図である。

【図１７】水平同期信号分離回路を説明するタイミング
チャートを示す図である。

【図１８】タイムベース回路の動作を説明するタイミン
グチャートを示す図である。

【図１９】画素変調方法を説明するタイミングチャート
を示す図である。

【図２０】パルス幅追加回路の動作を説明するタイミン
グチャートを示す図である。

【符号の説明】

１位相比較回路２チャージポンプ回路３制御信号発生回路４副位相選択回路５主位相選択回路６可変発振回路７論理制御回路８ユークリッド互助法演算処理回路９ａ〜９ｄ差動バッファ１０ａ〜１０ｄ差動遅延回路１１ａ〜１１ｈ差動遅延回路ＳＷａ〜ＳＷｈ差動信号選択回路１２差動バッファ１３固定分周回路１４可変分周回路１５位相比較回路１６チャージポンプ回路１７制御信号発生回路１８可変発振回路１９ポリゴンミラー２０ｆ−θレンズ２１感光ドラム（ａ〜ｄ）２２ＢＤミラー２３フォトディテクタ２４レーザチップ２５ＬＤドライバ２６画素変調回路２７画素データ発生器２８水平同期信号発生回路２９印画紙３０ＢＤ遅延回路３１水平同期信号分離回路３２ＰＬＬ回路（周波数シンセサイザ）３３同期クロックジェネレータ３４タイムベース回路３５データデコーダ３６３２⇒８ビットシリアル変換回路３７変調回路３８パルス幅追加回路３９小信号差動出力ドライバ

Claims

【特許請求の範囲】

【請求項１】基準クロック信号周波数の係数倍周波数
の出力信号を発生する周波数シンセサイザであって、前記出力信号の周期を概ね等分割した位相差を持つクロ
ック信号群を発生する可変発振回路と、第１の制御信号によって前記クロック信号群から所望す
る隣接位相の２つのクロック信号対を選択し出力する主
位相選択回路と、第２制御信号によって前記クロック信号対とこれらの位
相差内のクロック位相から１つのクロック信号を選択し
て出力する副位相選択回路と、前記クロック信号と基準クロック信号とが入力される位
相比較回路と、前記位相比較回路の出力信号に基づいて前記可変発振回
路を制御する手段とを具えたことを特徴とする周波数シ
ンセサイザ。
【請求項２】請求項１において、２つの周波数設定データを用いて演算処理をする演算処
理回路と、前記クロック信号と前記演算処理回路の演算
結果と位相変化制御信号とに基づいて前記第１及び第２
の制御信号を発生する論理制御回路とをさらに有するこ
とを特徴とする周波数シンセサイザ。
【請求項３】請求項２において、前記演算処理回路は、前記２つの周波数設定データを除
算し、前処理の除数および余りにより再度除算し、余り
が０になるまで前処理の除数および余りにより除算する
処理を繰り返すことを特徴とする周波数シンセサイザ。
【請求項４】請求項２または３において、前記論理制御回路は、前記演算処理により各演算処理に
おける商および余りが０となる最終演算処理の前処理に
おける余りを用いて制御信号を発生することを特徴とす
る周波数シンセサイザ。
【請求項５】請求項１〜４のいずれかの周波数シンセ
サイザを画素変調回路のクロック制御に用いたことを特
徴とするプリンタエンジン。