JP2002158227A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JP2002158227A JP2000349807A JP2000349807A JP2002158227A JP 2002158227 A JP2002158227 A JP 2002158227A JP 2000349807 A JP2000349807 A JP 2000349807A JP 2000349807 A JP2000349807 A JP 2000349807A JP 2002158227 A JP2002158227 A JP 2002158227A
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forming
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正人 藤永
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Abstract

(57)【要約】 【課題】 配線の雑音排除特性の向上を、微細化の促進
および製造工程の簡素化と両立して実現する。 【解決手段】 信号を伝達する配線６の上面と側面と
が、その延在方向に沿った断面において、絶縁体７，
８，９を挟んで導体層１２によって途切れなく覆われ、
導体層１２は半導体基板１に接続されている。また、信
号を伝達する配線１５の周囲が、その延在方向に沿った
断面において、絶縁体１４，１６，１７，１８を挟んで
導体層１２，１９によって途切れなく覆われている。配
線１５は、導体層２１に形成されたコンタクトホール２
４に充填された導電プラグ１３によって、半導体基板１
へ電気的に接続されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体装置およ
びその製造方法に関し、特に、配線における雑音排除特
性の向上を、微細化の促進および製造工程の簡素化と両
立して実現するための改良に関する。
【０００２】
【従来の技術】図３１および図３２は、文献（Y.Odate,
T.Usami,K.Otsuka,T.Suga,"A measurement and simulat
ion study of transmission lines on micro-strip and
stacked-pair structure for high speed signals,"Pr
oc.Electronic Components&technology Conference,pp.
526-529,May2000.)に掲載されている、従来の半導体装
置に用いられる高周波用配線構造の断面図であり、半導
体基板の上方に配設されたマイクロストリップラインと
スタックトペアラインとを、それぞれ示している。マイ
クロストリップラインでは、伝送線２０１の下に接地線
２０３が形成されており、それにより電磁界が接地線２
０３へ集められる。このため、伝送線２０１と他の伝送
線２０２との間での雑音の影響を排除する特性（すなわ
ち雑音排除特性）が高められる。
【０００３】しかし、他の伝送線２０２が伝送線２０１
へ過度に接近すると、雑音排除特性が低下するという問
題点があり、これに代わるスタックトペアライン構造が
提案された。スタックトペアライン構造では、互いに同
じ幅と厚さを有する伝送線２０１と接地線２０４とを、
互いにぺアをなすように配置することで、電磁界を収束
させ、それによって雑音排除特性の向上が図られてい
る。
【０００４】しかしながら、スタックトペアラインにお
いても、伝送線２０１とその横に並ぶ他の伝送線との間
での雑音排除特性が十分ではないという問題点があり、
これを解決するものとして、同軸遮蔽配線構造が提案さ
れている。図３３は、特開平６−２１６３４３号公報に
開示される同軸遮蔽配線構造の断面図である。この同軸
遮蔽配線構造では、伝送線２１０の上下左右に、絶縁膜
２１５を介して接地線２１１，２１２，２１３，２１４
が配置されている。
【０００５】
【発明が解決しようとする課題】しかし、同軸遮蔽配線
構造では、伝送線２１０の左右に接地線２１３，２１４
が配置されており、しかもこれらの配線はマスクパター
ンを用いた転写を通じて形成されるものであるため、あ
たかも現有の設計ルール（リソグラフィ解像度の限界
値）の２倍の設計ルールで形成されたと同様の素子の集
積度しか得られない。すなわち、微細化が阻害されると
いう問題点があった。さらに、０．１μｍ以下にまで微
細化された配線ルールでは、横に並ぶ伝送線どうしの間
で、雑音排除特性が劣化するという問題点があった。加
えて、接地線２１１，２１２，２１３，２１４を半導体
基板に電気的に接続するのに、専用のコンタクトホール
を形成する必要があり、半導体装置の製造工程が複雑で
あるという問題点があった。
【０００６】この発明は、従来の技術における上記した
問題点を解消するためになされたもので、配線の雑音排
除特性の向上を、微細化の促進および製造工程の簡素化
と両立して実現する半導体装置およびその製造方法を提
供することを目的とする。
【０００７】
【課題を解決するための手段】第１の発明の装置は、半
導体装置であって、主面を有する半導体基板と、前記半
導体基板の前記主面の上方に配設された第１配線と、前
記第１配線の延在方向に交差する断面において、第１絶
縁体を挟んで前記第１配線の周囲を途切れなく覆う導体
層と、を備える。
【０００８】第２の発明の装置は、第１の発明の半導体
装置において、前記半導体基板の前記主面の上に絶縁膜
を挟んで配設された第２配線を、さらに備え、前記第２
配線の延在方向に交差する断面において、前記第２配線
の上面と側面とが第２絶縁体を挟んで前記導体層に途切
れなく覆うとともに前記半導体基板に接続されている。
【０００９】第３の発明の装置では、第１または第２の
発明の半導体装置において、前記導体層の上面が平坦で
ある。
【００１０】第４の発明の装置では、第１ないし第３の
いずれかの発明の半導体装置において、前記導体層が電
源電位を伝達する。
【００１１】第５の発明の装置では、第２の発明の半導
体装置において、前記導体層が、前記第２配線の延在方
向に交差する断面において、前記第２絶縁体と前記絶縁
膜とを挟んで前記半導体基板と共同で前記配線の周囲を
途切れなく覆う。
【００１２】第６の発明の装置では、第１ないし第５の
いずれの発明の半導体装置において、前記第１配線の延
在方向に沿った一部において、前記第１配線が、前記導
体層に選択的に形成された貫通孔の内側に側面絶縁膜を
挟んで充填された導体プラグを通じて前記半導体基板に
電気的に接続されている。
【００１３】第７の発明の装置では、第２または第５の
発明の半導体装置において、前記第２絶縁体のうち、前
記第２配線の前記上面と側面とを覆いかつ前記導体層に
接する部分が、同一の材料で構成される。
【００１４】第８の発明の装置では、第１ないし第７の
いずれかの発明の半導体装置において、前記第１絶縁体
のうち、前記第１配線の前記上面と側面とを覆いかつ前
記導体層に接する部分が、同一の材料で構成される。
【００１５】第９の発明の製造方法は、半導体装置の製
造方法であって、(A)主面を有する半導体基板を準備す
る工程と、(B)前記半導体基板の前記主面を覆うように
第１導体層を堆積する工程と、(C)前記第１導体層の上
面を平坦化する工程と、(D)平坦化された前記第１導体
層の前記上面の上に、第１絶縁膜を形成する工程と、
(E)前記第１絶縁膜の上に第１導電膜を堆積する工程
と、(F)前記第１導電膜の上に第２絶縁膜を形成する工
程と、(G)前記第１導電膜と前記第２絶縁膜とをパター
ニングすることにより、第１配線とその上面を覆う第１
上部絶縁膜とを形成する工程と、(H)前記第１上部絶縁
膜が埋まる厚さで前記第１導体層の前記上面を覆うよう
に第３絶縁膜を堆積する工程と、(I)前記第１配線と前
記第１上部絶縁膜の側面を覆う部分を第１サイドウォー
ルとして残すように、前記第３絶縁膜を除去する工程
と、(J)前記工程(I)と同時に、または前記工程(I)の後
に、前記第１配線および前記第１サイドウォールに覆わ
れる部分を残すように、前記第１絶縁膜を除去する工程
と、(K)前記第１上部絶縁膜が埋まる厚さで前記第１導
体層の前記上面を覆うように第２導体層を堆積する工程
と、(L)前記第１上部絶縁膜が埋まった状態を保つよう
に、前記第２導体層の上面を平坦化する工程と、を備え
る。
【００１６】第１０の発明の製造方法は、半導体装置の
製造方法であって、(A)主面を有する半導体基板を準備
する工程と、(B)前記半導体基板の前記主面を覆うよう
に第１導体層を堆積する工程と、(C)前記第１導体層の
上面を平坦化する工程と、(D)平坦化された前記第１導
体層の前記上面の上に第１絶縁膜を形成する工程と、
(E)前記第１絶縁膜の上に第１犠牲層を堆積する工程
と、(F)前記第１犠牲層に、その上面から下面まで貫通
する溝を選択的に形成する工程と、(G)前記溝を充填す
るように導電材を堆積する工程と、(H)前記第１犠牲層
と前記導電材との上面を平坦化し、それにより前記導電
材から第１配線を形成する工程と、(I)前記第１犠牲層
と前記第１配線との上面の上に第２絶縁膜を形成する工
程と、(J)前記第１配線の上の部分を第１上部絶縁膜と
して残すように、前記第２絶縁膜を除去する工程と、
(K)前記第１犠牲層を除去する工程と、(L)前記第１上部
絶縁膜が埋まる厚さで前記第１導体層の前記上面を覆う
ように第３絶縁膜を堆積する工程と、(M)前記第１配線
と前記第１上部絶縁膜の側面を覆う部分を第１サイドウ
ォールとして残すように、前記第３絶縁膜を除去する工
程と、(N)前記工程(M)と同時に、または前記工程(M)の
後に、前記第１配線および前記第１サイドウォールに覆
われる部分を残すように、前記第１絶縁膜を除去する工
程と、(O)前記第１上部絶縁膜が埋まる厚さで前記第１
導体層の前記上面を覆うように第２導体層を堆積する工
程と、(P)前記第１上部絶縁膜が埋まった状態を保つよ
うに、前記第２導体層の上面を平坦化する工程と、を備
える。
【００１７】第１１の発明の製造方法では、第９の発明
の半導体装置の製造方法において、前記工程(B)が、(B
1)前記主面の上に第４絶縁膜を形成する工程と、(B2)前
記第４絶縁膜の上に第２導電膜を形成する工程と、(B3)
前記第２導電膜の上に第５絶縁膜を形成する工程と、(B
4)前記第２導電膜と前記第５絶縁膜とをパターニングす
ることにより、第２配線とその上面を覆う第２上部絶縁
膜とを形成する工程と、(B5)前記第２上部絶縁膜が埋ま
る厚さで前記半導体基板の前記主面を覆うように第６絶
縁膜を堆積する工程と、(B6)前記第２配線と前記第２上
部絶縁膜の側面を覆う部分を第２サイドウォールとして
残すように、前記第６絶縁膜を除去する工程と、(B7)前
記工程(B6)と同時に、または前記工程(B6)の後に、前記
第２配線および前記第２サイドウォールに覆われる部分
を残すように、前記第４絶縁膜を除去する工程と、(B8)
前記第２上部絶縁膜が埋まる厚さで前記半導体基板の前
記主面を覆うように前記第１導体層を堆積する工程と、
を備え、前記工程(C)が、(C1)前記第２上部絶縁膜が埋
まった状態を保つように、前記第１導体層の上面を平坦
化する工程、を備える。
【００１８】第１２の発明の製造方法では、第１０の発
明の半導体装置の製造方法において、前記工程(B)が、
(B1)前記主面の上に第４絶縁膜を形成する工程と、(B2)
前記第４絶縁膜の上に第２導電膜を形成する工程と、(B
3)前記第２導電膜の上に第５絶縁膜を形成する工程と、
(B4)前記第２導電膜と前記第５絶縁膜とをパターニング
することにより、第２配線とその上面を覆う第２上部絶
縁膜とを形成する工程と、(B5)前記第２上部絶縁膜が埋
まる厚さで前記半導体基板の前記主面を覆うように第６
絶縁膜を堆積する工程と、(B6)前記第２配線と前記第２
上部絶縁膜の側面を覆う部分を第２サイドウォールとし
て残すように、前記第６絶縁膜を除去する工程と、(B7)
前記工程(B6)と同時に、または前記工程(B6)の後に、前
記第２配線および前記第２サイドウォールに覆われる部
分を残すように、前記第４絶縁膜を除去する工程と、(B
8)前記第２上部絶縁膜が埋まる厚さで前記半導体基板の
前記主面を覆うように前記第１導体層を堆積する工程
と、を備え、前記工程(C)が、(C1)前記第２上部絶縁膜
が埋まった状態を保つように、前記第１導体層の上面を
平坦化する工程、を備える。
【００１９】第１３の発明の製造方法は、第９または第
１１の発明の半導体装置の製造方法において、(AA)前記
工程(D)の後で前記工程(E)の前に、前記第１絶縁膜の上
面から前記第１導体層の下面まで貫通する貫通孔を、前
記第１絶縁膜と前記第１導体層とに選択的に形成する工
程と、(BB)前記工程(E)の前に、前記貫通孔の側壁面を
覆う側面絶縁膜を形成する工程と、(CC)前記工程(E)の
前に、前記側面絶縁膜を挟んで前記貫通孔を充填する導
電プラグを形成する工程と、をさらに備え、前記工程
(E)では、前記第１導電膜が、前記導電プラグに接続さ
れるように前記貫通孔の上にも堆積され、前記工程(G)
では、前記貫通孔の上をも覆うことにより前記導電プラ
グに接続されるように、前記第１配線が形成される。
【００２０】第１４の発明の製造方法は、第１２の発明
の半導体装置の製造方法において、(AA)前記工程(B7)の
後で前記工程(B8)の前に、前記第２上部絶縁膜が埋まる
厚さで前記半導体基板の前記主面を覆うように第２犠牲
層を堆積する工程と、(BB)前記工程(B8)の前に、一部を
柱状部として残すように前記第２犠牲層をパターニング
する工程と、をさらに備え、前記工程(B8)では、前記第
２上部絶縁膜が埋まる厚さで前記半導体基板の前記主面
を覆うように前記第１導体層が堆積され、前記工程(C1)
では、前記第２上部絶縁膜が埋まった状態を保つよう
に、前記柱状部の上面と前記第１導体層の上面とが平坦
化され、前記半導体装置の製造方法は、(CC)前記工程(C
1)の後で前記工程(D)の前に、前記柱状部を除去するこ
とにより、前記第１導体層に貫通孔を形成する工程と、
(DD)前記工程(CC)の後で前記工程(D)の前に、前記貫通
孔の側壁面を覆う側面絶縁膜を形成する工程と、(EE)前
記工程(D)の前に、前記側面絶縁膜を挟んで前記貫通孔
を充填する導電プラグを形成する工程と、をさらに備
え、前記工程(D)は、(D1)平坦化された前記第１導体層
の前記上面の上と前記貫通孔の上とに前記第１絶縁膜を
形成する工程と、(D2)前記導電プラグの上面の少なくと
も一部が露出するように前記第１絶縁膜を選択的に除去
する工程と、を備え、前記工程(E)では、前記第１絶縁
膜の上とともに、前記導電プラグの露出面の上にも前記
第１犠牲層が堆積され、前記工程(F)では、前記導電プ
ラグの前記露出面が露出するように前記溝が形成され、
前記工程(G)では、前記導電プラグの前記露出面に接続
されるように前記導電材が堆積される。
【００２１】第１５の発明の製造方法では、第１４の発
明の半導体装置の製造方法において、前記第５絶縁膜の
少なくとも上面部分と前記第６絶縁膜とが同一材料であ
り、前記第２犠牲層がこれらとは異なる材料である。
【００２２】第１６の発明の製造方法では、第１０、第
１２または第１４の発明の半導体装置の製造方法におい
て、前記第２絶縁膜の少なくとも上面部分と前記第３絶
縁膜とが同一材料である。
【００２３】
【発明の実施の形態】実施の形態１． （装置の構成）図１は、本発明の実施の形態１による半
導体装置の正面断面図である。この半導体装置１０１
は、半導体基板１とその上に形成された配線構造とを有
する。半導体基板１はシリコン基板であり、その主面に
は、トレンチ分離構造（ＳＴＩ：Shallow Trench Isola
tion）としての絶縁膜３、および不純物導入層２が選択
的に形成されている。配線構造では、信号伝達用の下層
配線としての複数の配線６、および信号伝達用の上層配
線としての複数の配線１５が、半導体基板１の上方に形
成されている。配線６，１５は、いずれも１ＧＨｚ以上
の高周波電気信号を伝達可能に構成されている。
【００２４】配線６は絶縁膜５を挟んで半導体基板１の
主面に対向している。配線６の上には上部絶縁膜７およ
び９が形成されている。また、絶縁膜５、配線６、およ
び上部絶縁膜７，９の側面には、絶縁体のサイドウォー
ル８が形成されている。すなわち、配線６は、その延在
方向に沿った断面において絶縁体に包囲されている。配
線６とその周囲を覆う絶縁体とは、半導体基板１を覆う
ように形成された導体層１２に埋め込まれている。した
がって、配線６の延在方向に垂直な断面において、配線
６の上面と側面とは、絶縁体を挟んで導体層１２に途切
れなく覆われている。導体層１２の材料はアルミニウム
を主成分とする金属（アルミニウムそのものをも含む）
である。
【００２５】導体層１２の上面は平坦化されており、下
面は一部において半導体基板１の主面の不純物導入層へ
電気的に接続されている。半導体基板１の主面のうち、
導体層１２と電気的に接続すべき部位には、シリサイド
膜（半導体金属化合物膜）４が形成されている。また、
導体層１２と半導体基板１とを電気的に絶縁すべき部位
には、絶縁膜１０が形成されている。
【００２６】配線１５は、絶縁膜１４を挟んで導体層１
２の上面に対向するように配設されている。配線１５の
上には上部絶縁膜１６および１８が形成されている。ま
た、絶縁膜１４、配線１５、および上部絶縁膜１６，１
８の側面には、絶縁体のサイドウォール１７が形成され
ている。すなわち、配線１５は、その延在方向に沿った
断面において絶縁体に包囲されている。配線１５とその
周囲を覆う絶縁体とを埋め込み、導体層１２の上面を覆
うように導体層１９が形成されている。導体層１９の材
料は、導体層１２と同様にアルミニウムを主成分とする
金属である。
【００２７】導体層１９の上面は平坦化されており、下
面は導体層１２の上面に一体的に連結している。したが
って、配線１５の延在方向に垂直な断面において、配線
１５の周囲は、絶縁体を挟んで導体層１２，１９に途切
れなく覆われている。導体層１２および１９は、半導体
装置１０１の電源線のうちの一方に接続されている。す
なわち、半導体装置１０１には図示しない一対の電源入
力端子が形成されており、導体層１２および１９は、そ
れらの一方に接続されている。導体層１２および１９
は、好ましくは接地電位を伝達する接地線である。
【００２８】導体層１２には、導体１５の延在方向に沿
った一部の直下に、コンタクトホール２４が形成されて
いる。このコンタクトホール２４の内側には、その側壁
面を覆う側面絶縁膜１１と、この側面絶縁膜１１を挟ん
でコンタクトホール２４に充填された導電プラグ１３と
が形成されている。導電プラグ１３は、導体１５の下面
に接続され、さらに半導体基板１の主面の不純物導入層
２へシリサイド膜４を介して電気的に接続されている。
すなわち、導体１５は、導電プラグ１３を通じて半導体
基板１へ電気的に接続されている。
【００２９】各要素に関し、材料および寸法の一例を以
下に列挙する。寸法の値はいずれも概略値である。半導
体基板１は、Ｐ型のシリコン基板であり、不純物導入層
２はＮ+拡散層である。絶縁膜３は、厚さ３００ｎｍの
ＴＥＯＳ（tetraethyl orthosilicate）膜またはＨＴＯ
（high temperature oxide；高温熱ＣＶＤ酸化物）膜で
ある。シリサイド膜４の材料は、ＣｏＳｉまたはＴｉＳ
ｉである。絶縁膜５は、厚さ３ｎｍの熱酸化膜（ＳｉＯ
2）または熱窒化酸化膜（ＳｉＯＮ）である。配線６
は、幅１００ｎｍ、厚さ２００ｎｍのポリシリコン膜で
ある。上部絶縁膜７は、厚さ１００ｎｍのＴＥＯＳ膜で
ある。
【００３０】サイドウォール８は厚さ５０ｎｍの窒化膜
（Ｓｉ3Ｎ4）であり、上部絶縁膜９は厚さ１００ｎｍの
窒化膜（Ｓｉ3Ｎ4）である。絶縁膜１０および側面絶縁
膜１１はＴＥＯＳ膜である。導体層１２の厚さは、５０
０ｎｍである。導電プラグ１３の材料は、ポリシリコン
である。絶縁膜１４は、厚さ１００ｎｍのＴＥＯＳ膜で
ある。配線１５は、幅１００ｎｍ、厚さ２００ｎｍのア
ルミニウムを主成分とする金属膜である。上部絶縁膜１
６は厚さ１００ｎｍのＴＥＯＳ膜である。サイドウォー
ル１７は、厚さ５０ｎｍの窒化膜（Ｓｉ3Ｎ4）である。
上部絶縁膜１８は、厚さ１００ｎｍの窒化膜（Ｓｉ
3Ｎ4）である。導体層１９の厚さは、５００ｎｍであ
る。
【００３１】（製造方法）図２〜図１３は、半導体装置
１０１の好ましい製造方法を示す製造工程図である。な
お、以下の説明において、製造条件に関する数値はいず
れも概略値である。半導体装置１０１を製造するには、
図２の工程がはじめに実行される。図２の工程では、ま
ずＰ型のシリコン基板である半導体基板１が準備され
る。つぎに、選択的エッチングを用いることにより、素
子分離領域のパターン（分離パターン）にしたがって、
半導体基板１の主面に深さ３００ｎｍの溝が選択的に形
成される。つづいて、この溝にＴＥＯＳまたはＨＴＯな
どの酸化膜が、絶縁膜３として埋設されることにより、
トレンチ分離構造（ＳＴＩ）をなす素子分離領域が形成
される。その後、半導体基板１の主面に、ウェル注入、
素子分離注入、およびチャネル注入が行われ、さらに注
入された不純物の活性化等のための熱処理が行われる
（図示を略する）。これらウェル注入、素子分離注入、
およびチャネル注入は従来周知の工程であるので、その
詳細な説明は略する。
【００３２】つぎに図３の工程において、酸化処理を施
すことにより、半導体基板１の主面に厚さ３ｎｍの酸化
膜（ＳｉＯ2）が絶縁膜５として形成される。
【００３３】つづく図４の工程では、まず、厚さ２００
ｎｍのポリシリコン膜、厚さ１００ｎｍのＴＥＯＳ膜、
および厚さ１００ｎｍの窒化膜（Ｓｉ3Ｎ4）が、絶縁膜
５の上に順に堆積される。その後、ゲートマスクを用い
た選択的エッチングを施すことにより、配線６および上
部絶縁膜７，９の三層構造体が形成される。
【００３４】つぎの図５の工程では、まず、半導体基板
１を覆うように窒化膜（Ｓｉ3Ｎ4）が堆積される。この
窒化膜は、三層構造体が埋まるほどに堆積される。その
後、堆積された窒化膜がエッチバックされ、それにより
三層構造体の側面を覆うサイドウォール８が形成され
る。このとき、三層構造体およびサイドウォール８に覆
われない絶縁膜５の部分も、同時に除去される。
【００３５】つぎの図６の工程では、まず、サイドウォ
ール８を含む三層構造体を遮蔽体として用いて、Ｎ型不
純物をイオン注入することにより、半導体基板１の露出
する主面に不純物導入層２が形成される。導入されたＮ
型不純物は、その後の熱処理によって活性化される。熱
処理は、加熱炉（ファーネス）を用いて８５０°Ｃおよ
び３０分の条件、またはＲＡＴ（ランプアニール装置）
を用いて１０００°Ｃおよび３０秒の条件の下で行われ
る。
【００３６】つづく図７の工程では、半導体基板１の露
出する主面にコバルト（Ｃｏ）を堆積し、ＲＡＴを用い
て６００°Ｃの加熱処理が行われる。その結果、ＣｏＳ
ｉがシリサイド膜４として、不純物導入層２の表面に形
成される。
【００３７】つぎの図８の工程では、半導体基板１の主
面を覆うようにＴＥＯＳ膜が堆積され、その後マスクを
用いることにより選択的にエッチングされる。これによ
り、半導体基板１の主面のうち、後の工程で形成される
導体層１２が接続されない部位が、絶縁膜１０で覆われ
る。
【００３８】つぎの図９の工程では、まず半導体基板１
の主面を覆うように、アルミニウムが堆積される。その
後、ＣＭＰ（化学的機械的研磨）を用いることにより、
アルミニウム層の上面が平坦化され、厚さ５００ｎｍの
導体層１２が形成される。ＣＭＰは、導体層１２から上
面絶縁膜９が露出しないように行われる。
【００３９】つづく図１０の工程では、まず導体層１２
の上面の上に、１００ｎｍの厚さのＴＥＯＳ膜が絶縁膜
１４として堆積される。その後、コンタクトマスクを用
いた選択的エッチングを実行することにより、絶縁膜１
４の上面から導体層１２および絶縁膜１０を貫通してシ
リサイド膜４に到達するコンタクトホール２４が、絶縁
膜１４、導体層１２および絶縁膜１０に選択的に形成さ
れる。コンタクトホール２４は、不純物導入層２の一部
の直上に形成される。
【００４０】つぎの図１１の工程では、まず厚さ２０ｎ
ｍのＴＥＯＳ膜が、コンタクトホール２４の内側および
絶縁膜１４の上に堆積される。その後、エッチバックが
行われることにより、コンタクトホール２４の側壁面を
覆う側面絶縁膜１１が形成される。つづいて、側面絶縁
膜１１の内側を埋め、絶縁膜１４を覆うように、ポリシ
リコンが堆積される。その後、絶縁膜１４が露出するま
でＣＭＰを実行することにより、絶縁膜１４の上のポリ
シリコンが除去されるとともに、コンタクトホール２４
に側面絶縁膜１１を挟んで充填されたポリシリコンの上
面が、絶縁膜１４の上面とともに平坦化される。コンタ
クトホール２４に充填されたポリシリコンは、導電プラ
グ１３となる。
【００４１】つづく図１２の工程では、まず厚さ２００
ｎｍのアルミニウム膜、厚さ５０ｎｍのＴＥＯＳ膜、お
よび厚さ１００ｎｍの窒化膜（Ｓｉ3Ｎ4）が順に、絶縁
膜１４と導電プラグ１３との上に堆積される。その後、
マスクを用いた選択的エッチングを施すことにより、配
線１５および上部絶縁膜１６，１８の三層構造体が形成
される。
【００４２】つぎの図１３では、まず、導体層１２の上
面を覆うように窒化膜（Ｓｉ3Ｎ4）が堆積される。この
窒化膜は、三層構造体が埋まるほどに堆積される。その
後、堆積された窒化膜がエッチバックされ、それにより
三層構造体の側面を覆うサイドウォール１７が形成され
る。このとき、三層構造体およびサイドウォール１７に
覆われない絶縁膜１４の部分も同時に除去される。その
結果、導体層１２の上面が選択的に露出する。
【００４３】つぎに図１へ戻って、まず導体層１２の上
面を覆うように、アルミニウムが堆積される。その後、
ＣＭＰ（化学的機械的研磨）を用いることにより、アル
ミニウム層の上面が平坦化され、厚さ５００ｎｍの導体
層１９が形成される。ＣＭＰは、導体層１９から上面絶
縁膜１８が露出しないように行われる。以上の工程を通
じて、図１の半導体装置１０１が完成する。
【００４４】なお、以上に示した各要素の材料及び寸法
は一例であり、他の材料及び寸法を用いることも当然可
能である。例えば、半導体基板１として、シリコン基板
以外の半導体基板を用いることも、一般には可能であ
る。
【００４５】（実施の形態１の利点）以上に述べたよう
に、半導体装置１０１では、信号伝達配線である配線１
５の周囲が、その延在方向に沿った断面において、絶縁
体を挟んで導体層１２および１９によって途切れなく覆
われている。このため、配線１５と他の配線（例えば、
横に隣接する配線１５、または下方に隣接する配線６）
との間での雑音排除特性が、図３１〜図３３に示したい
ずれの配線構造に比べても向上する。
【００４６】また、同じく信号伝達配線である配線６の
上面と側面とが、その延在方向に沿った断面において、
絶縁体を挟んで導体層１２によって途切れなく覆われ、
導体層１２は半導体基板１に接続されている。このた
め、配線６と他の配線（例えば、横に隣接する配線６、
または上方に隣接する配線１５）との間での雑音排除特
性が、図３１〜図３３に示したいずれの配線構造に比べ
ても向上する。
【００４７】さらに、導体層１２および１９は、配線
６，１５が埋設されるように形成され、配線６，１５と
同様のパターニングを必要としないので、パターニング
を要する図３３に示した同軸遮蔽配線構造とは異なり、
半導体装置１０１に作り込まれる素子の微細化を阻害し
ない。さらに、導体層１２および１９と半導体基板１と
の電気的接続を実現するのに、コンタクトホールの形成
を要しないので、製造工程が簡素化される。このよう
に、半導体装置１０１およびその製造方法は、配線の雑
音排除特性の向上を、微細化の促進および製造工程の簡
素化と両立して実現する。
【００４８】また、半導体装置１０１を製造するための
上記した方法では、導体層１２の上面が平坦に形成され
るので、導体層１２の上にさらに上層の配線１５を容易
に形成することができる。また、導体層１９の上面が平
坦であるので、図示しない第３層の配線を、導体層１９
の上に配設することも容易である。さらに、完成した半
導体装置１０１においても、導体１２，１９が配線６，
１５の周囲のみを覆うのではなく、上面が平坦な導体層
１２，１９の中に配線６，１５が埋設されているので、
これらの配線６．１５どうしの雑音排除特性がさらに高
められる。
【００４９】実施の形態２． （装置の構成）図１４は、本発明の実施の形態２による
半導体装置の正面断面図である。この半導体装置１０２
は、下層配線としての複数の配線６および上層配線とし
ての複数の配線６５を覆う導体層６２および６９が、銅
を主成分とする金属（銅そのものをも含む）である点に
おいて、実施の形態１の半導体装置１０１（図１）と
は、特徴的に異なっている。配線６５は、半導体装置１
０１の配線１５と同様に、１ＧＨｚ以上の高周波電気信
号を伝達可能に構成されている。
【００５０】配線６５は、絶縁膜６４を挟んで導体層２
２の平坦な上面に対向するように配設されている。配線
６５の上には上部絶縁膜６６が形成されている。また、
絶縁膜６４、配線６５、および上部絶縁膜６６の側面に
は、絶縁体のサイドウォール６７が形成されている。す
なわち、配線６５は、その延在方向に沿った断面におい
て絶縁体に包囲されている。導体層６９は、配線６５と
その周囲を覆う絶縁体とを埋め込み、導体層６２の上面
を覆うように形成されている。
【００５１】導体層６９の上面は平坦化されており、下
面は導体層６２の上面に一体的に連結している。したが
って、配線６５の延在方向に垂直な断面において、配線
６５の周囲は、絶縁体を挟んで導体層６２，６９に途切
れなく覆われている。導体層６２および６９は、半導体
装置１０２の電源線のうちの一方に接続されている。す
なわち、半導体装置１０２には、半導体装置１０１と同
様に、図示しない一対の電源入力端子が形成されてお
り、導体層６２および６９は、それらの一方端子、好ま
しくは接地電位が入力される端子に接続されている。
【００５２】導体層１２には、導体１５の延在方向に沿
った一部の直下に、コンタクトホール７４が形成されて
いる。このコンタクトホール７４の内側には、その側壁
面を覆う側面絶縁膜６１と、この側面絶縁膜６１を挟ん
でコンタクトホール７４に充填された導電プラグ６３と
が形成されている。導電プラグ６３は、導体６５の下面
に接続され、さらに半導体基板１の主面の不純物導入層
２へシリサイド膜４を介して電気的に接続されている。
すなわち、導体６５は、導電プラグ６３を通じて半導体
基板１へ電気的に接続されている。
【００５３】半導体装置１０１（図１）にない各要素に
関し、材料および寸法の一例を以下に列挙する。寸法の
値はいずれも概略値である。半導体装置１０１（図１）
における絶縁膜１０および側壁絶縁膜１１に代わる絶縁
膜６０および側面絶縁膜６１は、窒化膜（Ｓｉ3Ｎ4）で
ある。導体層６２の厚さは５００ｎｍである。導電プラ
グ６３の材料は銅を主成分とする金属である。絶縁膜６
４は窒化膜（Ｓｉ3Ｎ4）である。配線６５は、幅１００
ｎｍ、厚さ２００ｎｍの銅を主成分とする金属膜であ
る。上部絶縁膜６６は厚さ２００ｎｍのＴＥＯＳ膜であ
る。サイドウォール６７は、厚さ５０ｎｍの窒化膜（Ｓ
ｉ3Ｎ4）である。導体層６９の厚さは５００ｎｍであ
る。
【００５４】（製造方法）図１５〜図２７は、半導体装
置１０２の好ましい製造方法を示す製造工程図である。
なお、以下の説明において、製造条件に関する数値はい
ずれも概略値である。半導体装置１０２を製造するに
は、図２〜図７の工程がはじめに実行され、その後図１
５の工程が実行される。図１５の工程では、半導体基板
１の主面を覆うように窒化膜（Ｓｉ3Ｎ4）が堆積され、
その後マスクを用いることにより選択的にエッチングさ
れる。これにより、半導体基板１の主面のうち、後の工
程で形成される導体層６２が接続されない部位が、絶縁
膜６０で覆われる。
【００５５】つづく図１６の工程では、まず半導体基板
１の主面を覆うように、ＴＥＯＳ層が堆積される。その
後、ＣＭＰを用いることにより、ＴＥＯＳ層の上面が平
坦化され、厚さ５００ｎｍのＴＥＯＳ層７２が犠牲層
（型として利用されるために形成され、後の工程で除去
される層を、本明細書では犠牲層と仮称する）として形
成される。ＣＭＰは、ＴＥＯＳ層７２から上面絶縁膜９
が露出しないように行われる。
【００５６】つぎの図１７の工程では、コンタクトホー
ルのポジマスクを用いた選択的エッチングを行うことに
より、ＴＥＯＳ層７２がパターニングされる。その結
果、不純物導入層２の一部の直上に柱状部を残してＴＥ
ＯＳ層７２が除去される。
【００５７】つぎの図１８の工程では、まず半導体基板
１の主面を覆い、かつ上部絶縁膜９が埋まるように、銅
が堆積される。その後、ＣＭＰを用いることにより、銅
層の上面と柱状のＴＥＯＳ層７２の上面とが平坦化さ
れ、厚さ５００ｎｍの導体層６２が形成される。ＣＭＰ
は、導体層６２から上面絶縁膜９が露出しないように行
われる。
【００５８】つぎの図１９の工程では、まずＴＥＯＳ層
７２およびその直下の絶縁膜６０が除去されることによ
り、導体層６２にコンタクトホール７４が形成される。
コンタクトホール７４は、不純物導入層２の一部の直上
に形成されて、シリサイド膜４を露出させる。その後、
窒化膜（Ｓｉ3Ｎ4）が、コンタクトホール７４の内側お
よび導体層６２の上に堆積される。その後、エッチバッ
クが行われることにより、コンタクトホール７４の側壁
面を覆う側面絶縁膜６１が形成される。
【００５９】つづく図２０の工程では、側面絶縁膜６１
の内側を埋め、導体層６２の上面を覆うように、銅が堆
積される。その後、導体層６２の上面および側面絶縁膜
６１の上端縁が露出するまでＣＭＰを実行することによ
り、導体層６２の上面、側面絶縁膜６１の上端縁、およ
びコンタクトホール７４に側面絶縁膜６１を挟んで充填
された銅層の上面が、平坦化される。コンタクトホール
７４に充填された銅層は、導電プラグ６３となる。
【００６０】つぎに図２１の工程において、まず導体層
６２の上面の上、側面絶縁膜６１の上端縁の上、および
導電プラグ６３の上面の上に、窒化膜６４が堆積され
る。その後、コンタクトマスクを用いた選択的エッチン
グを実行することにより、窒化膜のうち、コンタクトホ
ール７４の直上の部分が選択的に除去される。つづい
て、再び窒化膜が堆積され、さらにエッチバックされる
ことにより、導電プラグ６３の上面に開口する窒化膜の
環状の側壁部が形成される。導電プラグは、この環状の
側壁部に囲まれた部位において露出する。
【００６１】つづく図２２の工程では、いわゆるダマシ
ンプロセスを用いることにより導体層６５が形成され
る。すなわち、まず犠牲層としてのＴＥＯＳ層７１が、
絶縁膜６４と導電プラグ６３との上に堆積される。その
後、マスクを用いた選択的エッチングを施すことによ
り、ＴＥＯＳ層７１のうち配線６５が形成されるべき部
位に溝７５が形成される。溝７５は、導電プラグ６３の
上記した露出部が露出するように形成される。つづい
て、溝７５を充填するように銅が堆積された後、堆積さ
れた銅の上面とＴＥＯＳ層７１の上面とが、ＣＭＰを用
いて平坦化される。これにより、溝７５に配線６５が形
成される。配線６５は導電プラグ６３に一体的に連結す
る。
【００６２】つづく図２３の工程では、まずＴＥＯＳ
膜、および窒化膜（Ｓｉ3Ｎ4）が、ＴＥＯＳ層７１およ
び配線６５の上に順に堆積される。その後、マスクを用
いた選択的エッチングを施すことにより、配線６５の上
に上部絶縁膜６６および窒化膜７６が形成される。この
とき、同時にＴＥＯＳ層７１が除去される。
【００６３】つぎの図２４の工程では、導体層６２の上
面を覆うように窒化膜（Ｓｉ3Ｎ4）が堆積される。この
窒化膜は、窒化膜７６が埋まるほどの厚さに堆積され
る。その後、堆積された窒化膜がエッチバックされる。
このとき、窒化膜７６が同時に除去される。それによ
り、配線６５および上部絶縁膜６６の側面を覆うサイド
ウォール６７が形成される。このとき、配線６５および
サイドウォール６７に覆われない絶縁膜６４の部分も同
時に除去される。その結果、導体層６２の上面が選択的
に露出する。
【００６４】つぎの図２５の工程では、まず導体層６２
の上面を覆うように、銅が堆積される。その後、ＣＭＰ
を用いることにより、銅層の上面が平坦化され、厚さ５
００ｎｍの導体層６９が形成される。ＣＭＰは、導体層
６９から上面絶縁膜６６が露出しないように行われる。
【００６５】つぎに、好ましくは図２６が示すように、
導体層６９の上に、窒化膜（Ｓｉ3Ｎ4）である絶縁膜７
０が堆積される。以上の工程を通じて、図１４の半導体
装置１０２が完成する。
【００６６】（実施の形態２の利点）半導体装置１０２
およびその製造方法においても、半導体装置１０１およ
びその製造方法と同様の効果が得られる。さらに、導体
層６２，６９の材料として、電気抵抗率の低い銅を主成
分とする金属が用いられるので、同一の寸法で比較した
ときに、雑音排除特性がさらに向上する。
【００６７】特に半導体装置１０２を製造するための上
記した方法は、いわゆるダマシンプロセスを採用するこ
とにより、導体層６２，６９の材料に銅を主成分とする
金属を用いることを可能にしている。特に、配線６を包
囲する絶縁体のうち、表面に露出しているサイドウォー
ル８と上部絶縁膜９とが互いに同一の材料（窒化物）で
あるので、犠牲層としてそれとは異なる材料であるＴＥ
ＯＳ層７２を用い、図１７の工程において、配線６を包
囲する絶縁体に損傷を与えることなく、ＴＥＯＳ層７２
をパターニングすることが可能である。すなわち、コン
タクトホール７４の形成が可能となる。
【００６８】導体６９の上に、さらに第３層の配線を配
設し、第３層の配線と第２層の配線６５とを電気的に接
続するためのコンタクトホールを導体６９に形成するた
めには、配線６５を包囲する絶縁体に対しても、その表
面を同一の材料とするとよい。図２７〜図３０はこの目
的に適した製造方法を示す製造工程図である。図２７〜
図３０の工程は、図２３〜図２６の工程に代えて実行さ
れる。図２７では、図２３の工程に比べて、ＴＥＯＳ層
７１の上の窒化膜７６が厚く形成される。その結果、つ
ぎの図２８の工程で、窒化膜を堆積させ、さらにエッチ
バックされるときに、窒化膜７６の一部が除去されずに
上部絶縁膜７５としてＴＥＯＳ層７１の上に残留する。
したがって、つぎの図２９の工程で導体層６９が形成さ
れ、さらに図３０の工程で絶縁膜７０が形成されること
により得られる、完成後の半導体装置１０２にも上部絶
縁膜７５はそのまま残る。
【００６９】
【発明の効果】第１の発明による装置では、第１配線の
周囲が、その延在方向に沿った断面において、絶縁体を
挟んで導体層によって途切れなく覆われている。このた
め、導体層を電源線（接地線を含む）として用いること
により、第１配線へ侵入する雑音、および第１配線から
放出される雑音を従来の装置に比べて低く抑えることが
できる。また導体層は、第１配線を埋め込むように形成
すればよいので、素子の微細化が阻害されない。さらに
導体層と半導体基板との電気的接続を実現するのに、コ
ンタクトホールの形成を要しないので、製造工程が簡素
化される。このように、配線の雑音排除特性の向上が、
微細化の促進および製造工程の簡素化と両立して達成さ
れる。
【００７０】第２の発明による装置では、第２配線の上
面と側面とが、その延在方向に沿った断面において、絶
縁体を挟んで導体層によって途切れなく覆われ、導体層
は半導体基板に接続されている。このため、導体層を電
源線（接地線を含む）として用いることにより、第２配
線へ侵入する雑音、第２配線から放出される雑音、およ
び第１配線と第２配線の間で影響し合う雑音を従来の装
置に比べて低く抑えることができる。
【００７１】第３の発明による装置では、導体層の上面
が平坦であるので、本装置を半導体プロセスの中での中
間生成物として用いて、導体層の上にさらに上層の配線
を配設することが容易に行い得る。
【００７２】第４の発明による装置では、導体層が電源
線（接地線を含む）として形成されているので、第１お
よび第２配線へ侵入する雑音、第１および第２配線から
放出される雑音、および第１配線と第２配線の間で影響
し合う雑音が、従来の装置に比べて低く抑えられる。
【００７３】第５の発明による装置では、導体層が第２
配線の延在方向に交差する断面において、第２絶縁体と
絶縁膜とを挟んで半導体基板と共同で第２配線の周囲を
途切れなく覆うので、第２配線に対する雑音排除特性が
さらに向上する。
【００７４】第６の発明による装置では、導体層に貫通
孔と導体プラグが設けられるので、従来周知の半導体装
置と同様に、製造工程上の困難を伴うことなく、上層に
位置する第１配線を半導体基板に接続することができ
る。
【００７５】第７の発明による装置では、第２絶縁体の
うち、第２配線の上面と側面とを覆いかつ導体層に接す
る部分が同一の材料で構成されるので、ダマシンプロセ
スを用いて導体層を形成する場合に、上層の配線と半導
体基板との接続のためのコンタクトホールを、導体層に
容易に形成することが可能である。
【００７６】第８の発明による装置では、第１絶縁体の
うち、第１配線の上面と側面とを覆いかつ導体層に接す
る部分が同一の材料で構成されるので、ダマシンプロセ
スを用いて導体層を形成する場合に、第１配線と上層の
配線との接続のためのコンタクトホールを、導体層に容
易に形成することが可能である。
【００７７】第９の発明による製造方法では、第１の発
明による半導体装置を、膜形成、パターニング等の従来
周知の半導体プロセスを組み合わせることにより、容易
に製造することができる。
【００７８】第１０の発明による製造方法では、第１の
発明による半導体装置を、膜形成、パターニング等の従
来周知の半導体プロセスを組み合わせることにより、特
にダマシンプロセスを採用することにより、容易に製造
することができる。したがって、導体層の材料として、
銅を主成分とする金属を用いるのに適している。
【００７９】第１１の発明による製造方法では、第２の
発明による半導体装置を、膜形成、パターニング等の従
来周知の半導体プロセスを組み合わせることにより、容
易に製造することができる。
【００８０】第１２の発明による製造方法では、第２の
発明による半導体装置を、膜形成、パターニング等の従
来周知の半導体プロセスを組み合わせることにより、特
にダマシンプロセスを採用することにより、容易に製造
することができる。
【００８１】第１３の発明による製造方法では、第６の
発明による半導体装置を、膜形成、パターニング等の従
来周知の半導体プロセスを組み合わせることにより、容
易に製造することができる。
【００８２】第１４の発明による製造方法では、第６の
発明による半導体装置を、膜形成、パターニング等の従
来周知の半導体プロセスを組み合わせることにより、特
にダマシンプロセスを採用することにより、容易に製造
することができる。
【００８３】第１５の発明による製造方法では、第５絶
縁膜の少なくとも上面部分と第６絶縁膜とが同一材料で
あり、第２犠牲層がこれらとは異なる材料であるので、
ダマシンプロセスを用いて第１導体層を形成する場合
に、上層の配線と半導体基板との接続のためのコンタク
トホールを、第１導体層に容易に形成することが可能で
ある。
【００８４】第１６の発明による製造方法では、第２絶
縁膜の少なくとも上面部分と第３絶縁膜とが同一材料で
あるので、ダマシンプロセスを用いて第１導体層を形成
する場合に、第１配線と上層の配線との接続のためのコ
ンタクトホールを、第２導体層に容易に形成することが
可能である。
【図面の簡単な説明】
【図１】 実施の形態１の半導体装置の正面断面図であ
る。
【図２】 図１の装置の製造工程図である。
【図３】 図１の装置の製造工程図である。
【図４】 図１の装置の製造工程図である。
【図５】 図１の装置の製造工程図である。
【図６】 図１の装置の製造工程図である。
【図７】 図１の装置の製造工程図である。
【図８】 図１の装置の製造工程図である。
【図９】 図１の装置の製造工程図である。
【図１０】 図１の装置の製造工程図である。
【図１１】 図１の装置の製造工程図である。
【図１２】 図１の装置の製造工程図である。
【図１３】 図１の装置の製造工程図である。
【図１４】 実施の形態２の半導体装置の正面断面図で
ある。
【図１５】 図１４の装置の製造工程図である。
【図１６】 図１４の装置の製造工程図である。
【図１７】 図１４の装置の製造工程図である。
【図１８】 図１４の装置の製造工程図である。
【図１９】 図１４の装置の製造工程図である。
【図２０】 図１４の装置の製造工程図である。
【図２１】 図１４の装置の製造工程図である。
【図２２】 図１４の装置の製造工程図である。
【図２３】 図１４の装置の製造工程図である。
【図２４】 図１４の装置の製造工程図である。
【図２５】 図１４の装置の製造工程図である。
【図２６】 図１４の装置の製造工程図である。
【図２７】 実施の形態２の変形例の半導体装置の製造
工程図である。
【図２８】 図２７の装置の製造工程図である。
【図２９】 図２７の装置の製造工程図である。
【図３０】 図２７の装置の製造工程図である。
【図３１】 従来の半導体装置に用いられる配線構造の
正面断面図である。
【図３２】 従来の半導体装置に用いられる配線構造の
正面断面図である。
【図３３】 従来の半導体装置に用いられる配線構造の
正面断面図である。
【符号の説明】
１ 半導体基板、５ 絶縁膜（第４絶縁膜）、６ 第２
配線（第２導電膜）、７，９ 第２絶縁体（第５絶縁
膜，第２上部絶縁膜）、８ 第２絶縁体（第６絶縁膜，
第２サイドウォール）、１１，６１ 側面絶縁膜、１
２，６２ 導体層（第１導体層）、１３，６３ 導体プ
ラグ、１４，６４ 第１絶縁体（第１絶縁膜）、１５
第１配線（第１導電膜）、１６，１８，６６，７６ 第
１絶縁体（第２絶縁膜，第１上部絶縁膜）、１７，６７
第１絶縁体（第３絶縁膜，第１サイドウォール）、１
９，６９ 導体層（第２導体層）、２４，７４ コンタ
クトホール（貫通孔）、６５ 第１配線（導電材）、７
１ ＴＥＯＳ層（第１犠牲層）、７２ ＴＥＯＳ層（柱
状部，第２犠牲層）、７５ 溝、１０１，１０２ 半導
体装置。
フロントページの続き Ｆターム(参考） 5F033 HH04 HH08 HH11 JJ01 JJ04 JJ08 JJ11 KK01 KK25 KK27 LL04 MM01 NN01 NN40 QQ08 QQ09 QQ31 QQ37 QQ48 QQ58 QQ65 QQ70 QQ73 QQ81 QQ82 RR01 RR04 RR06 RR08 SS04 SS11 TT07 TT08 VV03 VV04 VV05 XX00 XX01 XX03 XX23 XX33 5F038 BH10 BH19 CD02 EZ15 EZ20

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 主面を有する半導体基板と、 前記半導体基板の前記主面の上方に配設された第１配線
    と、 前記第１配線の延在方向に交差する断面において、第１
    絶縁体を挟んで前記第１配線の周囲を途切れなく覆う導
    体層と、を備える半導体装置。
  2. 【請求項２】 前記半導体基板の前記主面の上に絶縁膜
    を挟んで配設された第２配線を、さらに備え、 前記第２配線の延在方向に交差する断面において、前記
    第２配線の上面と側面とが第２絶縁体を挟んで前記導体
    層に途切れなく覆うとともに前記半導体基板に接続され
    ている、請求項１に記載の半導体装置。
  3. 【請求項３】 前記導体層の上面が平坦である、請求項
    １または請求項２に記載の半導体装置。
  4. 【請求項４】 前記導体層が電源電位を伝達する、請求
    項１ないし請求項３のいずれかに記載の半導体装置。
  5. 【請求項５】 前記導体層が、前記第２配線の延在方向
    に交差する断面において、前記第２絶縁体と前記絶縁膜
    とを挟んで前記半導体基板と共同で前記配線の周囲を途
    切れなく覆う、請求項２に記載の半導体装置。
  6. 【請求項６】 前記第１配線の延在方向に沿った一部に
    おいて、前記第１配線が、前記導体層に選択的に形成さ
    れた貫通孔の内側に側面絶縁膜を挟んで充填された導体
    プラグを通じて前記半導体基板に電気的に接続されてい
    る、請求項１ないし請求項５のいずれに記載の半導体装
    置。
  7. 【請求項７】 前記第２絶縁体のうち、前記第２配線の
    前記上面と側面とを覆いかつ前記導体層に接する部分
    が、同一の材料で構成される、請求項２または請求項５
    に記載の半導体装置。
  8. 【請求項８】 前記第１絶縁体のうち、前記第１配線の
    前記上面と側面とを覆いかつ前記導体層に接する部分
    が、同一の材料で構成される、請求項１ないし請求項７
    のいずれかに記載の半導体装置。
  9. 【請求項９】 (A)主面を有する半導体基板を準備する
    工程と、 (B)前記半導体基板の前記主面を覆うように第１導体層
    を堆積する工程と、 (C)前記第１導体層の上面を平坦化する工程と、 (D)平坦化された前記第１導体層の前記上面の上に、第
    １絶縁膜を形成する工程と、 (E)前記第１絶縁膜の上に第１導電膜を堆積する工程
    と、 (F)前記第１導電膜の上に第２絶縁膜を形成する工程
    と、 (G)前記第１導電膜と前記第２絶縁膜とをパターニング
    することにより、第１配線とその上面を覆う第１上部絶
    縁膜とを形成する工程と、 (H)前記第１上部絶縁膜が埋まる厚さで前記第１導体層
    の前記上面を覆うように第３絶縁膜を堆積する工程と、 (I)前記第１配線と前記第１上部絶縁膜の側面を覆う部
    分を第１サイドウォールとして残すように、前記第３絶
    縁膜を除去する工程と、 (J)前記工程(I)と同時に、または前記工程(I)の後に、
    前記第１配線および前記第１サイドウォールに覆われる
    部分を残すように、前記第１絶縁膜を除去する工程と、 (K)前記第１上部絶縁膜が埋まる厚さで前記第１導体層
    の前記上面を覆うように第２導体層を堆積する工程と、 (L)前記第１上部絶縁膜が埋まった状態を保つように、
    前記第２導体層の上面を平坦化する工程と、を備える半
    導体装置の製造方法。
  10. 【請求項１０】 (A)主面を有する半導体基板を準備す
    る工程と、 (B)前記半導体基板の前記主面を覆うように第１導体層
    を堆積する工程と、 (C)前記第１導体層の上面を平坦化する工程と、 (D)平坦化された前記第１導体層の前記上面の上に第１
    絶縁膜を形成する工程と、 (E)前記第１絶縁膜の上に第１犠牲層を堆積する工程
    と、 (F)前記第１犠牲層に、その上面から下面まで貫通する
    溝を選択的に形成する工程と、 (G)前記溝を充填するように導電材を堆積する工程と、 (H)前記第１犠牲層と前記導電材との上面を平坦化し、
    それにより前記導電材から第１配線を形成する工程と、 (I)前記第１犠牲層と前記第１配線との上面の上に第２
    絶縁膜を形成する工程と、 (J)前記第１配線の上の部分を第１上部絶縁膜として残
    すように、前記第２絶縁膜を除去する工程と、 (K)前記第１犠牲層を除去する工程と、 (L)前記第１上部絶縁膜が埋まる厚さで前記第１導体層
    の前記上面を覆うように第３絶縁膜を堆積する工程と、 (M)前記第１配線と前記第１上部絶縁膜の側面を覆う部
    分を第１サイドウォールとして残すように、前記第３絶
    縁膜を除去する工程と、 (N)前記工程(M)と同時に、または前記工程(M)の後に、
    前記第１配線および前記第１サイドウォールに覆われる
    部分を残すように、前記第１絶縁膜を除去する工程と、 (O)前記第１上部絶縁膜が埋まる厚さで前記第１導体層
    の前記上面を覆うように第２導体層を堆積する工程と、 (P)前記第１上部絶縁膜が埋まった状態を保つように、
    前記第２導体層の上面を平坦化する工程と、を備える半
    導体装置の製造方法。
  11. 【請求項１１】 前記工程(B)が、 (B1)前記主面の上に第４絶縁膜を形成する工程と、 (B2)前記第４絶縁膜の上に第２導電膜を形成する工程
    と、 (B3)前記第２導電膜の上に第５絶縁膜を形成する工程
    と、 (B4)前記第２導電膜と前記第５絶縁膜とをパターニング
    することにより、第２配線とその上面を覆う第２上部絶
    縁膜とを形成する工程と、 (B5)前記第２上部絶縁膜が埋まる厚さで前記半導体基板
    の前記主面を覆うように第６絶縁膜を堆積する工程と、 (B6)前記第２配線と前記第２上部絶縁膜の側面を覆う部
    分を第２サイドウォールとして残すように、前記第６絶
    縁膜を除去する工程と、 (B7)前記工程(B6)と同時に、または前記工程(B6)の後
    に、前記第２配線および前記第２サイドウォールに覆わ
    れる部分を残すように、前記第４絶縁膜を除去する工程
    と、 (B8)前記第２上部絶縁膜が埋まる厚さで前記半導体基板
    の前記主面を覆うように前記第１導体層を堆積する工程
    と、を備え、 前記工程(C)が、 (C1)前記第２上部絶縁膜が埋まった状態を保つように、
    前記第１導体層の上面を平坦化する工程、を備える、請
    求項９に記載の半導体装置の製造方法。
  12. 【請求項１２】 前記工程(B)が、 (B1)前記主面の上に第４絶縁膜を形成する工程と、 (B2)前記第４絶縁膜の上に第２導電膜を形成する工程
    と、 (B3)前記第２導電膜の上に第５絶縁膜を形成する工程
    と、 (B4)前記第２導電膜と前記第５絶縁膜とをパターニング
    することにより、第２配線とその上面を覆う第２上部絶
    縁膜とを形成する工程と、 (B5)前記第２上部絶縁膜が埋まる厚さで前記半導体基板
    の前記主面を覆うように第６絶縁膜を堆積する工程と、 (B6)前記第２配線と前記第２上部絶縁膜の側面を覆う部
    分を第２サイドウォールとして残すように、前記第６絶
    縁膜を除去する工程と、 (B7)前記工程(B6)と同時に、または前記工程(B6)の後
    に、前記第２配線および前記第２サイドウォールに覆わ
    れる部分を残すように、前記第４絶縁膜を除去する工程
    と、 (B8)前記第２上部絶縁膜が埋まる厚さで前記半導体基板
    の前記主面を覆うように前記第１導体層を堆積する工程
    と、を備え、 前記工程(C)が、 (C1)前記第２上部絶縁膜が埋まった状態を保つように、
    前記第１導体層の上面を平坦化する工程、を備える、請
    求項１０に記載の半導体装置の製造方法。
  13. 【請求項１３】 (AA)前記工程(D)の後で前記工程(E)の
    前に、前記第１絶縁膜の上面から前記第１導体層の下面
    まで貫通する貫通孔を、前記第１絶縁膜と前記第１導体
    層とに選択的に形成する工程と、 (BB)前記工程(E)の前に、前記貫通孔の側壁面を覆う側
    面絶縁膜を形成する工程と、 (CC)前記工程(E)の前に、前記側面絶縁膜を挟んで前記
    貫通孔を充填する導電プラグを形成する工程と、をさら
    に備え、 前記工程(E)では、前記第１導電膜が、前記導電プラグ
    に接続されるように前記貫通孔の上にも堆積され、 前記工程(G)では、前記貫通孔の上をも覆うことにより
    前記導電プラグに接続されるように、前記第１配線が形
    成される、請求項９または請求項１１に記載の半導体装
    置の製造方法。
  14. 【請求項１４】 (AA)前記工程(B7)の後で前記工程(B8)
    の前に、前記第２上部絶縁膜が埋まる厚さで前記半導体
    基板の前記主面を覆うように第２犠牲層を堆積する工程
    と、 (BB)前記工程(B8)の前に、一部を柱状部として残すよう
    に前記第２犠牲層をパターニングする工程と、をさらに
    備え、 前記工程(B8)では、前記第２上部絶縁膜が埋まる厚さで
    前記半導体基板の前記主面を覆うように前記第１導体層
    が堆積され、 前記工程(C1)では、前記第２上部絶縁膜が埋まった状態
    を保つように、前記柱状部の上面と前記第１導体層の上
    面とが平坦化され、 前記半導体装置の製造方法は、 (CC)前記工程(C1)の後で前記工程(D)の前に、前記柱状
    部を除去することにより、前記第１導体層に貫通孔を形
    成する工程と、 (DD)前記工程(CC)の後で前記工程(D)の前に、前記貫通
    孔の側壁面を覆う側面絶縁膜を形成する工程と、 (EE)前記工程(D)の前に、前記側面絶縁膜を挟んで前記
    貫通孔を充填する導電プラグを形成する工程と、をさら
    に備え、 前記工程(D)は、 (D1)平坦化された前記第１導体層の前記上面の上と前記
    貫通孔の上とに前記第１絶縁膜を形成する工程と、 (D2)前記導電プラグの上面の少なくとも一部が露出する
    ように前記第１絶縁膜を選択的に除去する工程と、を備
    え、 前記工程(E)では、前記第１絶縁膜の上とともに、前記
    導電プラグの露出面の上にも前記第１犠牲層が堆積さ
    れ、 前記工程(F)では、前記導電プラグの前記露出面が露出
    するように前記溝が形成され、 前記工程(G)では、前記導電プラグの前記露出面に接続
    されるように前記導電材が堆積される、請求項１２に記
    載の半導体装置の製造方法。
  15. 【請求項１５】 前記第５絶縁膜の少なくとも上面部分
    と前記第６絶縁膜とが同一材料であり、前記第２犠牲層
    がこれらとは異なる材料である、請求項１４に記載の半
    導体装置の製造方法。
  16. 【請求項１６】 前記第２絶縁膜の少なくとも上面部分
    と前記第３絶縁膜とが同一材料である、請求項１０、請
    求項１２または請求項１４に記載の半導体装置の製造方
    法。
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