JP2002132711A - Memory controller - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明はメモリコントローラ
に係わり、特に外部メモリに非同期系メモリおよび同期
系メモリがそれぞれ接続される場合のシングルアドレス
ＤＭＡ転送を最小ウェイト数でメモリアクセスサイクル
を発生するメモリコントローラに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a memory controller, and more particularly to a memory controller which generates a memory access cycle with a minimum number of waits for a single address DMA transfer when an asynchronous memory and a synchronous memory are respectively connected to an external memory. About.
【０００２】[0002]
【従来の技術】近年、半導体素子の微細化技術の進展に
伴い、その半導体素子で構成するＬＳＩも大規模化して
おり、特に半導体メモリの分野ではその傾向が顕著であ
る。2. Description of the Related Art In recent years, with the advance of the miniaturization technology of semiconductor devices, LSIs composed of the semiconductor devices have been increasing in scale, and this tendency is particularly remarkable in the field of semiconductor memories.
【０００３】例えば、１チップに２５６メガビットの容
量を有する半導体メモリとしてダイナミック型ランダム
アクセスメモリ（ＤＲＡＭ）やシンクロナス・ダイナミ
ック・ランダムアクセス・メモリ（ＳＤＲＡＭ）も実用
化されている。For example, dynamic random access memories (DRAMs) and synchronous dynamic random access memories (SDRAMs) have been put to practical use as semiconductor memories having a capacity of 256 megabits per chip.
【０００４】これらの半導体メモリを外部メモリとして
接続するシングルチップ・マイクロコンピュータの動作
速度の向上も著しく、接続される外部メモリは容量増加
とともに動作速度の向上も期待が大きくなる所以であ
る。The operating speed of single-chip microcomputers connecting these semiconductor memories as external memories has been remarkably improved, which is why the connected external memories are expected to increase in operating speed as well as in capacity.
【０００５】外部メモリを接続する場合、シングルチッ
プ・マイクロコンピュータの中央演算処理部（以下、Ｃ
ＰＵと称す）を介さずに、メモリとＩ／Ｏ装置間でデー
タ転送を行うダイレクトメモリアクセス（以下、ＤＭＡ
と称す）が行われている。When an external memory is connected, a central processing unit (hereinafter referred to as C) of a single-chip microcomputer is used.
Direct memory access (hereinafter referred to as DMA) for performing data transfer between a memory and an I / O device without using a PU
Is called).
【０００６】シングルアドレスＤＭＡ転送は、外部メモ
リからＩ／Ｏデバイスにデータを転送するとき、メモリ
にリードストローブ信号を供給する一方、Ｉ／Ｏデバイ
スにはライトストローブ信号を供給することにより、デ
ータバス上にはメモリから読み出したリードデータが出
力されてくる。このデータバス上に読み出されてきたデ
ータをＩ／Ｏデバイスに書き込んでいる。In the single address DMA transfer, when data is transferred from an external memory to an I / O device, a read strobe signal is supplied to the memory, and a write strobe signal is supplied to the I / O device, whereby a data bus is supplied. Above, read data read from the memory is output. The data read on the data bus is written to the I / O device.
【０００７】一方、Ｉ／Ｏデバイスから外部メモリにデ
ータを転送するとき、メモリにリードストローブ信号を
供給する一方、Ｉ／Ｏデバイスにはライトストローブ信
号を供給することにより、データバス上にＩ／Ｏデバイ
スから読み出したリードデータを外部メモリに書き込
む。On the other hand, when data is transferred from an I / O device to an external memory, a read strobe signal is supplied to the memory, and a write strobe signal is supplied to the I / O device, so that an I / O signal is transmitted on the data bus. Write the read data read from the O device to the external memory.
【０００８】この種の従来のウェイト制御の一例が特開
平４−２４１０５６号公報に記載されている。同公報記
載のウェイト信号制御部は、ＣＰＵとＤＭＡコントロー
ラとの接続端子２Ａ、ウェイト信号出力端子２Ｂ、ウェ
イト設定レジスタ２１、デバイスデコーダ２２、ウェイ
ト信号発生部２３とを備える。An example of this type of conventional weight control is described in Japanese Patent Application Laid-Open No. H4-241056. The weight signal control unit described in the publication includes a connection terminal 2A between the CPU and the DMA controller, a weight signal output terminal 2B, a weight setting register 21, a device decoder 22, and a weight signal generation unit 23.
【０００９】ウェイト設定レジスタ２１は、Ｉ／Ｏデバ
イスのアクセススピードに対応したウェイト数を予めＣ
ＰＵから設定される。[0009] The wait setting register 21 stores the number of waits corresponding to the access speed of the I / O device in advance.
Set from PU.
【００１０】デバイスデコーダ２２は、現在のＤＭＡ動
作中のＩ／Ｏデバイスを検出してそのデバイスに対応し
たウェイト数をレジスタ２１より導出する。[0010] The device decoder 22 detects an I / O device that is currently performing a DMA operation, and derives the number of waits corresponding to the device from the register 21.
【００１１】この導出されたウェイト数はウェイト信号
発生部２３へ入力され、このウェイト数に応じたウェイ
ト信号が発生される。The derived number of weights is input to a weight signal generator 23, and a weight signal corresponding to the number of weights is generated.
【００１２】このウェイト制御部は、予めプログラムに
より各デバイスのＤＭＡ時に挿入すべきウェイト数を設
定しておくので、アクセススピードに関係なく各デバイ
スに適切なウェイト数が設定でき、ＤＭＡレートを悪化
させないというものである。The weight control unit sets the number of waits to be inserted in the DMA of each device by a program in advance, so that an appropriate number of waits can be set for each device regardless of the access speed, and the DMA rate does not deteriorate. That is.
【００１３】この種のシングルアドレスＤＭＡ転送を制
御するメモリコントローラに対し本発明では後述するよ
うに、特に高速アクセスが可能なＣＰＵなどからのアク
セスについては最小ウエイト数でアクセスすることでデ
ータの転送レートを確保し、また高速なメモリから低速
なメモリへのシングルアドレスＤＭＡ転送については、
低速なメモリのデータアクセス時間に合わせたウエイト
数を、高速メモリの動作サイクルに挿入したい場合の構
成を開示するものである。As will be described later, in the present invention, a memory controller for controlling this kind of single address DMA transfer is accessed from a CPU or the like capable of high-speed access with a minimum number of waits, thereby obtaining a data transfer rate. And for single-address DMA transfer from high-speed memory to low-speed memory,
This discloses a configuration in which the number of waits corresponding to the data access time of a low-speed memory is to be inserted into an operation cycle of a high-speed memory.
【００１４】一般的に、ＳＤＲＡＭへのアクセスは、そ
のＳＤＲＡＭの特性を生かすため、ＣＰＵからのアクセ
スはノーウエイトの高速アクセスを行うのが通常であ
る。In general, access to the SDRAM takes advantage of the characteristics of the SDRAM, so that access from the CPU is usually performed with no-wait high-speed access.
【００１５】したがって、通常、メモリコントローラは
データウエイト機能を持たないのであるが、シングルチ
ップ・マイクロコンピュータの応用分野においては、Ｓ
ＤＲＡＭから低速なデバイスへのシングルアドレスＤＭ
Ａ転送においても、転送先である低速デバイスへ最高速
な転送が行えることが要求されている。Therefore, normally, the memory controller does not have a data wait function. However, in a single chip microcomputer application field, the memory controller does not have a data wait function.
Single address DM from DRAM to slow devices
Also in the A transfer, it is required that the highest speed transfer can be performed to a low speed device as a transfer destination.
【００１６】[0016]
【発明が解決しようとする課題】上述したように従来の
一般的なシングルチップ・マイクロコンピュータに搭載
されているメモリコントローラでは、ＤＭＡ転送に特化
したウエイトのコントロールが行われていなかった。そ
の欠点を改善する一例として前述した特開平４−２４１
０５６号公報の例があるが、いずれもＳＤＲＡＭアクセ
スに関しては、データウエイトを行うことも考慮されて
いなかった。すなわち、通常であれば例えば１クロック
期間のみ出力されるデータを、２〜数クロック期間まで
出力するようにデータ出力期間延ばすことで、Ｉ／Ｏデ
バイスへの書込誤動作を避けるためのデータウエイトを
行っていないのである。As described above, the memory controller mounted on the conventional general single-chip microcomputer does not control the wait specialized for the DMA transfer. As one example of improving the disadvantage, the above-mentioned Japanese Patent Laid-Open No. 4-241 is disclosed.
No. 056, there is no consideration of data wait for SDRAM access. That is, by extending the data output period so that the data normally output only for one clock period is output for two to several clock periods, the data wait for avoiding a malfunction in writing to the I / O device is normally performed. I have not gone.
【００１７】そのため、ＤＭＡ転送対象の一方がＳＤＲ
ＡＭであった場合、転送先の低速デバイスのスペックを
満足することが出来ず、シングルアドレスモードＤＭＡ
転送は実現できない場合が多かった。Therefore, one of the DMA transfer targets is SDR
In the case of AM, the specifications of the transfer destination low-speed device cannot be satisfied, and the single address mode DMA
In many cases, transfer could not be realized.
【００１８】つまり、一般的なマイクロコンピュータに
おいてはＳＤＲＡＭアクセス時にデータウエイトを行う
ことが考慮されていないため、ＳＤＲＡＭへのアクセス
は常時１ＣＬＫピッチで行われている。すなわち、デー
タ出力期間はリード／ライト共１ＣＬＫ分しか出力され
ていない。That is, in a general microcomputer, the data wait is not considered at the time of accessing the SDRAM. Therefore, the access to the SDRAM is always performed at a 1CLK pitch. That is, during the data output period, only 1 CLK is output for both read / write.
【００１９】そのため、例えばバス動作周波数が１００
ＭＨｚの製品でＳＤＲＡＭのデータ出力遅延値が５ｎｓ
であった場合、Ｉ／Ｏデバイスへのライトストローブ信
号の有効期間にデータが準備できないことになり転送が
できない。Therefore, for example, if the bus operating frequency is 100
MHz product with data output delay value of 5ns
In this case, data cannot be prepared during the valid period of the write strobe signal to the I / O device, and transfer cannot be performed.
【００２０】つまり、１ＣＬＫピッチの場合、Ｉ／Ｏデ
バイスへのライトストローブ信号は半クロックでトグル
させることになるからである。That is, in the case of the 1 CLK pitch, the write strobe signal to the I / O device is toggled every half clock.
【００２１】また、Ｉ／Ｏデバイスへの書き込みをＳＤ
ＲＡＭへ供給されているクロックの立ち上がり同期で行
うシステムを想定した場合でも、ＳＤＲＡＭのデータ出
力遅延が５ｎｓであったとすると、Ｉ／Ｏデバイス書き
込みのデータセットアップ時間は５ｎｓ以内でなければ
ならず、低速Ｉ／Ｏデバイスでこの５ｎｓのセットアッ
プ時間を実現することは難しく、結局、ＳＤＲＡＭ対Ｉ
／Ｏのシングルアドレス転送は出来ないということにな
る。In addition, writing to the I / O device is performed by SD
Even in a system assumed to be synchronized with the rising edge of the clock supplied to the RAM, assuming that the data output delay of the SDRAM is 5 ns, the data setup time for writing the I / O device must be within 5 ns. It is difficult to achieve this 5 ns setup time with I / O devices, and eventually SDRAM versus I
This means that single address transfer of / O cannot be performed.
【００２２】本発明の目的は、上述した従来の欠点に鑑
みなされたものであり、ＣＰＵアクセスにおける転送レ
ートを落とすことなく、転送対象の低速なメモリのスペ
ックに合わせたシングルアドレスモードＤＭＡ転送を実
現することにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a single address mode DMA transfer adapted to the specifications of a low-speed memory to be transferred without reducing the transfer rate in CPU access. Is to do.
【００２３】[0023]
【課題を解決するための手段】本発明のメモリコントロ
ーラの特徴は、高速アクセスが可能なＣＰＵから外部メ
モリをアクセスするときには前記ＣＰＵの動作速度に応
じた最小ウエイト数でアクセスしてデータの転送レート
を確保する高速データ転送手段と、前記ＣＰＵを介さず
に動作速度の速い外部メモリから動作速度の遅い外部メ
モリへデータ転送を行うシングルアドレスＤＭＡ転送時
には動作速度の遅い外部メモリのデータアクセス時間に
応じたウエイト数を、前記動作速度の速い外部メモリの
動作サイクルに挿入してデータの転送レートを確保する
低速データ転送手段とを併せて備えることにある。A feature of the memory controller of the present invention is that when a CPU capable of high-speed access accesses an external memory, the CPU accesses the external memory with a minimum number of waits corresponding to the operation speed of the CPU and transfers the data at a data transfer rate. A high-speed data transfer means for ensuring data transfer, and a single-address DMA transfer for transferring data from a high-speed external memory to a low-speed external memory without passing through the CPU according to the data access time of the low-speed external memory. Low speed data transfer means for securing the data transfer rate by inserting the number of waits into the operation cycle of the external memory having the high operation speed.
【００２４】本発明のメモリコントローラの他の特徴
は、ＤＭＡ転送対象となる、低速動作用の非同期系メモ
リを含め周辺デバイスが接続されるＩ／Ｏデバイスと高
速動作用の同期系メモリとに対応するメモリコントロー
ラウエイト制御手段として、前記同期系および前記非同
期系の外部メモリにアクセスするときのウェイト数があ
らかじめＣＰＵから設定されるウェイト設定レジスタ手
段と、前記外部メモリのうち高速動作用のメモリから低
速動作用のメモリへのシングルアドレスＤＭＡ転送時の
ウェイト数があらかじめ前記ＣＰＵから設定されるＤＭ
Ａ転送用ウェイト設定レジスタと、シングルアドレスＤ
ＭＡ転送要求およびメモリアクセス要求により前記ウェ
イト設定レジスタおよび前記ＤＭＡ転送用ウェイト設定
レジスタのいずれか一方の有するウェイト数を選択的に
出力するウェイト選択手段と、前記ウェイト選択手段で
選択されたウェイト数を挿入したメモリアクセスサイク
ルを生成して出力するメモリアクセス制御信号発生手段
することにある。Another feature of the memory controller of the present invention is that it supports an I / O device to which a peripheral device is connected, including an asynchronous memory for low-speed operation, and a synchronous memory for high-speed operation, which are DMA transfer targets. Weight control means for setting the number of waits when accessing the synchronous and asynchronous external memories from the CPU in advance; The number of waits at the time of single address DMA transfer to the operation memory is set in advance by the CPU.
A transfer wait setting register and single address D
Weight selection means for selectively outputting the number of weights of one of the wait setting register and the DMA transfer weight setting register in response to an MA transfer request and a memory access request; A memory access control signal generating means for generating and outputting the inserted memory access cycle.
【００２５】また、 前記メモリアクセス制御信号発生
手段は、前記高速動作用の同期系メモリをアクセスする
アドレス信号とクロックイネーブル信号とを含むあらか
じめ定めた所定の制御信号出力手段と前記低速動作用の
非同期系メモリをアクセスするアドレス信号とライトス
トローブ信号とリード信号とを含むあらかじめ定めた所
定の制御信号出力手段との他に、前記非同期系メモリ用
制御信号生成手段と前記Ｉ／Ｏデバイスと前記同期系メ
モリ用制御信号生成手段と前記同期系メモリとを共通接
続する双方向のデータバス手段をさらに備えて構成する
ことができる。The memory access control signal generating means includes a predetermined control signal output means including an address signal for accessing the synchronous memory for high-speed operation and a clock enable signal, and the asynchronous signal for low-speed operation. A predetermined control signal output means including an address signal for accessing the system memory, a write strobe signal, and a read signal; a control signal generation means for the asynchronous memory; the I / O device; It may further comprise a bidirectional data bus means for commonly connecting the memory control signal generating means and the synchronous memory.
【００２６】さらに、ＤＭＡ転送対象の前記同期系メモ
リがシンクロナス・ダイナミック・ランダムアクセス・
メモリ（ＳＤＲＡＭ）である場合に、前記ＳＤＲＡＭに
対する前記クロックイネーブル信号を非活性レベルにし
て、前記Ｉ／Ｏデバイスの転送速度に合わせた前記ＳＤ
ＲＡＭアクセスを実行することもできる。Further, the synchronous memory to be DMA-transferred is a synchronous dynamic random access memory.
In the case of a memory (SDRAM), the clock enable signal for the SDRAM is set to an inactive level, and the SD (SDRAM) is adjusted to the transfer speed of the I / O device.
RAM access can also be performed.
【００２７】さらにまた、前記メモリアクセス制御信号
生成手段は、前記同期系メモリおよび前記Ｉ／Ｏデバイ
スにアクセスして双方向のＤＭＡ転送を実行する場合
に、複数のウェイト設定レジスタ手段から選択されたウ
エイト数によりメモリアクセスサイクルを発生してＤＭ
Ａ転送制御をすることもできる。Further, the memory access control signal generating means is selected from a plurality of wait setting register means when performing bidirectional DMA transfer by accessing the synchronous memory and the I / O device. A memory access cycle is generated according to the number of waits and DM
A transfer control can also be performed.
【００２８】また、前記シングルアドレスＤＭＡ転送時
は、前記ＤＭＡ転送用ウエイト設定レジスタのウエイト
数を前記ＤＭＡ転送要求に基づき選択してシングルアド
レスＤＭＡ転送サイクルを発生させることもできる。Further, at the time of the single address DMA transfer, a single address DMA transfer cycle can be generated by selecting the number of waits of the DMA transfer wait setting register based on the DMA transfer request.
【００２９】さらに、前記シングルアドレスＤＭＡ転送
時に、ＤＭＡ転送対象の前記同期系メモリおよび前記Ｉ
／Ｏデバイスのうち動作速度の遅い方に合わせたメモリ
アクセスを実行することもできる。Further, at the time of the single address DMA transfer, the synchronous memory and the I
It is also possible to execute memory access in accordance with the slower operation speed of the / O device.
【００３０】さらにまた、前記非同期系メモリ用信号生
成手段は、ＤＭＡシングルアドレス転送用のライトスト
ローブ信号を生成し、このライトストローブ信号により
前記同期系メモリのリードサイクル中にシングルアドレ
スＤＭＡ転送を行うこともできる。Further, the asynchronous memory signal generating means generates a write strobe signal for DMA single address transfer, and performs a single address DMA transfer during a read cycle of the synchronous memory by this write strobe signal. Can also.
【００３１】本発明のメモリコントローラのさらに他の
特徴は、ＤＭＡ転送対象となる、低速動作用の非同期系
メモリを含め周辺デバイスが接続されるＩ／Ｏデバイス
と高速動作用の同期系メモリとに対するメモリコントロ
ーラウエイト制御手段として、前記同期系および前記Ｉ
／Ｏデバイスにアクセスするときのウェイト数があらか
じめＣＰＵから設定されるウェイト設定レジスタ手段
と、シングルアドレスＤＭＡ転送要求およびメモリアク
セス要求により前記ウェイト設定レジスタのウェイト数
を選択的に出力するウェイト選択手段と、前記ウェイト
数を挿入したメモリアクセスサイクルを生成して出力す
るメモリアクセス制御信号発生手段とを備えて構成する
ことにある。Still another feature of the memory controller of the present invention is that the I / O device to which the peripheral device is connected including the asynchronous memory for low-speed operation and the synchronous memory for high-speed operation are DMA transfer targets. As the memory controller weight control means, the synchronous system and the I
Weight setting register means for setting in advance the number of waits for accessing the / O device from the CPU; and weight selection means for selectively outputting the number of waits in the wait setting register in response to a single address DMA transfer request and a memory access request. And a memory access control signal generating means for generating and outputting a memory access cycle into which the number of waits is inserted.
【００３２】また、前記メモリアクセス制御信号発生手
段は、非同期系メモリ用信号生成手段および同期系メモ
リ用信号生成手段から構成され、前記非同期系メモリ用
信号生成手段が、前記Ｉ／Ｏデバイスをアクセスするア
ドレス信号およびライトストローブ信号を含むあらかじ
め定めた所定の制御信号供給手段を有し、前記非同期系
メモリのアクセス時には、ＣＰＵからのアドレスアクセ
スまたは前記ライトストローブ信号によるアクセスのい
ずれかを実行することができる。The memory access control signal generating means comprises an asynchronous memory signal generating means and a synchronous memory signal generating means, and the asynchronous memory signal generating means accesses the I / O device. And a predetermined control signal supply unit including a predetermined address signal and a write strobe signal. When accessing the asynchronous memory, it is possible to execute either an address access from a CPU or an access by the write strobe signal. it can.
【００３３】さらに、前記同期系メモリは、前記ウェイ
ト設定レジスタ手段を介さず直接ＣＰＵからノーウェイ
トでアクセスすることもできる。Further, the synchronous memory can be directly accessed from the CPU without any wait through the wait setting register.
【００３４】さらにまた、前記同期系メモリと前記非同
期系メモリを含め周辺デバイスからなるＩ／Ｏデバイス
との間におけるＤＭＡ転送時は、前記ウェイト設定レジ
スタ手段のウェイト数に基づきシングルアドレスＤＭＡ
転送サイクルを発生させることもできる。Further, at the time of DMA transfer between the synchronous memory and the I / O device including peripheral devices including the asynchronous memory, a single address DMA is performed based on the number of waits of the wait setting register means.
A transfer cycle can also be generated.
【００３５】本発明のメモリコントローラの他の特徴
は、ＤＭＡ転送対象となる、低速動作用の非同期系メモ
リを含め周辺デバイスからなるＩ／Ｏデバイスと高速動
作用の同期系メモリとに対するメモリコントローラウエ
イト制御手段として、所定のウェイト数を挿入したメモ
リアクセスサイクルを生成して出力するメモリアクセス
制御信号発生手段を備え、前記メモリアクセス制御信号
発生手段は、非同期系メモリ用信号生成手段および同期
系メモリ用信号生成手段から構成され、前記非同期系メ
モリ用信号生成手段が、前記非同期系メモリをアクセス
するアドレス信号およびライトストローブ信号を含むあ
らかじめ定めた所定の制御信号の供給手段を有するとと
もに、前記同期系メモリ用信号生成手段が前記Ｉ／Ｏデ
バイスからウェイト信号を与えられ、かつ同期系メモリ
をアクセスするアドレス信号およびクロックイネーブル
信号を含むあらかじめ定める制御信号出力手段とを有
し、前記ウェイト信号に応じて活性、非活性が制御され
る前記クロックイネーブル信号に基づくウェイトが挿入
されたシングルアドレスＤＭＡ転送のメモリサイクルを
発生することにある。Another feature of the memory controller of the present invention is that the memory controller waits for I / O devices including peripheral devices, including asynchronous memory for low-speed operation, and synchronous memory for high-speed operation, which are DMA transfer targets. The control means includes a memory access control signal generating means for generating and outputting a memory access cycle into which a predetermined number of waits are inserted, wherein the memory access control signal generating means comprises a signal generating means for an asynchronous memory and a signal for a synchronous memory. The asynchronous memory signal generating means has a predetermined control signal supply means including an address signal for accessing the asynchronous memory and a write strobe signal. Signal generation means waits from the I / O device And a predetermined control signal output means including an address signal for accessing the synchronous memory and a clock enable signal, wherein activation and inactivation are controlled according to the wait signal. The object of the present invention is to generate a memory cycle of a single address DMA transfer in which a wait based on the data is inserted.
【００３６】また、前記メモリアクセス制御信号発生手
段が前記非同期系メモリ用信号生成手段のみで構成さ
れ、前記同期系メモリに代えてスタティック・ランダム
アクセス・メモリ（ＳＲＡＭ）が接続される時、シング
ルアドレスＤＭＡ転送は前記Ｉ／Ｏデバイスの転送規格
に合わせたウェイト数が挿入されたメモリサイクルを発
生し、ＣＰＵからのアクセスは前記転送規格に合わせた
ウェイト数よりも少ないウェイト数でアクセスされる。Further, when the memory access control signal generating means comprises only the asynchronous memory signal generating means, and a static random access memory (SRAM) is connected instead of the synchronous memory, a single address is generated. The DMA transfer generates a memory cycle in which the number of waits conforming to the transfer standard of the I / O device is inserted, and the access from the CPU is performed with a smaller number of waits than the number of waits conforming to the transfer standard.
【００３７】さらに、前記ウェイト数は、前記非同期系
メモリ用信号生成手段および同期系メモリ用信号生成手
段の組み合わせ、前記非同期系メモリ用信号生成手段単
独または前記非同期メモリが接続されたＩ／Ｏデバイス
からのウェイト信号単独のいずれかに基づき挿入され
る。Further, the number of waits may be determined by a combination of the asynchronous memory signal generating means and the synchronous memory signal generating means, the asynchronous memory signal generating means alone or an I / O device to which the asynchronous memory is connected. Is inserted based on one of the weight signals alone.
【００３８】[0038]
【発明の実施の形態】まず、本発明の概要を述べると、
図１に示すように本発明によるメモリコントローラは、
高速アクセスが可能なＣＰＵ（図示せず）などからのア
クセスについては最小ウエイト数でアクセスすることで
データの転送レートを確保する。また、高速なメモリか
ら低速なメモリへのシングルアドレスＤＭＡ転送では、
低速なメモリのデータアクセス時間に合わせたウエイト
数を、高速メモリの動作サイクルに挿入してデータの転
送レートを確保する技術を開示するものである。DESCRIPTION OF THE PREFERRED EMBODIMENTS First, an outline of the present invention will be described.
As shown in FIG. 1, the memory controller according to the present invention comprises:
As for access from a CPU (not shown) capable of high-speed access, a data transfer rate is secured by accessing with a minimum number of waits. In a single address DMA transfer from a high-speed memory to a low-speed memory,
It discloses a technique for inserting a number of waits corresponding to a data access time of a low-speed memory into an operation cycle of a high-speed memory to secure a data transfer rate.
【００３９】次に、本発明によるメモリコントローラの
第１の実施形態のブロック図を示した図１を参照する
と、メモリコントローラは、ウェイト設定レジスタ１
１，ＤＭＡ転送用ウェイト設定レジスタ１２，セレクタ
１３，メモリアクセス制御信号生成回路１４，非同期系
メモリ用信号生成回路１５，ＳＤＲＡＭ用信号生成回路
１６，Ｉ／Ｏデバイス（低速動作用の非同期系メモリ、
Ｉ／Ｏ）１７およびＳＤＲＡＭ（高速動作用の同期系メ
モリ）１８を備える。Next, referring to FIG. 1 showing a block diagram of a first embodiment of the memory controller according to the present invention, the memory controller comprises a wait setting register 1
1. DMA transfer wait setting register 12, selector 13, memory access control signal generation circuit 14, asynchronous memory signal generation circuit 15, SDRAM signal generation circuit 16, I / O device (asynchronous memory for low-speed operation,
An I / O 17 and an SDRAM (synchronous memory for high-speed operation) 18 are provided.
【００４０】すなわち、ＤＭＡ転送対象となる、低速動
作用の非同期系メモリ等が接続されるＩ／Ｏデバイス１
７と高速動作用の同期系メモリＳＤＲＡＭ１８とに対す
るメモリコントローラウエイト制御手段として、外部メ
モリのＩ／Ｏデバイス１７，ＳＤＲＡＭ１８にアクセス
するときのウェイト数があらかじめＣＰＵから設定され
るウェイト設定レジスタ１１と、Ｉ／Ｏデバイス１７，
ＳＤＲＡＭ１８のうち高速動作用のＳＤＲＡＭ１８から
低速動作用のＩ／Ｏデバイス１７へのシングルアドレス
ＤＭＡ転送時のウェイト数が、あらかじめＣＰＵから設
定されるＤＭＡ転送用ウェイト設定レジスタ１２とを有
する。That is, the I / O device 1 to which a low-speed asynchronous memory or the like to be DMA-transferred is connected.
7 as a memory controller wait control means for the synchronous memory SDRAM 18 for high-speed operation, a wait setting register 11 in which the number of waits when accessing the I / O device 17 and SDRAM 18 of the external memory is set in advance by the CPU; / O device 17,
The SDRAM 18 has a DMA transfer weight setting register 12 in which the number of waits during single address DMA transfer from the high speed operation SDRAM 18 to the low speed operation I / O device 17 is set in advance by the CPU.
【００４１】また、シングルアドレスＤＭＡ転送要求Ｄ
ＭＡ＿ＥＲＱおよびメモリアクセス要求Ｍ＿ＲＥＱによ
りウェイト設定レジスタ１１およびＤＭＡ転送用ウェイ
ト設定レジスタ１２のいずれか一方の有するウェイト数
を選択的に出力するセレクタ（ウェイト選択手段）１３
も有する。The single address DMA transfer request D
A selector (weight selecting means) 13 for selectively outputting the number of waits of one of the wait setting register 11 and the DMA transfer wait setting register 12 in accordance with MA_ERQ and the memory access request M_REQ
Also have.
【００４２】さらに、セレクタ１３で選択されたウェイ
ト数を挿入したメモリアクセスサイクルを生成して出力
するメモリアクセス制御信号発生回路（メモリアクセス
制御信号発生手段）１４も有して構成される。Further, a memory access control signal generating circuit (memory access control signal generating means) 14 for generating and outputting a memory access cycle in which the number of waits selected by the selector 13 is inserted is provided.
【００４３】ＣＰＵアクセス用のウエイト設定レジスタ
１１とＤＭＡ転送用ウエイト設定レジスタ１２とはプロ
グラマブルなレジスタである。The wait setting register 11 for CPU access and the wait setting register 12 for DMA transfer are programmable registers.
【００４４】セレクタ１３は、２つの入力信号、すなわ
ちメモリアクセス要求信号Ｍ＿ＲＥＱおよびＤＭＡ転送
要求ＤＭＡ＿ＲＥＱにより、上述した２つのウエイト設
定レジスタ１１，１２のうち、どちらの設定値を採用す
るかを選択する。The selector 13 selects which of the two wait setting registers 11 and 12 to use, based on two input signals, that is, a memory access request signal M_REQ and a DMA transfer request DMA_REQ.
【００４５】メモリアクセス制御信号生成回路１４は、
セレクタ１３により選択されたウエイト数を挿入したメ
モリアクセスサイクルを発生させる。The memory access control signal generation circuit 14
A memory access cycle in which the number of waits selected by the selector 13 is inserted is generated.
【００４６】また、この例では、メモリアクセス制御信
号生成回路１４の内部に、非同期系メモリ（ＳＲＡＭ、
Ｉ／Ｏ等）のアクセス信号を生成する非同期系メモリ用
信号生成回路１５を備える。Also, in this example, the asynchronous memory (SRAM,
An asynchronous memory signal generation circuit 15 for generating an I / O access signal.
【００４７】また、非同期系メモリ用信号生成回路１５
は、ＤＭＡシングル転送用のライトストローブ信号ＤＭ
Ａ＿ＷＥをＩ／Ｏデバイスに出力する出力手段も備えて
おり、ＳＤＲＡＭのリードサイクル中にこのライトスト
ローブ信号ＤＭＡ＿ＷＥを活性化させることにより、シ
ングルアドレスＤＭＡ転送を行うことが出来る。The asynchronous memory signal generation circuit 15
Is a write strobe signal DM for DMA single transfer.
Output means for outputting A_WE to the I / O device is also provided, and single address DMA transfer can be performed by activating the write strobe signal DMA_WE during a read cycle of the SDRAM.
【００４８】その他の信号としてアドレスＡＤＲ、チッ
プセレクト信号ＣＳ、リード信号ＲＤおよびライト信号
ＷＲをＩ／Ｏデバイス側に供給する。As other signals, an address ADR, a chip select signal CS, a read signal RD, and a write signal WR are supplied to the I / O device.
【００４９】さらに、メモリアクセス制御信号生成回路
１４の内部にＳＤＲＡＭアクセス信号を生成するＳＤＲ
ＡＭ用信号生成回路１６も備えている。Furthermore, an SDR for generating an SDRAM access signal inside the memory access control signal generation circuit 14
An AM signal generation circuit 16 is also provided.
【００５０】ＳＤＲＡＭ用信号生成回路１６は、ＳＤＲ
ＡＭ１８に対し、ＡＤＲ、ＣＬＫ、ＲＡＳ、ＣＡＳ、Ｗ
Ｅ、ＣＫＥおよびＤＱＭのクロックおよび制御信号を出
力する。The signal generation circuit 16 for SDRAM
ADR, CLK, RAS, CAS, W
It outputs E, CKE and DQM clock and control signals.
【００５１】ここで、信号ＣＬＫはＳＤＲＡＭ１８の動
作クロックであり、アドレスＡＤＲはＳＤＲＡＭ１８に
対するアドレス、信号ＲＡＳはＳＤＲＡＭ１８に対する
ロウアドレスストローブ信号である。Here, the signal CLK is an operation clock of the SDRAM 18, the address ADR is an address for the SDRAM 18, and the signal RAS is a row address strobe signal for the SDRAM 18.
【００５２】信号ＣＡＳはＳＤＲＡＭ１８に対するカラ
ムアドレスストローブ信号であり、信号ＷＥはＳＤＲＡ
Ｍ１８に対するライトイネーブル信号であり、信号ＣＫ
ＥはＳＤＲＡＭ１８に対するクロックイネーブルであ
る。Signal CAS is a column address strobe signal for SDRAM 18, and signal WE is SDRA
M18 is a write enable signal for the signal CK
E is a clock enable for the SDRAM 18.
【００５３】信号ＤＱＭはＳＤＲＡＭ１８に対するデー
タマスク信号であり、信号ＤＭＡ＿ＷＥはＩ／Ｏデバイ
ス１７に対するライトストローブ信号である。Signal DQM is a data mask signal for SDRAM 18, and signal DMA_WE is a write strobe signal for I / O device 17.
【００５４】また、非同期系メモリ用信号生成回路１５
とＩ／ＯデバイスとＳＤＲＡＭ用信号生成回路１６とＩ
／Ｏデバイスとの間を共通接続する双方向のデータバス
Ｄを設けてある。The asynchronous memory signal generation circuit 15
, I / O device, SDRAM signal generation circuit 16 and I
A bidirectional data bus D is provided for common connection with the / O device.
【００５５】以下、本実施の形態の動作を図１およびそ
の動作説明用のタイミングチャートであって、ＳＤＲＡ
ＭからＩ／ＯデバイスへのシングルアドレスＤＭＡ転送
のタイミングを示す図２を参照しながら動作を説明す
る。The operation of this embodiment will now be described with reference to FIG. 1 and a timing chart for explaining the operation.
The operation will be described with reference to FIG. 2 showing the timing of single address DMA transfer from M to the I / O device.
【００５６】まず図２において、ＳＤＲＡＭ１８へのア
クセスは、ＣＡＳレーテンシが２、バースト長は４、バ
ンク／ページはヒットした状態でアクセスはスタートし
たものとする。また、ＤＭＡ転送用ウエイト設定レジス
タ１２にはウエイト数１が設定されているものとする。First, in FIG. 2, it is assumed that the access to the SDRAM 18 starts with the CAS latency being 2, the burst length being 4, and the bank / page being hit. It is assumed that the number of waits 1 is set in the DMA transfer wait setting register 12.
【００５７】ここでいうレーテンシとは、メモリセルの
データの読み出し指示を行ってからデータが読み出され
て外部へ出力されるまでの時間を示すものである。した
がって、ＣＡＳ信号を有効化してから実際にデータが出
力されるまでのレーテンシをＣＡＳレーテンシとしてい
る。The latency referred to here indicates a time from when an instruction to read data of a memory cell is issued to when data is read and output to the outside. Therefore, the latency from the activation of the CAS signal to the actual output of the data is defined as the CAS latency.
【００５８】例えば、ロウアドレスを指定し、ＲＡＳ信
号を有効化し、与えられたロウアドレスに対応するワー
ド線を活性化する。カラムアドレスを指定し、ＣＡＳ信
号を有効化して、与えられたカラムアドレスに対応する
ディジット線を選択することにより、所望のメモリセル
が選択される。For example, a row address is designated, the RAS signal is validated, and a word line corresponding to the given row address is activated. A desired memory cell is selected by designating a column address, enabling the CAS signal, and selecting a digit line corresponding to the given column address.
【００５９】また、バースト長とは、リードサイクルま
たはライトサイクルで出力または入力されるワード数で
ある。The burst length is the number of words output or input in a read cycle or a write cycle.
【００６０】Ｔ１ステートにＳＤＲＡＭ１８には、アド
レスＡＤＲはＡＤｍが与えられ、ＣＡＳ信号がＴ１ステ
ート期間だけロウレベルでアクティブにされ、ＲＡＳ信
号はハイレベルが与えられ、データマスク信号ＤＱＭは
ロウレベル、Ｉ／Ｏデバイス１７にはライトストローブ
信号ＤＭＡ＿ＷＥがハイレベルでそれぞれ与えられてい
る状態である。In the T1 state, to the SDRAM 18, the address ADR is supplied with ADm, the CAS signal is activated at the low level only during the T1 state, the RAS signal is supplied at the high level, the data mask signal DQM is at the low level, and the I / O The device 17 is in a state where the write strobe signal DMA_WE is given at a high level.
【００６１】まず、メモリコントローラは、ＤＭＡ転送
要求ＤＭＡ＿ＲＥＱを受け付けると、Ｔ１ステートでＳ
ＤＲＡＭ１８にリードコマンドを発行する。First, upon receiving the DMA transfer request DMA_REQ, the memory controller sets S in the T1 state.
A read command is issued to the DRAM 18.
【００６２】ここで、ＤＭＡ転送用ウエイト設定レジス
タ１２にはウエイト数１が設定されているので、本発明
に従って、ＳＤＲＡＭ１８から出力されるデータにウエ
イトをかけるためＴ２ステートでクロックイネーブル信
号ＣＫＥをディセーブルにする。Here, since the number of waits is set to 1 in the DMA transfer wait setting register 12, the clock enable signal CKE is disabled in the T2 state in order to wait the data output from the SDRAM 18 according to the present invention. To
【００６３】このディセーブルにより、通常はＴ３ステ
ートのみに出力されるデータＤが、１ＣＬＫ分延長さ
れ、低速デバイスの書き込み時間をＴ４ステートまで確
保する。By this disabling, the data D normally output only in the T3 state is extended by 1 CLK, and the write time of the low-speed device is secured to the T4 state.
【００６４】また、非同期系メモリ用信号生成回路１５
は、ＳＤＲＡＭ１８から出力されているデータＤを取り
込むために、ＤＭＡ＿ＷＥをＴ３ステートからＴ４ステ
ートにかけてロウアクティブにし、データを取り込む。The asynchronous memory signal generation circuit 15
In order to capture the data D output from the SDRAM 18, the DMA_WE is set to be low active from the T3 state to the T4 state to capture the data.
【００６５】Ｔ５ステートからＴ１０ステートまでは上
述した動作の繰り返しである。From the T5 state to the T10 state, the above operation is repeated.
【００６６】従来のメモリコントローラの場合は、転送
先のＩ／Ｏデバイスが低速で１ＣＬＫピッチでのシング
ルアドレス転送が実現出来なかった場合、ＤＭＡ転送を
デュアルアドレス転送で行わざるを得なかった。In the case of the conventional memory controller, when the transfer destination I / O device cannot realize single address transfer at a 1CLK pitch at a low speed, DMA transfer must be performed by dual address transfer.
【００６７】例えば、Ｉ／Ｏデバイスのライトに２ＣＬ
Ｋ必要であった場合、ＳＤＲＡＭからの４ワードの転送
に１５ＣＬＫ必要であった。しかし、本発明の構成を用
いれば、４ワードの転送がＴ１ステートからＴ１０ステ
ートまでの１０ＣＬＫで実現でき、１回の転送を２／３
に短縮できる。For example, 2CL is used to write an I / O device.
If K was required, 15 CLK was required to transfer four words from the SDRAM. However, by using the configuration of the present invention, 4-word transfer can be realized with 10 CLKs from the T1 state to the T10 state, and one transfer is performed by 2/3.
Can be shortened to
【００６８】また、ＣＰＵからＳＤＲＡＭ１８へのアク
セスは従来通り高速で行えるので、対ＣＰＵの転送レー
トを落とすことも無い。Since the access from the CPU to the SDRAM 18 can be performed at a high speed as before, the transfer rate of the CPU is not reduced.
【００６９】次に第２の実施形態を説明する。Next, a second embodiment will be described.
【００７０】第２の実施形態では、その基本的構成は上
述した第１の実施形態と同様であるが、ウエイト設定レ
ジスタ１１の構成についてさらに工夫している。In the second embodiment, the basic structure is the same as that of the first embodiment, but the structure of the weight setting register 11 is further devised.
【００７１】その構成のブロック図を示した図３を参照
すると、第１の実施形態との相違点は、ＤＭＡ転送用ウ
ェイト設定レジスタ１２が削除され、ＣＰＵからのウェ
イト設定が行われるウェイト設定レジスタ１１のみが有
効である。Referring to FIG. 3 showing a block diagram of the configuration, the difference from the first embodiment is that the wait setting register 12 for DMA transfer is deleted and the wait setting register for setting the wait from the CPU is used. Only 11 is valid.
【００７２】非同期系メモリ用信号生成回路１５からＩ
／Ｏデバイス１７に対し、アドレスＡＤＲ、チップセレ
クト信号ＣＳ、リード信号ＲＤ、ライト信号ＷＲ、ライ
トストローブ信号ＤＭＡ＿ＷＥ、データバスＤは実施形
態１と同様に与えられている。Asynchronous memory signal generation circuit 15
The address ADR, the chip select signal CS, the read signal RD, the write signal WR, the write strobe signal DMA_WE, and the data bus D are given to the / O device 17 in the same manner as in the first embodiment.
【００７３】また、ＳＤＲＡＭ用信号生成回路１６およ
びＳＤＲＡＭ１８間の信号も第１の実施形態と同様であ
る。The signals between the SDRAM signal generation circuit 16 and the SDRAM 18 are the same as in the first embodiment.
【００７４】つまり、Ｉ／Ｏデバイス１７はＣＰＵから
アドレスアクセスも出来る構成になっていて、さらに、
ライトストローブ信号ＤＭＡ＿ＷＥによるアクセスもで
きることが特徴である。In other words, the I / O device 17 is configured so that an address can be accessed from the CPU.
It is characterized in that it can be accessed by the write strobe signal DMA_WE.
【００７５】ＣＰＵからＩ／Ｏデバイスに対するアドレ
スアクセスを行う場合にはウエイト設定レジスタ１１の
ウエイト数を採用し、そのウエイト数にしたっがて非同
期系メモリ用信号生成回路１５はメモリサイクルを発生
させる。When an address is accessed from the CPU to the I / O device, the number of waits in the wait setting register 11 is employed, and the asynchronous memory signal generation circuit 15 generates a memory cycle according to the number of waits.
【００７６】また、ＣＰＵからＳＤＲＡＭ１８に対する
アドレスサイクルについては高速アクセスできるのでノ
ーウエイトでアクセスし、ウエイト設定用レジスタを設
けていない。Since the address cycle from the CPU to the SDRAM 18 can be accessed at a high speed, no-wait access is performed, and no wait setting register is provided.
【００７７】一方、ＳＤＲＡＭ１８およびＩ／Ｏデバイ
ス間のシングルアドレスＤＭＡ転送時は、Ｉ／Ｏデバイ
ス１７のスペックに対応したウエイト数が設定されたウ
エイト設定レジスタ１１があるので、このレジスタの設
定値を採用しシングルアドレスＤＭＡ転送サイクルを発
生させる。On the other hand, at the time of single address DMA transfer between the SDRAM 18 and the I / O device, there is a wait setting register 11 in which the number of waits corresponding to the specifications of the I / O device 17 is set. Adopt and generate a single address DMA transfer cycle.
【００７８】上述したように、本実施の形態では、ＤＭ
Ａ転送用のウエイト設定レジスタ１２を設けることな
く、Ｉ／Ｏデバイスとして接続された非同期系の低速メ
モリ、Ｉ／Ｏのスペックを満たすＤＭＡ転送を行うこと
が出来るので、第１の実施形態よりもさらに回路規模を
押さえることができる。As described above, in the present embodiment, the DM
Without providing the wait setting register 12 for A transfer, asynchronous low-speed memory connected as an I / O device, and DMA transfer satisfying I / O specifications can be performed. Further, the circuit scale can be suppressed.
【００７９】次に第３の実施の形態を説明する。Next, a third embodiment will be described.
【００８０】上述した第１および第２の実施形態では、
シングルアドレスＤＭＡ転送におけるウエイト挿入をウ
ェイト設定レジスタ１１およびＤＭＡ転送用ウェイト設
定レジスタ１２、またはウェイト設定レジスタ１１にお
いて行っている。In the first and second embodiments described above,
Wait insertion in single address DMA transfer is performed in the wait setting register 11, the DMA transfer wait setting register 12, or the wait setting register 11.
【００８１】しかし、図４に示す第３の実施形態のブロ
ック図を参照すると、上述した第１の実施形態との相違
点は、ウェイト設定レジスタ１１およびＤＭＡ転送用ウ
ェイト設定レジスタ１２のいずれのウエイト設定用レジ
スタも設けていないことがことが相違する。However, referring to the block diagram of the third embodiment shown in FIG. 4, the difference from the first embodiment is that any one of the wait setting register 11 and the DMA transfer wait setting register 12 has a different weight. The difference is that no setting register is provided.
【００８２】一方、第２の実施形態との相違点は、ウェ
イト設定レジスタ１１も削除されていることである。さ
らに第１および第２の実施形態との共通する相違点は、
Ｉ／Ｏデバイス１７からＳＤＲＡ用信号生成回路１６に
ウェイト信号ＷＡＩＴを与えることによって、メモリコ
ントローラにウエイトをかけていることである。On the other hand, the difference from the second embodiment is that the wait setting register 11 is also deleted. Further, the common difference between the first and second embodiments is that
By giving a wait signal WAIT from the I / O device 17 to the SDRA signal generation circuit 16, a wait is applied to the memory controller.
【００８３】まず、Ｉ／ＯデバイスにはＣＬＫ信号とＣ
ＫＥ信号を入力させる。Ｉ／ＯデバイスはＣＫＥ信号の
アクティブ中はＷＡＩＴ信号を常にアクティブにする論
理にしておく。First, the CLK signal and the C signal are supplied to the I / O device.
Input the KE signal. The logic of the I / O device is such that the WAIT signal is always active while the CKE signal is active.
【００８４】ＳＤＲＡＭ用信号生成回路６はＤＭＡ転送
要求とＷＡＩＴ信号とＣＡＳ信号の反転信号のＡＮＤで
１回目のＣＫＥ信号をディセーブルレベルにする。The SDRAM signal generation circuit 6 sets the first CKE signal to the disable level by ANDing the DMA transfer request, the WAIT signal, and the inverted signal of the CAS signal.
【００８５】ＣＫＥ信号がディセーブルレベルになった
時点で、Ｉ／Ｏデバイスはウエイトしたいクロック数を
カウントし、ＷＡＩＴ信号をディセーブルレベルにす
る。When the CKE signal goes to the disable level, the I / O device counts the number of clocks to be waited and sets the WAIT signal to the disable level.
【００８６】ＷＡＩＴ信号がディセーブルレベルになる
ので、ＳＤＲＡＭ用信号生成回路６はＣＫＥ信号をアク
ティブにする。Since the WAIT signal goes to the disable level, the SDRAM signal generation circuit 6 activates the CKE signal.
【００８７】ＣＫＥ信号のアクティブを受けて、Ｉ／Ｏ
デバイスは再びＷＡＩＴ信号をアクティブにする。When the CKE signal is activated, the I / O
The device activates the WAIT signal again.
【００８８】ＳＤＲＡＭ用信号生成回路６は、ＤＭＡ転
送要求とＷＡＩＴ信号のＡＮＤでＣＫＥをディセーブル
にする。The SDRAM signal generation circuit 6 disables CKE by ANDing the DMA transfer request and the WAIT signal.
【００８９】ＤＭＡ転送要求が出続けている間、以上の
繰り返しである。The above is repeated while the DMA transfer request continues to be issued.
【００９０】この実施の形態を用いた場合のシングルア
ドレスＤＭＡ転送のタイミングチャートを示した図５を
参照すると、この実施の形態でも、Ｔ１ステートにＳＤ
ＲＡＭ１８には、アドレスＡＤＲはＡＤｍが与えられ、
ＣＡＳ信号がＴ１ステート期間だけロウレベルにアクテ
ィブにされる。Referring to FIG. 5, which shows a timing chart of the single address DMA transfer in the case of using this embodiment, also in this embodiment, the SD state is set to the T1 state.
The address ADR is given ADm to the RAM 18,
The CAS signal is activated to the low level only during the T1 state period.
【００９１】ＲＡＳ信号はハイレベルが与えられ、ライ
トイネーブル信号ＷＥはハイレベル、クロックイネーブ
ル信号ＣＫＥはハイレベル、データマスク信号ＤＱＭは
ロウレベルが与えられる。The RAS signal is given a high level, the write enable signal WE is given a high level, the clock enable signal CKE is given a high level, and the data mask signal DQM is given a low level.
【００９２】Ｉ／Ｏデバイス１７にはライトストローブ
信号ＤＭＡ＿ＷＥがハイレベル、Ｉ／Ｏデバイス１７か
らＳＤＲＡＭ用信号生成回路１６にウェイト信号ＷＡＩ
Ｔがハイレベルに立ち上がる状態でそれぞれ与えられて
いる。The write strobe signal DMA_WE is at the high level in the I / O device 17, and the wait signal WAI is sent from the I / O device 17 to the signal generation circuit 16 for the SDRAM.
T is given in a state where it rises to a high level.
【００９３】まず、メモリコントローラは、ＤＭＡ転送
要求ＤＭＡ＿ＲＥＱを受け付けると、Ｔ１ステートでＳ
ＤＲＡＭ１８にリードコマンドを発行する。ここで、ウ
エイト信号ＷＡＩＴがＴ１ステートおよびＴ２ステート
間の１クロック期間ハイレベルのアクティブになるの
で、そのＷＡＩＴ信号のアクティブに応答してＳＤＲＡ
Ｍ用信号生成回路１６ではクロックイネーブル信号ＣＫ
ＥをＴ２ステートでロウレベルのディセーブルにする。First, upon receiving the DMA transfer request DMA_REQ, the memory controller sets S in the T1 state.
A read command is issued to the DRAM 18. Here, since wait signal WAIT becomes high-level active for one clock period between T1 state and T2 state, SDRA is activated in response to the activation of the WAIT signal.
In the M signal generation circuit 16, the clock enable signal CK
E is disabled at the low level in the T2 state.
【００９４】したがって、ＳＤＲＡＭ１８から出力され
るデータにウエイトをかけることができる。Therefore, data output from SDRAM 18 can be weighted.
【００９５】上述したように、クロックイネーブル信号
ＣＫＥをディセーブルにすることにより、通常はＴ３ス
テートのみに出力されるデータＤが、１ＣＬＫ分延長さ
れ、低速デバイスの書き込み時間をＴ４ステートまで確
保する。As described above, by disabling the clock enable signal CKE, the data D normally output only in the T3 state is extended by 1 CLK, and the write time of the low-speed device is secured up to the T4 state.
【００９６】また、非同期系メモリ用信号生成回路１５
は、ＳＤＲＡＭ１８から出力されているデータＤを取り
込むために、ＤＭＡ＿ＷＥをＴ３ステートからＴ４ステ
ートにかけてロウアクティブにし、データを取り込むこ
とができる。Ｔ５ステートからＴ１０ステートまでは上
記動作の繰り返しである。The asynchronous memory signal generation circuit 15
In order to take in the data D output from the SDRAM 18, the DMA_WE can be made low active from the T3 state to the T4 state to take in the data. The above operation is repeated from the T5 state to the T10 state.
【００９７】上述したように、この実施の形態において
も、ウェイト信号ＷＡＩＴでメモリコントローラにウェ
イトかけることによって、第１および第２の実施形態と
同様な効果、すなわち、４ワードの転送がＴ１ステート
からＴ１０ステートまでの１０ＣＬＫで実現でき、１回
の転送を２／３に短縮できる。As described above, also in this embodiment, by applying a wait signal to the memory controller with the wait signal WAIT, the same effect as in the first and second embodiments, that is, the transfer of four words from the T1 state can be obtained. It can be realized with 10 CLK up to the T10 state, and one transfer can be reduced to 2/3.
【００９８】また、ＣＰＵからＳＤＲＡＭ１８へのアク
セスは従来通り高速で行えるので、対ＣＰＵの転送レー
トを落とすことも無い。また、ウェイト設定レジスタ１
１およびＤＭＡ転送用ウェイト設定レジスタ１２のいず
れのウエイト設定用レジスタも設けていないのでレジス
タが削減出来、回路規模削減が可能である。Further, since access from the CPU to the SDRAM 18 can be performed at a high speed as before, the transfer rate to the CPU does not decrease. Also, wait setting register 1
Since neither the 1 nor the DMA transfer wait setting register 12 is provided, the number of registers can be reduced and the circuit scale can be reduced.
【００９９】次に第４の実施形態を説明する。Next, a fourth embodiment will be described.
【０１００】本発明の第４の実施形態の構成をブロック
図で示した図６を参照すると、第１の実施形態との相違
点は、メモリアクセス制御信号生成回路１４からＳＤＲ
ＡＭ用信号生成回路１６が削除され、非同期系メモリ用
信号生成回路１５のみであり、前述した実施形態では同
期系の外部メモリとしてＳＤＲＡＭ１８を接続した例で
あったが、ここでは非同期系のＳＲＡＭ１９を備えてい
ることである。Referring to FIG. 6, which is a block diagram showing the configuration of the fourth embodiment of the present invention, the difference from the first embodiment is that the memory access control signal
The AM signal generation circuit 16 is deleted, and only the asynchronous memory signal generation circuit 15 is used. In the above-described embodiment, the SDRAM 18 is connected as a synchronous external memory. To be prepared.
【０１０１】また、ＳＤＲＡＭ用信号生成回路１６が削
除されたことにより、非同期系メモリ用信号生成回路１
５からＳＲＡＭ１９へ供給する信号も、データＤ以外は
同期クロックＣＬＫ、アドレス信号ＡＤＲ、チップセレ
クト信号ＣＳ、リード信号ＲＤおよびライトストローブ
信号ＤＭＡ＿ＷＥのみとなる。Since the signal generation circuit 16 for SDRAM has been deleted, the signal generation circuit 1 for asynchronous memory has been removed.
5 except for the data D, only the synchronous clock CLK, the address signal ADR, the chip select signal CS, the read signal RD, and the write strobe signal DMA_WE.
【０１０２】この第４の実施の形態は、ＳＲＡＭ１９か
らＩ／Ｏへの転送タイミング例であり、転送対象がＳＤ
ＲＡＭでなくとも、ＤＭＡ転送用ウエイト設定レジスタ
を設けることが有効であることを示している。The fourth embodiment is an example of the transfer timing from the SRAM 19 to the I / O.
This shows that it is effective to provide a DMA transfer wait setting register even if it is not a RAM.
【０１０３】この第４の実施形態の動作説明用のタイミ
ングチャートであって、シングルアドレスＤＭＡ転送の
タイミングを示した図７を参照すると、ＳＲＡＭ対Ｉ／
Ｏの転送について示したものであり、ＤＭＡ転送用ウエ
イト設定レジスタのデータウェイト数に例えば１が設定
されている場合である。Referring to FIG. 7, which is a timing chart for explaining the operation of the fourth embodiment and shows the timing of single address DMA transfer, the SRAM versus I / O
This shows the transfer of O, in which the number of data weights in the DMA transfer wait setting register is set to, for example, 1.
【０１０４】ＳＲＡＭ１９には、Ｔ１ステートおよびＴ
３ステート期間はアドレスＡＤＲはＡＤｍが与えられ、
チップセレクト信号ＣＳがＴ１ステートからＴ１２ステ
ートまでの期間ロウレベルアクティブで与えられてい
る。In the SRAM 19, the T1 state and T
During the three-state period, the address ADR is given ADm,
The chip select signal CS is provided at low level active during a period from the T1 state to the T12 state.
【０１０５】リード信号ＲＤはＴ１期間でロウレベルと
なり、Ｔ４ステートでハイレベルが与えられている。The read signal RD is at a low level during the period T1, and is at a high level in the T4 state.
【０１０６】Ｉ／Ｏデバイス１７にはライトストローブ
信号ＤＭＡ＿ＷＥがＴ１およびＴ３ステート間でロウレ
ベル、Ｔ３およびＴ４ステート間でハイレベルが与えら
れている。The write strobe signal DMA_WE is applied to the I / O device 17 at a low level between the T1 and T3 states and at a high level between the T3 and T4 states.
【０１０７】この実施例の場合、転送クロック数は１２
クロックになることがわかる。もしデータウエイト数に
０が設定されていれば８クロックで転送可能である。In the case of this embodiment, the number of transfer clocks is 12
It turns out that it becomes a clock. If the number of data waits is set to 0, data can be transferred in eight clocks.
【０１０８】まず、メモリコントローラは、ＤＭＡ転送
要求ＤＭＡ＿ＲＥＱを受け付けると、Ｔ１ステートでＳ
ＲＡＭ１９にリードコマンドを発行する。ここで、ＤＭ
Ａ転送用ウエイト設定レジスタ１２にはウエイト数１が
設定されているので、このウェイトにより、通常はＴ１
ステートからＴ２ステートのみに出力されるデータＤ
が、１ＣＬＫ分延長され、低速デバイスの書き込み時間
をＴ３ステートまで確保する。その他の信号ＡＤＲ，Ｃ
Ｓ，ＲＤもそれぞれ１ＣＬＫ分延長される。First, upon receiving a DMA transfer request DMA_REQ, the memory controller sets S
A read command is issued to the RAM 19. Where DM
Since the number of waits 1 is set in the A transfer wait setting register 12, this wait normally causes T1
Data D output from state to T2 state only
However, the write time of the low-speed device is extended up to the T3 state by 1 CLK. Other signals ADR, C
S and RD are also extended by 1 CLK, respectively.
【０１０９】非同期系メモリ用信号生成回路１５は、Ｓ
ＲＡＭ１９から出力されているデータＤを取り込むため
に、ＤＭＡ＿ＷＥをＴ１ステートからＴ３ステートにか
けてロウアクティブにし、データを取り込む。The asynchronous memory signal generation circuit 15
In order to take in the data D output from the RAM 19, the DMA_WE is made low active from the T1 state to the T3 state, and the data is taken in.
【０１１０】したがって、ＳＲＡＭ１９から出力される
データにウエイトをかけることができる。Therefore, the data output from the SRAM 19 can be weighted.
【０１１１】上述したように、ＤＭＡ転送用ウエイト設
定レジスタ１２にウエイト数を設定することにより、通
常はＴ１およびＴ２ステート間に出力されるデータＤ
が、１ＣＬＫ分延長され、低速デバイスの書き込み時間
をＴ３ステート期間の終了まで確保される。Ｔ３ステー
トからＴ１２ステートまでは上述した動作の繰り返しで
ある。As described above, by setting the number of waits in the DMA transfer wait setting register 12, the data D normally output between the T1 and T2 states is set.
Is extended by 1 CLK, and the write time of the low-speed device is secured until the end of the T3 state period. From the T3 state to the T12 state, the above operation is repeated.
【０１１２】本実施の形態では、転送対象がＩ／Ｏデバ
イス１７およびＳＲＡＭ１９であるが、高速なメモリと
低速なＩ／Ｏデバイスという意味では、図６に示す実施
形態のようなＳＲＡＭ１９とＩ／Ｏデバイス１７におい
ても本発明により、ＣＰＵアクセスは高速でアクセス
し、シングルアドレスＤＭＡ転送はＩ／Ｏデバイス１７
のスペックに合わせた転送ができる。In the present embodiment, the transfer target is the I / O device 17 and the SRAM 19, but in terms of a high-speed memory and a low-speed I / O device, the SRAM 19 and the I / O device as in the embodiment shown in FIG. According to the present invention, in the O device 17 as well, CPU access is performed at high speed, and single address DMA transfer is performed in the I / O device 17.
You can transfer according to the specifications.
【０１１３】また、上述した第１、第２および第３の実
施の形態のいづれのウエイト挿入手法を用いてもよい。Further, any of the weight insertion methods of the first, second and third embodiments described above may be used.
【０１１４】上述したように、この実施の形態において
は、ＤＭＡ転送用ウエイト設定レジスタ１２にウエイト
数を設定することにより、第１、第２および第３の実施
形態と同様な効果、すなわち、ウェイト数が１の時４ワ
ードの転送がＴ１ステートからＴ１２ステートまでの１
２ＣＬＫで実現でき、１回の転送を４／５に短縮でき
る。As described above, in this embodiment, by setting the number of waits in the DMA transfer wait setting register 12, the same effect as in the first, second, and third embodiments, that is, the wait is achieved. When the number is 1, the transfer of 4 words is 1 from the T1 state to the T12 state.
It can be realized by 2CLK, and one transfer can be reduced to 4/5.
【０１１５】また、ＣＰＵからＳＲＡＭ１９へのアクセ
スは従来通り高速で行えるので、対ＣＰＵの転送レート
を落とすことも無い。また、同期系メモリ用信号生成回
路を設けていないのでその分回路規模削減が可能であ
る。Further, since the access from the CPU to the SRAM 19 can be performed at a high speed as in the conventional case, the transfer rate with respect to the CPU does not decrease. Further, since the signal generator for the synchronous memory is not provided, the circuit scale can be reduced accordingly.
【０１１６】[0116]
【発明の効果】上述したように、本発明のメモリコント
ローラは、高速アクセスが可能なＣＰＵから外部メモリ
をアクセスするときに、ＣＰＵの動作速度に応じた最小
ウエイト数でアクセスしてデータの転送レートを確保す
る高速データ転送手段と、ＣＰＵを介さずに動作速度の
速い外部メモリから動作速度の遅い外部メモリへデータ
転送を行うシングルアドレスＤＭＡ転送では、動作速度
の遅い外部メモリのデータアクセス時間に応じたウエイ
ト数を、動作速度の速い外部メモリの動作サイクルに挿
入してデータの転送レートを確保する低速データ転送手
段とを併せて備えるので、従来例の場合、転送先のＩ／
Ｏデバイスが低速で１ＣＬＫピッチでのシングルアドレ
ス転送が実現出来なかった場合、デュアルアドレス転送
を行うしかなく、例えば、Ｉ／Ｏデバイスのライトに２
ＣＬＫ必要であった場合、ＳＤＲＡＭからの４ワードの
転送に１５ＣＬＫ必要であった。As described above, when the memory controller of the present invention accesses an external memory from a CPU capable of high-speed access, the memory controller accesses the external memory with the minimum number of waits corresponding to the operating speed of the CPU and transfers the data at a transfer rate. The high-speed data transfer means that secures data and the single address DMA transfer that transfers data from a high-speed external memory to a low-speed external memory without the intervention of a CPU depend on the data access time of the low-speed external memory. In addition to the low-speed data transfer means for securing the data transfer rate by inserting the number of waits into the operation cycle of the external memory having a high operation speed, in the case of the related art,
If single address transfer at 1 CLK pitch cannot be realized at low speed of the O device, dual address transfer must be performed.
If CLK was required, 15 words were required for the transfer of four words from the SDRAM.
【０１１７】しかし本発明によれば、４ワードの転送が
１０ＣＬＫで実現でき、１回の転送を２／３に短縮でき
る。また、ＣＰＵからのＳＤＲＡＭアクセスは従来通り
高速で行えるので対ＣＰＵの転送レートを落とすことも
無い。However, according to the present invention, 4-word transfer can be realized with 10 CLK, and one transfer can be reduced to 2/3. Also, since the SDRAM access from the CPU can be performed at a high speed as before, the transfer rate with respect to the CPU does not decrease.
【図１】本発明の第１の実施形態のブロック図である。FIG. 1 is a block diagram of a first embodiment of the present invention.
【図２】本発明の第１の実施形態の動作説明用タイミン
グチャートである。FIG. 2 is a timing chart for explaining the operation of the first embodiment of the present invention.
【図３】本発明の第２の実施形態のブロック図である。FIG. 3 is a block diagram of a second embodiment of the present invention.
【図４】本発明の第３の実施形態のブロック図である。FIG. 4 is a block diagram of a third embodiment of the present invention.
【図５】本発明の第３の実施形態の動作説明用タイミン
グチャートである。FIG. 5 is a timing chart for explaining the operation of the third embodiment of the present invention.
【図６】本発明の第４の実施形態のブロック図である。FIG. 6 is a block diagram of a fourth embodiment of the present invention.
【図７】本発明の第４の実施形態の動作説明用タイミン
グチャートである。FIG. 7 is a timing chart for explaining the operation of the fourth embodiment of the present invention.
【図８】従来のウェイト制御回路の一例を示すブロック
図である。FIG. 8 is a block diagram illustrating an example of a conventional weight control circuit.
１１ ウェイト設定レジスタ １２ ＤＭＡ転送用ウェイト設定レジスタ １３ セレクタ １４ メモリアクセス制御信号生成回路 １５ 非同期系メモリ用信号生成回路 １６ ＳＤＲＡＭ用信号生成回路 １７ Ｉ／Ｏデバイス １８ ＳＤＲＡＭ １９ ＳＲＡＭ ＡＤＲ アドレス ＣＡＳ カラムアドレスストローブ信号 ＣＫＥ クロックイネーブル信号 ＣＬＫ 動作クロック Ｄ データバス ＤＭＡ＿ＲＥＱ シングルアドレスＤＭＡ転送要求 ＤＭＡ＿ＷＥ ライトストローブ信号 ＤＱＭ データマスク信号 Ｍ＿ＲＥＱ メモリアクセス要求 ＲＡＳ ロウアドレスストローブ信号 ＷＥ ライトイネーブル信号 11 Wait Setting Register 12 DMA Transfer Wait Setting Register 13 Selector 14 Memory Access Control Signal Generation Circuit 15 Asynchronous Memory Signal Generation Circuit 16 SDRAM Signal Generation Circuit 17 I / O Device 18 SDRAM 19 SRAM ADR Address CAS Column Address Strobe Signal CKE clock enable signal CLK operation clock D data bus DMA_REQ single address DMA transfer request DMA_WE write strobe signal DQM data mask signal M_REQ memory access request RAS row address strobe signal WE write enable signal
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B014 EA01 EA03 FA09 GC01 GC11 5B060 CC02 5B061 BA03 DD12 5B077 AA14 BB07 DD05 FF01 FF11 GG23 GG36 ──────────────────────────────────────────────────続 き Continued on the front page F term (reference) 5B014 EA01 EA03 FA09 GC01 GC11 5B060 CC02 5B061 BA03 DD12 5B077 AA14 BB07 DD05 FF01 FF11 GG23 GG36
Claims (15)
モリをアクセスするときには前記ＣＰＵの動作速度に応
じた最小ウエイト数でアクセスしてデータの転送レート
を確保する高速データ転送手段と、前記ＣＰＵを介さず
に動作速度の速い外部メモリから動作速度の遅い外部メ
モリへデータ転送を行うシングルアドレスＤＭＡ転送時
には動作速度の遅い外部メモリのデータアクセス時間に
応じたウエイト数を、前記動作速度の速い外部メモリの
動作サイクルに挿入してデータの転送レートを確保する
低速データ転送手段とを併せて備えることを特徴とする
メモリコントローラ。When accessing an external memory from a CPU capable of high-speed access, high-speed data transfer means for accessing the external memory with a minimum number of waits in accordance with the operation speed of the CPU to secure a data transfer rate; In a single address DMA transfer in which data is transferred from an external memory having a high operating speed to an external memory having a low operating speed, the number of waits according to the data access time of the external memory having a low operating speed is changed. A memory controller comprising: a low-speed data transfer unit that secures a data transfer rate by being inserted into an operation cycle.
同期系メモリを含め周辺デバイスが接続されるＩ／Ｏデ
バイスと高速動作用の同期系メモリとに対応するメモリ
コントローラウエイト制御手段として、前記同期系およ
び前記非同期系の外部メモリにアクセスするときのウェ
イト数があらかじめＣＰＵから設定されるウェイト設定
レジスタ手段と、前記外部メモリのうち高速動作用のメ
モリから低速動作用のメモリへのシングルアドレスＤＭ
Ａ転送時のウェイト数があらかじめ前記ＣＰＵから設定
されるＤＭＡ転送用ウェイト設定レジスタと、シングル
アドレスＤＭＡ転送要求およびメモリアクセス要求によ
り前記ウェイト設定レジスタおよび前記ＤＭＡ転送用ウ
ェイト設定レジスタのいずれか一方の有するウェイト数
を選択的に出力するウェイト選択手段と、前記ウェイト
選択手段で選択されたウェイト数を挿入したメモリアク
セスサイクルを生成して出力するメモリアクセス制御信
号発生手段とを備えて構成することを特徴とするメモリ
コントローラ。2. A memory controller wait control means corresponding to an I / O device to which a peripheral device is connected, including a low-speed operation asynchronous memory to be DMA-transferred, and a high-speed operation synchronous memory. Weight setting register means for setting in advance the number of waits when accessing the synchronous and asynchronous external memories from the CPU; and a single address DM from the high-speed operation memory to the low-speed operation memory in the external memory.
The CPU has a DMA transfer wait setting register in which the number of waits during A transfer is set in advance by the CPU, and one of the wait setting register and the DMA transfer wait setting register in response to a single address DMA transfer request and a memory access request. Weight selection means for selectively outputting the number of weights, and memory access control signal generation means for generating and outputting a memory access cycle in which the number of weights selected by the weight selection means is inserted. And a memory controller.
は、前記高速動作用の同期系メモリをアクセスするアド
レス信号とクロックイネーブル信号とを含むあらかじめ
定めた所定の制御信号出力手段と前記低速動作用の非同
期系メモリをアクセスするアドレス信号とライトストロ
ーブ信号とリード信号とを含むあらかじめ定めた所定の
制御信号出力手段との他に、前記非同期系メモリ用制御
信号生成手段と前記Ｉ／Ｏデバイスと前記同期系メモリ
用制御信号生成手段と前記同期系メモリとを共通接続す
る双方向のデータバス手段をさらに備えて構成する請求
項２記載のメモリコントローラ。3. The memory access control signal generating means includes a predetermined control signal output means including an address signal for accessing the synchronous memory for high speed operation and a clock enable signal, and an asynchronous signal for low speed operation. A predetermined control signal output means including an address signal for accessing the system memory, a write strobe signal, and a read signal; a control signal generation means for the asynchronous memory; the I / O device; 3. The memory controller according to claim 2, further comprising a bidirectional data bus means for commonly connecting a memory control signal generating means and said synchronous memory.
ンクロナス・ダイナミック・ランダムアクセス・メモリ
（ＳＤＲＡＭ）である場合に、前記ＳＤＲＡＭに対する
前記クロックイネーブル信号を非活性レベルにして、前
記Ｉ／Ｏデバイスの転送速度に合わせた前記ＳＤＲＡＭ
アクセスを実行する請求項２記載のメモリコントロー
ラ。4. When the synchronous memory to be DMA-transferred is a synchronous dynamic random access memory (SDRAM), the clock enable signal for the SDRAM is set to an inactive level, and the I / O device is turned off. SDRAM adapted to transfer speed
3. The memory controller according to claim 2, wherein the access is performed.
は、前記同期系メモリおよび前記Ｉ／Ｏデバイスにアク
セスして双方向のＤＭＡ転送を実行する場合に、複数の
ウェイト設定レジスタ手段から選択されたウエイト数に
よりメモリアクセスサイクルを発生してＤＭＡ転送制御
をする請求項２記載のメモリコントローラ。5. The memory access control signal generating means, when accessing said synchronous memory and said I / O device and performing bidirectional DMA transfer, waits selected from a plurality of wait setting register means. 3. The memory controller according to claim 2, wherein a memory access cycle is generated according to the number and DMA transfer control is performed.
前記ＤＭＡ転送用ウエイト設定レジスタのウエイト数を
前記ＤＭＡ転送要求に基づき選択してシングルアドレス
ＤＭＡ転送サイクルを発生させる請求項２記載のメモリ
コントローラ。6. In the single address DMA transfer,
3. The memory controller according to claim 2, wherein the number of waits in the DMA transfer wait setting register is selected based on the DMA transfer request to generate a single address DMA transfer cycle.
ＤＭＡ転送対象の前記同期系メモリおよび前記Ｉ／Ｏデ
バイスのうち動作速度の遅い方に合わせたメモリアクセ
スを実行する請求項２記載のメモリコントローラ。7. At the time of the single address DMA transfer,
The memory controller according to claim 2, wherein a memory access is performed according to a slower operation speed of the synchronous memory and the I / O device to be DMA-transferred.
ＤＭＡシングルアドレス転送用のライトストローブ信号
を生成し、このライトストローブ信号により前記同期系
メモリのリードサイクル中にシングルアドレスＤＭＡ転
送を行う請求項２記載のメモリコントローラ。8. The asynchronous memory signal generating means,
3. The memory controller according to claim 2, wherein a write strobe signal for a DMA single address transfer is generated, and the single address DMA transfer is performed during a read cycle of the synchronous memory by the write strobe signal.
同期系メモリを含め周辺デバイスが接続されるＩ／Ｏデ
バイスと高速動作用の同期系メモリとに対するメモリコ
ントローラウエイト制御手段として、前記同期系および
前記Ｉ／Ｏデバイスにアクセスするときのウェイト数が
あらかじめＣＰＵから設定されるウェイト設定レジスタ
手段と、シングルアドレスＤＭＡ転送要求およびメモリ
アクセス要求により前記ウェイト設定レジスタのウェイ
ト数を選択的に出力するウェイト選択手段と、前記ウェ
イト数を挿入したメモリアクセスサイクルを生成して出
力するメモリアクセス制御信号発生手段とを備えて構成
することを特徴とするメモリコントローラ。9. The synchronous system as a memory controller wait control means for an I / O device to which a peripheral device is connected, including an asynchronous system memory for low-speed operation, and a synchronous system memory for high-speed operation, which are DMA transfer targets. A wait setting register means for setting the number of waits when accessing the I / O device from the CPU in advance; and a wait for selectively outputting the number of waits in the wait setting register in response to a single address DMA transfer request and a memory access request. A memory controller comprising: a selection unit; and a memory access control signal generation unit that generates and outputs a memory access cycle in which the number of waits is inserted.
は、非同期系メモリ用信号生成手段および同期系メモリ
用信号生成手段から構成され、前記非同期系メモリ用信
号生成手段が、前記Ｉ／Ｏデバイスをアクセスするアド
レス信号およびライトストローブ信号を含むあらかじめ
定めた所定の制御信号供給手段を有し、前記非同期系メ
モリのアクセス時には、ＣＰＵからのアドレスアクセス
または前記ライトストローブ信号によるアクセスのいず
れかを実行する請求項９記載のメモリコントローラ。10. The memory access control signal generating means includes an asynchronous memory signal generating means and a synchronous memory signal generating means, and the asynchronous memory signal generating means accesses the I / O device. And a predetermined control signal supply unit including a predetermined address signal and a write strobe signal, and when accessing the asynchronous memory, either an address access from a CPU or an access by the write strobe signal is executed. 9. The memory controller according to item 9.
定レジスタ手段を介さず直接ＣＰＵからノーウェイトで
アクセスする請求項１０記載のメモリコントローラ。11. The memory controller according to claim 10, wherein said synchronous memory is directly accessed by a CPU without a wait without passing through said wait setting register means.
リを含め周辺デバイスからなるＩ／Ｏデバイスとの間に
おけるＤＭＡ転送時は、前記ウェイト設定レジスタ手段
のウェイト数に基づきシングルアドレスＤＭＡ転送サイ
クルを発生させる請求項１０記載のメモリコントロー
ラ。12. When a DMA transfer is performed between an I / O device including peripheral devices including the synchronous memory and the asynchronous memory, a single address DMA transfer cycle is generated based on the number of waits in the wait setting register means. The memory controller according to claim 10, wherein:
非同期系メモリを含め周辺デバイスからなるＩ／Ｏデバ
イスと高速動作用の同期系メモリとに対するメモリコン
トローラウエイト制御手段として、所定のウェイト数を
挿入したメモリアクセスサイクルを生成して出力するメ
モリアクセス制御信号発生手段を備え、前記メモリアク
セス制御信号発生手段は、非同期系メモリ用信号生成手
段および同期系メモリ用信号生成手段から構成され、前
記非同期系メモリ用信号生成手段が、前記非同期系メモ
リをアクセスするアドレス信号およびライトストローブ
信号を含むあらかじめ定めた所定の制御信号の供給手段
を有するとともに、前記同期系メモリ用信号生成手段が
前記Ｉ／Ｏデバイスからウェイト信号を与えられ、かつ
同期系メモリをアクセスするアドレス信号およびクロッ
クイネーブル信号を含むあらかじめ定める制御信号出力
手段とを有し、前記ウェイト信号に応じて活性、非活性
が制御される前記クロックイネーブル信号に基づくウェ
イトが挿入されたシングルアドレスＤＭＡ転送のメモリ
サイクルを発生することを特徴とするメモリコントロー
ラ。13. A memory controller for controlling I / O devices including peripheral devices including a low-speed asynchronous memory and a high-speed synchronous memory, which are DMA transfer targets, and a predetermined number of waits as memory controller weight control means. A memory access control signal generating means for generating and outputting the inserted memory access cycle, wherein the memory access control signal generating means comprises an asynchronous memory signal generating means and a synchronous memory signal generating means; The system memory signal generation means has a predetermined control signal supply means including an address signal for accessing the asynchronous memory and a write strobe signal, and the synchronous memory signal generation means has the I / O signal. When a wait signal is given from the device and the synchronous memory is Single address DMA transfer having a predetermined control signal output means including an address signal to be accessed and a clock enable signal, wherein a wait is inserted based on the clock enable signal, the activation or deactivation of which is controlled according to the wait signal A memory controller for generating a memory cycle of:
が前記非同期系メモリ用信号生成手段のみで構成され、
前記同期系メモリに代えてスタティック・ランダムアク
セス・メモリ（ＳＲＡＭ）が接続される時、シングルア
ドレスＤＭＡ転送は前記Ｉ／Ｏデバイスの転送規格に合
わせたウェイト数が挿入されたメモリサイクルを発生
し、ＣＰＵからのアクセスは前記転送規格に合わせたウ
ェイト数よりも少ないウェイト数でアクセスされる請求
項２、９または１３記載のメモリコントローラ。14. The memory access control signal generating means comprises only the asynchronous memory signal generating means,
When a static random access memory (SRAM) is connected instead of the synchronous memory, the single address DMA transfer generates a memory cycle in which the number of waits according to the transfer standard of the I / O device is inserted, 14. The memory controller according to claim 2, wherein access from a CPU is performed with a smaller number of weights than a number of weights conforming to the transfer standard.
リ用信号生成手段および同期系メモリ用信号生成手段の
組み合わせ、前記非同期系メモリ用信号生成手段単独ま
たは前記非同期メモリが接続されたＩ／Ｏデバイスから
のウェイト信号単独のいずれかに基づき挿入される請求
項１４記載のメモリコントローラ。15. The number of waits may be determined by a combination of the asynchronous memory signal generating means and the synchronous memory signal generating means, the asynchronous memory signal generating means alone or an I / O device to which the asynchronous memory is connected. The memory controller according to claim 14, wherein the memory controller is inserted based on one of the wait signals alone.
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