JP2002124874A - 半導体装置 - Google Patents
半導体装置Info
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- JP2002124874A JP2002124874A JP2000312928A JP2000312928A JP2002124874A JP 2002124874 A JP2002124874 A JP 2002124874A JP 2000312928 A JP2000312928 A JP 2000312928A JP 2000312928 A JP2000312928 A JP 2000312928A JP 2002124874 A JP2002124874 A JP 2002124874A
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- output signal
- voltage
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】システム起動時の基準クロック信号が不安定な
状態であっても、基準クロック信号に同期して動作する
PLL回路のクロック出力信号の安定度を判定可能にす
る。 【解決手段】PLL回路は、発振回路から供給される基
準クロック信号に同期したクロック出力信号を生成す
る。安定度判定回路は、PLL回路の電圧制御発振器の
リングオシレータを構成する単位ゲート回路の駆動電流
値と所定の基準電流値とを比較し、PLL回路により生
成されるクロック出力信号の安定度を判定するための安
定度判定出力信号を生成する。この安定度判定信号を利
用して、ループフィルタのフィルタ定数を制御したり、
クロック出力信号に同期して動作する回路ブロックの動
作を段階的に起動したりするよう制御する。
状態であっても、基準クロック信号に同期して動作する
PLL回路のクロック出力信号の安定度を判定可能にす
る。 【解決手段】PLL回路は、発振回路から供給される基
準クロック信号に同期したクロック出力信号を生成す
る。安定度判定回路は、PLL回路の電圧制御発振器の
リングオシレータを構成する単位ゲート回路の駆動電流
値と所定の基準電流値とを比較し、PLL回路により生
成されるクロック出力信号の安定度を判定するための安
定度判定出力信号を生成する。この安定度判定信号を利
用して、ループフィルタのフィルタ定数を制御したり、
クロック出力信号に同期して動作する回路ブロックの動
作を段階的に起動したりするよう制御する。
Description
【0001】
【発明の属する技術分野】本発明は、発振回路から供給
される基準クロック信号に同期して動作するPLL(Ph
ase-Locked Loop:位相同期ループ)回路を搭載した半導
体装置、より詳しくは、基準クロック信号が停止した状
態からシステムを起動した際に、PLL回路により生成
されるクロック出力信号の安定度を判定する半導体装置
に関するものである。
される基準クロック信号に同期して動作するPLL(Ph
ase-Locked Loop:位相同期ループ)回路を搭載した半導
体装置、より詳しくは、基準クロック信号が停止した状
態からシステムを起動した際に、PLL回路により生成
されるクロック出力信号の安定度を判定する半導体装置
に関するものである。
【0002】
【従来の技術】例えば、半導体チップ上にPLL回路を
搭載し、このPLL回路により生成されたクロック出力
信号に基づいて動作する回路ブロックを備えた半導体装
置において、PLL回路を動作停止状態から再起動させ
る際、PLL回路のクロック出力信号が安定した後でシ
ステム動作を開始させる必要がある。従来、このような
システム動作開始のトリガーとなる信号は、例えばロッ
ク検出器、タイマー等を利用して発生されていた。
搭載し、このPLL回路により生成されたクロック出力
信号に基づいて動作する回路ブロックを備えた半導体装
置において、PLL回路を動作停止状態から再起動させ
る際、PLL回路のクロック出力信号が安定した後でシ
ステム動作を開始させる必要がある。従来、このような
システム動作開始のトリガーとなる信号は、例えばロッ
ク検出器、タイマー等を利用して発生されていた。
【0003】まず、ロック検出器は、発振回路から供給
される基準クロック信号、および、PLL回路のクロッ
ク出力信号の位相および周波数を比較し、PLL回路の
ロック状態/アンロック状態を判定する回路である。ロ
ック検出器を利用したシステムでは、このロック検出器
から出力される、PLL回路のロック状態/アンロック
状態を表す出力信号をトリガーとしてシステム動作を開
始させる。
される基準クロック信号、および、PLL回路のクロッ
ク出力信号の位相および周波数を比較し、PLL回路の
ロック状態/アンロック状態を判定する回路である。ロ
ック検出器を利用したシステムでは、このロック検出器
から出力される、PLL回路のロック状態/アンロック
状態を表す出力信号をトリガーとしてシステム動作を開
始させる。
【0004】これに対して、タイマーを利用する場合、
PLL回路のロックタイムを予測し、タイマーにより、
PLL回路を起動させてからロックタイム(ロック状態
となるまでに必要な時間)に相当する時間を計測した後
にシステム動作を開始させる。この場合、タイマーとし
ては、半導体チップ外部のタイマー、もしくは、半導体
チップ上に搭載された発振回路から出力されるクロック
信号をカウントするカウンタで構成したタイマー回路等
が用いられる。
PLL回路のロックタイムを予測し、タイマーにより、
PLL回路を起動させてからロックタイム(ロック状態
となるまでに必要な時間)に相当する時間を計測した後
にシステム動作を開始させる。この場合、タイマーとし
ては、半導体チップ外部のタイマー、もしくは、半導体
チップ上に搭載された発振回路から出力されるクロック
信号をカウントするカウンタで構成したタイマー回路等
が用いられる。
【0005】
【発明が解決しようとする課題】ところで、消費電力を
削減するためのサスペンドモードを備えたシステムの場
合、システムがサスペンドモードの時には、半導体チッ
プに搭載された全ての回路の動作が停止される。従っ
て、サスペンドモード時には、PLL回路だけでなく、
このPLL回路に供給される基準クロック信号を発生す
る発振回路自体も停止されることになる。
削減するためのサスペンドモードを備えたシステムの場
合、システムがサスペンドモードの時には、半導体チッ
プに搭載された全ての回路の動作が停止される。従っ
て、サスペンドモード時には、PLL回路だけでなく、
このPLL回路に供給される基準クロック信号を発生す
る発振回路自体も停止されることになる。
【0006】ところが、ロック検出器は、基準クロック
信号とPLL回路のクロック出力信号とを比較して、ロ
ック状態/アンロック状態を判定するので、サスペンド
モードが解除され、発振回路を再起動した直後の、基準
クロック信号が不安定な期間(水晶発振回路の場合、一
般的に数100μs〜数ms)は正常動作しない。従っ
て、ロック検出器単体では、このようなシステムの要求
を満足することはできない。
信号とPLL回路のクロック出力信号とを比較して、ロ
ック状態/アンロック状態を判定するので、サスペンド
モードが解除され、発振回路を再起動した直後の、基準
クロック信号が不安定な期間(水晶発振回路の場合、一
般的に数100μs〜数ms)は正常動作しない。従っ
て、ロック検出器単体では、このようなシステムの要求
を満足することはできない。
【0007】また、半導体チップ上に搭載された発振回
路の出力クロック信号をカウントするカウンタで構成し
たタイマー回路を使用する場合も、同じく発振回路の出
力クロック信号が不安定な期間はタイマーとしての機能
を果すことができない。
路の出力クロック信号をカウントするカウンタで構成し
たタイマー回路を使用する場合も、同じく発振回路の出
力クロック信号が不安定な期間はタイマーとしての機能
を果すことができない。
【0008】一方、外部のタイマーを使用する場合、カ
ウント時間として、‘発振回路の起動時間+PLL回路
のロックタイム’分の時間を確保する必要がある。しか
し、この時間は、動作環境(温度、電源電圧)、製造ば
らつき、その他の要因により大きく変動するため、十分
なマージンを上乗せした時間とする必要があり、システ
ムの低速化につながるという問題がある。また、外部タ
イマーを使用する場合、システム開始信号の入力ピンが
必要となるという問題もある。
ウント時間として、‘発振回路の起動時間+PLL回路
のロックタイム’分の時間を確保する必要がある。しか
し、この時間は、動作環境(温度、電源電圧)、製造ば
らつき、その他の要因により大きく変動するため、十分
なマージンを上乗せした時間とする必要があり、システ
ムの低速化につながるという問題がある。また、外部タ
イマーを使用する場合、システム開始信号の入力ピンが
必要となるという問題もある。
【0009】本発明の目的は、前記従来技術に基づく問
題点を解消し、システム起動時の基準クロック信号が不
安定な状態であっても、基準クロック信号に同期して動
作するPLL回路のクロック出力信号の安定度を判定す
ることができる半導体装置を提供することにある。
題点を解消し、システム起動時の基準クロック信号が不
安定な状態であっても、基準クロック信号に同期して動
作するPLL回路のクロック出力信号の安定度を判定す
ることができる半導体装置を提供することにある。
【0010】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、発振回路から供給される基準クロック信
号に同期したクロック出力信号を生成するPLL回路
と、このPLL回路の電圧制御発振器のリングオシレー
タを構成する単位ゲート回路の駆動電流の値と所定の基
準電流の値とを比較し、前記PLL回路により生成され
るクロック出力信号の安定度を判定するための安定度判
定出力信号を生成する安定度判定回路とを備えているこ
とを特徴とする半導体装置を提供するものである。
に、本発明は、発振回路から供給される基準クロック信
号に同期したクロック出力信号を生成するPLL回路
と、このPLL回路の電圧制御発振器のリングオシレー
タを構成する単位ゲート回路の駆動電流の値と所定の基
準電流の値とを比較し、前記PLL回路により生成され
るクロック出力信号の安定度を判定するための安定度判
定出力信号を生成する安定度判定回路とを備えているこ
とを特徴とする半導体装置を提供するものである。
【0011】ここで、前記安定度判定回路は、前記単位
ゲート回路を構成するトランジスタと共にカレントミラ
ー回路を構成し、前記単位ゲート回路を構成するトラン
ジスタに流れる駆動電流に相当する駆動電流を流すトラ
ンジスタと、このトランジスタに流れる駆動電流を第1
の電圧に変換する第1の負荷素子と、所定の前記基準電
流を供給する基準電流発生回路と、この基準電流発生回
路から供給される基準電流を第2の電圧に変換する第2
の負荷素子と、前記第1の電圧と前記第2の電圧とを比
較し、前記安定度判定出力信号を生成するコンパレータ
回路とを備えているのが好ましい。
ゲート回路を構成するトランジスタと共にカレントミラ
ー回路を構成し、前記単位ゲート回路を構成するトラン
ジスタに流れる駆動電流に相当する駆動電流を流すトラ
ンジスタと、このトランジスタに流れる駆動電流を第1
の電圧に変換する第1の負荷素子と、所定の前記基準電
流を供給する基準電流発生回路と、この基準電流発生回
路から供給される基準電流を第2の電圧に変換する第2
の負荷素子と、前記第1の電圧と前記第2の電圧とを比
較し、前記安定度判定出力信号を生成するコンパレータ
回路とを備えているのが好ましい。
【0012】また、前記PLL回路のループフィルタは
フィルタ定数が可変に構成され、前記安定度判定出力信
号により、前記ループフィルタのフィルタ定数を制御す
るのが好ましい。
フィルタ定数が可変に構成され、前記安定度判定出力信
号により、前記ループフィルタのフィルタ定数を制御す
るのが好ましい。
【0013】また、前記安定度判定回路は、前記単位ゲ
ート回路を構成するトランジスタと共にカレントミラー
回路を構成し、前記単位ゲート回路を構成するトランジ
スタに流れる駆動電流に相当する駆動電流を流すトラン
ジスタと、このトランジスタに流れる駆動電流を第1の
電圧に変換する第1の負荷素子と、所定の前記基準電流
を供給する基準電流発生回路と、この基準電流発生回路
から供給される基準電流を第2の電圧に変換する第2の
負荷素子と、前記第1の電圧と前記第2の電圧とを比較
し、前記安定度判定出力信号として、複数ビットの安定
度判定出力信号を生成するADコンバータとを備えてい
るのが好ましい。
ート回路を構成するトランジスタと共にカレントミラー
回路を構成し、前記単位ゲート回路を構成するトランジ
スタに流れる駆動電流に相当する駆動電流を流すトラン
ジスタと、このトランジスタに流れる駆動電流を第1の
電圧に変換する第1の負荷素子と、所定の前記基準電流
を供給する基準電流発生回路と、この基準電流発生回路
から供給される基準電流を第2の電圧に変換する第2の
負荷素子と、前記第1の電圧と前記第2の電圧とを比較
し、前記安定度判定出力信号として、複数ビットの安定
度判定出力信号を生成するADコンバータとを備えてい
るのが好ましい。
【0014】また、上記記載の半導体装置であって、さ
らに、前記クロック出力信号に同期して動作する少なく
とも2つの回路ブロックを備え、複数ビットの前記安定
度判定出力信号により、少なくとも2つの前記回路ブロ
ックを段階的に起動するように制御するのが好ましい。
らに、前記クロック出力信号に同期して動作する少なく
とも2つの回路ブロックを備え、複数ビットの前記安定
度判定出力信号により、少なくとも2つの前記回路ブロ
ックを段階的に起動するように制御するのが好ましい。
【0015】また、前記PLL回路のループフィルタは
フィルタ定数が可変に構成され、複数ビットの前記安定
度判定出力信号により、前記ループフィルタのフィルタ
定数を制御するのが好ましい。
フィルタ定数が可変に構成され、複数ビットの前記安定
度判定出力信号により、前記ループフィルタのフィルタ
定数を制御するのが好ましい。
【0016】
【発明の実施の形態】以下に、添付の図面に示す好適実
施例に基づいて、本発明の半導体装置を詳細に説明す
る。
施例に基づいて、本発明の半導体装置を詳細に説明す
る。
【0017】図1は、本発明の半導体装置の一実施例の
ブロック概略図である。図示例の半導体装置10は、発
振回路12から供給される基準クロック信号に同期して
動作するPLL回路14を半導体チップ上に搭載したシ
ステムにおいて、基準クロック信号が停止した状態から
システムを起動した際に、PLL回路14が生成するク
ロック出力信号の安定度を判定するための安定度判定出
力信号を生成する安定度判定回路16を備えている。
ブロック概略図である。図示例の半導体装置10は、発
振回路12から供給される基準クロック信号に同期して
動作するPLL回路14を半導体チップ上に搭載したシ
ステムにおいて、基準クロック信号が停止した状態から
システムを起動した際に、PLL回路14が生成するク
ロック出力信号の安定度を判定するための安定度判定出
力信号を生成する安定度判定回路16を備えている。
【0018】同図に示す半導体装置において、まず、発
振回路12は、基準クロック信号を生成する。発振回路
12から出力される基準クロック信号は、PLL回路1
4の位相周波数比較器18に供給される。
振回路12は、基準クロック信号を生成する。発振回路
12から出力される基準クロック信号は、PLL回路1
4の位相周波数比較器18に供給される。
【0019】PLL回路14は、基準クロック信号に同
期したクロック出力信号を生成するもので、位相周波数
比較器18と、チャージポンプ20と、ループフィルタ
22と、電圧制御発振器(VCO)24と、分周器26
とを備えている。
期したクロック出力信号を生成するもので、位相周波数
比較器18と、チャージポンプ20と、ループフィルタ
22と、電圧制御発振器(VCO)24と、分周器26
とを備えている。
【0020】PLL回路14では、位相周波数比較器1
8により、発振回路12から供給される基準クロック信
号と分周器26から入力される分周クロック出力信号と
の間の位相差が検出され、その検出結果であるUP,D
OWN信号が出力される。続いて、チャージポンプ20
により、位相周波数比較器18から入力されるUP,D
OWN信号に応じて、基準クロック信号と分周クロック
出力信号との間の位相差に応じたパルス幅を持つ誤差信
号が出力される。
8により、発振回路12から供給される基準クロック信
号と分周器26から入力される分周クロック出力信号と
の間の位相差が検出され、その検出結果であるUP,D
OWN信号が出力される。続いて、チャージポンプ20
により、位相周波数比較器18から入力されるUP,D
OWN信号に応じて、基準クロック信号と分周クロック
出力信号との間の位相差に応じたパルス幅を持つ誤差信
号が出力される。
【0021】誤差信号は、ループフィルタ22のフィル
タ定数に応じて、所定電圧レベルのアナログ信号に変換
され、VCO制御信号として出力される。その後、VC
O24により、VCO制御信号の電圧レベルに応じて、
その発振周波数および位相が変更されたクロック出力信
号が出力される。クロック出力信号は、分周器26によ
り分周され、分周クロック出力信号として出力され、位
相周波数比較器18に入力される。
タ定数に応じて、所定電圧レベルのアナログ信号に変換
され、VCO制御信号として出力される。その後、VC
O24により、VCO制御信号の電圧レベルに応じて、
その発振周波数および位相が変更されたクロック出力信
号が出力される。クロック出力信号は、分周器26によ
り分周され、分周クロック出力信号として出力され、位
相周波数比較器18に入力される。
【0022】以後同様にして、PLL回路14では、基
準クロック信号と分周クロック出力信号とが繰り返し比
較され、基準クロック信号と分周クロック出力信号との
周波数および位相が同期(ロック)される。このクロッ
ク出力信号は、このクロック出力信号に同期して動作す
る、半導体チップ上に搭載された回路ブロックに供給さ
れる。
準クロック信号と分周クロック出力信号とが繰り返し比
較され、基準クロック信号と分周クロック出力信号との
周波数および位相が同期(ロック)される。このクロッ
ク出力信号は、このクロック出力信号に同期して動作す
る、半導体チップ上に搭載された回路ブロックに供給さ
れる。
【0023】なお、VCO24からは制御信号が出力さ
れ、次の安定度判定回路16に入力される。この制御信
号は、VCO24のリングオシレータを構成する単位ゲ
ート回路のトランジスタに流れる駆動電流を制御し、ク
ロック出力信号の発振周波数およびその位相を変更する
ための信号である。
れ、次の安定度判定回路16に入力される。この制御信
号は、VCO24のリングオシレータを構成する単位ゲ
ート回路のトランジスタに流れる駆動電流を制御し、ク
ロック出力信号の発振周波数およびその位相を変更する
ための信号である。
【0024】最後に、安定度判定回路16は、VCO2
4から入力される制御信号に基づいて、PLL回路14
のVCO24のリングオシレータを構成する単位ゲート
回路の駆動電流値と所定の基準電流値とを比較し、VC
O24から出力されるクロック出力信号の安定度を判定
するための安定度判定出力信号を生成する。安定度判定
回路16から出力される安定度判定出力信号は、半導体
チップ上に搭載された回路ブロックに供給され、その動
作を制御するために利用される。
4から入力される制御信号に基づいて、PLL回路14
のVCO24のリングオシレータを構成する単位ゲート
回路の駆動電流値と所定の基準電流値とを比較し、VC
O24から出力されるクロック出力信号の安定度を判定
するための安定度判定出力信号を生成する。安定度判定
回路16から出力される安定度判定出力信号は、半導体
チップ上に搭載された回路ブロックに供給され、その動
作を制御するために利用される。
【0025】なお、発振回路12およびPLL回路14
の具体的な回路構成は何ら限定されず、従来公知のもの
がいずれも利用可能である。また、安定度判定回路16
の回路構成も、上述する機能を実現するものであれば何
ら限定されない。
の具体的な回路構成は何ら限定されず、従来公知のもの
がいずれも利用可能である。また、安定度判定回路16
の回路構成も、上述する機能を実現するものであれば何
ら限定されない。
【0026】以下、具体的な回路例を挙げて、本発明の
特徴部分である安定度判定回路16について詳細に説明
する。
特徴部分である安定度判定回路16について詳細に説明
する。
【0027】まず、安定度判定回路16の具体例を挙げ
て説明する前に、制御信号を出力するPLL回路14の
VCO24について説明する。図2は、VCOの一実施
例の構成回路図である。同図に示すように、VCO24
は、P型MOSトランジスタ(PMOS)28と、N型
MOSトランジスタ(NMOS)30と、単位ゲート回
路として、7個のインバータ32をリング状に接続して
構成されたリングオシレータ34とを備えている。
て説明する前に、制御信号を出力するPLL回路14の
VCO24について説明する。図2は、VCOの一実施
例の構成回路図である。同図に示すように、VCO24
は、P型MOSトランジスタ(PMOS)28と、N型
MOSトランジスタ(NMOS)30と、単位ゲート回
路として、7個のインバータ32をリング状に接続して
構成されたリングオシレータ34とを備えている。
【0028】PMOS28およびNMOS30は、電源
とグランドとの間に直列に接続され、PMOS28のゲ
ートには、ループフィルタ22からのVCO制御信号
(P側制御信号)、NMOS30のゲートには、PMO
S28とNMOS30との間のノードAの信号(N側制
御信号)がそれぞれ入力されている。また、リングオシ
レータ34を構成する各々のインバータ32には、P側
制御信号およびN側制御信号がそれぞれ入力されてい
る。
とグランドとの間に直列に接続され、PMOS28のゲ
ートには、ループフィルタ22からのVCO制御信号
(P側制御信号)、NMOS30のゲートには、PMO
S28とNMOS30との間のノードAの信号(N側制
御信号)がそれぞれ入力されている。また、リングオシ
レータ34を構成する各々のインバータ32には、P側
制御信号およびN側制御信号がそれぞれ入力されてい
る。
【0029】VCO24のリングオシレータ34を構成
するインバータ32は、図3に示すように、電源とグラ
ンドとの間に直列に接続されたPMOS36,38およ
びNMOS40,42を備えている。
するインバータ32は、図3に示すように、電源とグラ
ンドとの間に直列に接続されたPMOS36,38およ
びNMOS40,42を備えている。
【0030】ここで、PMOS36のゲートには前述の
P側制御信号が入力され、NMOS42のゲートにはN
側制御信号が入力さている。また、PMOS38および
NMOS40のゲートには、共に入力信号すなわちリン
グオシレータ34を構成する前段のインバータ32から
の出力信号が入力され、PMOS38とNMOS40と
の間のノードBの信号が、このインバータ32からの出
力信号として出力されている。
P側制御信号が入力され、NMOS42のゲートにはN
側制御信号が入力さている。また、PMOS38および
NMOS40のゲートには、共に入力信号すなわちリン
グオシレータ34を構成する前段のインバータ32から
の出力信号が入力され、PMOS38とNMOS40と
の間のノードBの信号が、このインバータ32からの出
力信号として出力されている。
【0031】クロック出力信号は、7個のインバータ3
2の内の1つのインバータ32からの出力信号として出
力されている。また、本実施例では、図1に示す安定度
判定回路16に入力される制御信号としてP側制御信号
が出力されている。
2の内の1つのインバータ32からの出力信号として出
力されている。また、本実施例では、図1に示す安定度
判定回路16に入力される制御信号としてP側制御信号
が出力されている。
【0032】図2に示すように、VCO24では、図1
に示すループフィルタ22から入力されるVCO制御信
号すなわちP側制御信号の電圧レベルに応じて、N側制
御信号の電圧レベルが決定され、これらに応じてPMO
S28およびNMOS30を流れる駆動電流値が変化す
る。
に示すループフィルタ22から入力されるVCO制御信
号すなわちP側制御信号の電圧レベルに応じて、N側制
御信号の電圧レベルが決定され、これらに応じてPMO
S28およびNMOS30を流れる駆動電流値が変化す
る。
【0033】このように、VCO24では、インバータ
32の駆動電流値を制御することにより、リングオシレ
ータ34の発振周波数が変更される。言い換えると、イ
ンバータ32の駆動電流値は、リングオシレータ34の
発振周波数に応じて決定される。リングオシレータ34
は最終的に所定の発振周波数で安定する。リングオシレ
ータ34が安定した際の発振周波数は、基準クロック信
号の周波数、および、分周器による逓倍数によって決定
されるものであり、半導体装置の動作条件やプロセス条
件に依存しない。つまり、リングオシレータ34の発振
周波数に応じて決定されるインバータ32の駆動電流値
は、半導体装置の動作条件やプロセス条件に依存しない
ものである。従って、インバータ32の駆動電流値は、
クロック出力信号の周波数の安定度を判断するための絶
対的な条件となり得る。
32の駆動電流値を制御することにより、リングオシレ
ータ34の発振周波数が変更される。言い換えると、イ
ンバータ32の駆動電流値は、リングオシレータ34の
発振周波数に応じて決定される。リングオシレータ34
は最終的に所定の発振周波数で安定する。リングオシレ
ータ34が安定した際の発振周波数は、基準クロック信
号の周波数、および、分周器による逓倍数によって決定
されるものであり、半導体装置の動作条件やプロセス条
件に依存しない。つまり、リングオシレータ34の発振
周波数に応じて決定されるインバータ32の駆動電流値
は、半導体装置の動作条件やプロセス条件に依存しない
ものである。従って、インバータ32の駆動電流値は、
クロック出力信号の周波数の安定度を判断するための絶
対的な条件となり得る。
【0034】なお、リングオシレータ34を構成する単
位ゲート回路としてのインバータ32の個数は特に限定
されず、要求される発振周波数に応じて適宜決めればよ
い。また、例えばリングオシレータ34の発振を停止し
て消費電力を削減するために、NANDゲートやNOR
ゲート等の他の単位ゲート回路が使用されていてもよ
い。また、VCO24から出力される制御信号は、P側
制御信号に限定されず、N側制御信号を出力するように
してもよい。また、ループフィルタ22から出力される
VCO制御信号は、図2のNMOS30のゲートに入力
し、NMOS30のゲートとドレインを切り離し、PM
OS28のゲートとドレインを接続するような構成とし
てもよい。
位ゲート回路としてのインバータ32の個数は特に限定
されず、要求される発振周波数に応じて適宜決めればよ
い。また、例えばリングオシレータ34の発振を停止し
て消費電力を削減するために、NANDゲートやNOR
ゲート等の他の単位ゲート回路が使用されていてもよ
い。また、VCO24から出力される制御信号は、P側
制御信号に限定されず、N側制御信号を出力するように
してもよい。また、ループフィルタ22から出力される
VCO制御信号は、図2のNMOS30のゲートに入力
し、NMOS30のゲートとドレインを切り離し、PM
OS28のゲートとドレインを接続するような構成とし
てもよい。
【0035】続いて、安定度判定回路16について具体
例を挙げて説明する。図4は、本発明に係る安定度判定
回路の一実施例の構成概略図である。同図に示す安定度
判定回路16aは、PMOS44と、負荷素子46と、
基準電流発生回路48と、負荷素子50と、コンパレー
タ回路52とを備えている。
例を挙げて説明する。図4は、本発明に係る安定度判定
回路の一実施例の構成概略図である。同図に示す安定度
判定回路16aは、PMOS44と、負荷素子46と、
基準電流発生回路48と、負荷素子50と、コンパレー
タ回路52とを備えている。
【0036】PMOS44および負荷素子46は、電源
とグランドとの間に直列に接続され、PMOS44のゲ
ートには、図1に示す制御信号として、VCO24から
P側制御信号が入力されている。
とグランドとの間に直列に接続され、PMOS44のゲ
ートには、図1に示す制御信号として、VCO24から
P側制御信号が入力されている。
【0037】PMOS44は、図2に示すVCO24の
リングオシレータ34のインバータ32を構成するトラ
ンジスタ、図3に示すように、例えばインバータ32の
PMOS36と共にカレントミラー回路を構成する。す
なわち、PMOS44には、図3に示すインバータ32
のPMOS36に流れる駆動電流に相当する駆動電流が
流れる。PMOS44に流れる駆動電流は、負荷素子4
6により電圧に変換される。
リングオシレータ34のインバータ32を構成するトラ
ンジスタ、図3に示すように、例えばインバータ32の
PMOS36と共にカレントミラー回路を構成する。す
なわち、PMOS44には、図3に示すインバータ32
のPMOS36に流れる駆動電流に相当する駆動電流が
流れる。PMOS44に流れる駆動電流は、負荷素子4
6により電圧に変換される。
【0038】基準電流発生回路48からは基準電流が供
給される。この基準電流は、システムを起動した後、P
LL回路14から出力されるクロック出力信号が安定動
作する時点において、VCO24のリングオシレータ3
4のインバータ32を構成するPMOS36を介して流
れる駆動電流に相当する値の電流である。なお、基準電
流は、図1に示す発振回路12から供給される基準クロ
ック信号よりも早く安定するものである。
給される。この基準電流は、システムを起動した後、P
LL回路14から出力されるクロック出力信号が安定動
作する時点において、VCO24のリングオシレータ3
4のインバータ32を構成するPMOS36を介して流
れる駆動電流に相当する値の電流である。なお、基準電
流は、図1に示す発振回路12から供給される基準クロ
ック信号よりも早く安定するものである。
【0039】基準電流発生回路48とグランドとの間に
は負荷素子50が接続されている。基準電流発生回路4
8から供給される基準電流は、この負荷素子50により
電圧に変換される。前述のように、電流から電圧に変換
された、PMOS44と負荷素子46との間のノードC
の信号、および、基準電流発生回路48と負荷素子50
との間のノードDの信号は、コンパレータ回路52に入
力されている。
は負荷素子50が接続されている。基準電流発生回路4
8から供給される基準電流は、この負荷素子50により
電圧に変換される。前述のように、電流から電圧に変換
された、PMOS44と負荷素子46との間のノードC
の信号、および、基準電流発生回路48と負荷素子50
との間のノードDの信号は、コンパレータ回路52に入
力されている。
【0040】コンパレータ回路52は、PLL回路14
のVCO24のリングオシレータ34のインバータ32
を構成するトランジスタ、例えばPMOS36の駆動電
流値と基準電流発生回路48から供給される基準電流値
とを比較し、PLL回路14により生成されるクロック
出力信号の安定度を判定するための安定度判定出力信号
を生成する。本実施例では、電流を電圧に変換して比較
しているが、本発明では、両者は等価なものとして扱
う。
のVCO24のリングオシレータ34のインバータ32
を構成するトランジスタ、例えばPMOS36の駆動電
流値と基準電流発生回路48から供給される基準電流値
とを比較し、PLL回路14により生成されるクロック
出力信号の安定度を判定するための安定度判定出力信号
を生成する。本実施例では、電流を電圧に変換して比較
しているが、本発明では、両者は等価なものとして扱
う。
【0041】なお、図示例では、カレントミラー回路を
構成するトランジスタとしてPMOS44を使用してい
るが、これに限定されず、インバータ32を構成するN
MOS42と共にカレントミラー回路を構成するNMO
Sを用い、このNMOSのゲートにN側制御信号を入力
したものを使用してもよい。
構成するトランジスタとしてPMOS44を使用してい
るが、これに限定されず、インバータ32を構成するN
MOS42と共にカレントミラー回路を構成するNMO
Sを用い、このNMOSのゲートにN側制御信号を入力
したものを使用してもよい。
【0042】また、負荷素子46,50は、例えば抵抗
器やトランジスタ等を用いて構成される。コンパレータ
回路52は、必要に応じて各種のフィルタを内蔵するの
が好ましい。内蔵するフィルタは、例えば入力されるノ
ードC,Dの信号用のローパスフィルタや、安定度判定
出力信号を所定の一定時間保持した後に出力するための
フィルタ等である。
器やトランジスタ等を用いて構成される。コンパレータ
回路52は、必要に応じて各種のフィルタを内蔵するの
が好ましい。内蔵するフィルタは、例えば入力されるノ
ードC,Dの信号用のローパスフィルタや、安定度判定
出力信号を所定の一定時間保持した後に出力するための
フィルタ等である。
【0043】また、システムとして、図4に示す安定度
判定回路16aの精度以上の精度が要求される場合、P
LL回路14のクロック出力信号の微調整に要する時間
に相当する時間分の遅延回路を介して安定度判定出力信
号を出力するようにするのが好ましい。また、図5に示
すように、コンパレータ回路52の代わりに、AD(ア
ナログ−デジタル)コンバータ54を使用してもよい。
この場合、複数ビットからなる安定度判定信号を得るこ
とができるという利点がある。
判定回路16aの精度以上の精度が要求される場合、P
LL回路14のクロック出力信号の微調整に要する時間
に相当する時間分の遅延回路を介して安定度判定出力信
号を出力するようにするのが好ましい。また、図5に示
すように、コンパレータ回路52の代わりに、AD(ア
ナログ−デジタル)コンバータ54を使用してもよい。
この場合、複数ビットからなる安定度判定信号を得るこ
とができるという利点がある。
【0044】以下、安定度判定出力信号の利用例につい
て説明する。
て説明する。
【0045】図6は、本発明に係るループフィルタの一
実施例の構成回路図である。同図に示すループフィルタ
22は、図1に示すPLL回路14を構成するループフ
ィルタとして適用可能なもので、抵抗値可変の抵抗素子
56,58と、容量値可変の容量素子60とを備えてい
る。抵抗素子56は、このループフィルタ22の入力端
子と出力端子との間に接続され、抵抗素子58および容
量素子60は、出力端子とグランドとの間に直列に接続
されている。
実施例の構成回路図である。同図に示すループフィルタ
22は、図1に示すPLL回路14を構成するループフ
ィルタとして適用可能なもので、抵抗値可変の抵抗素子
56,58と、容量値可変の容量素子60とを備えてい
る。抵抗素子56は、このループフィルタ22の入力端
子と出力端子との間に接続され、抵抗素子58および容
量素子60は、出力端子とグランドとの間に直列に接続
されている。
【0046】図示例のループフィルタ22では、図4な
いしは図5に示す安定度判定出力信号により、抵抗素子
56,58の抵抗値および容量素子60の容量値、すな
わちループフィルタ22のフィルタ定数を制御する。こ
れにより、クロック出力信号の安定度に応じて最適なフ
ィルタ定数を選択することができ、PLL回路14のロ
ックタイムの短縮、ジッタ発生の低減等の効果を得るこ
とができる。
いしは図5に示す安定度判定出力信号により、抵抗素子
56,58の抵抗値および容量素子60の容量値、すな
わちループフィルタ22のフィルタ定数を制御する。こ
れにより、クロック出力信号の安定度に応じて最適なフ
ィルタ定数を選択することができ、PLL回路14のロ
ックタイムの短縮、ジッタ発生の低減等の効果を得るこ
とができる。
【0047】フィルタ定数は帰還ループの応答性を決定
するもので、定数が大きいと応答が遅くなり(高周波ノ
イズの影響を受けにくい)、定数が小さいと応答が速く
なる(高周波ノイズの影響を受けやすい)。このため、
システムを起動してからクロック出力信号が安定するま
での期間は、フィルタ定数を小さくしてクロック出力信
号の調整を高速化し、安定した後は、定数を大きくし
て、高周波ノイズの影響によるジッタの発生を防止する
のが好ましい。
するもので、定数が大きいと応答が遅くなり(高周波ノ
イズの影響を受けにくい)、定数が小さいと応答が速く
なる(高周波ノイズの影響を受けやすい)。このため、
システムを起動してからクロック出力信号が安定するま
での期間は、フィルタ定数を小さくしてクロック出力信
号の調整を高速化し、安定した後は、定数を大きくし
て、高周波ノイズの影響によるジッタの発生を防止する
のが好ましい。
【0048】また、図5に示す安定度判定回路16bの
ように、ADコンバータ54を使用して、複数ビットか
らなる安定度判定信号を得るようにした場合、クロック
出力信号の安定度を、より細かく判定することができる
ようになる。
ように、ADコンバータ54を使用して、複数ビットか
らなる安定度判定信号を得るようにした場合、クロック
出力信号の安定度を、より細かく判定することができる
ようになる。
【0049】本発明の半導体装置では、この複数ビット
の安定度判定信号を利用して、例えば半導体チップ上に
搭載された複数の回路ブロックを段階的に起動するため
等に用いることができる。この場合、クロック精度の要
求が緩く、起動時間が長い回路ブロックを先に、クロッ
ク精度の要求が厳しく、起動時間が短い回路ブロックを
後から起動させるのが好ましい。
の安定度判定信号を利用して、例えば半導体チップ上に
搭載された複数の回路ブロックを段階的に起動するため
等に用いることができる。この場合、クロック精度の要
求が緩く、起動時間が長い回路ブロックを先に、クロッ
ク精度の要求が厳しく、起動時間が短い回路ブロックを
後から起動させるのが好ましい。
【0050】なお、アナログ回路を含む回路ブロック
は、通常動作を開始する前に相当の起動時間を要するの
で早めに起動開始するのが好ましい。ただし、発振回路
12やPLL回路14よりも起動時間が短ければ、アナ
ログ回路を含む回路を、これらの回路と同時に起動開始
する必要はなく、消費電力の低減、異常動作防止等の観
点から、発振回路12やPLL回路14の動作が安定し
てから、アナログ回路を含む回路を起動開始させるほう
が好ましい。
は、通常動作を開始する前に相当の起動時間を要するの
で早めに起動開始するのが好ましい。ただし、発振回路
12やPLL回路14よりも起動時間が短ければ、アナ
ログ回路を含む回路を、これらの回路と同時に起動開始
する必要はなく、消費電力の低減、異常動作防止等の観
点から、発振回路12やPLL回路14の動作が安定し
てから、アナログ回路を含む回路を起動開始させるほう
が好ましい。
【0051】一方、デジタル回路のみの回路ブロックは
起動時間をほとんど必要としないが、システムのイニシ
ャライズ等のように、通常動作を開始する前にセットア
ップ動作を必要とするものもある。このように、セット
アップを必要とする回路ブロックにおいて、クロック出
力信号が完全に安定する前にセットアップをあらかじめ
実行しておけば、クロック出力信号が安定した時点で即
時に通常動作を開始することができる。
起動時間をほとんど必要としないが、システムのイニシ
ャライズ等のように、通常動作を開始する前にセットア
ップ動作を必要とするものもある。このように、セット
アップを必要とする回路ブロックにおいて、クロック出
力信号が完全に安定する前にセットアップをあらかじめ
実行しておけば、クロック出力信号が安定した時点で即
時に通常動作を開始することができる。
【0052】また、複数ビットの安定度判定出力信号を
利用すれば、図6に示すループフィルタ22のフィルタ
定数をさらに細かく設定し、最適化することができる。
利用すれば、図6に示すループフィルタ22のフィルタ
定数をさらに細かく設定し、最適化することができる。
【0053】本発明の半導体装置は、基本的に以上のよ
うなものである。以上、本発明の半導体装置について詳
細に説明したが、本発明は上記実施例に限定されず、本
発明の主旨を逸脱しない範囲において、種々の改良や変
更をしてもよいのはもちろんである。
うなものである。以上、本発明の半導体装置について詳
細に説明したが、本発明は上記実施例に限定されず、本
発明の主旨を逸脱しない範囲において、種々の改良や変
更をしてもよいのはもちろんである。
【0054】
【発明の効果】以上詳細に説明した様に、本発明の半導
体装置は、PLL回路の電圧制御発振器のリングオシレ
ータを構成する単位ゲート回路の駆動電流の値と所定の
基準電流の値とを比較し、PLL回路により生成される
クロック出力信号の安定度を判定するための安定度判定
出力信号を生成するようにしたものである。本発明の半
導体装置では、システム起動時の基準クロック信号が不
安定な状態であっても、動作条件やプロセス条件に係わ
らず、信頼性の高い安定度判定出力信号を得ることがで
きる。これにより、本発明の半導体装置によれば、この
安定度判定出力信号を利用して、PLL回路を構成する
ループフィルタのフィルタ定数を最適化し、ロックタイ
ムの短縮、ジッタの削減等の効果を得ることができる。
また、本発明の半導体装置によれば、半導体チップ上に
搭載される回路ブロックの起動シーケンス、タイミング
を最適化し、消費電流の低減、異常動作防止、システム
セットアップタイムの削減等の効果を得ることができ
る。
体装置は、PLL回路の電圧制御発振器のリングオシレ
ータを構成する単位ゲート回路の駆動電流の値と所定の
基準電流の値とを比較し、PLL回路により生成される
クロック出力信号の安定度を判定するための安定度判定
出力信号を生成するようにしたものである。本発明の半
導体装置では、システム起動時の基準クロック信号が不
安定な状態であっても、動作条件やプロセス条件に係わ
らず、信頼性の高い安定度判定出力信号を得ることがで
きる。これにより、本発明の半導体装置によれば、この
安定度判定出力信号を利用して、PLL回路を構成する
ループフィルタのフィルタ定数を最適化し、ロックタイ
ムの短縮、ジッタの削減等の効果を得ることができる。
また、本発明の半導体装置によれば、半導体チップ上に
搭載される回路ブロックの起動シーケンス、タイミング
を最適化し、消費電流の低減、異常動作防止、システム
セットアップタイムの削減等の効果を得ることができ
る。
【図1】 本発明の半導体装置の一実施例のブロック概
略図である。
略図である。
【図2】 VCOの一実施例の構成回路図である。
【図3】 インバータの一実施例の構成回路図である。
【図4】 本発明に係る安定度判定回路の一実施例の構
成概略図である。
成概略図である。
【図5】 本発明に係る安定度判定回路の別の実施例の
構成回路図である。
構成回路図である。
【図6】 本発明に係るループフィルタの一実施例の構
成回路図である。
成回路図である。
10 半導体装置 12 発振回路 14 PLL回路 16,16a,16b 安定度判定回路 18 位相周波数比較器 20 チャージポンプ 22 ループフィルタ 24 電圧制御発振器(VCO) 26 分周器 28,36,38,44 P型MOSトランジスタ(P
MOS) 30,40,42 N型MOSトランジスタ(NMO
S) 32 インバータ 34 リングオシレータ 46,50 負荷素子 48 基準電流発生回路 52 コンパレータ回路 54 ADコンバータ 56,58 抵抗素子 60 容量素子
MOS) 30,40,42 N型MOSトランジスタ(NMO
S) 32 インバータ 34 リングオシレータ 46,50 負荷素子 48 基準電流発生回路 52 コンパレータ回路 54 ADコンバータ 56,58 抵抗素子 60 容量素子
Claims (5)
- 【請求項1】発振回路から供給される基準クロック信号
に同期したクロック出力信号を生成するPLL回路と、
このPLL回路の電圧制御発振器のリングオシレータを
構成する単位ゲート回路の駆動電流の値と所定の基準電
流の値とを比較し、前記PLL回路により生成されるク
ロック出力信号の安定度を判定するための安定度判定出
力信号を生成する安定度判定回路とを備えていることを
特徴とする半導体装置。 - 【請求項2】前記安定度判定回路は、前記単位ゲート回
路を構成するトランジスタと共にカレントミラー回路を
構成し、前記単位ゲート回路を構成するトランジスタに
流れる駆動電流に相当する駆動電流を流すトランジスタ
と、このトランジスタに流れる駆動電流を第1の電圧に
変換する第1の負荷素子と、所定の前記基準電流を供給
する基準電流発生回路と、この基準電流発生回路から供
給される基準電流を第2の電圧に変換する第2の負荷素
子と、前記第1の電圧と前記第2の電圧とを比較し、前
記安定度判定出力信号を生成するコンパレータ回路とを
備えていることを特徴とする請求項1に記載の半導体装
置。 - 【請求項3】前記PLL回路のループフィルタはフィル
タ定数が可変に構成され、 前記安定度判定出力信号により、前記ループフィルタの
フィルタ定数を制御することを特徴とする請求項2に記
載の半導体装置。 - 【請求項4】前記安定度判定回路は、前記単位ゲート回
路を構成するトランジスタと共にカレントミラー回路を
構成し、前記単位ゲート回路を構成するトランジスタに
流れる駆動電流に相当する駆動電流を流すトランジスタ
と、このトランジスタに流れる駆動電流を第1の電圧に
変換する第1の負荷素子と、所定の前記基準電流を供給
する基準電流発生回路と、この基準電流発生回路から供
給される基準電流を第2の電圧に変換する第2の負荷素
子と、前記第1の電圧と前記第2の電圧とを比較し、前
記安定度判定出力信号として、複数ビットの安定度判定
出力信号を生成するADコンバータとを備えていること
を特徴とする請求項1に記載の半導体装置。 - 【請求項5】前記PLL回路のループフィルタはフィル
タ定数が可変に構成され、 複数ビットの前記安定度判定出力信号により、前記ルー
プフィルタのフィルタ定数を制御することを特徴とする
請求項4に記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000312928A JP2002124874A (ja) | 2000-10-13 | 2000-10-13 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000312928A JP2002124874A (ja) | 2000-10-13 | 2000-10-13 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2002124874A true JP2002124874A (ja) | 2002-04-26 |
Family
ID=18792421
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000312928A Withdrawn JP2002124874A (ja) | 2000-10-13 | 2000-10-13 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2002124874A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101895293A (zh) * | 2009-05-19 | 2010-11-24 | 哉英电子股份有限公司 | Pll频率合成器 |
JP2015022434A (ja) * | 2013-07-17 | 2015-02-02 | 株式会社デンソー | リセット信号制御装置 |
CN115580297A (zh) * | 2022-12-05 | 2023-01-06 | 成都芯矩阵科技有限公司 | 一种极低抖动的锁相环电路及锁相环模块 |
-
2000
- 2000-10-13 JP JP2000312928A patent/JP2002124874A/ja not_active Withdrawn
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101895293A (zh) * | 2009-05-19 | 2010-11-24 | 哉英电子股份有限公司 | Pll频率合成器 |
JP2015022434A (ja) * | 2013-07-17 | 2015-02-02 | 株式会社デンソー | リセット信号制御装置 |
US9436242B2 (en) | 2013-07-17 | 2016-09-06 | Denso Corporation | Reset signal control apparatus for protecting a microcomputer |
CN115580297A (zh) * | 2022-12-05 | 2023-01-06 | 成都芯矩阵科技有限公司 | 一种极低抖动的锁相环电路及锁相环模块 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20080108 |