JPH10173520A - Pll回路 - Google Patents
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- JPH10173520A JPH10173520A JP8329462A JP32946296A JPH10173520A JP H10173520 A JPH10173520 A JP H10173520A JP 8329462 A JP8329462 A JP 8329462A JP 32946296 A JP32946296 A JP 32946296A JP H10173520 A JPH10173520 A JP H10173520A
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- Japan
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- signal
- control signal
- pll circuit
- charge pump
- phase
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Abstract
(57)【要約】
【課題】デッドロック状態に陥るのを未然に防止するこ
とができ、たとえデッドロック状態に陥った場合であっ
ても、正常なロック状態に復帰させることができるPL
L回路を提供すること。 【解決手段】PLL回路に、リセット信号の制御によ
り、誤差信号またはコントロール信号の少なくとも一方
をディスチャージするディスチャージ回路を設けること
により、上記課題を解決する。
とができ、たとえデッドロック状態に陥った場合であっ
ても、正常なロック状態に復帰させることができるPL
L回路を提供すること。 【解決手段】PLL回路に、リセット信号の制御によ
り、誤差信号またはコントロール信号の少なくとも一方
をディスチャージするディスチャージ回路を設けること
により、上記課題を解決する。
Description
【0001】
【発明の属する技術分野】本発明は、基準信号に位相同
期された出力信号を発生するPLL回路(Phase-Locked
Loop:位相同期ループ)に関するものである。
期された出力信号を発生するPLL回路(Phase-Locked
Loop:位相同期ループ)に関するものである。
【0002】
【従来の技術】図4は、従来のPLL回路の一例の概念
図である。図示例のPLL回路30は、基準信号とフィ
ードバック信号との間の位相差を検出して制御信号を出
力する位相比較器32、制御信号に応じたパルス幅の誤
差信号を出力するチャージポンプ34、誤差信号に応じ
た電圧レベルのコントロール信号を出力するループフィ
ルタ36、および、イネーブル信号の制御に基づいて、
コントロール信号の電圧レベルに応じた発振周波数のフ
ィードバック信号ならびに出力信号を出力する電圧制御
発振器38を有する。
図である。図示例のPLL回路30は、基準信号とフィ
ードバック信号との間の位相差を検出して制御信号を出
力する位相比較器32、制御信号に応じたパルス幅の誤
差信号を出力するチャージポンプ34、誤差信号に応じ
た電圧レベルのコントロール信号を出力するループフィ
ルタ36、および、イネーブル信号の制御に基づいて、
コントロール信号の電圧レベルに応じた発振周波数のフ
ィードバック信号ならびに出力信号を出力する電圧制御
発振器38を有する。
【0003】このPLL回路30において、チャージポ
ンプ34は、P型MOSトランジスタ(以下、PMOS
という)40およびN型MOSトランジスタ(以下、N
MOSという)42を有し、そのゲートには、それぞれ
位相比較器32から出力された制御信号UP,DOWN
が入力されている。また、PMOS40およびNMOS
42のソースは、それぞれ電源およびグランドに接続さ
れ、そのドレインは短絡されて、このチャージポンプ3
4の出力となる誤差信号とされている。
ンプ34は、P型MOSトランジスタ(以下、PMOS
という)40およびN型MOSトランジスタ(以下、N
MOSという)42を有し、そのゲートには、それぞれ
位相比較器32から出力された制御信号UP,DOWN
が入力されている。また、PMOS40およびNMOS
42のソースは、それぞれ電源およびグランドに接続さ
れ、そのドレインは短絡されて、このチャージポンプ3
4の出力となる誤差信号とされている。
【0004】ここで、イネーブル信号は、例えば消費電
力を低減するため等に、電圧制御発振器38のスタンバ
イ時の発振を停止するために設けられた信号であって、
電圧制御発振器38は、以下に示す例においては、例え
ばイネーブル信号をハイレベルにすると、コントロール
信号の電圧レベルに応じた発振周波数で発振し、イネー
ブル信号をローレベルにすると、その発振を停止し、フ
ィードバック信号および出力信号としてローレベルを出
力するものとする。
力を低減するため等に、電圧制御発振器38のスタンバ
イ時の発振を停止するために設けられた信号であって、
電圧制御発振器38は、以下に示す例においては、例え
ばイネーブル信号をハイレベルにすると、コントロール
信号の電圧レベルに応じた発振周波数で発振し、イネー
ブル信号をローレベルにすると、その発振を停止し、フ
ィードバック信号および出力信号としてローレベルを出
力するものとする。
【0005】このPLL回路30においては、位相比較
器32により、基準信号とフィードバック信号との間の
位相差が検出され、制御信号が出力される。チャージポ
ンプ34により、制御信号に応じたパルス幅の誤差信号
が生成され、誤差信号は、ループフィルタ36によりア
ナログ信号に変換された後、コントロール信号として電
圧制御発振器38に入力され、電圧制御発振器38によ
り、コントロール信号の電圧レベルに応じて、フィード
バック信号の発振周波数が変更される。
器32により、基準信号とフィードバック信号との間の
位相差が検出され、制御信号が出力される。チャージポ
ンプ34により、制御信号に応じたパルス幅の誤差信号
が生成され、誤差信号は、ループフィルタ36によりア
ナログ信号に変換された後、コントロール信号として電
圧制御発振器38に入力され、電圧制御発振器38によ
り、コントロール信号の電圧レベルに応じて、フィード
バック信号の発振周波数が変更される。
【0006】例えば、基準信号に対してフィードバック
信号の位相の方が遅いときには、フィードバック信号の
位相を早くするために、コントロール信号の電圧レベル
が高くされ、逆に、早いときには電圧レベルを低くされ
る。そして、以後同様に、基準信号と発振周波数の変更
されたフィードバック信号との間の位相差を繰り返し検
出することにより、基準信号とフィードバック信号の周
波数および位相を同期(ロック)させて出力信号を得て
いる。
信号の位相の方が遅いときには、フィードバック信号の
位相を早くするために、コントロール信号の電圧レベル
が高くされ、逆に、早いときには電圧レベルを低くされ
る。そして、以後同様に、基準信号と発振周波数の変更
されたフィードバック信号との間の位相差を繰り返し検
出することにより、基準信号とフィードバック信号の周
波数および位相を同期(ロック)させて出力信号を得て
いる。
【0007】このように、PLL回路30においては、
コントロール信号の電圧レベルにより、フィードバック
信号の周波数および位相を制御して、基準信号とフィー
ドバック信号の位相が同期された出力信号を得ている。
コントロール信号の電圧レベルにより、フィードバック
信号の周波数および位相を制御して、基準信号とフィー
ドバック信号の位相が同期された出力信号を得ている。
【0008】ところで、上記PLL回路30は、単体で
IC化されるばかりでなく、例えば制御装置や処理装
置、CPU等のような個別のICの中に搭載されてオン
チップ化され、そのクロック制御等に用いられる場合も
ある。この場合、電圧変動や温度変動、プロセス変動等
の様々な条件を考慮すると、使用される発振周波数を中
心として、低い周波数から高い周波数まで動作できるよ
うに、充分な余裕を持って電圧制御発振器38の設計を
行う必要がある。
IC化されるばかりでなく、例えば制御装置や処理装
置、CPU等のような個別のICの中に搭載されてオン
チップ化され、そのクロック制御等に用いられる場合も
ある。この場合、電圧変動や温度変動、プロセス変動等
の様々な条件を考慮すると、使用される発振周波数を中
心として、低い周波数から高い周波数まで動作できるよ
うに、充分な余裕を持って電圧制御発振器38の設計を
行う必要がある。
【0009】このように、電圧制御発振器38の発振周
波数に充分な余裕を持って設計されたPLL回路30を
搭載するICにおいては、ICを実際に動作させるとき
の実動作周波数よりも、非常に高い周波数まで電圧制御
発振器38を発振させることができる。例えば、ワース
ト条件のときには、それほど高い周波数まで発振しない
としても、ティピカル条件、さらにはベスト条件のとき
には、電圧制御発振器38の最大発振周波数は非常に高
い周波数となる。
波数に充分な余裕を持って設計されたPLL回路30を
搭載するICにおいては、ICを実際に動作させるとき
の実動作周波数よりも、非常に高い周波数まで電圧制御
発振器38を発振させることができる。例えば、ワース
ト条件のときには、それほど高い周波数まで発振しない
としても、ティピカル条件、さらにはベスト条件のとき
には、電圧制御発振器38の最大発振周波数は非常に高
い周波数となる。
【0010】ところで、フィードバック信号の経路に
は、通常、論理ゲートやフリップフロップ等の回路素子
が接続されているが、例えば電源投入時等のように、P
LL回路30の動作が不安定な場合、コントロール信号
の電圧レベルが上昇して電圧制御発振器38の発振周波
数が高くなると、フィードバック信号の経路上のいずれ
かの回路素子が、電圧制御発振器38の発振周波数でト
グルできなくなり、位相比較器32にフィードバック信
号が入力されなくなる場合がある。
は、通常、論理ゲートやフリップフロップ等の回路素子
が接続されているが、例えば電源投入時等のように、P
LL回路30の動作が不安定な場合、コントロール信号
の電圧レベルが上昇して電圧制御発振器38の発振周波
数が高くなると、フィードバック信号の経路上のいずれ
かの回路素子が、電圧制御発振器38の発振周波数でト
グルできなくなり、位相比較器32にフィードバック信
号が入力されなくなる場合がある。
【0011】また、例えば図5のタイミングチャートに
PLL回路30の動作の一例を示すように、例えば消費
電力を削減する等の理由により、基準信号を発振させて
位相比較器32に入力したままの状態で、イネーブル信
号をローレベルとし電圧制御発振器38の動作を停止さ
せた場合等においても、フィードバック信号がローレベ
ルに固定されてしまい、コントロール信号に応じた発振
周波数のフィードバック信号が位相比較器32に入力さ
れなくなる。
PLL回路30の動作の一例を示すように、例えば消費
電力を削減する等の理由により、基準信号を発振させて
位相比較器32に入力したままの状態で、イネーブル信
号をローレベルとし電圧制御発振器38の動作を停止さ
せた場合等においても、フィードバック信号がローレベ
ルに固定されてしまい、コントロール信号に応じた発振
周波数のフィードバック信号が位相比較器32に入力さ
れなくなる。
【0012】位相比較器32にフィードバック信号が入
力されなくなると、位相比較器32は、フィードバック
信号が基準信号よりも遅れていると判断し、さらに電圧
制御発振器38の発振周波数を高くするための制御信号
を出力する。こうして、コントロール信号の電圧レベル
はさらに上昇され、ついには、高い電圧レベルに固定さ
れる。その後、フィードバック信号の経路が高周波数で
動作しない回路であった場合、電圧制御発振器38の動
作を再開させても、フィードバック信号がトグルしなく
なるというデッドロック状態に陥ることになる。
力されなくなると、位相比較器32は、フィードバック
信号が基準信号よりも遅れていると判断し、さらに電圧
制御発振器38の発振周波数を高くするための制御信号
を出力する。こうして、コントロール信号の電圧レベル
はさらに上昇され、ついには、高い電圧レベルに固定さ
れる。その後、フィードバック信号の経路が高周波数で
動作しない回路であった場合、電圧制御発振器38の動
作を再開させても、フィードバック信号がトグルしなく
なるというデッドロック状態に陥ることになる。
【0013】しかし、PLL回路30は一度デッドロッ
ク状態に陥ると、例えば電源をオフ状態にする等の初期
化を行わなければ、正常なロック状態に復帰させること
ができず、安定したPLL回路システムを構成するのは
難しかった。
ク状態に陥ると、例えば電源をオフ状態にする等の初期
化を行わなければ、正常なロック状態に復帰させること
ができず、安定したPLL回路システムを構成するのは
難しかった。
【0014】従って、PLL回路30を搭載したICに
おいて、デッドロック状態を未然に回避するためには、
ICの実動作周波数よりも非常に高い周波数まで動作で
きるように、フィードバック信号の経路の動作上限周波
数を考慮して設計を行わなければならない。特に、PL
L回路30をクロック制御に用いている場合には、クロ
ック信号の経路が実動作周波数よりも非常に高い周波数
まで動作できるようにしなければならず、クロック信号
の経路の負荷に対する制約が厳しくなる等、設計上の制
約が多くなり、設計が非常に困難になるという問題点が
あった。
おいて、デッドロック状態を未然に回避するためには、
ICの実動作周波数よりも非常に高い周波数まで動作で
きるように、フィードバック信号の経路の動作上限周波
数を考慮して設計を行わなければならない。特に、PL
L回路30をクロック制御に用いている場合には、クロ
ック信号の経路が実動作周波数よりも非常に高い周波数
まで動作できるようにしなければならず、クロック信号
の経路の負荷に対する制約が厳しくなる等、設計上の制
約が多くなり、設計が非常に困難になるという問題点が
あった。
【0015】
【発明が解決しようとする課題】本発明の目的は、前記
従来技術に基づく問題点をかえりみて、デッドロック状
態に陥るのを未然に防止することができ、たとえデッド
ロック状態に陥った場合であっても、正常なロック状態
に復帰させることができるPLL回路を提供することに
ある。
従来技術に基づく問題点をかえりみて、デッドロック状
態に陥るのを未然に防止することができ、たとえデッド
ロック状態に陥った場合であっても、正常なロック状態
に復帰させることができるPLL回路を提供することに
ある。
【0016】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、基準信号とフィードバック信号との間の
位相差を検出して制御信号を出力する位相比較器と、前
記制御信号に応じて、前記基準信号とフィードバック信
号との間の位相差に応じたパルス幅を有する誤差信号を
出力するチャージポンプと、前記誤差信号のパルス幅に
応じた電圧レベルを有するコントロール信号を出力する
ループフィルタと、前記コントロール信号の電圧レベル
に応じた発振周波数の前記フィードバック信号を出力す
る電圧制御発振器と、リセット信号の制御により、前記
誤差信号または前記コントロール信号の少なくとも一方
をディスチャージするディスチャージ回路とを有するこ
とを特徴とするPLL回路を提供するものである。
に、本発明は、基準信号とフィードバック信号との間の
位相差を検出して制御信号を出力する位相比較器と、前
記制御信号に応じて、前記基準信号とフィードバック信
号との間の位相差に応じたパルス幅を有する誤差信号を
出力するチャージポンプと、前記誤差信号のパルス幅に
応じた電圧レベルを有するコントロール信号を出力する
ループフィルタと、前記コントロール信号の電圧レベル
に応じた発振周波数の前記フィードバック信号を出力す
る電圧制御発振器と、リセット信号の制御により、前記
誤差信号または前記コントロール信号の少なくとも一方
をディスチャージするディスチャージ回路とを有するこ
とを特徴とするPLL回路を提供するものである。
【0017】ここで、前記ディスチャージ回路は、前記
チャージポンプによる誤差信号へのチャージアップを停
止しつつ、前記誤差信号をディスチャージするのが好ま
しい。
チャージポンプによる誤差信号へのチャージアップを停
止しつつ、前記誤差信号をディスチャージするのが好ま
しい。
【0018】
【発明の実施の形態】以下に、添付の図面に示す好適実
施例に基づいて、本発明のPLL回路を詳細に説明す
る。図1は、本発明のPLL回路の一実施例の概念図で
ある。本発明のPLL回路10は、基本的に、基準信号
に位相同期された出力信号を発生するもので、図示例に
おいては、位相比較器12、チャージポンプ14、ルー
プフィルタ16および電圧制御発振器18を有する。
施例に基づいて、本発明のPLL回路を詳細に説明す
る。図1は、本発明のPLL回路の一実施例の概念図で
ある。本発明のPLL回路10は、基本的に、基準信号
に位相同期された出力信号を発生するもので、図示例に
おいては、位相比較器12、チャージポンプ14、ルー
プフィルタ16および電圧制御発振器18を有する。
【0019】図示例のPLL回路10において、位相比
較器12は、PLL回路10の外部より供給された所定
周波数の基準信号と、後述する電圧制御発振器18から
供給されたフィードバック信号との間の位相差を検出
し、その位相比較結果である制御信号UP,DOWNを
出力するものである。
較器12は、PLL回路10の外部より供給された所定
周波数の基準信号と、後述する電圧制御発振器18から
供給されたフィードバック信号との間の位相差を検出
し、その位相比較結果である制御信号UP,DOWNを
出力するものである。
【0020】続いて、チャージポンプ14は、基本的に
は、後述するリセット信号が非アクティブ状態のとき
に、位相比較器12から供給される制御信号に応じて、
基準信号とフィードバック信号との間の位相差に応じた
パルス幅を有する誤差信号を出力するもので、図示例に
おいては、P型MOSトランジスタ(以下、PMOSと
いう)20,22、および、N型MOSトランジスタ
(以下、NMOSという)24,26を有する。
は、後述するリセット信号が非アクティブ状態のとき
に、位相比較器12から供給される制御信号に応じて、
基準信号とフィードバック信号との間の位相差に応じた
パルス幅を有する誤差信号を出力するもので、図示例に
おいては、P型MOSトランジスタ(以下、PMOSと
いう)20,22、および、N型MOSトランジスタ
(以下、NMOSという)24,26を有する。
【0021】なお、図示例のチャージポンプ14におい
て、PMOS20およびNMOS26は、本発明のPL
L回路10において、ディスチャージ回路の一例を構成
するものである。ディスチャージ回路は、誤差信号また
はコントロール信号の少なくとも一方をディスチャージ
するもので、チャージポンプ14の中に含まれるように
構成してもよいし、あるいは、後述する図3のPLL回
路44のように、全く独立に構成してもよい。
て、PMOS20およびNMOS26は、本発明のPL
L回路10において、ディスチャージ回路の一例を構成
するものである。ディスチャージ回路は、誤差信号また
はコントロール信号の少なくとも一方をディスチャージ
するもので、チャージポンプ14の中に含まれるように
構成してもよいし、あるいは、後述する図3のPLL回
路44のように、全く独立に構成してもよい。
【0022】ここで、PMOS20およびNMOS26
のソースは、それぞれ電源およびグランドに接続され、
そのゲートにはリセット信号が入力されている。PMO
S22およびNMOS24のソースは、それぞれPMO
S20のドレインおよびグランドに接続され、そのゲー
トには、それぞれ位相比較器12から出力された制御信
号UP,DOWNが入力され、そのドレインは、NMO
S26のドレインに短絡され、このチャージポンプ14
の出力となる誤差信号とされている。
のソースは、それぞれ電源およびグランドに接続され、
そのゲートにはリセット信号が入力されている。PMO
S22およびNMOS24のソースは、それぞれPMO
S20のドレインおよびグランドに接続され、そのゲー
トには、それぞれ位相比較器12から出力された制御信
号UP,DOWNが入力され、そのドレインは、NMO
S26のドレインに短絡され、このチャージポンプ14
の出力となる誤差信号とされている。
【0023】上述するリセット信号は、PLL回路10
がデッドロック状態に陥る可能性がある場合や、実際に
デッドロック状態に陥った場合に供給される信号であっ
て、リセット信号をアクティブ状態にすると、すなわ
ち、図示例においてはアクティブ状態のハイレベルにす
ると、チャージポンプ14からは、制御信号UP,DO
WNに係わらず、コントロール信号の電圧レベルを下げ
るような誤差信号、図示例においてはローレベルの誤差
信号が出力される。
がデッドロック状態に陥る可能性がある場合や、実際に
デッドロック状態に陥った場合に供給される信号であっ
て、リセット信号をアクティブ状態にすると、すなわ
ち、図示例においてはアクティブ状態のハイレベルにす
ると、チャージポンプ14からは、制御信号UP,DO
WNに係わらず、コントロール信号の電圧レベルを下げ
るような誤差信号、図示例においてはローレベルの誤差
信号が出力される。
【0024】なお、図示例においては、リセット信号と
して、インバータ28により、後述するイネーブル信号
を反転した信号を使用しているが、これに限定されず、
例えばリセット信号を独立に供給してもよい。また、リ
セット信号は、PLL回路10の外部から供給してもよ
いし、あるいは、PLL回路10の内部に、PLL回路
10がデッドロック状態に陥る可能性がある、または、
陥ったのを検出する回路を設け、この回路による検出信
号をリセット信号として使用してもよい。
して、インバータ28により、後述するイネーブル信号
を反転した信号を使用しているが、これに限定されず、
例えばリセット信号を独立に供給してもよい。また、リ
セット信号は、PLL回路10の外部から供給してもよ
いし、あるいは、PLL回路10の内部に、PLL回路
10がデッドロック状態に陥る可能性がある、または、
陥ったのを検出する回路を設け、この回路による検出信
号をリセット信号として使用してもよい。
【0025】続いて、ループフィルタ16は、チャージ
ポンプ14から供給される誤差信号をアナログ信号に変
換し、誤差信号に応じた電圧レベルを有するコントロー
ル信号を出力するものである。電圧制御発振器18は、
基本的には、イネーブル信号がアクティブ状態のとき
に、ループフィルタ16から供給されるコントロール信
号の電圧レベルに応じた発振周波数のフィードバック信
号および出力信号を出力するものである。
ポンプ14から供給される誤差信号をアナログ信号に変
換し、誤差信号に応じた電圧レベルを有するコントロー
ル信号を出力するものである。電圧制御発振器18は、
基本的には、イネーブル信号がアクティブ状態のとき
に、ループフィルタ16から供給されるコントロール信
号の電圧レベルに応じた発振周波数のフィードバック信
号および出力信号を出力するものである。
【0026】上述するイネーブル信号は、例えば電圧制
御発振器18のスタンバイ時の発振を停止し消費電力を
低減するために、例えばPLL回路10の外部より供給
される信号であって、電圧制御発振器18は、ここで
は、イネーブル信号を非アクティブ状態、例えば非アク
ティブ状態のローレベルにすると、コントロール信号の
電圧レベルに係わらず、その発振が停止され、フィード
バック信号および出力信号として、ローレベルが出力さ
れるものとする。
御発振器18のスタンバイ時の発振を停止し消費電力を
低減するために、例えばPLL回路10の外部より供給
される信号であって、電圧制御発振器18は、ここで
は、イネーブル信号を非アクティブ状態、例えば非アク
ティブ状態のローレベルにすると、コントロール信号の
電圧レベルに係わらず、その発振が停止され、フィード
バック信号および出力信号として、ローレベルが出力さ
れるものとする。
【0027】なお、本発明のPLL回路10において
は、電圧制御発振器18にイネーブル信号を設けてもよ
いし、あるいは、設けなくてもよい。また、電圧制御発
振器18にイネーブル信号を設けない場合、例えば図示
例のPLL回路10においては、上述するように、PL
L回路10の外部から直接リセット信号を供給してもよ
いし、内部発生したデッドロック検出信号を用いてもよ
い。本発明のPLL回路10は、基本的に、以上のよう
に構成される。
は、電圧制御発振器18にイネーブル信号を設けてもよ
いし、あるいは、設けなくてもよい。また、電圧制御発
振器18にイネーブル信号を設けない場合、例えば図示
例のPLL回路10においては、上述するように、PL
L回路10の外部から直接リセット信号を供給してもよ
いし、内部発生したデッドロック検出信号を用いてもよ
い。本発明のPLL回路10は、基本的に、以上のよう
に構成される。
【0028】次に、本発明のPLL回路10の動作につ
いて説明する。まず、PLL回路10が、デッドロック
状態に陥ることなく、正常なロック状態となる場合の動
作について説明する。
いて説明する。まず、PLL回路10が、デッドロック
状態に陥ることなく、正常なロック状態となる場合の動
作について説明する。
【0029】図示例のPLL回路10において、イネー
ブル信号がアクティブ状態であるハイレベル、すなわ
ち、リセット信号が非アクティブ状態であるローレベル
とされ、チャージポンプ14が制御信号UP,DOWN
に応じて動作し、電圧制御発振器18がコントロール信
号に応じて動作するように設定されると、まず、位相比
較器12により、基準信号とフィードバック信号との間
の位相差が検出され、その検出結果である制御信号U
P,DOWNが出力される。
ブル信号がアクティブ状態であるハイレベル、すなわ
ち、リセット信号が非アクティブ状態であるローレベル
とされ、チャージポンプ14が制御信号UP,DOWN
に応じて動作し、電圧制御発振器18がコントロール信
号に応じて動作するように設定されると、まず、位相比
較器12により、基準信号とフィードバック信号との間
の位相差が検出され、その検出結果である制御信号U
P,DOWNが出力される。
【0030】例えば、位相比較器12においては、基準
信号よりもフィードバック信号の位相の方が遅い場合、
制御信号DOWNがローレベルに保持されつつ、制御信
号UPが、両者の位相差に応じた所定時間ローレベルと
される。これに対して、基準信号よりもフィードバック
信号の位相の方が早い場合、制御信号UPがハイレベル
に保持されつつ、制御信号DOWNが、両者の位相差に
応じた所定時間ハイレベルとされる。
信号よりもフィードバック信号の位相の方が遅い場合、
制御信号DOWNがローレベルに保持されつつ、制御信
号UPが、両者の位相差に応じた所定時間ローレベルと
される。これに対して、基準信号よりもフィードバック
信号の位相の方が早い場合、制御信号UPがハイレベル
に保持されつつ、制御信号DOWNが、両者の位相差に
応じた所定時間ハイレベルとされる。
【0031】位相比較器12から出力された制御信号U
P,DOWNは、チャージポンプ14に入力され、チャ
ージポンプ14からは、基準信号とフィードバック信号
との間の位相差に応じたパルス幅を持つ誤差信号が出力
される。ここで、チャージポンプ14においては、リセ
ット信号が非アクティブ状態のローレベルとされている
ため、PMOS20はオン状態とされ、かつ、NMOS
26はオフ状態とされている。
P,DOWNは、チャージポンプ14に入力され、チャ
ージポンプ14からは、基準信号とフィードバック信号
との間の位相差に応じたパルス幅を持つ誤差信号が出力
される。ここで、チャージポンプ14においては、リセ
ット信号が非アクティブ状態のローレベルとされている
ため、PMOS20はオン状態とされ、かつ、NMOS
26はオフ状態とされている。
【0032】従って、制御信号DOWNがローレベルに
保持されつつ、制御信号UPがローレベルとされると、
PMOS22はオン状態、かつ、NMOS24はオフ状
態となり、誤差信号は、オン状態のPMOS20,22
を介して、制御信号UPのパルス幅に応じた所定の一定
時間チャージアップされ、チャージポンプ14からは、
基準信号とフィードバック信号との間の位相差に応じた
パルス幅を持つハイレベルの誤差信号が出力される。
保持されつつ、制御信号UPがローレベルとされると、
PMOS22はオン状態、かつ、NMOS24はオフ状
態となり、誤差信号は、オン状態のPMOS20,22
を介して、制御信号UPのパルス幅に応じた所定の一定
時間チャージアップされ、チャージポンプ14からは、
基準信号とフィードバック信号との間の位相差に応じた
パルス幅を持つハイレベルの誤差信号が出力される。
【0033】これとは逆に、制御信号UPがハイレベル
に保持されつつ、制御信号DOWNがハイレベルとされ
ると、PMOS22はオフ状態、かつ、NMOS24は
オン状態となり、誤差信号は、オン状態のNMOS24
を介して、制御信号DOWNのパルス幅に応じた所定の
一定時間ディスチャージされ、チャージポンプ14から
は、基準信号とフィードバック信号との間の位相差に応
じたパルス幅を持つローレベルの誤差信号が出力され
る。
に保持されつつ、制御信号DOWNがハイレベルとされ
ると、PMOS22はオフ状態、かつ、NMOS24は
オン状態となり、誤差信号は、オン状態のNMOS24
を介して、制御信号DOWNのパルス幅に応じた所定の
一定時間ディスチャージされ、チャージポンプ14から
は、基準信号とフィードバック信号との間の位相差に応
じたパルス幅を持つローレベルの誤差信号が出力され
る。
【0034】チャージポンプ14から出力された誤差信
号はループフィルタ16に入力され、ループフィルタ1
6により、そのフィルタ定数に応じてアナログ信号に変
換され、所定の電圧レベルを有するコントロール信号が
出力される。ループフィルタ16から出力されたコント
ロール信号は、電圧制御発振器18に入力され、電圧制
御発振器18から出力されたフィードバック信号および
出力信号の発振周波数は、コントロール信号の電圧レベ
ルに応じて変更される。
号はループフィルタ16に入力され、ループフィルタ1
6により、そのフィルタ定数に応じてアナログ信号に変
換され、所定の電圧レベルを有するコントロール信号が
出力される。ループフィルタ16から出力されたコント
ロール信号は、電圧制御発振器18に入力され、電圧制
御発振器18から出力されたフィードバック信号および
出力信号の発振周波数は、コントロール信号の電圧レベ
ルに応じて変更される。
【0035】そして、以後同様に、基準信号と発振周波
数の変更されたフィードバック信号とを繰り返し比較す
ることにより、基準信号と出力信号との周波数および位
相が同期(ロック)される。本発明のPLL回路10
は、基本的に、以上のように動作する。
数の変更されたフィードバック信号とを繰り返し比較す
ることにより、基準信号と出力信号との周波数および位
相が同期(ロック)される。本発明のPLL回路10
は、基本的に、以上のように動作する。
【0036】次に、例えば電圧制御発振器18のスタン
バイ時の発振を停止し消費電力を低減するために、イネ
ーブル信号を非アクティブ状態であるローレベルとした
後、再度、アクティブ状態であるハイレベルにした場合
の動作について、図2に示されるタイミングチャートを
参照しながら説明する。
バイ時の発振を停止し消費電力を低減するために、イネ
ーブル信号を非アクティブ状態であるローレベルとした
後、再度、アクティブ状態であるハイレベルにした場合
の動作について、図2に示されるタイミングチャートを
参照しながら説明する。
【0037】PLL回路10において、上述するよう
に、基準信号と出力信号との周波数および位相が同期さ
れた後、図2のタイミングチャートに示されるように、
基準信号を発振させて位相比較器32に入力したままの
状態で、イネーブル信号が非アクティブ状態であるロー
レベルとされると、まず、電圧制御発振器18から出力
されるフィードバック信号は、コントロール信号の電圧
レベルに係わらず、その発振が停止されローレベルとな
る。
に、基準信号と出力信号との周波数および位相が同期さ
れた後、図2のタイミングチャートに示されるように、
基準信号を発振させて位相比較器32に入力したままの
状態で、イネーブル信号が非アクティブ状態であるロー
レベルとされると、まず、電圧制御発振器18から出力
されるフィードバック信号は、コントロール信号の電圧
レベルに係わらず、その発振が停止されローレベルとな
る。
【0038】位相比較器12においては、基準信号が発
振されたままの状態で、フィードバック信号の発振が停
止されローレベルとされると、従来技術の説明において
既に述べたように、基準信号よりもフィードバック信号
の位相の方が遅れていると判断され、制御信号DOWN
がローレベルに保持されつつ、制御信号UPが、両者の
位相差に応じた所定時間ローレベルとされ、PMOS2
2はオン状態、かつ、NMOS24はオフ状態とされ
る。
振されたままの状態で、フィードバック信号の発振が停
止されローレベルとされると、従来技術の説明において
既に述べたように、基準信号よりもフィードバック信号
の位相の方が遅れていると判断され、制御信号DOWN
がローレベルに保持されつつ、制御信号UPが、両者の
位相差に応じた所定時間ローレベルとされ、PMOS2
2はオン状態、かつ、NMOS24はオフ状態とされ
る。
【0039】しかし、図示例のPLL回路10において
は、イネーブル信号がローレベルとされると、インバー
タ28を介して、リセット信号がアクティブ状態のハイ
レベルとされ、チャージポンプ14において、PMOS
20はオフ状態、かつ、NMOS26はオン状態とされ
る。従って、誤差信号は、PMOS20によりチャージ
アップが停止され、かつ、NMOS26によりディスチ
ャージされ、制御信号UP,DOWNに係わらずローレ
ベルとされる。
は、イネーブル信号がローレベルとされると、インバー
タ28を介して、リセット信号がアクティブ状態のハイ
レベルとされ、チャージポンプ14において、PMOS
20はオフ状態、かつ、NMOS26はオン状態とされ
る。従って、誤差信号は、PMOS20によりチャージ
アップが停止され、かつ、NMOS26によりディスチ
ャージされ、制御信号UP,DOWNに係わらずローレ
ベルとされる。
【0040】ここで、図示例のチャージポンプ14にお
いては、リセット信号により、PMOS20がオフ状態
とされるため、PMOS20,22の経路により、誤差
信号がチャージアップされるのを停止することができ、
PMOS20,22およびNMOS26の経路によるリ
ーク電流の発生を防止している。このため、イネーブル
信号を非アクティブ状態にした場合等のように、PLL
回路10の動作を停止させた場合の消費電力を低減する
ことができるという利点がある。
いては、リセット信号により、PMOS20がオフ状態
とされるため、PMOS20,22の経路により、誤差
信号がチャージアップされるのを停止することができ、
PMOS20,22およびNMOS26の経路によるリ
ーク電流の発生を防止している。このため、イネーブル
信号を非アクティブ状態にした場合等のように、PLL
回路10の動作を停止させた場合の消費電力を低減する
ことができるという利点がある。
【0041】続いて、チャージポンプ14から出力され
たローレベルの誤差信号は、ループフィルタ16によ
り、フィルタ定数に応じたアナログ信号に変換され、コ
ントロール信号の電圧レベルが低下される。従って、本
発明のPLL回路10においては、例えばイネーブル信
号を非アクティブ状態とし、フィードバック信号の発振
が停止された場合であっても、リセット信号により、コ
ントロール信号の電圧レベルが低下されるため、デッド
ロック状態に陥るのを防止することができる。
たローレベルの誤差信号は、ループフィルタ16によ
り、フィルタ定数に応じたアナログ信号に変換され、コ
ントロール信号の電圧レベルが低下される。従って、本
発明のPLL回路10においては、例えばイネーブル信
号を非アクティブ状態とし、フィードバック信号の発振
が停止された場合であっても、リセット信号により、コ
ントロール信号の電圧レベルが低下されるため、デッド
ロック状態に陥るのを防止することができる。
【0042】その後、イネーブル信号がアクティブ状態
であるハイレベルとされると、リセット信号は非アクテ
ィブ状態のローレベルとなり、チャージポンプ14を構
成するPMOS20およびNMOS26は、それぞれオ
ン状態およびオフ状態となる。また、コントロール信号
の電圧レベルは低下されているため、電圧制御発振器1
8からは、コントロール信号の電圧レベルに応じた発振
周波数のフィードバック信号および出力信号が出力され
る。
であるハイレベルとされると、リセット信号は非アクテ
ィブ状態のローレベルとなり、チャージポンプ14を構
成するPMOS20およびNMOS26は、それぞれオ
ン状態およびオフ状態となる。また、コントロール信号
の電圧レベルは低下されているため、電圧制御発振器1
8からは、コントロール信号の電圧レベルに応じた発振
周波数のフィードバック信号および出力信号が出力され
る。
【0043】以後、上述するように、基準信号とフィー
ドバック信号とが繰り返し比較され、最終的に、基準信
号と出力信号との周波数および位相が再び同期される。
ドバック信号とが繰り返し比較され、最終的に、基準信
号と出力信号との周波数および位相が再び同期される。
【0044】このように、本発明のPLL回路10にお
いては、リセット信号をアクティブ状態にしておくこと
により、コントロール信号の電圧レベルを低下すること
ができるため、PLL回路10がデッドロック状態に陥
るのを未然に防止することができるし、逆に、PLL回
路10がデッドロック状態に陥る可能性がある場合や、
実際にデッドロック状態に陥った場合であっても、リセ
ット信号をアクティブ状態にすることにより、正常なロ
ック状態に復帰させることができる。
いては、リセット信号をアクティブ状態にしておくこと
により、コントロール信号の電圧レベルを低下すること
ができるため、PLL回路10がデッドロック状態に陥
るのを未然に防止することができるし、逆に、PLL回
路10がデッドロック状態に陥る可能性がある場合や、
実際にデッドロック状態に陥った場合であっても、リセ
ット信号をアクティブ状態にすることにより、正常なロ
ック状態に復帰させることができる。
【0045】以上、本発明のPLL回路について詳細に
説明したが、本発明は上記実施例に限定されず、本発明
の主旨を逸脱しない範囲において、種々の改良や変更を
してもよいのはもちろんである。
説明したが、本発明は上記実施例に限定されず、本発明
の主旨を逸脱しない範囲において、種々の改良や変更を
してもよいのはもちろんである。
【0046】例えば、図3に、本発明のPLL回路の別
の実施例の概念図を示す。図示例のPLL回路44は、
図1に示されるPLL回路10において、ディスチャー
ジ回路をチャージポンプ14とは独立に構成した場合の
一例を示すものである。なお、チャージポンプ34は、
図4に示される従来のPLL回路30と同一構成を有す
るものであるから、ここでは、図中同一構成要素に同一
符号を付し、その説明については省略する。
の実施例の概念図を示す。図示例のPLL回路44は、
図1に示されるPLL回路10において、ディスチャー
ジ回路をチャージポンプ14とは独立に構成した場合の
一例を示すものである。なお、チャージポンプ34は、
図4に示される従来のPLL回路30と同一構成を有す
るものであるから、ここでは、図中同一構成要素に同一
符号を付し、その説明については省略する。
【0047】図示例のPLL回路44において、ディス
チャージ回路46は、チャージポンプ34を構成するP
MOS40およびNMOS42よりも大きいトランジス
タサイズのNMOS48を有する。そして、NMOS4
8のソースはグランドに接続され、そのゲートにはリセ
ット信号が入力され、そのドレインは、誤差信号に接続
されている。
チャージ回路46は、チャージポンプ34を構成するP
MOS40およびNMOS42よりも大きいトランジス
タサイズのNMOS48を有する。そして、NMOS4
8のソースはグランドに接続され、そのゲートにはリセ
ット信号が入力され、そのドレインは、誤差信号に接続
されている。
【0048】図示例のPLL回路44においては、リセ
ット信号がアクティブ状態であるハイレベルとされる
と、ディスチャージ回路46のNMOS48がオン状態
とされ、誤差信号がディスチャージされ、ループフィル
タ16を経てコントロール信号の電圧レベルが低下され
る。ここで、PMOS40およびNMOS48が同時に
オン状態となったときには、誤差信号は、これらのPM
OS40およびNMOS48のオン抵抗の分割比に応じ
た電圧レベルとなる。
ット信号がアクティブ状態であるハイレベルとされる
と、ディスチャージ回路46のNMOS48がオン状態
とされ、誤差信号がディスチャージされ、ループフィル
タ16を経てコントロール信号の電圧レベルが低下され
る。ここで、PMOS40およびNMOS48が同時に
オン状態となったときには、誤差信号は、これらのPM
OS40およびNMOS48のオン抵抗の分割比に応じ
た電圧レベルとなる。
【0049】なお、リセット信号をアクティブ状態とす
ることにより、誤差信号の電圧レベルを低下し、その結
果として、コントロール信号の電圧レベルを低下させて
いるが、これに限定されず、例えば図3に示されるPL
L回路44において、ソースがグランドに接続され、そ
のゲートにリセット信号が入力されたN型MOSトラン
ジスタ48のドレインをコントロール信号に接続し、コ
ントロール信号の電圧レベルを直接ディスチャージする
ようにしてもよい。
ることにより、誤差信号の電圧レベルを低下し、その結
果として、コントロール信号の電圧レベルを低下させて
いるが、これに限定されず、例えば図3に示されるPL
L回路44において、ソースがグランドに接続され、そ
のゲートにリセット信号が入力されたN型MOSトラン
ジスタ48のドレインをコントロール信号に接続し、コ
ントロール信号の電圧レベルを直接ディスチャージする
ようにしてもよい。
【0050】
【発明の効果】以上詳細に説明したように、本発明のP
LL回路は、ディスチャージ回路を設け、リセット信号
の制御により、誤差信号またはコントロール信号の少な
くとも一方をディスチャージするようにしたものであ
る。従って、本発明のPLL回路によれば、リセット信
号の制御により、コントロール信号の電圧レベルを低下
させることができるため、PLL回路がデッドロック状
態に陥るのを未然に防止することができるし、これとは
逆に、PLL回路がデッドロック状態に陥る可能性があ
る場合や、実際にデッドロック状態に陥った場合であっ
ても、正常なロック状態に復帰させることもでき、安定
したPLL回路システムを構築することができる。ま
た、ディスチャージ回路により、チャージポンプによる
誤差信号へのチャージアップを停止しつつ、誤差信号を
ディスチャージするように構成することにより、より一
層の低消費電力化を図ることができる。
LL回路は、ディスチャージ回路を設け、リセット信号
の制御により、誤差信号またはコントロール信号の少な
くとも一方をディスチャージするようにしたものであ
る。従って、本発明のPLL回路によれば、リセット信
号の制御により、コントロール信号の電圧レベルを低下
させることができるため、PLL回路がデッドロック状
態に陥るのを未然に防止することができるし、これとは
逆に、PLL回路がデッドロック状態に陥る可能性があ
る場合や、実際にデッドロック状態に陥った場合であっ
ても、正常なロック状態に復帰させることもでき、安定
したPLL回路システムを構築することができる。ま
た、ディスチャージ回路により、チャージポンプによる
誤差信号へのチャージアップを停止しつつ、誤差信号を
ディスチャージするように構成することにより、より一
層の低消費電力化を図ることができる。
【図1】 本発明のPLL回路の一実施例の概念図であ
る。
る。
【図2】 本発明のPLL回路の動作を表す一実施例の
タイミングチャートである。
タイミングチャートである。
【図3】 本発明のPLL回路の別の実施例の概念図で
ある。
ある。
【図4】 従来のPLL回路の一例の概念図である。
【図5】 従来のPLL回路の動作を表す一例のタイミ
ングチャートである。
ングチャートである。
10,30,44 PLL回路 12,32 位相比較器 14,34 チャージポンプ 16,36 ループフィルタ 18,38 電圧制御発振器 20,22,40 P型MOSトランジスタ(PMO
S) 24,26,42,48 N型MOSトランジスタ(N
MOS) 28 インバータ 46 ディスチャージ回路
S) 24,26,42,48 N型MOSトランジスタ(N
MOS) 28 インバータ 46 ディスチャージ回路
Claims (2)
- 【請求項1】基準信号とフィードバック信号との間の位
相差を検出して制御信号を出力する位相比較器と、前記
制御信号に応じて、前記基準信号とフィードバック信号
との間の位相差に応じたパルス幅を有する誤差信号を出
力するチャージポンプと、前記誤差信号のパルス幅に応
じた電圧レベルを有するコントロール信号を出力するル
ープフィルタと、前記コントロール信号の電圧レベルに
応じた発振周波数の前記フィードバック信号を出力する
電圧制御発振器と、リセット信号の制御により、前記誤
差信号または前記コントロール信号の少なくとも一方を
ディスチャージするディスチャージ回路とを有すること
を特徴とするPLL回路。 - 【請求項2】前記ディスチャージ回路は、前記チャージ
ポンプによる誤差信号へのチャージアップを停止しつ
つ、前記誤差信号をディスチャージすることを特徴とす
る請求項1に記載のPLL回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8329462A JPH10173520A (ja) | 1996-12-10 | 1996-12-10 | Pll回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8329462A JPH10173520A (ja) | 1996-12-10 | 1996-12-10 | Pll回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10173520A true JPH10173520A (ja) | 1998-06-26 |
Family
ID=18221653
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8329462A Pending JPH10173520A (ja) | 1996-12-10 | 1996-12-10 | Pll回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH10173520A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001144609A (ja) * | 1999-11-15 | 2001-05-25 | Sanyo Electric Co Ltd | Pllシンセサイザ回路 |
US7310009B2 (en) | 2004-12-11 | 2007-12-18 | Samsung Electronics Co., Ltd | Phase locked loop circuit having deadlock protection circuit and methods of operating same |
US8115526B2 (en) | 2010-01-28 | 2012-02-14 | Nihon Dempa Kogyo Co., Ltd | PLL oscillator circuit |
US8183934B2 (en) | 2009-06-15 | 2012-05-22 | Fujitsu Limited | PLL circuit and voltage-controlled oscillator |
-
1996
- 1996-12-10 JP JP8329462A patent/JPH10173520A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001144609A (ja) * | 1999-11-15 | 2001-05-25 | Sanyo Electric Co Ltd | Pllシンセサイザ回路 |
JP4623787B2 (ja) * | 1999-11-15 | 2011-02-02 | 三洋電機株式会社 | Pllシンセサイザ回路 |
US7310009B2 (en) | 2004-12-11 | 2007-12-18 | Samsung Electronics Co., Ltd | Phase locked loop circuit having deadlock protection circuit and methods of operating same |
US8183934B2 (en) | 2009-06-15 | 2012-05-22 | Fujitsu Limited | PLL circuit and voltage-controlled oscillator |
US8115526B2 (en) | 2010-01-28 | 2012-02-14 | Nihon Dempa Kogyo Co., Ltd | PLL oscillator circuit |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050726 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050809 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20051206 |