JPH10173520A - Ｐｌｌ回路 - Google Patents

Abstract

(57)【要約】 【課題】デッドロック状態に陥るのを未然に防止するこ
とができ、たとえデッドロック状態に陥った場合であっ
ても、正常なロック状態に復帰させることができるＰＬ
Ｌ回路を提供すること。 【解決手段】ＰＬＬ回路に、リセット信号の制御によ
り、誤差信号またはコントロール信号の少なくとも一方
をディスチャージするディスチャージ回路を設けること
により、上記課題を解決する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、基準信号に位相同
期された出力信号を発生するＰＬＬ回路（Phase-Locked
Loop:位相同期ループ）に関するものである。

【０００２】

【従来の技術】図４は、従来のＰＬＬ回路の一例の概念
図である。図示例のＰＬＬ回路３０は、基準信号とフィ
ードバック信号との間の位相差を検出して制御信号を出
力する位相比較器３２、制御信号に応じたパルス幅の誤
差信号を出力するチャージポンプ３４、誤差信号に応じ
た電圧レベルのコントロール信号を出力するループフィ
ルタ３６、および、イネーブル信号の制御に基づいて、
コントロール信号の電圧レベルに応じた発振周波数のフ
ィードバック信号ならびに出力信号を出力する電圧制御
発振器３８を有する。

【０００３】このＰＬＬ回路３０において、チャージポ
ンプ３４は、Ｐ型ＭＯＳトランジスタ（以下、ＰＭＯＳ
という）４０およびＮ型ＭＯＳトランジスタ（以下、Ｎ
ＭＯＳという）４２を有し、そのゲートには、それぞれ
位相比較器３２から出力された制御信号ＵＰ，ＤＯＷＮ
が入力されている。また、ＰＭＯＳ４０およびＮＭＯＳ
４２のソースは、それぞれ電源およびグランドに接続さ
れ、そのドレインは短絡されて、このチャージポンプ３
４の出力となる誤差信号とされている。

【０００４】ここで、イネーブル信号は、例えば消費電
力を低減するため等に、電圧制御発振器３８のスタンバ
イ時の発振を停止するために設けられた信号であって、
電圧制御発振器３８は、以下に示す例においては、例え
ばイネーブル信号をハイレベルにすると、コントロール
信号の電圧レベルに応じた発振周波数で発振し、イネー
ブル信号をローレベルにすると、その発振を停止し、フ
ィードバック信号および出力信号としてローレベルを出
力するものとする。

【０００５】このＰＬＬ回路３０においては、位相比較
器３２により、基準信号とフィードバック信号との間の
位相差が検出され、制御信号が出力される。チャージポ
ンプ３４により、制御信号に応じたパルス幅の誤差信号
が生成され、誤差信号は、ループフィルタ３６によりア
ナログ信号に変換された後、コントロール信号として電
圧制御発振器３８に入力され、電圧制御発振器３８によ
り、コントロール信号の電圧レベルに応じて、フィード
バック信号の発振周波数が変更される。

【０００６】例えば、基準信号に対してフィードバック
信号の位相の方が遅いときには、フィードバック信号の
位相を早くするために、コントロール信号の電圧レベル
が高くされ、逆に、早いときには電圧レベルを低くされ
る。そして、以後同様に、基準信号と発振周波数の変更
されたフィードバック信号との間の位相差を繰り返し検
出することにより、基準信号とフィードバック信号の周
波数および位相を同期（ロック）させて出力信号を得て
いる。

【０００７】このように、ＰＬＬ回路３０においては、
コントロール信号の電圧レベルにより、フィードバック
信号の周波数および位相を制御して、基準信号とフィー
ドバック信号の位相が同期された出力信号を得ている。

【０００８】ところで、上記ＰＬＬ回路３０は、単体で
ＩＣ化されるばかりでなく、例えば制御装置や処理装
置、ＣＰＵ等のような個別のＩＣの中に搭載されてオン
チップ化され、そのクロック制御等に用いられる場合も
ある。この場合、電圧変動や温度変動、プロセス変動等
の様々な条件を考慮すると、使用される発振周波数を中
心として、低い周波数から高い周波数まで動作できるよ
うに、充分な余裕を持って電圧制御発振器３８の設計を
行う必要がある。

【０００９】このように、電圧制御発振器３８の発振周
波数に充分な余裕を持って設計されたＰＬＬ回路３０を
搭載するＩＣにおいては、ＩＣを実際に動作させるとき
の実動作周波数よりも、非常に高い周波数まで電圧制御
発振器３８を発振させることができる。例えば、ワース
ト条件のときには、それほど高い周波数まで発振しない
としても、ティピカル条件、さらにはベスト条件のとき
には、電圧制御発振器３８の最大発振周波数は非常に高
い周波数となる。

【００１０】ところで、フィードバック信号の経路に
は、通常、論理ゲートやフリップフロップ等の回路素子
が接続されているが、例えば電源投入時等のように、Ｐ
ＬＬ回路３０の動作が不安定な場合、コントロール信号
の電圧レベルが上昇して電圧制御発振器３８の発振周波
数が高くなると、フィードバック信号の経路上のいずれ
かの回路素子が、電圧制御発振器３８の発振周波数でト
グルできなくなり、位相比較器３２にフィードバック信
号が入力されなくなる場合がある。

【００１１】また、例えば図５のタイミングチャートに
ＰＬＬ回路３０の動作の一例を示すように、例えば消費
電力を削減する等の理由により、基準信号を発振させて
位相比較器３２に入力したままの状態で、イネーブル信
号をローレベルとし電圧制御発振器３８の動作を停止さ
せた場合等においても、フィードバック信号がローレベ
ルに固定されてしまい、コントロール信号に応じた発振
周波数のフィードバック信号が位相比較器３２に入力さ
れなくなる。

【００１２】位相比較器３２にフィードバック信号が入
力されなくなると、位相比較器３２は、フィードバック
信号が基準信号よりも遅れていると判断し、さらに電圧
制御発振器３８の発振周波数を高くするための制御信号
を出力する。こうして、コントロール信号の電圧レベル
はさらに上昇され、ついには、高い電圧レベルに固定さ
れる。その後、フィードバック信号の経路が高周波数で
動作しない回路であった場合、電圧制御発振器３８の動
作を再開させても、フィードバック信号がトグルしなく
なるというデッドロック状態に陥ることになる。

【００１３】しかし、ＰＬＬ回路３０は一度デッドロッ
ク状態に陥ると、例えば電源をオフ状態にする等の初期
化を行わなければ、正常なロック状態に復帰させること
ができず、安定したＰＬＬ回路システムを構成するのは
難しかった。

【００１４】従って、ＰＬＬ回路３０を搭載したＩＣに
おいて、デッドロック状態を未然に回避するためには、
ＩＣの実動作周波数よりも非常に高い周波数まで動作で
きるように、フィードバック信号の経路の動作上限周波
数を考慮して設計を行わなければならない。特に、ＰＬ
Ｌ回路３０をクロック制御に用いている場合には、クロ
ック信号の経路が実動作周波数よりも非常に高い周波数
まで動作できるようにしなければならず、クロック信号
の経路の負荷に対する制約が厳しくなる等、設計上の制
約が多くなり、設計が非常に困難になるという問題点が
あった。

【００１５】

【発明が解決しようとする課題】本発明の目的は、前記
従来技術に基づく問題点をかえりみて、デッドロック状
態に陥るのを未然に防止することができ、たとえデッド
ロック状態に陥った場合であっても、正常なロック状態
に復帰させることができるＰＬＬ回路を提供することに
ある。

【００１６】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、基準信号とフィードバック信号との間の
位相差を検出して制御信号を出力する位相比較器と、前
記制御信号に応じて、前記基準信号とフィードバック信
号との間の位相差に応じたパルス幅を有する誤差信号を
出力するチャージポンプと、前記誤差信号のパルス幅に
応じた電圧レベルを有するコントロール信号を出力する
ループフィルタと、前記コントロール信号の電圧レベル
に応じた発振周波数の前記フィードバック信号を出力す
る電圧制御発振器と、リセット信号の制御により、前記
誤差信号または前記コントロール信号の少なくとも一方
をディスチャージするディスチャージ回路とを有するこ
とを特徴とするＰＬＬ回路を提供するものである。

【００１７】ここで、前記ディスチャージ回路は、前記
チャージポンプによる誤差信号へのチャージアップを停
止しつつ、前記誤差信号をディスチャージするのが好ま
しい。

【００１８】

【発明の実施の形態】以下に、添付の図面に示す好適実
施例に基づいて、本発明のＰＬＬ回路を詳細に説明す
る。図１は、本発明のＰＬＬ回路の一実施例の概念図で
ある。本発明のＰＬＬ回路１０は、基本的に、基準信号
に位相同期された出力信号を発生するもので、図示例に
おいては、位相比較器１２、チャージポンプ１４、ルー
プフィルタ１６および電圧制御発振器１８を有する。

【００１９】図示例のＰＬＬ回路１０において、位相比
較器１２は、ＰＬＬ回路１０の外部より供給された所定
周波数の基準信号と、後述する電圧制御発振器１８から
供給されたフィードバック信号との間の位相差を検出
し、その位相比較結果である制御信号ＵＰ，ＤＯＷＮを
出力するものである。

【００２０】続いて、チャージポンプ１４は、基本的に
は、後述するリセット信号が非アクティブ状態のとき
に、位相比較器１２から供給される制御信号に応じて、
基準信号とフィードバック信号との間の位相差に応じた
パルス幅を有する誤差信号を出力するもので、図示例に
おいては、Ｐ型ＭＯＳトランジスタ（以下、ＰＭＯＳと
いう）２０，２２、および、Ｎ型ＭＯＳトランジスタ
（以下、ＮＭＯＳという）２４，２６を有する。

【００２１】なお、図示例のチャージポンプ１４におい
て、ＰＭＯＳ２０およびＮＭＯＳ２６は、本発明のＰＬ
Ｌ回路１０において、ディスチャージ回路の一例を構成
するものである。ディスチャージ回路は、誤差信号また
はコントロール信号の少なくとも一方をディスチャージ
するもので、チャージポンプ１４の中に含まれるように
構成してもよいし、あるいは、後述する図３のＰＬＬ回
路４４のように、全く独立に構成してもよい。

【００２２】ここで、ＰＭＯＳ２０およびＮＭＯＳ２６
のソースは、それぞれ電源およびグランドに接続され、
そのゲートにはリセット信号が入力されている。ＰＭＯ
Ｓ２２およびＮＭＯＳ２４のソースは、それぞれＰＭＯ
Ｓ２０のドレインおよびグランドに接続され、そのゲー
トには、それぞれ位相比較器１２から出力された制御信
号ＵＰ，ＤＯＷＮが入力され、そのドレインは、ＮＭＯ
Ｓ２６のドレインに短絡され、このチャージポンプ１４
の出力となる誤差信号とされている。

【００２３】上述するリセット信号は、ＰＬＬ回路１０
がデッドロック状態に陥る可能性がある場合や、実際に
デッドロック状態に陥った場合に供給される信号であっ
て、リセット信号をアクティブ状態にすると、すなわ
ち、図示例においてはアクティブ状態のハイレベルにす
ると、チャージポンプ１４からは、制御信号ＵＰ，ＤＯ
ＷＮに係わらず、コントロール信号の電圧レベルを下げ
るような誤差信号、図示例においてはローレベルの誤差
信号が出力される。

【００２４】なお、図示例においては、リセット信号と
して、インバータ２８により、後述するイネーブル信号
を反転した信号を使用しているが、これに限定されず、
例えばリセット信号を独立に供給してもよい。また、リ
セット信号は、ＰＬＬ回路１０の外部から供給してもよ
いし、あるいは、ＰＬＬ回路１０の内部に、ＰＬＬ回路
１０がデッドロック状態に陥る可能性がある、または、
陥ったのを検出する回路を設け、この回路による検出信
号をリセット信号として使用してもよい。

【００２５】続いて、ループフィルタ１６は、チャージ
ポンプ１４から供給される誤差信号をアナログ信号に変
換し、誤差信号に応じた電圧レベルを有するコントロー
ル信号を出力するものである。電圧制御発振器１８は、
基本的には、イネーブル信号がアクティブ状態のとき
に、ループフィルタ１６から供給されるコントロール信
号の電圧レベルに応じた発振周波数のフィードバック信
号および出力信号を出力するものである。

【００２６】上述するイネーブル信号は、例えば電圧制
御発振器１８のスタンバイ時の発振を停止し消費電力を
低減するために、例えばＰＬＬ回路１０の外部より供給
される信号であって、電圧制御発振器１８は、ここで
は、イネーブル信号を非アクティブ状態、例えば非アク
ティブ状態のローレベルにすると、コントロール信号の
電圧レベルに係わらず、その発振が停止され、フィード
バック信号および出力信号として、ローレベルが出力さ
れるものとする。

【００２７】なお、本発明のＰＬＬ回路１０において
は、電圧制御発振器１８にイネーブル信号を設けてもよ
いし、あるいは、設けなくてもよい。また、電圧制御発
振器１８にイネーブル信号を設けない場合、例えば図示
例のＰＬＬ回路１０においては、上述するように、ＰＬ
Ｌ回路１０の外部から直接リセット信号を供給してもよ
いし、内部発生したデッドロック検出信号を用いてもよ
い。本発明のＰＬＬ回路１０は、基本的に、以上のよう
に構成される。

【００２８】次に、本発明のＰＬＬ回路１０の動作につ
いて説明する。まず、ＰＬＬ回路１０が、デッドロック
状態に陥ることなく、正常なロック状態となる場合の動
作について説明する。

【００２９】図示例のＰＬＬ回路１０において、イネー
ブル信号がアクティブ状態であるハイレベル、すなわ
ち、リセット信号が非アクティブ状態であるローレベル
とされ、チャージポンプ１４が制御信号ＵＰ，ＤＯＷＮ
に応じて動作し、電圧制御発振器１８がコントロール信
号に応じて動作するように設定されると、まず、位相比
較器１２により、基準信号とフィードバック信号との間
の位相差が検出され、その検出結果である制御信号Ｕ
Ｐ，ＤＯＷＮが出力される。

【００３０】例えば、位相比較器１２においては、基準
信号よりもフィードバック信号の位相の方が遅い場合、
制御信号ＤＯＷＮがローレベルに保持されつつ、制御信
号ＵＰが、両者の位相差に応じた所定時間ローレベルと
される。これに対して、基準信号よりもフィードバック
信号の位相の方が早い場合、制御信号ＵＰがハイレベル
に保持されつつ、制御信号ＤＯＷＮが、両者の位相差に
応じた所定時間ハイレベルとされる。

【００３１】位相比較器１２から出力された制御信号Ｕ
Ｐ，ＤＯＷＮは、チャージポンプ１４に入力され、チャ
ージポンプ１４からは、基準信号とフィードバック信号
との間の位相差に応じたパルス幅を持つ誤差信号が出力
される。ここで、チャージポンプ１４においては、リセ
ット信号が非アクティブ状態のローレベルとされている
ため、ＰＭＯＳ２０はオン状態とされ、かつ、ＮＭＯＳ
２６はオフ状態とされている。

【００３２】従って、制御信号ＤＯＷＮがローレベルに
保持されつつ、制御信号ＵＰがローレベルとされると、
ＰＭＯＳ２２はオン状態、かつ、ＮＭＯＳ２４はオフ状
態となり、誤差信号は、オン状態のＰＭＯＳ２０，２２
を介して、制御信号ＵＰのパルス幅に応じた所定の一定
時間チャージアップされ、チャージポンプ１４からは、
基準信号とフィードバック信号との間の位相差に応じた
パルス幅を持つハイレベルの誤差信号が出力される。

【００３３】これとは逆に、制御信号ＵＰがハイレベル
に保持されつつ、制御信号ＤＯＷＮがハイレベルとされ
ると、ＰＭＯＳ２２はオフ状態、かつ、ＮＭＯＳ２４は
オン状態となり、誤差信号は、オン状態のＮＭＯＳ２４
を介して、制御信号ＤＯＷＮのパルス幅に応じた所定の
一定時間ディスチャージされ、チャージポンプ１４から
は、基準信号とフィードバック信号との間の位相差に応
じたパルス幅を持つローレベルの誤差信号が出力され
る。

【００３４】チャージポンプ１４から出力された誤差信
号はループフィルタ１６に入力され、ループフィルタ１
６により、そのフィルタ定数に応じてアナログ信号に変
換され、所定の電圧レベルを有するコントロール信号が
出力される。ループフィルタ１６から出力されたコント
ロール信号は、電圧制御発振器１８に入力され、電圧制
御発振器１８から出力されたフィードバック信号および
出力信号の発振周波数は、コントロール信号の電圧レベ
ルに応じて変更される。

【００３５】そして、以後同様に、基準信号と発振周波
数の変更されたフィードバック信号とを繰り返し比較す
ることにより、基準信号と出力信号との周波数および位
相が同期（ロック）される。本発明のＰＬＬ回路１０
は、基本的に、以上のように動作する。

【００３６】次に、例えば電圧制御発振器１８のスタン
バイ時の発振を停止し消費電力を低減するために、イネ
ーブル信号を非アクティブ状態であるローレベルとした
後、再度、アクティブ状態であるハイレベルにした場合
の動作について、図２に示されるタイミングチャートを
参照しながら説明する。

【００３７】ＰＬＬ回路１０において、上述するよう
に、基準信号と出力信号との周波数および位相が同期さ
れた後、図２のタイミングチャートに示されるように、
基準信号を発振させて位相比較器３２に入力したままの
状態で、イネーブル信号が非アクティブ状態であるロー
レベルとされると、まず、電圧制御発振器１８から出力
されるフィードバック信号は、コントロール信号の電圧
レベルに係わらず、その発振が停止されローレベルとな
る。

【００３８】位相比較器１２においては、基準信号が発
振されたままの状態で、フィードバック信号の発振が停
止されローレベルとされると、従来技術の説明において
既に述べたように、基準信号よりもフィードバック信号
の位相の方が遅れていると判断され、制御信号ＤＯＷＮ
がローレベルに保持されつつ、制御信号ＵＰが、両者の
位相差に応じた所定時間ローレベルとされ、ＰＭＯＳ２
２はオン状態、かつ、ＮＭＯＳ２４はオフ状態とされ
る。

【００３９】しかし、図示例のＰＬＬ回路１０において
は、イネーブル信号がローレベルとされると、インバー
タ２８を介して、リセット信号がアクティブ状態のハイ
レベルとされ、チャージポンプ１４において、ＰＭＯＳ
２０はオフ状態、かつ、ＮＭＯＳ２６はオン状態とされ
る。従って、誤差信号は、ＰＭＯＳ２０によりチャージ
アップが停止され、かつ、ＮＭＯＳ２６によりディスチ
ャージされ、制御信号ＵＰ，ＤＯＷＮに係わらずローレ
ベルとされる。

【００４０】ここで、図示例のチャージポンプ１４にお
いては、リセット信号により、ＰＭＯＳ２０がオフ状態
とされるため、ＰＭＯＳ２０，２２の経路により、誤差
信号がチャージアップされるのを停止することができ、
ＰＭＯＳ２０，２２およびＮＭＯＳ２６の経路によるリ
ーク電流の発生を防止している。このため、イネーブル
信号を非アクティブ状態にした場合等のように、ＰＬＬ
回路１０の動作を停止させた場合の消費電力を低減する
ことができるという利点がある。

【００４１】続いて、チャージポンプ１４から出力され
たローレベルの誤差信号は、ループフィルタ１６によ
り、フィルタ定数に応じたアナログ信号に変換され、コ
ントロール信号の電圧レベルが低下される。従って、本
発明のＰＬＬ回路１０においては、例えばイネーブル信
号を非アクティブ状態とし、フィードバック信号の発振
が停止された場合であっても、リセット信号により、コ
ントロール信号の電圧レベルが低下されるため、デッド
ロック状態に陥るのを防止することができる。

【００４２】その後、イネーブル信号がアクティブ状態
であるハイレベルとされると、リセット信号は非アクテ
ィブ状態のローレベルとなり、チャージポンプ１４を構
成するＰＭＯＳ２０およびＮＭＯＳ２６は、それぞれオ
ン状態およびオフ状態となる。また、コントロール信号
の電圧レベルは低下されているため、電圧制御発振器１
８からは、コントロール信号の電圧レベルに応じた発振
周波数のフィードバック信号および出力信号が出力され
る。

【００４３】以後、上述するように、基準信号とフィー
ドバック信号とが繰り返し比較され、最終的に、基準信
号と出力信号との周波数および位相が再び同期される。

【００４４】このように、本発明のＰＬＬ回路１０にお
いては、リセット信号をアクティブ状態にしておくこと
により、コントロール信号の電圧レベルを低下すること
ができるため、ＰＬＬ回路１０がデッドロック状態に陥
るのを未然に防止することができるし、逆に、ＰＬＬ回
路１０がデッドロック状態に陥る可能性がある場合や、
実際にデッドロック状態に陥った場合であっても、リセ
ット信号をアクティブ状態にすることにより、正常なロ
ック状態に復帰させることができる。

【００４５】以上、本発明のＰＬＬ回路について詳細に
説明したが、本発明は上記実施例に限定されず、本発明
の主旨を逸脱しない範囲において、種々の改良や変更を
してもよいのはもちろんである。

【００４６】例えば、図３に、本発明のＰＬＬ回路の別
の実施例の概念図を示す。図示例のＰＬＬ回路４４は、
図１に示されるＰＬＬ回路１０において、ディスチャー
ジ回路をチャージポンプ１４とは独立に構成した場合の
一例を示すものである。なお、チャージポンプ３４は、
図４に示される従来のＰＬＬ回路３０と同一構成を有す
るものであるから、ここでは、図中同一構成要素に同一
符号を付し、その説明については省略する。

【００４７】図示例のＰＬＬ回路４４において、ディス
チャージ回路４６は、チャージポンプ３４を構成するＰ
ＭＯＳ４０およびＮＭＯＳ４２よりも大きいトランジス
タサイズのＮＭＯＳ４８を有する。そして、ＮＭＯＳ４
８のソースはグランドに接続され、そのゲートにはリセ
ット信号が入力され、そのドレインは、誤差信号に接続
されている。

【００４８】図示例のＰＬＬ回路４４においては、リセ
ット信号がアクティブ状態であるハイレベルとされる
と、ディスチャージ回路４６のＮＭＯＳ４８がオン状態
とされ、誤差信号がディスチャージされ、ループフィル
タ１６を経てコントロール信号の電圧レベルが低下され
る。ここで、ＰＭＯＳ４０およびＮＭＯＳ４８が同時に
オン状態となったときには、誤差信号は、これらのＰＭ
ＯＳ４０およびＮＭＯＳ４８のオン抵抗の分割比に応じ
た電圧レベルとなる。

【００４９】なお、リセット信号をアクティブ状態とす
ることにより、誤差信号の電圧レベルを低下し、その結
果として、コントロール信号の電圧レベルを低下させて
いるが、これに限定されず、例えば図３に示されるＰＬ
Ｌ回路４４において、ソースがグランドに接続され、そ
のゲートにリセット信号が入力されたＮ型ＭＯＳトラン
ジスタ４８のドレインをコントロール信号に接続し、コ
ントロール信号の電圧レベルを直接ディスチャージする
ようにしてもよい。

【００５０】

【発明の効果】以上詳細に説明したように、本発明のＰ
ＬＬ回路は、ディスチャージ回路を設け、リセット信号
の制御により、誤差信号またはコントロール信号の少な
くとも一方をディスチャージするようにしたものであ
る。従って、本発明のＰＬＬ回路によれば、リセット信
号の制御により、コントロール信号の電圧レベルを低下
させることができるため、ＰＬＬ回路がデッドロック状
態に陥るのを未然に防止することができるし、これとは
逆に、ＰＬＬ回路がデッドロック状態に陥る可能性があ
る場合や、実際にデッドロック状態に陥った場合であっ
ても、正常なロック状態に復帰させることもでき、安定
したＰＬＬ回路システムを構築することができる。ま
た、ディスチャージ回路により、チャージポンプによる
誤差信号へのチャージアップを停止しつつ、誤差信号を
ディスチャージするように構成することにより、より一
層の低消費電力化を図ることができる。

【図面の簡単な説明】

【図１】 本発明のＰＬＬ回路の一実施例の概念図であ
る。

【図２】 本発明のＰＬＬ回路の動作を表す一実施例の
タイミングチャートである。

【図３】 本発明のＰＬＬ回路の別の実施例の概念図で
ある。

【図４】 従来のＰＬＬ回路の一例の概念図である。

【図５】 従来のＰＬＬ回路の動作を表す一例のタイミ
ングチャートである。

【符号の説明】

１０，３０，４４ ＰＬＬ回路 １２，３２ 位相比較器 １４，３４ チャージポンプ １６，３６ ループフィルタ １８，３８ 電圧制御発振器 ２０，２２，４０ Ｐ型ＭＯＳトランジスタ（ＰＭＯ
Ｓ） ２４，２６，４２，４８ Ｎ型ＭＯＳトランジスタ（Ｎ
ＭＯＳ） ２８ インバータ ４６ ディスチャージ回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】基準信号とフィードバック信号との間の位
   相差を検出して制御信号を出力する位相比較器と、前記
   制御信号に応じて、前記基準信号とフィードバック信号
   との間の位相差に応じたパルス幅を有する誤差信号を出
   力するチャージポンプと、前記誤差信号のパルス幅に応
   じた電圧レベルを有するコントロール信号を出力するル
   ープフィルタと、前記コントロール信号の電圧レベルに
   応じた発振周波数の前記フィードバック信号を出力する
   電圧制御発振器と、リセット信号の制御により、前記誤
   差信号または前記コントロール信号の少なくとも一方を
   ディスチャージするディスチャージ回路とを有すること
   を特徴とするＰＬＬ回路。
2. 【請求項２】前記ディスチャージ回路は、前記チャージ
   ポンプによる誤差信号へのチャージアップを停止しつ
   つ、前記誤差信号をディスチャージすることを特徴とす
   る請求項１に記載のＰＬＬ回路。