JPH0851208A - 自己整合基体接点を有するsoiトランジスタおよび製造方法 - Google Patents
自己整合基体接点を有するsoiトランジスタおよび製造方法Info
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- JPH0851208A JPH0851208A JP7162653A JP16265395A JPH0851208A JP H0851208 A JPH0851208 A JP H0851208A JP 7162653 A JP7162653 A JP 7162653A JP 16265395 A JP16265395 A JP 16265395A JP H0851208 A JPH0851208 A JP H0851208A
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- 239000000758 substrate Substances 0.000 claims description 30
- 238000000034 method Methods 0.000 claims description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 12
- 150000004767 nitrides Chemical class 0.000 claims description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 10
- 229910052710 silicon Inorganic materials 0.000 claims description 10
- 239000010703 silicon Substances 0.000 claims description 10
- 238000000151 deposition Methods 0.000 claims description 6
- 238000005530 etching Methods 0.000 claims description 6
- 238000000059 patterning Methods 0.000 claims description 3
- 230000001590 oxidative effect Effects 0.000 claims description 2
- 239000012212 insulator Substances 0.000 claims 2
- 230000005669 field effect Effects 0.000 claims 1
- 230000003647 oxidation Effects 0.000 claims 1
- 238000007254 oxidation reaction Methods 0.000 claims 1
- 238000009413 insulation Methods 0.000 abstract 1
- 230000035515 penetration Effects 0.000 abstract 1
- 229920005591 polysilicon Polymers 0.000 description 9
- 239000002019 doping agent Substances 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
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- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
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Abstract
(57)【要約】
【目的】 本発明の目的は、ゲート延長部を通る自己整
合本体接点を有するSOIトランジスタを形成すること
により、面積の増大を最小にし、しかも従来の技術のよ
うに本体接点をソース中に貫通させる必要のない本体接
点を形成することにある。 【構成】 ソース(116)およびドレイン(114)
を***させて初期開口を画定し、コンフォーマル層(1
20)を付着させ、これをエッチングして開口を画定す
る側壁を形成し、これらの側壁を使用して接点開口をエ
ッチングして、絶縁側壁を支持する側壁支持部材を画定
し、コレクタ電極をゲートからもソースおよびドレイン
からも分離する。
合本体接点を有するSOIトランジスタを形成すること
により、面積の増大を最小にし、しかも従来の技術のよ
うに本体接点をソース中に貫通させる必要のない本体接
点を形成することにある。 【構成】 ソース(116)およびドレイン(114)
を***させて初期開口を画定し、コンフォーマル層(1
20)を付着させ、これをエッチングして開口を画定す
る側壁を形成し、これらの側壁を使用して接点開口をエ
ッチングして、絶縁側壁を支持する側壁支持部材を画定
し、コレクタ電極をゲートからもソースおよびドレイン
からも分離する。
Description
【0001】
【産業上の利用分野】本発明は、部分空乏型または完全
空乏型SOIトランジスタを有する回路を含む、薄膜S
OI集積回路に関するものである。
空乏型SOIトランジスタを有する回路を含む、薄膜S
OI集積回路に関するものである。
【0002】
【従来の技術】当技術分野では、部分空乏型SOIトラ
ンジスタのI−V曲線におけるいわゆる「キンク(ki
nk)」と、寄生ラッチアップの問題を解決するための
経済的な方法が求められてきた。これらの問題はいずれ
も、SOIトランジスタの基体がある電位に接続されな
い限り浮遊するという事実に関係する。
ンジスタのI−V曲線におけるいわゆる「キンク(ki
nk)」と、寄生ラッチアップの問題を解決するための
経済的な方法が求められてきた。これらの問題はいずれ
も、SOIトランジスタの基体がある電位に接続されな
い限り浮遊するという事実に関係する。
【0003】さらに、完全空乏型NチャネルSOI M
OSFETは、E.P.フェルプレーグ(Ver Ploeg)
らがIEDM(1992年)のp.33に報告している
ように、固有の寄生n−p−nバイポーラ・トランジス
タ効果が存在するため、ドレイン破壊電圧が低いという
問題がある。
OSFETは、E.P.フェルプレーグ(Ver Ploeg)
らがIEDM(1992年)のp.33に報告している
ように、固有の寄生n−p−nバイポーラ・トランジス
タ効果が存在するため、ドレイン破壊電圧が低いという
問題がある。
【0004】SOIトランジスタの基体に接点を作成す
る様々な方法が知られているが、それらは所定のトラン
ジスタ幅で処理できる電流の量が減少したり、過剰な空
間を占めるなど、様々な欠点を有する。
る様々な方法が知られているが、それらは所定のトラン
ジスタ幅で処理できる電流の量が減少したり、過剰な空
間を占めるなど、様々な欠点を有する。
【0005】
【発明が解決しようとする課題】本発明の目的は、従来
の技術の欠点をなくしたSOIトランジスタを提供する
ことにある。
の技術の欠点をなくしたSOIトランジスタを提供する
ことにある。
【0006】
【課題を解決するための手段】本発明は、ゲートを貫通
して形成された自己整合基体接点を有するSOIトラン
ジスタに関するものであり、これにより、接点のための
面積の増大が極めて少なくなり、かつ基体接点をソース
中に貫通させる従来の技術の方式のように、ソースを基
体に結合する必要がなくなる。
して形成された自己整合基体接点を有するSOIトラン
ジスタに関するものであり、これにより、接点のための
面積の増大が極めて少なくなり、かつ基体接点をソース
中に貫通させる従来の技術の方式のように、ソースを基
体に結合する必要がなくなる。
【0007】
【実施例】SOIトランジスタの基体浮遊の問題の解決
(本体接点の形成)は、原理的には簡単であるが、実施
は困難である。基体への接続は可能であるが、ソースま
たはドレインを貫通して接点を設けるとすれば、トラン
ジスタの幅を減少させなければならず、トランジスタの
外側に接点を設けるとすれば、不必要な面積を占めるこ
とになる。本発明によるトランジスタは、ゲートを貫通
する基体接点を使用することによりスペースを節減する
ことができる。
(本体接点の形成)は、原理的には簡単であるが、実施
は困難である。基体への接続は可能であるが、ソースま
たはドレインを貫通して接点を設けるとすれば、トラン
ジスタの幅を減少させなければならず、トランジスタの
外側に接点を設けるとすれば、不必要な面積を占めるこ
とになる。本発明によるトランジスタは、ゲートを貫通
する基体接点を使用することによりスペースを節減する
ことができる。
【0008】図13は、本発明により製造したトランジ
スタの上面図で、ゲート延長部210に自己整合基体接
点212を有する、ゲート110で分離されたソース1
16とドレイン114を示す。図1ないし図4は、図1
3の基体接点が形成される場所の、線1D−1Dで切断
した断面を示す。SOIウェーハは、下部基板10、S
OI酸化物(SiO2)層50、およびパターン形成し
た後、層102の不要部分を酸化して酸化物60を形成
する従来の工程により分離した、第1導電型に不純物が
ドープされた薄いシリコン層102の部分を備える。例
示的実施例では、ソースとドレインの間の線1D−1D
に沿った長さは約1μm以上であり、線2D−2Dに沿
ったMOSデバイスの対応するゲート長は0.5μm未
満である。この例では、層102の厚みは80nm未満
とする。
スタの上面図で、ゲート延長部210に自己整合基体接
点212を有する、ゲート110で分離されたソース1
16とドレイン114を示す。図1ないし図4は、図1
3の基体接点が形成される場所の、線1D−1Dで切断
した断面を示す。SOIウェーハは、下部基板10、S
OI酸化物(SiO2)層50、およびパターン形成し
た後、層102の不要部分を酸化して酸化物60を形成
する従来の工程により分離した、第1導電型に不純物が
ドープされた薄いシリコン層102の部分を備える。例
示的実施例では、ソースとドレインの間の線1D−1D
に沿った長さは約1μm以上であり、線2D−2Dに沿
ったMOSデバイスの対応するゲート長は0.5μm未
満である。この例では、層102の厚みは80nm未満
とする。
【0009】図2はいくつかの中間工程後の同じ部分を
示す図である。5〜10nmのゲート酸化物101、ト
ランジスタ・ゲートを形成するための多結晶シリコン
(ポリシリコン)層110(100〜200nmの範
囲)、および保護窒化物(Si3N4)のゲート誘電体1
07(12nm)からなる従来のゲート・スタックが形
成され、ソース116およびドレイン114はそれぞれ
第2導電型のドーパントを注入することにより形成さ
れ、アニーリングが行われている。
示す図である。5〜10nmのゲート酸化物101、ト
ランジスタ・ゲートを形成するための多結晶シリコン
(ポリシリコン)層110(100〜200nmの範
囲)、および保護窒化物(Si3N4)のゲート誘電体1
07(12nm)からなる従来のゲート・スタックが形
成され、ソース116およびドレイン114はそれぞれ
第2導電型のドーパントを注入することにより形成さ
れ、アニーリングが行われている。
【0010】図3では、ゲート・スタックの縁部に薄い
(10nm)酸化物層を成長させた後、30nmのCV
D酸化物層を付着させ、エッチングして外部のゲート側
壁スペーサ115を従来の方法により形成させたところ
を示す。
(10nm)酸化物層を成長させた後、30nmのCV
D酸化物層を付着させ、エッチングして外部のゲート側
壁スペーサ115を従来の方法により形成させたところ
を示す。
【0011】これらの外部スペーサは、LDDのソース
およびドレインを形成するのに使用するだけではなく、
次の工程でソースおよびドレインの上の開口中に、15
0nmのドーピングしたCVDポリシリコンを選択的に
付着させることによって形成される、ポリシリコンの隆
起したソース接点部材106およびドレイン接点部材1
08から、ゲートを分離する働きもする。ソース接点部
材106およびドレイン接点部材108の上部は、熱酸
化物キャップ70(120nm)でシールされる。この
例示的実施例では、キャップ酸化物は、後の工程で自己
整合開口を画定するのに十分な量だけゲート誘電体10
7より上に突出している。ゲートの上に、ゲートを保護
するのに十分な厚み(ゲートの厚みの半分を超える厚
み)のCVD窒化物120のコンフォーマル層(図4)
を付着させると、この図に示す工程が完了する。
およびドレインを形成するのに使用するだけではなく、
次の工程でソースおよびドレインの上の開口中に、15
0nmのドーピングしたCVDポリシリコンを選択的に
付着させることによって形成される、ポリシリコンの隆
起したソース接点部材106およびドレイン接点部材1
08から、ゲートを分離する働きもする。ソース接点部
材106およびドレイン接点部材108の上部は、熱酸
化物キャップ70(120nm)でシールされる。この
例示的実施例では、キャップ酸化物は、後の工程で自己
整合開口を画定するのに十分な量だけゲート誘電体10
7より上に突出している。ゲートの上に、ゲートを保護
するのに十分な厚み(ゲートの厚みの半分を超える厚
み)のCVD窒化物120のコンフォーマル層(図4)
を付着させると、この図に示す工程が完了する。
【0012】図5ないし図8は、同じ工程をゲートに適
用した場合を、図13の線2D−2Dの断面図で示した
ものである。図8で、窒化物120の側壁がほぼゲート
110上にあることに注目されたい。図13の点線で示
したブロックアウト・マスク180は、必須のものでは
ないが、図4および図8に示す工程の後に、基体接点部
分(図13の212)のみを露出させ、ゲートを保護す
るために任意選択で使用される。図8の点線125は、
窒化物120の厚みが、側壁がオーバーラップ厚みに達
するのに十分な厚みになった時点の状況を示す。この場
合、任意選択のブロックアウト・マスクは不要である。
この例示的実施例では、ゲートの上面がソースとドレイ
ンの間で公称250nmで、窒化物120の厚みが15
0nmであれば、ブロックアウト・マスクがなくても開
口のエッチングの間、ゲートは保護される。
用した場合を、図13の線2D−2Dの断面図で示した
ものである。図8で、窒化物120の側壁がほぼゲート
110上にあることに注目されたい。図13の点線で示
したブロックアウト・マスク180は、必須のものでは
ないが、図4および図8に示す工程の後に、基体接点部
分(図13の212)のみを露出させ、ゲートを保護す
るために任意選択で使用される。図8の点線125は、
窒化物120の厚みが、側壁がオーバーラップ厚みに達
するのに十分な厚みになった時点の状況を示す。この場
合、任意選択のブロックアウト・マスクは不要である。
この例示的実施例では、ゲートの上面がソースとドレイ
ンの間で公称250nmで、窒化物120の厚みが15
0nmであれば、ブロックアウト・マスクがなくても開
口のエッチングの間、ゲートは保護される。
【0013】図9は、適当なガスを使用して従来の窒化
物、ポリシリコン、酸化物の3段階反応性イオン・エッ
チング(RIE)により、窒化物層120および107
とポリシリコン層110を、基体接点212を収納する
開口212'を残してシリコン層102までエッチング
した後の、同じ領域の線1D−1Dの断面を示す。この
段階で、側壁部材は、ゲート酸化物101上のゲート・
ポリシリコン110と、窒化物120で形成された上部
側壁205とからなり、側壁部材205は外部側壁11
5によりソースおよびドレインから分離されている。当
業者には、基体接点をゲート延長部210から分離する
対応する側壁が開口212'内に必要なことは明白であ
ろう。
物、ポリシリコン、酸化物の3段階反応性イオン・エッ
チング(RIE)により、窒化物層120および107
とポリシリコン層110を、基体接点212を収納する
開口212'を残してシリコン層102までエッチング
した後の、同じ領域の線1D−1Dの断面を示す。この
段階で、側壁部材は、ゲート酸化物101上のゲート・
ポリシリコン110と、窒化物120で形成された上部
側壁205とからなり、側壁部材205は外部側壁11
5によりソースおよびドレインから分離されている。当
業者には、基体接点をゲート延長部210から分離する
対応する側壁が開口212'内に必要なことは明白であ
ろう。
【0014】次の工程は図10に示すもので、内壁およ
びゲート延長部開口212'の底部に延びるコンフォー
マルCVD窒化物(または酸化物・窒化物)層130
が、ウェーハ上に付着されている。数字117で示す部
分は、ポリシリコン110の内面、および開口を画定す
る間に露出する層102の上部に、層130を付着させ
る前に任意選択で再酸化させる部分を示す。誘電層13
0に従来のRIE法により方向性エッチングを施して、
基板に達するまで垂直エッチングをし、図11に示すよ
うな側壁132を形成する。最後に、ポリシリコン層1
40を付着させ、適当なドーパントでドーピングし、パ
ターン形成およびアニーリングを行って、図12に示す
ような基体接点を形成する。基体接点用のドーパント
は、基体と同じ極性(N−FETの場合はP型)でなけ
ればならない。基体接点140は、シリコン層102で
ある基体に接触し、基体の少数キャリアを集めて外部へ
流すコレクタ電極として働くことができる。
びゲート延長部開口212'の底部に延びるコンフォー
マルCVD窒化物(または酸化物・窒化物)層130
が、ウェーハ上に付着されている。数字117で示す部
分は、ポリシリコン110の内面、および開口を画定す
る間に露出する層102の上部に、層130を付着させ
る前に任意選択で再酸化させる部分を示す。誘電層13
0に従来のRIE法により方向性エッチングを施して、
基板に達するまで垂直エッチングをし、図11に示すよ
うな側壁132を形成する。最後に、ポリシリコン層1
40を付着させ、適当なドーパントでドーピングし、パ
ターン形成およびアニーリングを行って、図12に示す
ような基体接点を形成する。基体接点用のドーパント
は、基体と同じ極性(N−FETの場合はP型)でなけ
ればならない。基体接点140は、シリコン層102で
ある基体に接触し、基体の少数キャリアを集めて外部へ
流すコレクタ電極として働くことができる。
【0015】ゲート接点と、ソース接点およびドレイン
接点は、従来のどの方法で形成してもよく、その後、好
適なバックエンド処理を使用して、回路を完成させるこ
とができる。
接点は、従来のどの方法で形成してもよく、その後、好
適なバックエンド処理を使用して、回路を完成させるこ
とができる。
【0016】当業者は、ゲート延長部210の長さは重
要ではないことを理解するであろう。というのは、ゲー
ト延長部210が占める活性領域の部分がトランジスタ
を通る電流には寄与しないので、ソースおよびドレイン
の延長部上に、必要なだけ延ばすことができるためであ
る。すなわち、ゲート延長部210は、快適な許容差を
設けるのに十分広くすることができるので、開口21
2'をゲート延長部210に整合させることは容易にな
る。
要ではないことを理解するであろう。というのは、ゲー
ト延長部210が占める活性領域の部分がトランジスタ
を通る電流には寄与しないので、ソースおよびドレイン
の延長部上に、必要なだけ延ばすことができるためであ
る。すなわち、ゲート延長部210は、快適な許容差を
設けるのに十分広くすることができるので、開口21
2'をゲート延長部210に整合させることは容易にな
る。
【0017】開口212'を包囲する側壁支持部材20
5を形成するゲート110の延長部は、内部および外部
の側壁を支持し、これにより自己整合開口が可能にな
る。
5を形成するゲート110の延長部は、内部および外部
の側壁を支持し、これにより自己整合開口が可能にな
る。
【0018】2個以上のゲートを結合させたファン・ア
ウトその他の回路の場合、ゲート110のポリシリコン
は、ゲートの軸に沿って延び、隣接するトランジスタの
ゲート(図13では点線110'で示す)を形成し、し
たがって同じ基体接点を両方のトランジスタに使用する
ことにより、スペースを節約することができる。
ウトその他の回路の場合、ゲート110のポリシリコン
は、ゲートの軸に沿って延び、隣接するトランジスタの
ゲート(図13では点線110'で示す)を形成し、し
たがって同じ基体接点を両方のトランジスタに使用する
ことにより、スペースを節約することができる。
【0019】当業者には、トランジスタのゲートが共通
の点で合体して基体接点を共用する、多数の配置が使用
できることが理解できるであろう。それぞれのゲートが
共通の軸上に配置された2個のトランジスタの上記の例
のほかに、ソースおよびドレインを通って延びる軸に沿
って心違いの平行な2個のゲートに、垂直な軸に沿って
2個のゲートを連結するゲート延長部を設けることもで
きる。
の点で合体して基体接点を共用する、多数の配置が使用
できることが理解できるであろう。それぞれのゲートが
共通の軸上に配置された2個のトランジスタの上記の例
のほかに、ソースおよびドレインを通って延びる軸に沿
って心違いの平行な2個のゲートに、垂直な軸に沿って
2個のゲートを連結するゲート延長部を設けることもで
きる。
【0020】あるいは、幅が均一なゲート内に基体接点
の開口を形成することが望ましいこともある。その場
合、開口212は、ゲートのパターン形成を行うのと同
じ工程で形成すると、開口をゲートに正しく整合させる
ことができる。この場合、基体接点が基体と同じ極性を
有する必要があるため、ソースおよびドレインの注入
中、必須ではないブロックアウト・マスクで開口を覆う
ことが必要になる。
の開口を形成することが望ましいこともある。その場
合、開口212は、ゲートのパターン形成を行うのと同
じ工程で形成すると、開口をゲートに正しく整合させる
ことができる。この場合、基体接点が基体と同じ極性を
有する必要があるため、ソースおよびドレインの注入
中、必須ではないブロックアウト・マスクで開口を覆う
ことが必要になる。
【0021】さらに別の方法では、ソースおよびドレイ
ンの注入後、層120の付着前に開口212を形成する
ことにより、層120が必要な分離側壁を形成し、層1
30を省略することができる。
ンの注入後、層120の付着前に開口212を形成する
ことにより、層120が必要な分離側壁を形成し、層1
30を省略することができる。
【0022】当業者は、本開示に照らして容易に本発明
の修正例を考案することができよう。特許請求の範囲は
上記の実施例に限定されるものではない。
の修正例を考案することができよう。特許請求の範囲は
上記の実施例に限定されるものではない。
【0023】
【発明の効果】本発明により接点のための面積の増大を
極めて少なくし、またソースを基体に接合する必要がな
く、トランジスタの幅を減少させることもないという従
来にない自己整合基体接点を有するSOIトランジスタ
が実現できた。
極めて少なくし、またソースを基体に接合する必要がな
く、トランジスタの幅を減少させることもないという従
来にない自己整合基体接点を有するSOIトランジスタ
が実現できた。
【図面の簡単な説明】
【図1】本発明によるSOIトランジスタの一部である
本体接点を示す断面図である。
本体接点を示す断面図である。
【図2】本発明によるSOIトランジスタの一部である
本体接点を示す断面図である。
本体接点を示す断面図である。
【図3】本発明によるSOIトランジスタの一部である
本体接点を示す断面図である。
本体接点を示す断面図である。
【図4】本発明によるSOIトランジスタの一部である
本体接点を示す断面図である。
本体接点を示す断面図である。
【図5】本発明によるSOIトランジスタのゲートを示
す断面図である。
す断面図である。
【図6】本発明によるSOIトランジスタのゲートを示
す断面図である。
す断面図である。
【図7】本発明によるSOIトランジスタのゲートを示
す断面図である。
す断面図である。
【図8】本発明によるSOIトランジスタのゲートを示
す断面図である。
す断面図である。
【図9】工程の後半における本体接点の一部を示す断面
図である。
図である。
【図10】工程の後半における本体接点の一部を示す断
面図である。
面図である。
【図11】工程の後半における本体接点の一部を示す断
面図である。
面図である。
【図12】工程の後半における本体接点の一部を示す断
面図である。
面図である。
【図13】図1ないし図12のトランジスタの上面図で
ある。
ある。
10 基板 50 SOI酸化物層 60 酸化物 101 ゲート酸化物 102 シリコン層 106 ソース接点 107 ゲート誘電体 108 ドレイン接点 110 多結晶シリコン層 114 ドレイン 116 ソース 120 CVD窒化物
───────────────────────────────────────────────────── フロントページの続き (72)発明者 タキ・ナセル・ブーティ アメリカ合衆国12545 ニューヨーク州ミ ルブルック キラーン・ロード ボックス 132 (72)発明者 チャン=ミン・シエ アメリカ合衆国12524 ニューヨーク州フ ィッシュキル スターミル・ロード 78 (72)発明者 ルイ・ル=チェン・シュー アメリカ合衆国12524 ニューヨーク州フ ィッシュキル クロスビー・コート 7
Claims (4)
- 【請求項1】絶縁基板上に設けられたシリコン層中に活
性トランジスタ領域を画定する工程と、 ゲート酸化物、ゲートおよびゲート誘電体を備えるゲー
ト・スタックを形成する工程と、 上記ゲート・スタックをパターン形成して、ゲート延長
部を有するゲートを画定し、さらに上記活性領域中に上
記ゲートに隣接してソース領域とドレイン領域を画定す
る工程と、 上記ゲートの縁部に絶縁ゲート側壁を形成する工程と、 上記ソースおよびドレインの上に、上記絶縁ゲート側壁
によって上記ゲートから絶縁されたソース接点部材およ
びドレイン接点部材を形成する工程と、 上記ソース接点部材およびドレイン接点部材の上に、上
記ゲート誘電体の上面より高い位置に上面を有し、上記
ゲート延長部に隣接した側壁画定用縁部を有するキャッ
プ誘電体を形成する工程と、 上記ゲート誘電体およびキャップ誘電体の上に、開口画
定用の第1のコンフォーマル誘電体層を付着させ、上記
ゲート誘電体の上に、上記コンフォーマル誘電体層で覆
われた底部を有する開口位置を画定し、上記キャップ誘
電体の上記側壁画定用縁部の上に内部開口側壁を画定す
る工程と、 上記第1のコンフォーマル誘電体層と、上記ゲート延長
部を通して方向性エッチングを行って、開口を形成し、
上記内部開口側壁の位置に側壁部材を形成する工程と、 上記開口中に延びる第2のコンフォーマル誘電体層を付
着させる工程と、 上記第2のコンフォーマル誘電体層の方向性エッチング
を行って、上記開口の内壁上に絶縁性の内部側壁を有す
る基体接点開口を形成する工程とを含むSOI電界効果
トランジスタの製造方法。 - 【請求項2】上記ゲート誘電体が窒化物層で形成され、
上記ソース接点部材およびドレイン接点部材が多結晶シ
リコンで形成され、キャップ誘電体が熱酸化により形成
された酸化物であり、上記キャップ誘電体が上記ソース
およびドレインの上に自己整合することを特徴とする、
請求項1に記載の方法。 - 【請求項3】上記第1のコンフォーマル誘電体層と上記
ゲート延長部とを通して方向性エッチングを行う上記工
程の後に、上記ゲートの露出部分を酸化させる工程を含
むことを特徴とする、請求項1に記載の方法。 - 【請求項4】絶縁基板上に設けられたシリコン層と、上
記シリコン層に間隔をあけて形成されたソースおよびド
レインと、 上記ソースおよびドレインの間の上記シリコン層の領域
上にゲート絶縁体を介して形成されたゲートと、 上記ゲートに接続され、上記ゲート絶縁体を介して上記
シリコン層上に形成されたゲート延長部と、 上記ソースおよびドレインに設けられたソース接点部材
およびドレイン接点部材と、 上記ゲート延長部を貫通して上記シリコン層と接触する
ように形成され、絶縁側壁により上記ゲートから分離さ
れている上記基体接点とを備えるSOI電界効果トラン
ジスタ。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
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US08/268,380 US5405795A (en) | 1994-06-29 | 1994-06-29 | Method of forming a SOI transistor having a self-aligned body contact |
US268380 | 1994-06-29 |
Publications (2)
Publication Number | Publication Date |
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JPH0851208A true JPH0851208A (ja) | 1996-02-20 |
JP3127101B2 JP3127101B2 (ja) | 2001-01-22 |
Family
ID=23022741
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP07162653A Expired - Fee Related JP3127101B2 (ja) | 1994-06-29 | 1995-06-28 | Soi電界効果トランジスタおよびその製造方法 |
Country Status (4)
Country | Link |
---|---|
US (3) | US5405795A (ja) |
EP (1) | EP0690514A3 (ja) |
JP (1) | JP3127101B2 (ja) |
KR (1) | KR0141522B1 (ja) |
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- 1994-11-10 US US08/336,956 patent/US5962895A/en not_active Expired - Lifetime
-
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- 1995-04-27 EP EP95480050A patent/EP0690514A3/en not_active Withdrawn
- 1995-06-28 KR KR1019950017750A patent/KR0141522B1/ko not_active IP Right Cessation
- 1995-06-28 JP JP07162653A patent/JP3127101B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
US5405795A (en) | 1995-04-11 |
US5729039A (en) | 1998-03-17 |
JP3127101B2 (ja) | 2001-01-22 |
EP0690514A3 (en) | 1998-02-11 |
KR0141522B1 (ko) | 1998-06-01 |
KR960002808A (ko) | 1996-01-26 |
US5962895A (en) | 1999-10-05 |
EP0690514A2 (en) | 1996-01-03 |
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---|---|---|---|
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