JP2002118260A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】 ＳＯＩデバイスにおけるインパクトイオン化
に伴う基板浮遊効果を十分に抑制しつつ、トランジスタ
性能を阻害することのない半導体装置の製造方法を提供
する。 【解決手段】 本発明に係る半導体装置の製造方法は、
ＳＯＩ基板１を準備する工程と、単結晶Ｓｉ層４にトレ
ンチ４ａ，４ｂを形成する工程と、トレンチ内の側壁か
ら単結晶Ｓｉ層の底部にＡｒイオン９を注入することに
より、単結晶Ｓｉ層４の底部にダメージ層１１を形成す
る工程と、トレンチ内にシリコン酸化膜を埋め込む工程
と、単結晶Ｓｉ層の表面にゲート酸化膜を形成する工程
と、ゲート酸化膜上にゲート電極を形成する工程と、ゲ
ート電極をマスクとして単結晶Ｓｉ層に不純物イオンを
注入する工程と、単結晶Ｓｉ層にアニールを施すことに
より、単結晶Ｓｉ層にソース／ドレイン領域の拡散層を
形成する工程と、を具備する。
に伴う基板浮遊効果を十分に抑制しつつ、トランジスタ
性能を阻害することのない半導体装置の製造方法を提供
する。 【解決手段】 本発明に係る半導体装置の製造方法は、
ＳＯＩ基板１を準備する工程と、単結晶Ｓｉ層４にトレ
ンチ４ａ，４ｂを形成する工程と、トレンチ内の側壁か
ら単結晶Ｓｉ層の底部にＡｒイオン９を注入することに
より、単結晶Ｓｉ層４の底部にダメージ層１１を形成す
る工程と、トレンチ内にシリコン酸化膜を埋め込む工程
と、単結晶Ｓｉ層の表面にゲート酸化膜を形成する工程
と、ゲート酸化膜上にゲート電極を形成する工程と、ゲ
ート電極をマスクとして単結晶Ｓｉ層に不純物イオンを
注入する工程と、単結晶Ｓｉ層にアニールを施すことに
より、単結晶Ｓｉ層にソース／ドレイン領域の拡散層を
形成する工程と、を具備する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＳＯＩ構造を有す
る半導体装置の製造方法に関する。特には、基板浮遊効
果を十分に抑制できる半導体装置の製造方法に関する。
る半導体装置の製造方法に関する。特には、基板浮遊効
果を十分に抑制できる半導体装置の製造方法に関する。
【０００２】
【従来の技術】絶縁膜上の単結晶半導体層にトランジス
タを構成する手法はＳＯＩ(Silicon On Insulator)構造
として公知である。以下、ＳＯＩ基板に形成されたＭＯ
Ｓトランジスタの製造方法について説明する。
タを構成する手法はＳＯＩ(Silicon On Insulator)構造
として公知である。以下、ＳＯＩ基板に形成されたＭＯ
Ｓトランジスタの製造方法について説明する。
【０００３】図４（ａ），（ｂ）は、従来の半導体装置
の製造方法を示す断面図である。まず、ＳＯＩ基板１０
１を準備する。このＳＯＩ基板１０１は、単結晶シリコ
ンからなる支持基板１０２と、この支持基板１０２上に
形成された絶縁膜１０３と、この絶縁膜１０３上に形成
された単結晶Ｓｉ層１０４と、から構成されている。な
お、ＳＯＩ基板１０１は、種々の製造方法により製造す
ることが可能であり、例えば、張り合わせ法、ＳＩＭＯ
Ｘ(separation by Implanted oxygen)などにより製造す
ることも可能である。張り合わせ法とは、表面に絶縁膜
を有するシリコン基板を２つ準備し、これらのシリコン
基板の絶縁膜を互いに張り合わせることによりＳＯＩ基
板を製造する方法である。ＳＩＭＯＸとは、単結晶シリ
コン基板中に酸素を高濃度にイオン注入してシリコン基
板内部に酸化膜を形成することによりＳＯＩ基板を製造
する方法である。
の製造方法を示す断面図である。まず、ＳＯＩ基板１０
１を準備する。このＳＯＩ基板１０１は、単結晶シリコ
ンからなる支持基板１０２と、この支持基板１０２上に
形成された絶縁膜１０３と、この絶縁膜１０３上に形成
された単結晶Ｓｉ層１０４と、から構成されている。な
お、ＳＯＩ基板１０１は、種々の製造方法により製造す
ることが可能であり、例えば、張り合わせ法、ＳＩＭＯ
Ｘ(separation by Implanted oxygen)などにより製造す
ることも可能である。張り合わせ法とは、表面に絶縁膜
を有するシリコン基板を２つ準備し、これらのシリコン
基板の絶縁膜を互いに張り合わせることによりＳＯＩ基
板を製造する方法である。ＳＩＭＯＸとは、単結晶シリ
コン基板中に酸素を高濃度にイオン注入してシリコン基
板内部に酸化膜を形成することによりＳＯＩ基板を製造
する方法である。
【０００４】次に、図４（ａ）に示すように、単結晶Ｓ
ｉ層１０４にトレンチを形成し、このトレンチ内にシリ
コン酸化膜を埋め込む。これにより、絶縁膜１０３上の
素子分離領域にはシリコン酸化膜からなる素子分離膜１
０５が形成される。次に、単結晶Ｓｉ層１０４にＰ型不
純物をイオン注入する。
ｉ層１０４にトレンチを形成し、このトレンチ内にシリ
コン酸化膜を埋め込む。これにより、絶縁膜１０３上の
素子分離領域にはシリコン酸化膜からなる素子分離膜１
０５が形成される。次に、単結晶Ｓｉ層１０４にＰ型不
純物をイオン注入する。
【０００５】この後、単結晶Ｓｉ層１０４の表面に熱酸
化法によりゲート酸化膜１０６を形成する。次に、この
ゲート酸化膜１０６を含む全面上にポリシリコン膜を堆
積し、このポリシリコン膜をパターニングすることによ
り、ゲート酸化膜上にゲート電極１０７が形成される。
化法によりゲート酸化膜１０６を形成する。次に、この
ゲート酸化膜１０６を含む全面上にポリシリコン膜を堆
積し、このポリシリコン膜をパターニングすることによ
り、ゲート酸化膜上にゲート電極１０７が形成される。
【０００６】次に、ＳＯＩ基板１０１を回転させなが
ら、単結晶Ｓｉ層１０４の底部で濃度が最大となるよう
な条件で高エネルギーのＡｒイオン１０９を斜めにイオ
ン注入する。これにより、ゲート電極の下方に位置する
単結晶Ｓｉ層１０４の底部に結晶欠陥からなるダメージ
層１１１が形成される。このダメージ層１１１は、ＳＯ
Ｉデバイスにおけるインパクトイオン化に伴う基板浮遊
効果を抑制するためのものである。つまり、ダメージ層
が無い場合は、単結晶Ｓｉ層１０４が支持基板１０２か
ら絶縁されているので、ドレイン強電界等により発生し
た少数キャリア（正孔）が単結晶Ｓｉ層内に過渡的に蓄
積され、これにより閾値電圧が変動するが、ダメージ層
１１１がある場合は、単結晶Ｓｉ層内に発生した正孔の
再結合を促し、正孔のライフタイムを短くすることによ
り、単結晶Ｓｉ層内に正孔が蓄積されるのを抑制するこ
とができ、基板浮遊効果を抑制することができる。
ら、単結晶Ｓｉ層１０４の底部で濃度が最大となるよう
な条件で高エネルギーのＡｒイオン１０９を斜めにイオ
ン注入する。これにより、ゲート電極の下方に位置する
単結晶Ｓｉ層１０４の底部に結晶欠陥からなるダメージ
層１１１が形成される。このダメージ層１１１は、ＳＯ
Ｉデバイスにおけるインパクトイオン化に伴う基板浮遊
効果を抑制するためのものである。つまり、ダメージ層
が無い場合は、単結晶Ｓｉ層１０４が支持基板１０２か
ら絶縁されているので、ドレイン強電界等により発生し
た少数キャリア（正孔）が単結晶Ｓｉ層内に過渡的に蓄
積され、これにより閾値電圧が変動するが、ダメージ層
１１１がある場合は、単結晶Ｓｉ層内に発生した正孔の
再結合を促し、正孔のライフタイムを短くすることによ
り、単結晶Ｓｉ層内に正孔が蓄積されるのを抑制するこ
とができ、基板浮遊効果を抑制することができる。
【０００７】この後、図４（ｂ）に示すように、ゲート
電極１０７をマスクとして低濃度のＮ型不純物イオンを
イオン注入する。次に、ゲート電極１０７を含む全面上
にＣＶＤ（Chemical Vapor Deposition）法によりシリ
コン酸化膜を堆積し、このシリコン酸化膜を全面エッチ
ングすることにより、ゲート電極１０７の側壁にはシリ
コン酸化膜からなるサイドウォール１１３が形成され
る。
電極１０７をマスクとして低濃度のＮ型不純物イオンを
イオン注入する。次に、ゲート電極１０７を含む全面上
にＣＶＤ（Chemical Vapor Deposition）法によりシリ
コン酸化膜を堆積し、このシリコン酸化膜を全面エッチ
ングすることにより、ゲート電極１０７の側壁にはシリ
コン酸化膜からなるサイドウォール１１３が形成され
る。
【０００８】次に、サイドウォール１１３及びゲート電
極１０７をマスクとしてＮ型不純物イオンをイオン注入
する。この後、ＳＯＩ基板１０１にアニールを施すこと
により、単結晶Ｓｉ層１０４には低濃度のＮ型拡散層１
１５及びソース／ドレイン領域のＮ型拡散層１１６，１
１７が形成される。
極１０７をマスクとしてＮ型不純物イオンをイオン注入
する。この後、ＳＯＩ基板１０１にアニールを施すこと
により、単結晶Ｓｉ層１０４には低濃度のＮ型拡散層１
１５及びソース／ドレイン領域のＮ型拡散層１１６，１
１７が形成される。
【０００９】
【発明が解決しようとする課題】ところで、上記従来の
半導体装置の製造方法では、Ａｒイオン１０９をイオン
注入する際、単結晶Ｓｉ層１０４の底部で濃度が最大と
なるような条件とすることにより、単結晶Ｓｉ層の底部
に結晶欠陥からなるダメージ層１１１が形成されるよう
にしている。このため、結晶欠陥の濃度は単結晶Ｓｉ層
の底部が最も高くなる。しかし、この結晶欠陥は、単結
晶Ｓｉ層の底部より濃度は低いが、結晶欠陥が形成され
て欲しくない場所であるソース／ドレイン領域の拡散層
１１６，１１７にも形成されてしまう。これにより、例
えばＮチャンネルＭＯＳトランジスタの場合、多数キャ
リア（電子）がソース／ドレイン領域の結晶欠陥（ダメ
ージ部分）にトラップされてしまい、所望のトランジス
タ性能を発揮することができなくなる。
半導体装置の製造方法では、Ａｒイオン１０９をイオン
注入する際、単結晶Ｓｉ層１０４の底部で濃度が最大と
なるような条件とすることにより、単結晶Ｓｉ層の底部
に結晶欠陥からなるダメージ層１１１が形成されるよう
にしている。このため、結晶欠陥の濃度は単結晶Ｓｉ層
の底部が最も高くなる。しかし、この結晶欠陥は、単結
晶Ｓｉ層の底部より濃度は低いが、結晶欠陥が形成され
て欲しくない場所であるソース／ドレイン領域の拡散層
１１６，１１７にも形成されてしまう。これにより、例
えばＮチャンネルＭＯＳトランジスタの場合、多数キャ
リア（電子）がソース／ドレイン領域の結晶欠陥（ダメ
ージ部分）にトラップされてしまい、所望のトランジス
タ性能を発揮することができなくなる。
【００１０】本発明は上記のような事情を考慮してなさ
れたものであり、その目的は、ＳＯＩデバイスにおける
インパクトイオン化に伴う基板浮遊効果を十分に抑制し
つつ、トランジスタ性能を阻害することのない半導体装
置の製造方法を提供することにある。
れたものであり、その目的は、ＳＯＩデバイスにおける
インパクトイオン化に伴う基板浮遊効果を十分に抑制し
つつ、トランジスタ性能を阻害することのない半導体装
置の製造方法を提供することにある。
【００１１】
【課題を解決するための手段】上記課題を解決するた
め、本発明に係る半導体装置の製造方法は、支持基板、
その上に形成された第１絶縁膜及びその上に形成された
単結晶Ｓｉ層を有するＳＯＩ基板を準備する工程と、単
結晶Ｓｉ層にトレンチを形成する工程と、このトレンチ
内の側壁から単結晶Ｓｉ層の底部に欠陥形成用イオンを
注入することにより、単結晶Ｓｉ層の底部に結晶欠陥か
らなるダメージ層を形成する工程と、トレンチ内に第２
絶縁膜を埋め込む工程と、単結晶Ｓｉ層の表面にゲート
絶縁膜を形成する工程と、このゲート絶縁膜上にゲート
電極を形成する工程と、ゲート電極をマスクとして単結
晶Ｓｉ層に不純物イオンを注入する工程と、単結晶Ｓｉ
層にアニールを施すことにより、単結晶Ｓｉ層にソース
／ドレイン領域の拡散層を形成する工程と、を具備する
ことを特徴とする。
め、本発明に係る半導体装置の製造方法は、支持基板、
その上に形成された第１絶縁膜及びその上に形成された
単結晶Ｓｉ層を有するＳＯＩ基板を準備する工程と、単
結晶Ｓｉ層にトレンチを形成する工程と、このトレンチ
内の側壁から単結晶Ｓｉ層の底部に欠陥形成用イオンを
注入することにより、単結晶Ｓｉ層の底部に結晶欠陥か
らなるダメージ層を形成する工程と、トレンチ内に第２
絶縁膜を埋め込む工程と、単結晶Ｓｉ層の表面にゲート
絶縁膜を形成する工程と、このゲート絶縁膜上にゲート
電極を形成する工程と、ゲート電極をマスクとして単結
晶Ｓｉ層に不純物イオンを注入する工程と、単結晶Ｓｉ
層にアニールを施すことにより、単結晶Ｓｉ層にソース
／ドレイン領域の拡散層を形成する工程と、を具備する
ことを特徴とする。
【００１２】上記半導体装置の製造方法によれば、単結
晶Ｓｉ層にトレンチを形成し、このトレンチ内の側壁か
ら単結晶Ｓｉ層の底部に欠陥形成用イオンを注入するこ
とにより、トレンチ近傍に位置する単結晶Ｓｉ層の底部
に結晶欠陥からなるダメージ層を形成している。このよ
うにトレンチ内の側壁から欠陥形成用イオンを注入する
ため、該欠陥形成用イオンがソース／ドレイン領域を通
過するのを抑制して単結晶Ｓｉ層の底部に直接注入する
ことができる。従って、結晶欠陥が形成されて欲しくな
い場所には形成されないので、トランジスタ性能を阻害
することなく、ＳＯＩデバイスにおけるインパクトイオ
ン化に伴う基板浮遊効果を十分に抑制することもでき
る。
晶Ｓｉ層にトレンチを形成し、このトレンチ内の側壁か
ら単結晶Ｓｉ層の底部に欠陥形成用イオンを注入するこ
とにより、トレンチ近傍に位置する単結晶Ｓｉ層の底部
に結晶欠陥からなるダメージ層を形成している。このよ
うにトレンチ内の側壁から欠陥形成用イオンを注入する
ため、該欠陥形成用イオンがソース／ドレイン領域を通
過するのを抑制して単結晶Ｓｉ層の底部に直接注入する
ことができる。従って、結晶欠陥が形成されて欲しくな
い場所には形成されないので、トランジスタ性能を阻害
することなく、ＳＯＩデバイスにおけるインパクトイオ
ン化に伴う基板浮遊効果を十分に抑制することもでき
る。
【００１３】また、本発明に係る半導体装置の製造方法
において、上記ダメージ層を形成する工程では、トレン
チ内の側壁から単結晶Ｓｉ層の底部に欠陥形成用イオン
を注入する際に、ＳＯＩ基板を回転させながら該欠陥形
成用イオンを斜めに注入することが好ましい。
において、上記ダメージ層を形成する工程では、トレン
チ内の側壁から単結晶Ｓｉ層の底部に欠陥形成用イオン
を注入する際に、ＳＯＩ基板を回転させながら該欠陥形
成用イオンを斜めに注入することが好ましい。
【００１４】また、本発明に係る半導体装置の製造方法
において、上記ダメージ層は、ソース／ドレイン領域の
拡散層の下に位置することが好ましい。
において、上記ダメージ層は、ソース／ドレイン領域の
拡散層の下に位置することが好ましい。
【００１５】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。図１〜図３は、本発明の実
施の形態による半導体装置の製造方法を示す断面図であ
る。
施の形態について説明する。図１〜図３は、本発明の実
施の形態による半導体装置の製造方法を示す断面図であ
る。
【００１６】まず、ＳＯＩ基板１を準備する。このＳＯ
Ｉ基板１は、単結晶シリコンからなる支持基板２と、こ
の支持基板２上に形成された絶縁膜３と、この絶縁膜３
上に形成された単結晶Ｓｉ層４と、から構成されてい
る。なお、ＳＯＩ基板１は、種々の製造方法により製造
することが可能であり、例えば、張り合わせ法、ＳＩＭ
ＯＸなどにより製造することも可能である。
Ｉ基板１は、単結晶シリコンからなる支持基板２と、こ
の支持基板２上に形成された絶縁膜３と、この絶縁膜３
上に形成された単結晶Ｓｉ層４と、から構成されてい
る。なお、ＳＯＩ基板１は、種々の製造方法により製造
することが可能であり、例えば、張り合わせ法、ＳＩＭ
ＯＸなどにより製造することも可能である。
【００１７】次に、図１に示すように、単結晶Ｓｉ層４
の表面に熱酸化法によりパッド酸化膜（図示せず）を形
成し、このパッド酸化膜上にＣＶＤ法によりシリコン窒
化膜８を堆積する。この後、シリコン窒化膜８上にレジ
スト膜（図示せず）を設け、このレジスト膜をマスクと
してシリコン窒化膜８をエッチングすることにより、シ
リコン窒化膜８には素子分離領域上に位置する開口部８
ａ，８ｂが形成される。次に、このシリコン窒化膜８を
マスクとして単結晶Ｓｉ層４をエッチングすることによ
り、単結晶Ｓｉ層４にトレンチ４ａ，４ｂを形成する。
の表面に熱酸化法によりパッド酸化膜（図示せず）を形
成し、このパッド酸化膜上にＣＶＤ法によりシリコン窒
化膜８を堆積する。この後、シリコン窒化膜８上にレジ
スト膜（図示せず）を設け、このレジスト膜をマスクと
してシリコン窒化膜８をエッチングすることにより、シ
リコン窒化膜８には素子分離領域上に位置する開口部８
ａ，８ｂが形成される。次に、このシリコン窒化膜８を
マスクとして単結晶Ｓｉ層４をエッチングすることによ
り、単結晶Ｓｉ層４にトレンチ４ａ，４ｂを形成する。
【００１８】この後、ＳＯＩ基板１を回転させながら、
シリコン窒化膜８をマスクとして高エネルギーのＡｒイ
オン９を斜めにイオン注入する。これにより、Ａｒイオ
ンがトレンチ４ａ，４ｂ内の側壁から単結晶Ｓｉ層４の
底部に注入され、トレンチ近傍に位置する単結晶Ｓｉ層
４の底部に結晶欠陥からなるダメージ層１１が形成され
る。このダメージ層１１は、ＳＯＩデバイスにおけるイ
ンパクトイオン化に伴う基板浮遊効果を抑制するための
ものである。つまり、ダメージ層が無い場合は、単結晶
Ｓｉ層４が支持基板２から絶縁されているので、ドレイ
ン強電界等により発生した少数キャリア（正孔）が単結
晶Ｓｉ層内に過渡的に蓄積され、これにより閾値電圧が
変動するが、ダメージ層１１がある場合は、単結晶Ｓｉ
層内に発生した正孔の再結合を促し、正孔のライフタイ
ムを短くすることにより、単結晶Ｓｉ層内に正孔が蓄積
されるのを抑制することができ、基板浮遊効果を抑制す
ることができる。
シリコン窒化膜８をマスクとして高エネルギーのＡｒイ
オン９を斜めにイオン注入する。これにより、Ａｒイオ
ンがトレンチ４ａ，４ｂ内の側壁から単結晶Ｓｉ層４の
底部に注入され、トレンチ近傍に位置する単結晶Ｓｉ層
４の底部に結晶欠陥からなるダメージ層１１が形成され
る。このダメージ層１１は、ＳＯＩデバイスにおけるイ
ンパクトイオン化に伴う基板浮遊効果を抑制するための
ものである。つまり、ダメージ層が無い場合は、単結晶
Ｓｉ層４が支持基板２から絶縁されているので、ドレイ
ン強電界等により発生した少数キャリア（正孔）が単結
晶Ｓｉ層内に過渡的に蓄積され、これにより閾値電圧が
変動するが、ダメージ層１１がある場合は、単結晶Ｓｉ
層内に発生した正孔の再結合を促し、正孔のライフタイ
ムを短くすることにより、単結晶Ｓｉ層内に正孔が蓄積
されるのを抑制することができ、基板浮遊効果を抑制す
ることができる。
【００１９】次に、図２に示すように、シリコン窒化膜
８を剥離した後、トレンチ４ａ，４ｂ内を含む全面上に
ＣＶＤ法によりシリコン酸化膜を堆積する。この後、単
結晶Ｓｉ層４の上に存在するシリコン酸化膜をエッチバ
ック又はＣＭＰ（Chemical Mechanical Polishing）研
磨により除去する。これにより、トレンチ内にシリコン
酸化膜が埋め込まれ、絶縁膜３上の素子分離領域にはシ
リコン酸化膜からなる素子分離膜５が形成される。次
に、単結晶Ｓｉ層４にＰ型不純物をイオン注入する。
８を剥離した後、トレンチ４ａ，４ｂ内を含む全面上に
ＣＶＤ法によりシリコン酸化膜を堆積する。この後、単
結晶Ｓｉ層４の上に存在するシリコン酸化膜をエッチバ
ック又はＣＭＰ（Chemical Mechanical Polishing）研
磨により除去する。これにより、トレンチ内にシリコン
酸化膜が埋め込まれ、絶縁膜３上の素子分離領域にはシ
リコン酸化膜からなる素子分離膜５が形成される。次
に、単結晶Ｓｉ層４にＰ型不純物をイオン注入する。
【００２０】この後、単結晶Ｓｉ層４の表面に熱酸化法
によりゲート酸化膜６を形成する。次に、このゲート酸
化膜６を含む全面上にＣＶＤ法によりポリシリコン膜を
堆積し、このポリシリコン膜をパターニングすることに
より、ゲート酸化膜上にゲート電極７が形成される。
によりゲート酸化膜６を形成する。次に、このゲート酸
化膜６を含む全面上にＣＶＤ法によりポリシリコン膜を
堆積し、このポリシリコン膜をパターニングすることに
より、ゲート酸化膜上にゲート電極７が形成される。
【００２１】次に、ゲート電極７をマスクとして低濃度
のＮ型不純物イオンをイオン注入する。次に、ゲート電
極７を含む全面上にＣＶＤ法によりシリコン酸化膜を堆
積し、このシリコン酸化膜を全面エッチングすることに
より、ゲート電極７の側壁にはシリコン酸化膜からなる
サイドウォール１３が形成される。
のＮ型不純物イオンをイオン注入する。次に、ゲート電
極７を含む全面上にＣＶＤ法によりシリコン酸化膜を堆
積し、このシリコン酸化膜を全面エッチングすることに
より、ゲート電極７の側壁にはシリコン酸化膜からなる
サイドウォール１３が形成される。
【００２２】この後、サイドウォール１３及びゲート電
極７をマスクとしてＮ型不純物イオンをイオン注入し、
ＳＯＩ基板１にアニールを施す。これにより、単結晶Ｓ
ｉ層４には低濃度のＮ型拡散層１５及びソース／ドレイ
ン領域のＮ型拡散層１６，１７が形成される。
極７をマスクとしてＮ型不純物イオンをイオン注入し、
ＳＯＩ基板１にアニールを施す。これにより、単結晶Ｓ
ｉ層４には低濃度のＮ型拡散層１５及びソース／ドレイ
ン領域のＮ型拡散層１６，１７が形成される。
【００２３】次に、図３に示すように、ゲート電極７を
含む全面上にシリコン酸化膜等からなる層間絶縁膜２３
を堆積する。この後、層間絶縁膜２３をエッチングする
ことにより、ソース／ドレイン領域のＮ型拡散層１６，
１７それぞれの上に位置するコンタクトホール２３ａ，
２３ｂが形成される。次に、コンタクトホール内及び層
間絶縁膜上に配線層２５を形成する。
含む全面上にシリコン酸化膜等からなる層間絶縁膜２３
を堆積する。この後、層間絶縁膜２３をエッチングする
ことにより、ソース／ドレイン領域のＮ型拡散層１６，
１７それぞれの上に位置するコンタクトホール２３ａ，
２３ｂが形成される。次に、コンタクトホール内及び層
間絶縁膜上に配線層２５を形成する。
【００２４】上記実施の形態によれば、単結晶Ｓｉ層４
にトレンチ４ａ，４ｂを形成し、このトレンチ内の側壁
から単結晶Ｓｉ層の底部にＡｒイオンを注入することに
より、トレンチ近傍に位置する単結晶Ｓｉ層４の底部に
ダメージ層１１を形成している。このため、従来の半導
体装置のように結晶欠陥が形成されて欲しくない場所で
あるソース／ドレイン領域の拡散層に結晶欠陥が形成さ
れることがない。つまり、トレンチ内の側壁からＡｒイ
オンを注入することにより、Ａｒイオンがソース／ドレ
イン領域を通過するのを抑制して単結晶Ｓｉ層の底部に
直接注入することができる。従って、結晶欠陥が形成さ
れて欲しくない場所には形成されないので、トランジス
タ性能を阻害することがない。
にトレンチ４ａ，４ｂを形成し、このトレンチ内の側壁
から単結晶Ｓｉ層の底部にＡｒイオンを注入することに
より、トレンチ近傍に位置する単結晶Ｓｉ層４の底部に
ダメージ層１１を形成している。このため、従来の半導
体装置のように結晶欠陥が形成されて欲しくない場所で
あるソース／ドレイン領域の拡散層に結晶欠陥が形成さ
れることがない。つまり、トレンチ内の側壁からＡｒイ
オンを注入することにより、Ａｒイオンがソース／ドレ
イン領域を通過するのを抑制して単結晶Ｓｉ層の底部に
直接注入することができる。従って、結晶欠陥が形成さ
れて欲しくない場所には形成されないので、トランジス
タ性能を阻害することがない。
【００２５】また、本実施の形態では、ソース／ドレイ
ン領域のＮ型拡散層１６，１７の下部に再結合中心があ
るダメージ層（欠陥層）を形成している。このため、ド
レイン強電界等により単結晶Ｓｉ層４内に発生した少数
キャリア（正孔）の再結合を促し、正孔のライフタイム
を短くすることにより、基板浮遊効果を抑制することが
できる。
ン領域のＮ型拡散層１６，１７の下部に再結合中心があ
るダメージ層（欠陥層）を形成している。このため、ド
レイン強電界等により単結晶Ｓｉ層４内に発生した少数
キャリア（正孔）の再結合を促し、正孔のライフタイム
を短くすることにより、基板浮遊効果を抑制することが
できる。
【００２６】尚、本発明は上記実施の形態に限定され
ず、種々変更して実施することが可能である。例えば、
Ａｒイオン９を斜め方向にイオン注入する際の具体的な
方向については、ゲート電極のサイズや単結晶Ｓｉ層の
厚さ等の条件により種々適切なものを選択して実施する
ことが可能である。
ず、種々変更して実施することが可能である。例えば、
Ａｒイオン９を斜め方向にイオン注入する際の具体的な
方向については、ゲート電極のサイズや単結晶Ｓｉ層の
厚さ等の条件により種々適切なものを選択して実施する
ことが可能である。
【００２７】また、上記実施の形態では、ダメージ層を
形成するためにＡｒイオンをイオン注入しているが、イ
オン種はＡｒに限られるものではなく、Ｎｅ等の希ガス
元素、Ｆ、Ｃｌ等のハロゲン元素、及びＳｉ、Ｃ、Ｇｅ
等の１４族元素を用いることも可能である。
形成するためにＡｒイオンをイオン注入しているが、イ
オン種はＡｒに限られるものではなく、Ｎｅ等の希ガス
元素、Ｆ、Ｃｌ等のハロゲン元素、及びＳｉ、Ｃ、Ｇｅ
等の１４族元素を用いることも可能である。
【００２８】
【発明の効果】以上説明したように本発明によれば、ト
レンチ内の側壁から単結晶Ｓｉ層の底部に欠陥形成用イ
オンを注入することにより、単結晶Ｓｉ層の底部に結晶
欠陥からなるダメージ層を形成している。したがって、
ＳＯＩデバイスにおけるインパクトイオン化に伴う基板
浮遊効果を十分に抑制しつつ、トランジスタ性能を阻害
することのない半導体装置の製造方法を提供することが
できる。
レンチ内の側壁から単結晶Ｓｉ層の底部に欠陥形成用イ
オンを注入することにより、単結晶Ｓｉ層の底部に結晶
欠陥からなるダメージ層を形成している。したがって、
ＳＯＩデバイスにおけるインパクトイオン化に伴う基板
浮遊効果を十分に抑制しつつ、トランジスタ性能を阻害
することのない半導体装置の製造方法を提供することが
できる。
【図１】本発明の実施の形態による半導体装置の製造方
法を示す断面図である。
法を示す断面図である。
【図２】本発明の実施の形態による半導体装置の製造方
法を示すものであり、図１の次の工程を示す断面図であ
る。
法を示すものであり、図１の次の工程を示す断面図であ
る。
【図３】本発明の実施の形態による半導体装置の製造方
法を示すものであり、図２の次の工程を示す断面図であ
る。
法を示すものであり、図２の次の工程を示す断面図であ
る。
【図４】（ａ），（ｂ）は、従来の半導体装置の製造方
法を示す断面図である。
法を示す断面図である。
１，１０１ ＳＯＩ基板 ２，１０２ 支持基板 ３，１０３ 絶縁膜 ４，１０４ 単結晶Ｓｉ層 ４ａ，４ｂ トレンチ ５，１０５ 素子分離膜 ６，１０６ ゲート酸化膜 ７，１０７ ゲート電極 ８ シリコン窒化膜 ８ａ，８ｂ 開口部 ９，１０９ Ａｒイオン １１，１１１ ダメージ層 １３，１１３ サイドウォール １５，１１５ 低濃度のＮ型拡散層 １６，１１６ ソース拡散層 １７，１１７ ドレイン拡散層 ２３ 層間絶縁膜 ２３ａ，２３ｂ コンタクトホール ２５ 配線層
Claims (3)
- 【請求項１】 支持基板、その上に形成された第１絶縁
膜及びその上に形成された単結晶Ｓｉ層を有するＳＯＩ
基板を準備する工程と、 単結晶Ｓｉ層にトレンチを形成する工程と、 このトレンチ内の側壁から単結晶Ｓｉ層の底部に欠陥形
成用イオンを注入することにより、単結晶Ｓｉ層の底部
に結晶欠陥からなるダメージ層を形成する工程と、 トレンチ内に第２絶縁膜を埋め込む工程と、 単結晶Ｓｉ層の表面にゲート絶縁膜を形成する工程と、 このゲート絶縁膜上にゲート電極を形成する工程と、 ゲート電極をマスクとして単結晶Ｓｉ層に不純物イオン
を注入する工程と、 単結晶Ｓｉ層にアニールを施すことにより、単結晶Ｓｉ
層にソース／ドレイン領域の拡散層を形成する工程と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項２】 上記ダメージ層を形成する工程におい
て、トレンチ内の側壁から単結晶Ｓｉ層の底部に欠陥形
成用イオンを注入する際に、ＳＯＩ基板を回転させなが
ら該欠陥形成用イオンを斜めに注入することを特徴とす
る請求項１記載の半導体装置の製造方法。 - 【請求項３】 上記ダメージ層は、ソース／ドレイン領
域の拡散層の下に位置することを特徴とする請求項１又
は２記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000306135A JP2002118260A (ja) | 2000-10-05 | 2000-10-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000306135A JP2002118260A (ja) | 2000-10-05 | 2000-10-05 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002118260A true JP2002118260A (ja) | 2002-04-19 |
Family
ID=18786874
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000306135A Withdrawn JP2002118260A (ja) | 2000-10-05 | 2000-10-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002118260A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7289038B2 (en) | 2001-07-13 | 2007-10-30 | Yamaha Corporation | Underwater sound radiation apparatus |
-
2000
- 2000-10-05 JP JP2000306135A patent/JP2002118260A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7289038B2 (en) | 2001-07-13 | 2007-10-30 | Yamaha Corporation | Underwater sound radiation apparatus |
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|---|---|---|---|
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