JP2002111148A - Circuit board and its manufacturing method - Google Patents
Circuit board and its manufacturing methodInfo
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Abstract
Description
【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION
【０００１】[0001]
【発明の属する技術分野】本発明は、回路基板及び回路
基板の製造方法に関する。The present invention relates to a circuit board and a method for manufacturing the circuit board.
【０００２】[0002]
【従来の技術】一般に、回路基板への半導体チップのフ
リップチップ実装は、以下の方法で行われる。まず、実
装装置において、チャッキングされた半導体チップの電
極パッドの位置をカメラで捉え、画像処理を行うことに
より、半導体チップの位置座標を求める。これととも
に、回路基板上のアライメントマークを別のカメラで捉
え、同様の画像処理を行うことにより、回路基板に形成
された回路パターンの位置座標を求める。その後、得ら
れた半導体チップの位置座標及び回路パターンの位置座
標に基づいて半導体チップの位置及び配向などを補正し
て、半導体チップを回路パターン上の設計位置に搭載す
る。なお、半導体チップを回路基板上にフリップチップ
実装する場合、回路パターン上や半導体チップの電極パ
ッド上には、接合材料である金属バンプを形成する。2. Description of the Related Art In general, flip-chip mounting of a semiconductor chip on a circuit board is performed by the following method. First, in the mounting apparatus, the position of the electrode pad of the chucked semiconductor chip is captured by a camera, and image processing is performed to obtain the position coordinates of the semiconductor chip. At the same time, the alignment mark on the circuit board is captured by another camera, and the same image processing is performed to obtain the position coordinates of the circuit pattern formed on the circuit board. Thereafter, the position and orientation of the semiconductor chip are corrected based on the obtained position coordinates of the semiconductor chip and the position coordinates of the circuit pattern, and the semiconductor chip is mounted at a design position on the circuit pattern. When a semiconductor chip is flip-chip mounted on a circuit board, a metal bump as a bonding material is formed on a circuit pattern or on an electrode pad of the semiconductor chip.
【０００３】上述のように、この方法では、アライメン
トマークを利用して回路パターンの位置座標を求めてい
る。これらアライメントマーク及び回路パターンは、そ
れらの双方に対応したパターンを有する単一のフォトマ
スクを利用して銅箔上にレジストパターンを形成し、こ
のレジストパターンをエッチングマスクとして用いて銅
箔をエッチングすることにより形成している。そのた
め、アライメントマークと回路パターンとの相対位置の
精度は極めて高く、位置ズレ量は２μｍ以下に過ぎな
い。したがって、回路パターンの位置座標を高い精度で
求めることは可能である。As described above, in this method, the position coordinates of the circuit pattern are obtained using the alignment marks. These alignment marks and circuit patterns form a resist pattern on a copper foil using a single photomask having a pattern corresponding to both of them, and then etch the copper foil using this resist pattern as an etching mask. It is formed by doing. Therefore, the accuracy of the relative position between the alignment mark and the circuit pattern is extremely high, and the amount of positional deviation is only 2 μm or less. Therefore, it is possible to obtain the position coordinates of the circuit pattern with high accuracy.
【０００４】しかしながら、金属バンプに関しては、高
い位置精度は実現されていない。そのため、半導体チッ
プの電極パッドと回路基板の回路パターンとの間に接続
不良を生ずることがある。これについては、図５を参照
しながら説明する。However, high positional accuracy has not been realized for metal bumps. For this reason, a connection failure may occur between the electrode pad of the semiconductor chip and the circuit pattern of the circuit board. This will be described with reference to FIG.
【０００５】図５は、従来の回路基板１００の一部を概
略的に示す平面図である。金属バンプ１０３は、アライ
メントマークや回路パターン１０２と同一の工程で形成
される訳ではないので、実際に形成した金属バンプ１０
３の位置と設計位置１０４との間に比較的大きな位置ズ
レを生ずる。FIG. 5 is a plan view schematically showing a part of a conventional circuit board 100. As shown in FIG. Since the metal bump 103 is not formed in the same step as the alignment mark and the circuit pattern 102, the metal bump 10
A relatively large displacement occurs between the position 3 and the design position 104.
【０００６】例えば、回路パターン１０２上にレジスト
パターンを形成し、その開口部に半田ペーストを印刷
し、これを加熱溶融することにより金属バンプ１０３を
形成した場合、金属バンプ１０３の設計位置１０４から
のズレには、回路パターン１０２及び金属バンプ１０３
の形成に用いるそれぞれのフォトマスクの精度に加え、
金属バンプ１０３の形成に用いるフォトマスクと回路パ
ターン１０２との位置合わせ精度が影響を与える。その
結果、金属バンプ１０３の位置の設計位置１０４からの
位置ズレ量は約２０μｍ程度に達することもある。For example, when a resist pattern is formed on a circuit pattern 102, a solder paste is printed on the opening thereof, and this is heated and melted to form a metal bump 103. In the displacement, the circuit pattern 102 and the metal bump 103
In addition to the accuracy of each photomask used to form the
The alignment accuracy between the photomask used to form the metal bump 103 and the circuit pattern 102 has an effect. As a result, the amount of displacement of the position of the metal bump 103 from the design position 104 may reach about 20 μm.
【０００７】このように金属バンプ１０３の位置ズレ量
が大きい場合に半導体チップを回路基板１００の設計位
置に搭載すると、半導体チップの電極パッドと金属バン
プ１０３との位置合わせが不完全となるため、半導体チ
ップの電極パッドと回路基板１００の回路パターン１０
２との接続が不安定となる。そのような理由から、従来
技術によると、半導体チップの電極パッドと回路基板の
回路パターンとの間に接続不良を生ずるのである。If the semiconductor chip is mounted on the design position of the circuit board 100 when the displacement amount of the metal bump 103 is large, the alignment between the electrode pad of the semiconductor chip and the metal bump 103 becomes incomplete. Electrode pad of semiconductor chip and circuit pattern 10 of circuit board 100
2 becomes unstable. For that reason, according to the prior art, a connection failure occurs between the electrode pad of the semiconductor chip and the circuit pattern of the circuit board.
【０００８】このような接続不良は、例えば、金属バン
プの想定される位置ズレ量に対応して金属バンプの直径
を大きくすることにより回避することができる。しかし
ながら、この場合、金属バンプ間のピッチを狭めること
が困難となる。そのため、電極パッドのピッチが狭い半
導体チップをフリップチップ実装することが不可能とな
るという問題を生ずる。Such a connection failure can be avoided, for example, by enlarging the diameter of the metal bump in accordance with the expected amount of displacement of the metal bump. However, in this case, it is difficult to reduce the pitch between the metal bumps. For this reason, there arises a problem that it is impossible to flip-chip mount a semiconductor chip having a narrow electrode pad pitch.
【０００９】[0009]
【発明が解決しようとする課題】本発明は、上記事情を
考慮してなされたものであり、信頼性の高いフリップチ
ップ実装を可能とすることを目的とする。また、本発明
は、電極パッドのピッチが狭い半導体チップを高い信頼
性でフリップチップ実装可能とすることを目的とする。
さらに、本発明は、半導体チップを高い信頼性でフリッ
プチップ実装することが可能な回路基板及びその製造方
法を提供することを目的とする。加えて、本発明は、電
極パッドのピッチが狭い半導体チップを高い信頼性でフ
リップチップ実装することが可能な回路基板及びその製
造方法を提供することを目的とする。SUMMARY OF THE INVENTION The present invention has been made in consideration of the above circumstances, and has as its object to enable highly reliable flip chip mounting. Another object of the present invention is to enable a semiconductor chip having a narrow electrode pad pitch to be flip-chip mounted with high reliability.
Still another object of the present invention is to provide a circuit board on which a semiconductor chip can be flip-chip mounted with high reliability, and a method for manufacturing the same. In addition, another object of the present invention is to provide a circuit board capable of flip-chip mounting a semiconductor chip having a narrow pitch between electrode pads with high reliability, and a method of manufacturing the same.
【００１０】[0010]
【課題を解決するための手段】上記課題を解決するた
め、本発明は、一方の主面に電極パッドが設けられた半
導体チップをフリップチップ実装する回路基板であっ
て、絶縁基板と、前記絶縁基板の一方の主面に形成され
た回路パターンと、前記電極パッドと前記回路パターン
とを接合すべく前記回路パターン上に形成された接合用
金属バンプと、前記絶縁基板の一方の主面に形成され前
記半導体チップを前記回路基板にフリップチップ実装す
る際に位置合わせに利用するアライメントマークとを具
備し、前記接合用金属バンプを構成する材料と前記アラ
イメントマークを構成する材料とが同一であることを特
徴とする回路基板を提供する。According to the present invention, there is provided a circuit board for flip-chip mounting a semiconductor chip having an electrode pad on one main surface, comprising: an insulating substrate; A circuit pattern formed on one main surface of the substrate, a bonding metal bump formed on the circuit pattern for bonding the electrode pad and the circuit pattern, and a circuit pattern formed on one main surface of the insulating substrate; An alignment mark used for alignment when the semiconductor chip is flip-chip mounted on the circuit board, wherein the material forming the bonding metal bump and the material forming the alignment mark are the same. Provided is a circuit board characterized by the following.
【００１１】また、本発明は、絶縁基板と、前記絶縁基
板の一方の主面に形成された回路パターンと、半導体チ
ップの一方の主面に設けられた電極パッドと前記回路パ
ターンとを接合すべく前記回路パターン上に形成された
接合用金属バンプと、前記絶縁基板の一方の主面に形成
され前記半導体チップをフリップチップ実装する際に位
置合わせに利用するアライメントマークとを具備する回
路基板の製造方法であって、前記接合用金属バンプ及び
前記アライメントマークの双方に対応したパターンを有
する単一のフォトマスクを用いたフォトリソグラフィ技
術によりレジストパターンを形成する工程と、前記レジ
ストパターンを利用して前記接合用金属バンプ及び前記
アライメントマークの双方を同時に形成する工程とを具
備することを特徴とする回路基板の製造方法を提供す
る。Further, the present invention provides a method for joining an insulating substrate, a circuit pattern formed on one main surface of the insulating substrate, and an electrode pad provided on one main surface of a semiconductor chip to the circuit pattern. And a bonding metal bump formed on the circuit pattern, and an alignment mark formed on one main surface of the insulating substrate and used for alignment when the semiconductor chip is flip-chip mounted. A manufacturing method, a step of forming a resist pattern by a photolithography technique using a single photomask having a pattern corresponding to both of the bonding metal bump and the alignment mark, using the resist pattern Simultaneously forming both the bonding metal bump and the alignment mark. To provide a method of manufacturing a circuit board.
【００１２】上述のように、本発明では、接合用金属バ
ンプとアライメントマークとを、単一のフォトマスクを
利用して同時に形成している。このような方法で形成し
た金属バンプとアライメントマークとの間の相対位置に
位置合わせ精度は関与しておらず、それゆえ、その誤差
は極めて少ない。そのため、本発明によると、半導体チ
ップの電極パッドと金属バンプとの位置合わせを高精度
に行うことができ、接続不良を防止することが可能とな
る。すなわち、本発明によると、金属バンプの直径を大
きくすることなく接続不良を回避することができるた
め、電極パッドのピッチが狭い半導体チップを高い信頼
性でフリップチップ実装することが可能となる。As described above, in the present invention, the bonding metal bump and the alignment mark are simultaneously formed using a single photomask. Positioning accuracy is not involved in the relative position between the metal bump formed by such a method and the alignment mark, and therefore the error is extremely small. Therefore, according to the present invention, the alignment between the electrode pads of the semiconductor chip and the metal bumps can be performed with high precision, and it is possible to prevent poor connection. That is, according to the present invention, a connection failure can be avoided without increasing the diameter of the metal bump, so that a semiconductor chip having a narrow electrode pad pitch can be flip-chip mounted with high reliability.
【００１３】なお、接合用金属バンプとアライメントマ
ークとを、単一のフォトマスクを利用して同時に形成し
た場合、通常、接合用金属バンプとアライメントマーク
とは同一の材料で構成されることとなる。換言すれば、
接合用金属バンプを構成する材料とアライメントマーク
を構成する材料とが同一であることは、本発明の方法を
適用した場合に見出される顕著な特徴であると言える。When the bonding metal bump and the alignment mark are formed simultaneously using a single photomask, the bonding metal bump and the alignment mark are usually made of the same material. . In other words,
The fact that the material forming the bonding metal bump and the material forming the alignment mark are the same is a remarkable feature found when the method of the present invention is applied.
【００１４】本発明において、接合用金属バンプ及びア
ライメントマークは、例えば、電解メッキ法を用いて形
成することができる。また、それらを構成する材料とし
ては、例えば、金及び半田を挙げることができる。In the present invention, the bonding metal bump and the alignment mark can be formed by, for example, an electrolytic plating method. In addition, examples of the material constituting them include gold and solder.
【００１５】本発明においては、通常、絶縁基板とアラ
イメントマークとの間に、回路パターンを構成する材料
と同一の材料からなる金属パターンが介在している。ア
ライメントマークと絶縁基板との間のコントラストが不
十分である場合は、この金属パターンをアライメントマ
ークの周囲に延在するように形成して、アライメントマ
ークの背景として利用することにより、十分なコントラ
ストを実現することができる。In the present invention, usually, a metal pattern made of the same material as that of the circuit pattern is interposed between the insulating substrate and the alignment mark. If the contrast between the alignment mark and the insulating substrate is insufficient, this metal pattern is formed so as to extend around the alignment mark, and is used as a background of the alignment mark, so that sufficient contrast is obtained. Can be realized.
【００１６】本発明において、接合用金属バンプ及びア
ライメントマークを形成するのに利用するレジストパタ
ーンは、通常、絶縁基板の一方の主面に設けられた金属
層上に形成する。すなわち、金属層をパターニングして
回路パターンを形成する工程は、通常、接合用金属バン
プ及びアライメントマークを形成する工程の後に行う。
この場合、回路パターンの位置が設計位置から多少ズレ
たとしても、金属バンプの直下の金属層のエッチングは
殆ど進行しないため、金属バンプと回路パターンとの間
に接続不良を生ずることはない。したがって、半導体チ
ップをより高い信頼性でフリップチップ実装することが
可能となる。In the present invention, a resist pattern used to form a bonding metal bump and an alignment mark is usually formed on a metal layer provided on one main surface of an insulating substrate. That is, the step of patterning the metal layer to form a circuit pattern is usually performed after the step of forming the bonding metal bump and the alignment mark.
In this case, even if the position of the circuit pattern slightly deviates from the designed position, the etching of the metal layer immediately below the metal bump hardly progresses, so that a connection failure does not occur between the metal bump and the circuit pattern. Therefore, the semiconductor chip can be flip-chip mounted with higher reliability.
【００１７】[0017]
【発明の実施の形態】以下、本発明について、図面を参
照しながらより詳細に説明する。なお、各図において、
同一の或いは類似した部材には同一の参照符号を付し、
重複する説明は省略する。図１〜図３は、本発明の第１
の実施形態に係る回路基板の製造プロセスを概略的に示
しており、図１（ａ）及び（ｃ）、図２（ｄ）〜
（ｆ）、並びに図３（ｇ）及び（ｈ）は本発明の第１の
実施形態に係る回路基板の製造プロセスを概略的に示す
平面図であり、図１（ｂ）は図１（ａ）に示す構造のＡ
−Ａ線に沿った断面図である。第１の実施形態では、図
３（ｈ）に示す回路基板１０を以下の方法により製造す
る。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, the present invention will be described in more detail with reference to the drawings. In each figure,
Identical or similar parts are provided with the same reference symbols,
Duplicate description will be omitted. 1 to 3 show a first embodiment of the present invention.
1A to 1C schematically show a manufacturing process of a circuit board according to the embodiment.
(F) and FIGS. 3 (g) and (h) are plan views schematically showing the manufacturing process of the circuit board according to the first embodiment of the present invention, and FIG. 1 (b) is a plan view of FIG. A)
It is sectional drawing which followed the -A line. In the first embodiment, the circuit board 10 shown in FIG. 3H is manufactured by the following method.
【００１８】まず、図１（ａ）及び（ｂ）に示すよう
に、例えば、ポリイミドフィルムやガラスクロスにエポ
キシを含浸させた構造のガラスエポキシ層のような絶縁
基板１１の一方の主面に金属層１２として銅箔を有する
材料を準備する。次いで、銅箔１２上に、厚さ５０μｍ
のネガタイプ感光性ドライフィルム１３をラミネートす
る。First, as shown in FIGS. 1 (a) and 1 (b), one main surface of an insulating substrate 11, such as a glass epoxy layer having a structure in which a polyimide film or glass cloth is impregnated with epoxy, is coated with a metal. A material having a copper foil as the layer 12 is prepared. Then, on the copper foil 12, a thickness of 50 μm
The negative type photosensitive dry film 13 is laminated.
【００１９】次に、図１（ｃ）に示すように、この感光
性ドライフィルム１３を、その金属バンプ及びアライメ
ントマークを形成する領域を遮光するフォトマスクを介
して露光する。ここでは、露光光源としては、超高圧水
銀ランプを用い、照射量は１６０ｍＪ／ｃｍ2とした。
さらに、感光性ドライフィルム１３を液温が３０℃であ
り濃度が１質量％のＮａ2ＣＯ3水溶液を現像液として用
いて現像することにより、金属バンプ及びアライメント
マークに対応する領域に開口部１４及び１５を有するパ
ターンメッキレジストパターン１６を得る。Next, as shown in FIG. 1C, the photosensitive dry film 13 is exposed through a photomask that shields the area where the metal bumps and alignment marks are to be formed. Here, an ultra-high pressure mercury lamp was used as an exposure light source, and the irradiation amount was 160 mJ / cm 2 .
Further, the photosensitive dry film 13 is developed using an aqueous solution of Na 2 CO 3 having a liquid temperature of 30 ° C. and a concentration of 1% by mass as a developing solution, so that an opening 14 is formed in a region corresponding to the metal bump and the alignment mark. And the pattern plating resist pattern 16 having the pattern 15 is obtained.
【００２０】その後、図２（ｄ）に示すように、レジス
トパターン１６をマスクとして用いて、銅箔１２の露出
部に半田を電気メッキして、接合用金属バンプとして高
さ１０μｍの半田バンプ１７を形成するのとともに、半
田からなる十字型のアライメントマーク１８を形成す
る。この電気メッキに際しては、半田メッキ液として、
ＡＳ５１３系浴（商品名：石原薬品社製）を使用した。Thereafter, as shown in FIG. 2D, the exposed portion of the copper foil 12 is electroplated with solder by using the resist pattern 16 as a mask, and the solder bump 17 having a height of 10 μm is formed as a bonding metal bump. Is formed, and a cross-shaped alignment mark 18 made of solder is formed. At the time of this electroplating, as a solder plating solution,
AS513 bath (trade name: manufactured by Ishihara Yakuhin Co., Ltd.) was used.
【００２１】次いで、図２（ｅ）に示すように、剥離液
として液温４５℃の３％ＮａＯＨ水溶液を用いてレジス
トパターン１６を剥離する。次に、図２（ｆ）に示すよ
うに、銅箔１２上に、感光性ドライフィルム１９をラミ
ネートする。さらに、この感光性ドライフィルム１９
を、回路パターンを形成する領域２０以外の領域を遮光
するフォトマスクを介して露光する。露光光源として
は、超高圧水銀ランプからの平行光を用い、照射量は１
００ｍＪ／ｃｍ2とした。Next, as shown in FIG. 2E, the resist pattern 16 is stripped using a 3% NaOH aqueous solution at a liquid temperature of 45 ° C. as a stripping solution. Next, a photosensitive dry film 19 is laminated on the copper foil 12 as shown in FIG. Further, the photosensitive dry film 19
Is exposed through a photomask that shields a region other than the region 20 where the circuit pattern is formed from light. As the exposure light source, parallel light from an ultra-high pressure mercury lamp was used, and the irradiation amount was 1
00 mJ / cm 2 .
【００２２】その後、図３（ｇ）に示すように、感光性
ドライフィルム１９を液温が３０℃であり濃度が１質量
％のＮａ2ＣＯ3水溶液を現像液として用いて現像するこ
とにより、回路パターンに対応する領域２０のみが残置
し且つそれ以外の領域が開口したエッチングレジストパ
ターン２１を得る。Thereafter, as shown in FIG. 3 (g), the photosensitive dry film 19 is developed by using a Na 2 CO 3 aqueous solution having a liquid temperature of 30 ° C. and a concentration of 1% by mass as a developing solution. An etching resist pattern 21 is obtained in which only the region 20 corresponding to the circuit pattern is left and the other regions are open.
【００２３】次に、図３（ｈ）に示すように、レジスト
パターン２１をエッチングマスクとして用いて、銅箔１
２の露出部をアルカリエッチング液によりエッチングし
て回路パターン２２を形成する。次いで、剥離液として
液温４５℃の３％ＮａＯＨ水溶液を用いてレジストパタ
ーン２１を剥離する。以上のようにして、図３（ｈ）に
示す回路基板１０を得る。Next, as shown in FIG. 3H, using the resist pattern 21 as an etching mask,
The circuit pattern 22 is formed by etching the exposed portion 2 with an alkaline etchant. Next, the resist pattern 21 is stripped using a 3% NaOH aqueous solution at a liquid temperature of 45 ° C. as a stripping solution. As described above, the circuit board 10 shown in FIG.
【００２４】次に、本発明の第２の実施形態について説
明する。上述した第１の実施形態では、絶縁基板１１の
表面でアライメントマーク１８の背景を構成したが、ア
ライメントマーク１８を無光沢半田メッキによって形成
した場合には、それらの間のコントラストが不十分とな
り、画像認識が困難となることがある。以下に説明する
第２の実施形態は、そのような場合に有用である。Next, a second embodiment of the present invention will be described. In the first embodiment described above, the background of the alignment mark 18 is formed on the surface of the insulating substrate 11, but when the alignment mark 18 is formed by matte solder plating, the contrast between them becomes insufficient, Image recognition may be difficult. The second embodiment described below is useful in such a case.
【００２５】図４は、本発明の第２の実施形態に係る回
路基板を概略的に示す平面図である。図４に示す第２の
実施形態に係る回路基板１０は、図３（ｈ）に示す第１
の実施形態に係る回路基板１０とほぼ同様の構造を有し
ているが、絶縁基板１１とアライメントマーク１８との
間に介在する金属パターン２３がアライメントマーク１
８の周囲に延在するように設けられている点で異なって
いる。すなわち、第２の実施形態では、第１の実施形態
とは異なり、金属パターン２３の表面がアライメントマ
ーク１８の背景を構成している。アライメントマーク１
８の反射率が低い場合、このように、その背景を反射率
の高い金属パターン２３で構成することにより、高いコ
ントラストが得られ、画像認識が容易になる。FIG. 4 is a plan view schematically showing a circuit board according to a second embodiment of the present invention. The circuit board 10 according to the second embodiment shown in FIG.
Has substantially the same structure as the circuit board 10 according to the embodiment, but the metal pattern 23 interposed between the insulating substrate 11 and the alignment mark 18 is
8 in that it is provided so as to extend around the periphery of the reference numeral 8. That is, in the second embodiment, unlike the first embodiment, the surface of the metal pattern 23 forms the background of the alignment mark 18. Alignment mark 1
In the case where the reflectance of 8 is low, a high contrast is obtained and the image recognition is facilitated by configuring the background with the metal pattern 23 having a high reflectance.
【００２６】図４に示す回路基板１０は、例えば、以下
の方法により製造することができる。まず、第１の実施
形態において図１（ａ）〜（ｃ）並びに図２（ｄ）及び
（ｅ）を参照しながら説明した工程を実施する。The circuit board 10 shown in FIG. 4 can be manufactured, for example, by the following method. First, the steps described with reference to FIGS. 1A to 1C and FIGS. 2D and 2E in the first embodiment are performed.
【００２７】次に、第１の実施形態において図２（ｆ）
を参照しながら説明したのと同様の工程を実施する。但
し、本実施形態では、回路パターン２２を形成する領域
２０に加え、金属パターン２３を形成する領域も露光す
るように設計されたフォトマスクを使用する。Next, in the first embodiment, FIG.
The same steps as described with reference to are performed. However, in the present embodiment, a photomask designed to expose a region for forming a metal pattern 23 in addition to a region 20 for forming a circuit pattern 22 is used.
【００２８】その後、上述したのと同様の現像を行うこ
とにより、回路パターン２２及び金属パターン２３に対
応する領域のみが残置し且つそれ以外の領域が開口した
エッチングレジストパターンを得る。さらに、第１の実
施形態において図３（ｇ）及び（ｈ）を参照しながら説
明した工程を実施することにより、図４に示す回路基板
１０を得る。Thereafter, by performing the same development as described above, an etching resist pattern is obtained in which only the regions corresponding to the circuit pattern 22 and the metal pattern 23 are left and the other regions are open. Further, by performing the steps described with reference to FIGS. 3G and 3H in the first embodiment, the circuit board 10 shown in FIG. 4 is obtained.
【００２９】以上説明した第１及び第２の実施形態に係
る方法では、上述のように半田バンプ１７とアライメン
トマーク１８とを単一のフォトマスクを用いて同時に形
成している。そのため、アライメントマーク１８に対す
る半田バンプ１７の位置ズレ量は２μｍ程度と少なく、
極めて高い相対位置精度を実現することができる。した
がって、電極パッド上に直径αの金属バンプが形成され
ている半導体チップを回路基板１０に実装する場合を想
定すると、アライメントマーク１８に対する半田バンプ
１７の位置ズレを補償して接続不良を回避するために
は、半田バンプ１７の直径をα＋４μｍとすればよい。In the methods according to the first and second embodiments described above, the solder bumps 17 and the alignment marks 18 are simultaneously formed using a single photomask as described above. Therefore, the displacement amount of the solder bump 17 with respect to the alignment mark 18 is as small as about 2 μm,
Extremely high relative position accuracy can be achieved. Therefore, assuming that a semiconductor chip having a metal bump having a diameter α formed on an electrode pad is mounted on the circuit board 10, it is necessary to compensate for a positional shift of the solder bump 17 with respect to the alignment mark 18 to avoid a connection failure. In this case, the diameter of the solder bump 17 may be set to α + 4 μm.
【００３０】一方、従来技術では、半田バンプとアライ
メントマークとを別々の工程で形成しているため、それ
らの相対位置精度には、各々を形成するのに使用するフ
ォトマスクの寸法精度と半田バンプを形成するのに使用
するフォトマスクの位置合わせ精度とが影響を与える。
その結果、アライメントマークに対する半田バンプの位
置ズレ量は２０μｍ程度に達する。したがって、従来技
術では、電極パッド上に直径αの金属バンプが形成され
ている半導体チップを回路基板に実装する場合を想定す
ると、アライメントマークに対する半田バンプの位置ズ
レを補償して接続不良を回避するためには、半田バンプ
の直径をα＋４０μｍとしなければならない。On the other hand, in the prior art, since the solder bump and the alignment mark are formed in separate steps, the relative positional accuracy of the solder bump and the alignment mark depends on the dimensional accuracy of the photomask used for forming each of the solder bumps and the alignment mark. The accuracy of the alignment of the photomask used to form the pattern has an effect.
As a result, the displacement amount of the solder bump with respect to the alignment mark reaches about 20 μm. Therefore, in the related art, when assuming a case where a semiconductor chip having a metal bump having a diameter α formed on an electrode pad is mounted on a circuit board, a positional shift of the solder bump with respect to the alignment mark is compensated to avoid a connection failure. For this purpose, the diameter of the solder bump must be α + 40 μm.
【００３１】このように、本発明の第１及び第２の実施
形態に係る方法によると、接続不良を防止しながらも、
従来技術に比べて半田バンプ１７の直径を極めて小さく
することができる。したがって、第１及び第２の実施形
態に係る方法によると、金属バンプ間のピッチを狭める
ことができ、電極パッドのピッチがより狭い半導体チッ
プを電気的短絡を生ずることなく高い信頼性でフリップ
チップ実装することが可能となる。As described above, according to the methods according to the first and second embodiments of the present invention, while preventing poor connection,
The diameter of the solder bump 17 can be made extremely small as compared with the prior art. Therefore, according to the methods according to the first and second embodiments, the pitch between the metal bumps can be reduced, and the semiconductor chip having a narrower electrode pad pitch can be flip-chip with high reliability without causing an electrical short circuit. It can be implemented.
【００３２】なお、上述した第１及び第２の実施形態で
は、十字型のアライメントマーク１８を形成したが、ア
ライメントマーク１８は、実装装置が認識可能であれば
他の形状であっても良い。例えば、アライメントマーク
１８は、丸型やリング型などのようにアライメントマー
クとして一般的に使用されている形状とすることができ
る。In the first and second embodiments described above, the cross-shaped alignment marks 18 are formed, but the alignment marks 18 may have other shapes as long as the mounting device can recognize them. For example, the alignment mark 18 may have a shape generally used as an alignment mark, such as a round shape or a ring shape.
【００３３】[0033]
【発明の効果】以上説明したように、本発明では、接合
用金属バンプとアライメントマークとを、単一のフォト
マスクを利用して同時に形成している。このような方法
で形成した金属バンプとアライメントマークとの間の相
対位置に位置合わせ精度は関与しておらず、それゆえ、
その誤差は極めて少ない。そのため、本発明によると、
半導体チップの電極パッドと金属バンプとの位置合わせ
を高精度に行うことができ、接続不良を防止することが
可能となる。したがって、本発明によると、金属バンプ
の直径を大きくすることなく接続不良を回避することが
でき、電極パッドのピッチが狭い半導体チップを高い信
頼性でフリップチップ実装することが可能となる。すな
わち、本発明によると、電極パッドのピッチが狭い半導
体チップを高い信頼性でフリップチップ実装することが
可能な回路基板及びその製造方法が提供される。As described above, in the present invention, the bonding metal bump and the alignment mark are formed simultaneously using a single photomask. Alignment accuracy is not involved in the relative position between the metal bump formed by such a method and the alignment mark, and therefore,
The error is extremely small. Therefore, according to the present invention,
The alignment between the electrode pads of the semiconductor chip and the metal bumps can be performed with high precision, and connection failure can be prevented. Therefore, according to the present invention, connection failure can be avoided without increasing the diameter of the metal bump, and a semiconductor chip having a narrow electrode pad pitch can be flip-chip mounted with high reliability. That is, according to the present invention, there is provided a circuit board capable of flip-chip mounting a semiconductor chip having a narrow electrode pad pitch with high reliability, and a method of manufacturing the same.
【図１】（ａ）及び（ｃ）は本発明の第１の実施形態に
係る回路基板の製造プロセスを概略的に示す平面図、
（ｂ）は（ａ）のＡ−Ａ線に沿った断面図。FIGS. 1A and 1C are plan views schematically showing a circuit board manufacturing process according to a first embodiment of the present invention;
(B) is sectional drawing along the AA line of (a).
【図２】（ｄ）〜（ｆ）は本発明の第１の実施形態に係
る回路基板の製造プロセスを概略的に示す平面図。FIGS. 2D to 2F are plan views schematically showing a circuit board manufacturing process according to the first embodiment of the present invention.
【図３】（ｇ）及び（ｈ）は本発明の第１の実施形態に
係る回路基板の製造プロセスを概略的に示す平面図。FIGS. 3G and 3H are plan views schematically showing a circuit board manufacturing process according to the first embodiment of the present invention.
【図４】本発明の第２の実施形態に係る回路基板を概略
的に示す平面図。FIG. 4 is a plan view schematically showing a circuit board according to a second embodiment of the present invention.
【図５】従来の回路基板の一部を概略的に示す平面図。FIG. 5 is a plan view schematically showing a part of a conventional circuit board.
１０，１００…回路基板； １１…絶縁基板； １２…
金属層；１３，１９…感光性ドライフィルム； １４，
１５…開口部；１６，２１…レジストパターン； １
７，１０３…金属バンプ；１８…アライメントマーク；
２０…領域； ２２，１０２…回路パターン；２３…
金属パターン； １０４…設計位置10, 100 circuit board; 11 insulating board; 12
Metal layer; 13, 19 ... photosensitive dry film;
15 ... opening; 16, 21 ... resist pattern; 1
7, 103: metal bump; 18: alignment mark;
20 ... area; 22, 102 ... circuit pattern; 23 ...
Metal pattern; 104 ... design position
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5E319 AC16 AC17 BB01 CC12 CC33 CD04 CD26 GG01 GG09 5E338 AA01 AA16 BB71 BB75 CC01 DD12 DD32 EE32 EE43 5E339 BC02 BD11 BE13 CC01 CD01 CD06 CE11 CE12 CE16 CF15 CG04 DD02 EE01 ──────────────────────────────────────────────────続 き Continued on the front page F term (reference) 5E319 AC16 AC17 BB01 CC12 CC33 CD04 CD26 GG01 GG09 5E338 AA01 AA16 BB71 BB75 CC01 DD12 DD32 EE32 EE43 5E339 BC02 BD11 BE13 CC01 CD01 CD06 CE11 CE12 CE16 CF15 CG04 DD02 EE01
Claims (6)
導体チップをフリップチップ実装する回路基板であっ
て、絶縁基板と、前記絶縁基板の一方の主面に形成され
た回路パターンと、前記電極パッドと前記回路パターン
とを接合すべく前記回路パターン上に形成された接合用
金属バンプと、前記絶縁基板の一方の主面に形成され前
記半導体チップを前記回路基板にフリップチップ実装す
る際に位置合わせに利用するアライメントマークとを具
備し、前記接合用金属バンプを構成する材料と前記アラ
イメントマークを構成する材料とが同一であることを特
徴とする回路基板。1. A circuit board on which a semiconductor chip provided with an electrode pad on one main surface is flip-chip mounted, comprising: an insulating substrate; a circuit pattern formed on one main surface of the insulating substrate; A metal bump for bonding formed on the circuit pattern to bond the electrode pad and the circuit pattern, and a flip chip mounting the semiconductor chip formed on one main surface of the insulating substrate to the circuit substrate. A circuit board, comprising: an alignment mark used for alignment, wherein a material forming the bonding metal bump and a material forming the alignment mark are the same.
前記アライメントマークを構成する材料とは、金及び半
田のいずれか一方であることを特徴とする請求項１に記
載の回路基板。2. The circuit board according to claim 1, wherein the material forming the bonding metal bump and the material forming the alignment mark are one of gold and solder.
との間に前記回路パターンを構成する材料と同一の材料
からなる金属パターンをさらに具備し、前記金属パター
ンは前記アライメントマークの周囲に延在して前記アラ
イメントマークの背景を構成したことを特徴とする請求
項１または請求項２に記載の回路基板。3. The semiconductor device according to claim 2, further comprising a metal pattern between the insulating substrate and the alignment mark, the metal pattern being made of the same material as the circuit pattern, wherein the metal pattern extends around the alignment mark. The circuit board according to claim 1, wherein a background of the alignment mark is formed.
に形成された回路パターンと、半導体チップの一方の主
面に設けられた電極パッドと前記回路パターンとを接合
すべく前記回路パターン上に形成された接合用金属バン
プと、前記絶縁基板の一方の主面に形成され前記半導体
チップをフリップチップ実装する際に位置合わせに利用
するアライメントマークとを具備する回路基板の製造方
法であって、 前記接合用金属バンプ及び前記アライメントマークの双
方に対応したパターンを有する単一のフォトマスクを用
いたフォトリソグラフィ技術によりレジストパターンを
形成する工程と、 前記レジストパターンを利用して前記接合用金属バンプ
及び前記アライメントマークの双方を同時に形成する工
程とを具備することを特徴とする回路基板の製造方法。4. The circuit pattern for bonding an insulating substrate, a circuit pattern formed on one main surface of the insulating substrate, and an electrode pad provided on one main surface of a semiconductor chip to the circuit pattern. A method for manufacturing a circuit board, comprising: a bonding metal bump formed thereon; and an alignment mark formed on one main surface of the insulating substrate and used for alignment when flip-chip mounting the semiconductor chip. Forming a resist pattern by a photolithography technique using a single photomask having a pattern corresponding to both the bonding metal bump and the alignment mark; and forming the bonding metal using the resist pattern. Forming both the bump and the alignment mark at the same time. Manufacturing method.
ンプ及び前記アライメントマークの双方を同時に形成す
ることを特徴とする請求項１に記載の回路基板の製造方
法。5. The method according to claim 1, wherein both the bonding metal bump and the alignment mark are simultaneously formed by using an electrolytic plating method.
一方の主面に設けられた金属層上に形成し、 前記接合用金属バンプ及び前記アライメントマークを形
成する工程の後に、前記金属層をフォトリソグラフィ技
術とエッチング技術とを用いてパターニングして前記回
路パターンを形成する工程をさらに具備することを特徴
とする請求項４または請求項５に記載の回路基板の製造
方法。6. The method according to claim 6, wherein the resist pattern is formed on a metal layer provided on one main surface of the insulating substrate, and after the step of forming the bonding metal bump and the alignment mark, the metal layer is subjected to photolithography. 6. The method according to claim 4, further comprising a step of forming the circuit pattern by patterning using a technique and an etching technique.
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