JP2002108702A

JP2002108702A - マイクロコンピュータ及びデータ処理装置

Info

Publication number: JP2002108702A
Application number: JP2000303491A
Authority: JP
Inventors: Hironori Takahashi; 宏徳高橋
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2000-10-03
Filing date: 2000-10-03
Publication date: 2002-04-12

Abstract

(57)【要約】【課題】システムの性能低下を軽減する。【解決手段】オペレーティングシステムによって管理
されるタスクが実行されていない期間に、ダーティビッ
トが有効なブロックについてバリッドビットを有効とし
た状態でキャッシュメモリのデータをメモりにライトバ
ック可能な中央処理装置（３）を設け、タスクが実行さ
れていない期間にライトバック処理を実行することで、
キャッシングの直前において、前回使用したキャッシュ
内容をライトバックするケースを減少させ、システムの
性能低下の軽減を図る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データ処理技術、
さらにはキャッシュシステムの改良技術に関し、例えば
シングルチップマイクロコンピュータ（単に「マイクロ
コンピュータ」という）及びそれを含むデータ処理装置
に適用して有効な技術に関する。

【０００２】

【従来の技術】近年の制御用マイクロコンピュータにお
いては、取り扱うデータ量の増加に伴い、大量データの
高速処理を可能とするキャッシュメモリシステムが搭載
されている。このキャッシュシステムによれば、前回の
外部メモリアクセスによってキャッシュメモリに残され
ているデータについては、それを利用することにより、
目的とするデータを高速に得ることができるので、シス
テムの処理性能の向上を図ることができる。

【０００３】また、ユーザが実メモリを意識せずに、オ
ペレーティングシステムがメモリ管理を行う分野では、
データ処理装置が、アドレス変換機構をサポートする必
要がある。アドレス変換機構とは、仮想記憶を実現する
ために仮想アドレスを物理アドレスに変換する機構であ
る。さらに、アドレス変換機構を高速に実行するため
に、仮想アドレスと物理アドレスの変換対を保持するア
ドレス変換バッファ（Translation lookaside buffer
「ＴＬＢ」と略記される）を、マイクロコンピュータに
内蔵する技術も採用されている。尚、キャッシュシステ
ムについて記載された文献の例としては、１９９５年１
１月５日に朝倉書店から発行された「計算機アーキテク
チャと構成方式（第２７３頁から第３０８頁）がある。

【０００４】

【発明が解決しようとする課題】キャッシュメモリシス
テムは、マイクロコンピュータの外部に配置された半導
体メモリ（「外部メモリ）という）より高速である反
面、記憶容量が小さいため、外部メモリの一部しか代替
できない。キャッシュメモリシステムによる外部メモリ
の代替の要因には次の二つが考えられる。すなわち、
（１）命令、定数値など、読み出しにのみ使用される場
合、及び（２）読み出したデータに対して行われた演算
の結果（中間結果をも含む）を保存する場合である。

【０００５】上記（１）の場合は、外部メモリにある使
用頻度の高いデータをキャッシュメモリにコピーし（こ
れを「キャッシング」という）し、２回目以降の参照を
高速化する。この場合は、データの参照しか行わないた
め、キャッシュメモリの情報は外部メモリの記憶情報に
整合している。これに対して、上記（２）の場合には、
キャッシュメモリのデータの内容変更を伴うため、キャ
ッシュメモリの情報は外部メモリの記憶情報に整合しな
くなる。そのため、キャッシュメモリにおいて更新され
た内容を外部メモリに書き戻す作業（ライトバック）が
必要になる。

【０００６】キャッシングや、ライトバックは、比較的
低速な外部メモリとのデータ交換なので、システムの性
能低下の大きな要因となる。これら性能低下を軽減する
ため、プリフェッチ、ライトバックバッファなどの技術
がある。プリフェッチは、実際にデータ必要となる前に
キャッシングしておく技術である。ライトバックバッフ
ァは、ライトバックしてキャッシングする過程におい
て、ライトバックを後回しにしてキャッシングを高速化
する技術である。

【０００７】マイクロコンピュータ応用システム、特に
機器組み込み制御装置では、ある事象（Ｅｖｅｎｔ）を
発端として、演算を開始するイベント駆動システムが一
般的である。例えばイベント駆動型の処理には、装置を
操作する人の指示により何らかの動作をするというもの
がある。イベント駆動システムでは、例えば図６に示さ
れるように、イベントが発生するまでの間は、ＣＰＵ
（中央処理装置）の待機状態であり、この状態では、演
算が不要であるが、イベント発生からは高速演算のため
の即時性が要求される。また、連続する二つのイベント
が互いに等しい場合には、図７に示されるように、キャ
ッシュメモリは、ＣＰＵのアイドル状態ではアクセスさ
れず、イベント発生後の高速演算の際に頻繁にアクセス
される。それに対して、連続する二つのイベントが互い
に異なる場合には、図８に示されるように、イベント発
生後の処理が異なる。すなわち、イベント発生により
外部メモリの第１ブロックへのアクセスが行われ、イベ
ント発生により、外部メモリの第１ブロックへのライ
トバック及び外部メモリの第２ブロックへのアクセスが
行われる。このように連続する二つのイベントが互いに
異なる場合には、前回使用した第１ブロックのデータと
は異なる第２ブロックについてのキャッシングが必要に
なるが、この際、前回使用したキャッシュ内容をライト
バックする必要があり、このことが、システムの性能低
下の要因とされていることが、本願発明者によって見い
だされた。

【０００８】本発明の目的は、システムの性能低下を軽
減することにある。

【０００９】本発明の上記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１１】すなわち、データの記憶エリアと、そのデ
ータに関連するアドレス情報を記憶するタグエリアと、
上記データの内容が更新されたことを示すダーティビッ
トと、上記データの有効性を示すバリッドビットとを含
んで一つのキャッシュブロックが形成され、上記データ
が格納されたメモリのリードキャッシュ及びライトキャ
ッシュを可能とするキャッシュシステムを設け、さら
に、オペレーティングシステムによって管理されるタス
クが実行されていない期間に、上記ダーティビットが有
効なブロックについてバリッドビットを有効とした状態
でキャッシュシステムのデータを上記メモリにライトバ
ック可能な中央処理装置を設ける。

【００１２】上記の手段によれば、中央処理装置は、オ
ペレーティングシステムによって管理されるタスクが実
行されていない期間に、上記ダーティビットが有効なブ
ロックについてバリッドビットを有効とした状態でキャ
ッシュシステムのデータを上記メモリにライトバックす
る。連続する二つのイベントが互いに異なる場合には、
前回使用した第１ブロックのデータとは異なる第２ブロ
ックについてのキャッシングが必要になるが、上記のよ
うにオペレーティングシステムによって管理されるタス
クが実行されていない期間にライトバック処理が実行さ
れるようになっているため、上記第２ブロックについて
のキャッシングの直前において、前回使用したキャッシ
ュ内容をライトバックするケースが減少され、このこと
が、システムの性能低下を軽減する。

【００１３】また、上記メモリアクセスに使用されるバ
スの監視を行うことで、上記中央処理装置によって上記
メモリがアクセスされていない期間を検出可能なバス状
態監視回路と、上記検出段の検出結果に基づいて、上記
メモリがアクセスされていない期間にライトバック処理
の開始を指示するライトバック制御回路とを含んでマイ
クロコンピュータを構成することができる。

【００１４】

【発明の実施の形態】図１０には本発明にかかるマイク
ロコンピュータが適用されるデータ処理装置が示され
る。

【００１５】このデータ処理装置２００は、特に制限さ
れないが情報端末機器とされ、システムバスＢＵＳを介
して、マイクロコンピュータ２３１、ＳＤＲＡＭ２３
２、ＲＯＭ（リード・オンリ・メモリ）２３４、周辺装
置制御部２３５、表示制御部２３６などが互いに信号の
やり取り可能に結合され、予め定められたプログラムに
従って所定のデータ処理を行う。上記マイクロコンピュ
ータ２３１は、本システムの論理的中核とされ、主とし
て、アドレス指定、情報の読み出しと書き込み、データ
の演算、命令のシーケンス、割り込の受付け、記憶装置
と入出力装置との情報交換の起動等の機能を有し、演算
制御や、バス制御、メモリアクセス制御などを行う。上
記ＳＤＲＡＭ２３２及びＲＯＭ２３４はマイクロコンピ
ュータ２３１の外部メモリとして位置付けられている。
ＳＤＲＡＭ２３２は、マイクロコンピュータ２３１で実
行されるオペレーティングシステムソフトや、アプリケ
ーションソフト、さらにはマイクロコンピュータの演算
処理において必要とされる各種データが外部記憶装置２
３８などからロードされる。ここで、外部記憶装置２３
８は、特に制限されないが、記憶素子としてフラッシュ
メモリ素子を含んでカード状に形成された半導体メモリ
カードなどとされる。ＲＯＭ２３４には読み出し専用の
プログラムが格納される。周辺装置制御部２３５によっ
て、外部憶装置２３８の動作制御や、キーボード２３９
などからの情報入力制御が行われる。また、上記表示制
御部２３６によって液晶ディスプレイ２４０への情報表
示制御が行われる。この表示制御部２３６には描画処理
のための半導体チップや画像メモリなどが含まれる。

【００１６】図１には、上記マイクロコンピュータ２３
１の構成例が示される。同図に示されるマイクロコンピ
ュータ２３１は、特に制限されないが、単結晶シリコン
のようなの1個の半導体基板に集積回路化されて構成さ
れる。マイクロコンピュータ２３１は浮動小数点ユニッ
ト（ＦＰＵとも称する）２を持つ。更に、マイクロコン
ピュータ２３１は、整数を操作することができる中央処
理装置（ＣＰＵとも称する）３を備える。マイクロコン
ピュータ２３１は、特に制限されないが、１６ビット固
定長命令セットを備えた３２ビットＲＩＳＣ（Reduced
Instruction Set Computer：縮小命令セットコンピュー
タ）アーキテクチャを有する。

【００１７】図１において参照符号４で示されるものは
アドレス変換・キャッシュユニット（ＣＣＮ）である。
ＣＰＵ３による命令アクセスとデータアクセスを並列化
できるように、上記アドレス変換・キャッシュユニット
４は、命令用の命令アドレス変換バッファ（命令ＴＬＢ
とも称する）４０と、データ用のユニファイドアドレス
変換バッファ（ユニファイドＴＬＢとも称する）４１を
別々に持ち、また、命令キャッシュメモリ４２とデータ
キャッシュメモリ４３もそれぞれ個別化されている。キ
ャッシュ・アドレス変換バッファコントローラ（キャッ
シュＴＬＢコントローラとも称する）４４はアドレス変
換・キャッシュユニット４を全体的に制御する。

【００１８】図１において参照符号５で示されるものは
バスステートコントローラであり、３２ビットのデータ
バス５０及び２９ビットのアドレスバス５１を介して上
記アドレス変換・キャッシュユニット４に接続されてい
る。このバスステートコントローラ５にはデータバス５
４及びアドレスバス５５を介してＤＭＡＣ８が接続され
ている。

【００１９】マイクロコンピュータ２３１において上記
ＣＰＵ３及びＤＭＡＣ８がバスマスタモジュールを構成
する。マイクロコンピュータ２３１による外部アクセス
は、６４ビットのデータバス５２及びアドレスバス５３
を介して上記バスステートコントローラ５に接続された
外部バスインタフェース回路（ＰＡＤ）６で行う。外部
バスインタフェース回路６は外部データバス６０及び外
部アドレスバス６１に接続される。

【００２０】マイクロコンピュータ２３１は、１６ビッ
トの周辺データバス５６及び周辺アドレスバス５７に接
続された内蔵周辺回路として、クロックパルスジェネレ
ータ（ＣＰＧとも称する）７０、割り込み制御回路７
１、シリアルコミュニケーションインタフェースコント
ローラ（ＳＣＩ１，ＳＣＩ２）７２、リアルタイムクロ
ック回路７３及びタイマ７４を有する。それら周辺回路
は上記バスステートコントローラ５を介してＣＰＵ３又
はＤＭＡＣ８によってアクセスされる。

【００２１】上記ＤＭＡＣ８は、例えば４個のデータ転
送チャネルを有し、各データ転送チャネル毎に、転送元
アドレスが設定されるソースアドレスレジスタ、転送先
アドレスが設定されるディスティネーションアドレスレ
ジスタ、転送回数を計数するためのトランスファカウン
トレジスタ、及びデータ転送制御態様等が設定されるチ
ャネルコントロールレジスタを有する。上記レジスタに
対するデータ転送制御情報の初期設定はＣＰＵ３等が行
なう。ＤＭＡＣ８の制御部は、マイクロコンピュータ２
３１の外部からのデータ転送要求ＤＲＥＱ、マイクロコ
ンピュータ内部の周辺回路（タイマ７４など）からのデ
ータ転送要求ＰＤＲＥＱ、又はＣＰＵからのデータ転送
要求があったとき、チャネルコントロールレジスタのチ
ャネルイネーブルビットなどを参照して、そのデータ転
送要求に応答して起動すべきデータ転送チャネルが動作
可能かを判定する。更に、データ転送要求が競合する場
合には予め決められている優先順位に従って、起動すべ
き一つのデータ転送チャネルを判定する。データ転送要
求に応答すべき一つのデータ転送チャネルを決定する
と、バスステートコントローラ５に対してバス権要求信
号ＢＲＥＱをアサートしてバス権を要求する。バスステ
ートコントローラ５がバス権承認信号ＢＡＣＫをアサー
トすると、これによってＤＭＡＣ８はバス権を獲得し、
ＤＭＡＣ８は、データ転送要求に応答するデータ転送制
御をバスステートコントローラ５を介して行う。バスス
テートコントローラ５は、ＤＭＡＣ８から供給されるア
ドレス信号のアドレスエリアなどに応じたメモリサイク
ル数でバスサイクルを起動する。

【００２２】ＤＭＡＣ８は、デュアルアドレスモードと
シングルアドレスモードのデータ転送モードを有する。
双方の動作モードは、よく知られているように、デュア
ルアドレスモードは転送先及び転送元の双方のデバイス
にアドレスを指定してデータ転送を行なう動作であり、
シングルアドレスモードは転送先又は転送元の一方のデ
バイスだけアドレス指定を行なってデータ転送を行なう
動作である。前者はメモリマップドデバイス同士のデー
タ転送であり、後者はメモリマップドデバイスとＩ／Ｏ
デバイスとの間のデータ転送である。

【００２３】上記バスステートコントローラ５は、ＣＰ
Ｕ３やＤＭＡＣ８によるアクセス対象とされる回路のア
ドレスエリアに応じて、アクセスデータサイズ、アクセ
スタイム、後述する内部ウェイトステート数及びアイド
ルウェイトステート数を決定し、周辺バスバス５６，５
７、そして外部バス６０，６１に対するバスアクセスを
制御する。更にバスステートコントローラ５は、キャッ
シュＴＬＢコントローラ４４及びＤＭＡＣ８からのバス
使用要求の競合を調停したりする。バスステートコント
ローラ５はデータバッファ５８を有する。データバッフ
ァ５８は、内部バス５０，５１、周辺バス５６，５７、
外部バス６０，６１に接続される回路の動作速度の差を
吸収するために転送データを一時的にラッチする。更
に、ＤＭＡＣ８によるデータ転送制御では、ＤＭＡＣ８
はデータバッファ５８にラッチされたデータを採り込ま
ず、データバッファ５８から転送先にデータを転送し、
ＤＭＡＣ８とデータバッファ５８との間の無駄なデータ
転送を省くようにデータ転送を行なう。

【００２４】上記ＣＰＵ３は、命令をフェッチするとき
３２ビットの命令アドレスバス３０に命令アドレスを出
力し、命令データバス３１に出力された命令をフェッチ
する。また、ＣＰＵ３は、３２ビットのデータアドレス
バス３２にデータアドレスを出力し、３２ビットのデー
タバス３３を介してデータのリード（ロード）を行い、
３２ビットのデータバス３４を介してデータのライト
（ストア）を行う。上記命令アドレス及びデータアドレ
スは論理アドレスである。

【００２５】上記ＦＰＵ２は、特に制限されないが、デ
ータキャッシュメモリ４２などをアクセスするためのメ
モリアドレシング能力を備えていない。ＣＰＵ３がＦＰ
Ｕ２に代わってデータをアクセスするためのアドレシン
グ動作を行う。これは、ＦＰＵ２のメモリアドレシング
回路の必要性を取り除いてチップ面積を節約するためで
ある。ＦＰＵ２へのデータのロードは３２ビットのデー
タバス３３と３２ビットのデータバス３５を介して行
い、ＦＰＵ２からのデータのストアは６４ビットのデー
タバス３６を介して行う。ＦＰＵ２からＣＰＵ３へのデ
ータ転送は上記６４ビットデータバス３６の下位３２ビ
ットを用いて行われる。

【００２６】ＣＰＵ３はＦＰＵ２のためにデータフェッ
チを行なうだけでなく、ＦＰＵ２のための浮動小数点命
令を含む全ての命令をフェッチする。ＣＰＵ３がフェッ
チした浮動小数点命令は３２ビットのデータバス３４を
介してＣＰＵ３からＦＰＵ２に与えられる。

【００２７】マイクロコンピュータ２３１は、特に制限
されないが、３２ビットの仮想アドレスで規定される仮
想アドレス空間と２９ビットの物理アドレスで規定され
る物理アドレス空間を扱う。仮想アドレスを物理アドレ
スに変換するためのアドレス変換情報は仮想ページ番号
とそれに対応される物理ページ番号を含んでいる。アド
レス変換テーブルはマイクロコンピュータ２３１の外部
に配置されたＳＤＲＡＭ２３２に形成される。アドレス
変換テーブルのアドレス変換情報のうち、最近利用され
たものが上記命令ＴＬＢ４０とユニファイドＴＬＢ４１
に格納されることになる。その制御は、例えばオペレー
ティングシステム（ＯＳ）が行う。

【００２８】上記データ用のユニファイドＴＬＢ４１は
データ及び命令のアドレス変換情報を最大６４エントリ
格納する。このユニファイドＴＬＢ４１は、データフェ
ッチのためにＣＰＵ３がデータアドレスバス３２に出力
する仮想アドレスの仮想ページ番号に応ずる物理ページ
番号をアドレス変換情報から連想検索して、その仮想ア
ドレスを物理アドレスに変換する。

【００２９】上記命令用の命令ＴＬＢ４０は命令専用の
アドレス変換情報を最大４エントリ格納する。特に命令
ＴＬＢ４０が保有するエントリは、ユニファイドＴＬＢ
４１が保有する命令アドレスのアドレス変換情報の一部
とされる。すなわち、連想検索により命令ＴＬＢ４０に
目的とするアドレス変換情報がないことが分かると、そ
のアドレス変換情報はユニファイドＴＬＢ４１から命令
ＴＬＢ４０へ供給される。この命令ＴＬＢ４０は、命令
フェッチのためにＣＰＵ３が命令アドレスバス３０に出
力する仮想アドレスの仮想ページ番号に応ずる物理ペー
ジ番号をアドレス変換情報から連想検索する。検索の結
果、目的とするアドレス変換情報がある場合（ＴＬＢヒ
ット）、そのアドレス変換情報を用いて、当該仮想アド
レスを物理アドレスに変換する。上記検索の結果、目的
とするアドレス変換情報がない場合（ＴＬＢミス）、上
記ユニファイドＴＬＢ４１から目的とするアドレス変換
情報を得るための動作をキャッシュＴＬＢコントローラ
４４が制御する。

【００３０】データキャッシュメモリ４３においては、
データの記憶エリアと、そのデータに関連するアドレス
情報を記憶するタグエリアと、上記データの内容が更新
されたことを示すダーティビットと、上記データの有効
性を示すバリッドビットとを含んで一つのキャッシュブ
ロックが形成される。

【００３１】オペレーティングシステムによって管理さ
れるタスクがＣＰＵ３によって実行されている場合にお
いて、上記データキャッシュメモリ４３は、データフェ
ッチに際してユニファイドＴＬＢ４１で変換された物理
アドレスを受け取り、これに基づいてキャッシュエント
リの連想検索を行う。検索結果がリードヒットであれ
ば、ヒットに係るキャッシュブロックからその物理アド
レスに応ずるデータがデータバス３３又は３５に出力さ
れる。検索結果がリードミスであれば、ミスに係るデー
タを含む１キャッシュブロック分のデータがバスステー
トコントローラ５を介してＳＤＲＡＭ２３２から読み込
まれて、キャッシュフィルが行われる。これによってキ
ャッシュミスに係るデータが上記バス３３又は３５に読
み出される。検索結果がライトヒットした場合、キャッ
シュ動作モードがライトバックモードならばヒットした
エントリにデータを書き込み、当該エントリのダーティ
ビットをセットする。セット状態のダーティビットによ
りＳＤＲＡＭ２３２のデータとの不整合状態が分かり、
上記キャッシュフィル動作で当該ダーティなキャッシュ
エントリがキャッシュメモリから追い出されるとき、Ｓ
ＤＲＡＭ２３２へのライトバックが行われる。ライトス
ルーモードではヒットしたエントリにデータを書き込む
と共にＳＤＲＡＭ２３２へのデータの書き込みも併せて
行われる。検索結果がライトミスである場合、コピーバ
ックモードならキャッシュフィルを行うと共にダーティ
ビットをセットしてタグアドレスを更新し、フィルを行
ったキャッシュブロックにデータを書き込む。ライトス
ルーモードの場合にはＳＤＲＡＭ２３２に対してのみ書
き込みを行う。

【００３２】オペレーティングシステムによって管理さ
れるタスクがＣＰＵ３によって実行されていない場合に
は、後に詳述するように、上記ダーティビットが有効な
ブロックについてバリッドビットを有効とした状態でデ
ータキャッシュメモリ４３のデータを上記ＳＤＲＡＭ２
３２にライトバックする。

【００３３】上記命令キャッシュメモリ４２は、命令フ
ェッチに際して命令ＴＬＢ４０で変換された物理アドレ
スを受け取り、これに基づいてキャッシュエントリの連
想検索を行う。検索結果がリードヒットであれば、ヒッ
トに係るキャッシュブロックからその物理アドレスに応
ずる命令が命令データバス３１に出力される。検索結果
がリードミスであれば、ミスに係る命令を含む１キャッ
シュブロック分のデータがバスステートコントローラ５
を介してＳＤＲＡＭ２３２から読み込まれて、キャッシ
ュフィルが行われる。これによってミスに係る命令が命
令データバス３１を介してＣＰＵ３に与えられる。

【００３４】上記命令ＴＬＢ４０、ユニファイドＴＬＢ
４１及びキャッシュＴＬＢコントローラ４４はメモリマ
ネージメントユニットを構成する。このメモリマネージ
メントユニットは、特権モード及びユーザモードのそれ
ぞれにおいて、仮想アドレス空間へのアクセス権を設定
して、記憶保護を行うことができる。例えばアドレス変
換情報は仮想アドレスページ番号毎に保護キーデータを
有する。保護キーデータはページのアクセス権をコード
で表した２ビットのデータであり、特権モードでのみ読
み出し可能、特権モードで読み出し及び書き込み可能、
特権及びユーザモードの双方で読み出しのみ可能、そし
て、特権モード及びユーザモードの双方で読み出し及び
書き込み可能の何れかのアクセス権が設定可能にされ
る。実際のアクセスタイプが上記保護キーデータで設定
されたアクセス権に違反する場合には、ＴＬＢ保護違反
例外が発生される。ＴＬＢ保護違反例外が発生された場
合、例えば、その保護違反を例外処理にて解決した後、
例外処理からの復帰命令を実行して、中断された通常処
理命令を再実行することになる。

【００３５】図３（ａ）には、オペレーティングシステ
ムによって管理されるタスクが実行されていない場合の
主要処理の流れが示される。

【００３６】ＣＰＵの処理単位（タスク）を効率良く実
行管理するプログラムをスケジューラといい、これが起
動されることによりスケジューリング処理が可能にな
る。このスケジューリング処理が開始された後に実行で
きるタスクがあるか否かの判別が行われる（Ｓ３１，Ｓ
３２）。この判別において、実行できるタスクがある
（ＹＥＳ）と判断された場合には当該タスクが実行され
る（Ｓ３３）。また、上記ステップＳ３２の判別におい
て、実行できるタスクが無い（ＮＯ）と判断された場合
には、アイドル状態に入る前に、ライトバック処理が行
われる（Ｓ３４）。そしてこのライトバック処理が行わ
れた後に、アイドル処理が行われ、この処理によりＣＰ
Ｕ３は、消費電力低減のため低消費電力モードに移行さ
れる（Ｓ３５）。この低消費電力モードにおいてイベン
トが発生した場合には、対応するタスクが実行される
（Ｓ３６）。ここで、従来技術に従えば、実行すべきタ
スクが無い場合には、ＣＰＵは消費電力低減のためにア
イドル状態に移行されるが、本例においては、このアイ
ドル状態に移行される前に、ＳＤＲＡＭ２３２へのライ
トバックが行われ、しかる後に、アイドル状態に移行さ
れる。これは、ＣＰＵ３によってメモリアクセスが行わ
れていない期間を利用してライトバック処理を行うこと
により、キャッシングにおけるシステム性能低下を軽減
するためである。

【００３７】図３（ｂ）には上記ライトバック処理（Ｓ
３４）の流れが示される。

【００３８】ライトバック処理（Ｓ３４）においては、
先ず１ブロック分のダーティビットがチェックされる
（Ｓ３４１）。このチェックにおいて、ダーティビット
の論理状態からダーティか否かの判別が行われる（Ｓ３
４２）。上記ステップＳ３４２の判別において、ダーテ
ィである（ＹＥＳ）と判断された場合には、バリッドビ
ットを有効とした状態でそのブロックについてＳＤＲＡ
Ｍ２３２へライトバックし、その後、当該ブロックにお
けるダーティビットをクリアする（Ｓ３４３）。そし
て、全てのブロックについての処理を完了したか否かの
判別が行われる（Ｓ３４４）。この判別において全ての
ブロックについての処理が完了していない（ＮＯ）と判
断された場合には、上記ステップＳ３４１の判別に戻
る。また、上記ステップＳ３４４の判別において全ての
ブロックについての処理が完了した（ＹＥＳ）と判断さ
れた場合には当該ライトバック処理が終了される。尚、
上記ステップＳ３４２の判別においてダーティではない
（ＮＯ）と判断された場合には、それはデータキャッシ
ュメモリ４３のデータが更新されていないことを意味す
るから、上記ステップＳ３４３のライトバック処理を行
うことなしに、上記ステップＳ３４４の判別に移行され
る。

【００３９】図２には、上記ステップＳ３３においてタ
スクが実行されている場合の主要処理の流れが示され
る。

【００４０】ＣＰＵ３から、あるアドレスに対する読み
出し、又は書き込みが要求されると（Ｓ１１）、該当ア
ドレスのデータがデータキャッシュメモリ４３上にある
か否かの判別が行われる（Ｓ１２）。この判別におい
て、該当アドレスのデータがデータキャッシュメモリ４
３上にある（ＹＥＳ）と判断された場合には、読み出し
か書き込みかの判別が行われる。この判別において、
「読み出し」であると判断された場合にはデータキャッ
シュメモリ４３上のデータがＣＰＵ３に渡される。ま
た、上記ステップＳ１３の判別において書き込みである
と判断された場合には、データキャッシュメモリ４３上
のデータをＣＰＵ３から受け取ったデータに変更する
（Ｓ１５）。そして、該当ブロックに対してダーティビ
ットをセットし（Ｓ１６）、ＣＰＵ３からの要求待ち状
態になる（Ｓ２４）。

【００４１】また、上記ステップＳ１２の判別におい
て、該当アドレスのデータがデータキャッシュメモリ４
３上には無い（ＮＯ）と判断された場合には、入れ替え
を行うキャッシュメモリブロックの選択が行われる（Ｓ
１７）。そして、該当ブロックはダーティか否かの判別
が行われる（Ｓ１８）。この判別において、該当ブロッ
クはダーティである（ＹＥＳ）と判断された場合には、
該当ブロックのデータがＳＤＲＡＭ２３２に書き戻され
る（Ｓ１９）。そして、ＳＤＲＡＭ２３２から該当アド
レスデータがキャッシュメモリブロック分読み出され
（Ｓ２０）、上記ステップＳ１３の判別に移行される。

【００４２】図９には上記マイクロコンピュータ２３１
でのメモリアクセスの様子が示される。

【００４３】図９に示されるように、ＣＰＵ３によって
ＳＤＲＡＭ２３２における第１ブロックへのアクセスが
行われ、このとき、データキャッシュメモリ４３のデー
タが変更されたものとすると、実行できるタスクが無く
なったときに、アイドル状態に入る前にライトバックが
行われる。このようにライトバックが行われることか
ら、次のイベントが発生した場合には、ＳＤＲＡＭ２
３２における第１ブロックへのライトバックを行うこと
なしにＳＤＲＡＭ２３２における第２ブロックへのアク
セスが可能とされるので、ライトバックに起因する性能
低下を軽減することができる。

【００４４】上記した例によれば、以下の作用効果を得
ることができる。

【００４５】（１）ＣＰＵ３によってＳＤＲＡＭ２３２
における第１ブロックへのアクセスが行われ、このと
き、データキャッシュメモリ４３のデータが変更された
ものとすると、実行できるタスクが無くなったときに、
アイドル状態に入る前にライトバックが行われるため、
次のイベントが発生した場合には、ＳＤＲＡＭ２３２
における第１ブロックへのライトバックを行うことなし
にＳＤＲＡＭ２３２における第２ブロックへのアクセス
が可能とされるので、ライトバックに起因するシステム
性能低下を軽減することができる。つまり、ＣＰＵ３に
よって実行できるタスクが無くなったとき、直ぐにアイ
ドル状態に移行させるのではなく、先ず、ＳＤＲＡＭ２
３２へのライトバックを行い、しかる後にアイドル状態
に移行させることにより、イベントの発生においてＳ
ＤＲＡＭ２３２のライトバックを行うこと無しに、ＳＤ
ＲＡＭ２３２の新たなキャッシングが行われるため、ラ
イトバックに起因するシステム性能低下を軽減すること
ができる。

【００４６】（２）オペレーティングシステムによって
上記ライトバックが制御されるので、オペレーティング
システムを変更すれば良く、マイクロコンピュータ２３
１のハードウェアの構成変更を伴わずに済む。

【００４７】以上本発明者によってなされた発明を具体
的に説明したが、本発明はそれに限定されるものではな
く、その要旨を逸脱しない範囲で種々変更可能であるこ
とはいうまでもない。

【００４８】例えば、ハードウェアによってライトバッ
ク処理を行うことができる。図４には、ハードウェアに
よってライトバック処理を行う場合のマイクロコンピュ
ータの主要構成が示される。尚、図４においてはキャッ
シュＴＬＢコントローラ４４以外の構成は、図１に示さ
れるのと同様とされる。

【００４９】図４に示されるマイクロコンピュータ２３
１においては、キャッシュコントローラ４４として、ラ
イトバック制御回路４４ａ、バス状態制御回路４４ｂ、
キャッシュ制御回路４４ｃとを含んで成るものが適用さ
れている。

【００５０】バス状態監視回路４４ｂはバスコントロー
ラ５のコントロール状態からバスの状態を監視すること
により、ＣＰＵ３によってＳＤＲＡＭ２３２がアクセス
されていない期間を検出する。ライトバック制御回路４
４ａは、データキャッシュメモリ４３にダーティブロッ
クが存在する場合に、上記バス状態監視回路４４ｂによ
るバス監視結果に基づいて、ＳＤＲＡＭ２３２がアクセ
スされていない期間にキャッシュ制御回路４４ｃに対し
てライトバック指令信号を与える。キャッシュ制御回路
４４ｃには、データキャッシュメモリ４３に一つでもダ
ーティなブロックがあることを示すフラグを保持するた
めのレジスタが含まれる。キャッシュメモリ４３内のブ
ロックがダーティにされる際、上記フラグがセットされ
る。従って、上記ダーティブロックが存在するか否か
は、キャッシュ制御回路４４ｃ内の上記フラグの状態に
よって知ることができる。ライトバック制御回路４４ａ
は、上記キャッシュ制御回路４４ｃ内の上記フラグ状態
に従って、ライトバック制御を開始する。このライトバ
ック制御において、バス状態監視回路４４ｂによるバス
監視結果に基づいてライトバック指示信号をアサートす
る。キャッシュ制御回路４４ｃは、キャッシュＴＬＢコ
ントローラとしての基本的な制御機能を備えている。キ
ャッシュ制御回路４４ｃは、上記ライトバック制御回路
４４ａから与えられたライトバック指示信号に基づいて
データキャッシュメモリ４３のライトバックを制御す
る。

【００５１】図５には、図４に示されるキャッシュコン
トローラ４４の動作の流れが示される。

【００５２】ＣＰＵ３から、あるアドレスに対する読み
出し、又は書き込みが要求されると（Ｓ１１）、該当ア
ドレスのデータがデータキャッシュメモリ４３上にある
か否かの判別が行われる（Ｓ１２）。この判別におい
て、該当アドレスのデータがデータキャッシュメモリ４
３上にある（ＹＥＳ）と判断された場合には、読み出し
か書き込みかの判別が行われる。この判別において、
「読み出し」であると判断された場合にはデータキャッ
シュメモリ４３上のデータがＣＰＵ３に渡される。ま
た、上記ステップＳ１３の判別において書き込みである
と判断された場合には、データキャッシュメモリ４３上
のデータをＣＰＵ３から受け取ったデータに変更する
（Ｓ１５）。そして、該当ブロックに対してダーティビ
ットをセットし（Ｓ１６）、ＣＰＵ３からの要求待ち状
態になる（Ｓ２４）。

【００５３】また、上記ステップＳ１２の判別におい
て、該当アドレスのデータがデータキャッシュメモリ４
３上には無い（ＮＯ）と判断された場合には、入れ替え
を行うキャッシュメモリブロックの選択が行われる（Ｓ
１７）。そして、該当ブロックはダーティか否かの判別
が行われる（Ｓ１８）。この判別において、該当ブロッ
クはダーティである（ＹＥＳ）と判断された場合には、
該当ブロックのデータがＳＤＲＡＭ２３２に書き戻され
る（Ｓ１９）。そして、ＳＤＲＡＭ２３２から該当アド
レスデータがキャッシュメモリブロック分読み出され
（Ｓ２０）、上記ステップＳ１３の判別に移行される。

【００５４】一方、バス状態監視回路４４ｂによって外
部アドレスバス６０の状態が監視されており、それによ
ってＳＤＲＡＭ２３２がＣＰＵ３によってアクセスされ
ていない期間を把握することができる。ライトバック制
御回路４４ａは、バス状態監視回路４４ｂによって、Ｓ
ＤＲＡＭ２３２がアクセス中でないことが確認された場
合にライトバック指示信号をアサートする。これによ
り、キャッシュ制御回路４４ｃは、ダーティブロックは
存在するか否かの判別を行う（Ｓ２２）。この判別にお
いてダーティブロックは存在する（Ｙｅｓ）と判断され
た場合には、キャッシュブロックのバリッドビットを有
効とした状態のままＳＤＲＡＭ２３２にライトバック
し、その後、対応するダーティビットのフラグをクリア
する（Ｓ２３）。また、上記ステップＳ２２の判別にお
いて、ダーティなブロックは存在しないと判断された場
合には、上記ステップＳ２３のライトバックを行わず
に、ＣＰＵ３からの次の要求待ち状態に移行される（Ｓ
２３）。

【００５５】このようにＳＤＲＡＭ２３２がアクセスさ
れていない期間を利用してライトバックが行われるた
め、例えば図９に示されるようにイベントが発生され
た際に、ライトバックを行わずに済むので、ライトバッ
クに起因するシステムの性能低下を軽減することができ
る。

【００５６】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＲＩＳ
Ｃアーキテクチャを有するマイクロコンピュータに適用
した場合について説明したが、本発明はそれに限定され
るものではなく、各種マイクロコンピュータに広く適用
することができる。

【００５７】本発明は、少なくともキャッシュシステム
を有することを条件に適用することができる。

【００５８】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００５９】すなわち、オペレーティングシステムによ
って管理されるタスクが実行されていない期間に、ダー
ティビットが有効なブロックについてバリッドビットを
有効とした状態でキャッシュメモリのデータをメモりに
ライトバックする。連続する二つのイベントが互いに異
なる場合には、前回使用した第１ブロックのデータとは
異なる第２ブロックについてのキャッシングが必要にな
るが、上記のようにオペレーティングシステムによって
管理されるタスクが実行されていない期間にライトバッ
ク処理が実行されるようになっているため、上記第２ブ
ロックについてのキャッシングの直前において、前回使
用したキャッシュ内容をライトバックするケースが減少
され、それによってシステムの性能低下が軽減される。

【００６０】また、メモリアクセスに使用されるバスの
監視を行うことで、中央処理装置によってメモリがアク
セスされていない期間を検出し、上記メモリがアクセス
されていない期間にライトバック処理を行うことによ
り、前回使用した第１ブロックのデータとは異なる第２
ブロックについてのキャッシングが必要になる場合にお
いて、前回使用したキャッシュ内容を当該キャッシング
の直前にライトバックするケースが減少されるから、そ
の分、システムの性能低下が軽減される。

【図面の簡単な説明】

【図１】本発明にかかるマイクロコンピュータの構成例
ブロック図である。

【図２】上記マイクロコンピュータにおいてオペレーテ
ィングシステムによって管理されるタスクが実行される
場合のフローチャートである。

【図３】上記マイクロコンピュータにおいてオペレーテ
ィングシステムによって管理されるタスクが実行されて
いない場合のフローチャートである。

【図４】本発明にかかるマイクロコンピュータの別の構
成例ブロック図である。

【図５】図４に示されるマイクロコンピュータにおける
主要動作のフローチャートである。

【図６】マイクロコンピュータにおけるＣＰＵの状態説
明図である。

【図７】マイクロコンピュータにおけるＣＰＵの別の状
態説明図である。

【図８】マイクロコンピュータにおけるＣＰＵの別の状
態説明図である。

【図９】本発明にかかるマイクロコンピュータにおける
メモリアクセスの状態例説明図である。

【図１０】上記マイクロコンピュータが適用されるデー
タ処理装置の全体的な構成例ブロック図である。

【符号の説明】

３ＣＰＵ４アドレス変換・キャッシュユニット５バスステートコントローラ６外部バスインタフェース４０命令ＴＬＢ４１ユニファイドＴＬＢ４２命令キャッシュメモリ４３データキャッシュメモリ４４キャッシュＴＬＢコントローラ４４ａライトバック制御回路４４ｂバス状態監視回路４４ｃキャッシュ制御回路２３１マイクロコンピュータ２３２ＳＤＲＡＭ２３４ＲＯＭ２３５周辺装置制御部２３６表示制御部２３７ディスプレイ２３８外部記憶装置２３９キーボード

Claims

【特許請求の範囲】

【請求項１】データの記憶エリアと、そのデータに関
連するアドレス情報を記憶するタグエリアと、上記デー
タの内容が更新されたことを示すダーティビットと、上
記データの有効性を示すバリッドビットとを含んで一つ
のキャッシュブロックが形成され、上記データが格納さ
れたメモリのリードキャッシュ及びライトキャッシュを
可能とするキャッシュシステムと、オペレーティングシステムによって管理されるタスクが
実行されていない期間に、上記ダーティビットが有効な
ブロックについてバリッドビットを有効とした状態でキ
ャッシュシステムのデータを上記メモリにライトバック
可能な中央処理装置と、を含むこと特徴とするマイクロ
コンピュータ。
【請求項２】中央処理装置と、上記中央処理装置によってアクセス可能なメモリのリー
ドキャッシュ及びライトキャッシュが可能とされるキャ
ッシュシステムと、を含むマイクロコンピュータであっ
て、キャッシュシステムは、上記メモリアクセスに使用され
るバスの監視を行うことで、上記中央処理装置によって
上記メモリがアクセスされていない期間を検出可能なバ
ス状態監視回路と、上記バス状態監視回路の検出結果に基づいて、上記メモ
リがアクセスされていない期間にライトバック処理の開
始を指示するライトバック制御回路と、を含んで成るこ
とを特徴とするマイクロコンピュータ。
【請求項３】上記ライトバック制御回路は、上記キャ
ッシュシステムにダーティなブロックが存在することを
示すフラグを設定可能なレジスタを含み、上記ライトバ
ック制御回路は、上記レジスタに設定されたフラグの状
態に従ってライトバック制御を開始する請求項２記載の
マイクロコンピュータ。
【請求項４】請求項１乃至３の何れか１項記載のマイ
クロコンピュータと、上記マイクロコンピュータの外部
に配置され、上記マイクロコンピュータによってアクセ
ス可能なメモリとを含んで成るデータ処理装置。