JP2002100687A - Semiconductor memory device - Google Patents
Semiconductor memory deviceInfo
- Publication number
- JP2002100687A JP2002100687A JP2000287137A JP2000287137A JP2002100687A JP 2002100687 A JP2002100687 A JP 2002100687A JP 2000287137 A JP2000287137 A JP 2000287137A JP 2000287137 A JP2000287137 A JP 2000287137A JP 2002100687 A JP2002100687 A JP 2002100687A
- Authority
- JP
- Japan
- Prior art keywords
- fine particles
- channel region
- insulating layer
- band edge
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 73
- 239000010419 fine particle Substances 0.000 claims abstract description 84
- 238000003860 storage Methods 0.000 claims abstract description 68
- 239000004020 conductor Substances 0.000 claims abstract description 7
- 239000002245 particle Substances 0.000 claims description 45
- 238000009825 accumulation Methods 0.000 claims description 40
- 229910052710 silicon Inorganic materials 0.000 claims description 26
- 239000010703 silicon Substances 0.000 claims description 26
- 239000013078 crystal Substances 0.000 claims description 9
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 7
- 229910052732 germanium Inorganic materials 0.000 claims description 5
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 5
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 4
- 230000014759 maintenance of location Effects 0.000 abstract description 11
- 239000010410 layer Substances 0.000 description 71
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 25
- 238000010586 diagram Methods 0.000 description 18
- 230000015654 memory Effects 0.000 description 16
- 239000000758 substrate Substances 0.000 description 15
- 230000000694 effects Effects 0.000 description 14
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 13
- 229910052814 silicon oxide Inorganic materials 0.000 description 13
- 238000000034 method Methods 0.000 description 11
- 238000004519 manufacturing process Methods 0.000 description 6
- 239000000463 material Substances 0.000 description 6
- 230000005641 tunneling Effects 0.000 description 6
- 238000000206 photolithography Methods 0.000 description 5
- 230000004888 barrier function Effects 0.000 description 4
- 239000000470 constituent Substances 0.000 description 4
- 230000005669 field effect Effects 0.000 description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 4
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 238000000992 sputter etching Methods 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000007725 thermal activation Methods 0.000 description 2
- 108700042918 BF02 Proteins 0.000 description 1
- 101000605054 Mus musculus Epididymal-specific lipocalin-8 Proteins 0.000 description 1
- 101000621511 Potato virus M (strain German) RNA silencing suppressor Proteins 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005283 ground state Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体記憶素子に
関し、特に電荷を蓄積することによって電源を切断して
も情報を保持することができる不揮発性半導体記憶素子
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly to a nonvolatile semiconductor memory device capable of retaining information even when a power supply is cut off by accumulating electric charges.
【０００２】[0002]
【従来の技術】近年、電気的消去及び書き込みが可能な
メモリ（以下不揮発性メモリと記す）は、電荷を蓄積す
ることによって電源を切断しても情報を保持することが
できる特徴を持ち、磁気ディスクのような駆動部品が無
く小型かつ軽量であるため、携帯情報機器などの記憶媒
体として、低電圧駆動化と大容量化の開発がすすめられ
ている。2. Description of the Related Art In recent years, electrically erasable and writable memories (hereinafter referred to as non-volatile memories) have a feature that information can be retained even when a power supply is cut off by accumulating electric charges. Since there is no drive component such as a disk and it is small and lightweight, low voltage drive and large capacity are being developed as storage media for portable information devices and the like.
【０００３】図１１に、このような不揮発性メモリセル
の断面図を示す。FIG. 11 is a sectional view of such a nonvolatile memory cell.
【０００４】この不揮発性メモリセルは、シリコン基板
１、このシリコン基板１上に形成されたシリコン酸化膜
からなる第１のゲート絶縁層２、この第１のゲート絶縁
層２上に形成された電気的に絶縁されている浮遊ゲート
３、この浮遊ゲート３上に形成されたシリコン酸化膜か
らなる第２のゲート絶縁層４、この第２のゲート絶縁層
４上に形成された制御ゲート５、第１のゲート絶縁層２
を挟むようにシリコン基板１の表面に形成されたｎ＋型
シリコンからなるソース領域６及びｎ＋型シリコンから
なるドレイン領域７から構成されている。The nonvolatile memory cell includes a silicon substrate 1, a first gate insulating layer 2 made of a silicon oxide film formed on the silicon substrate 1, and an electric gate formed on the first gate insulating layer 2. Gate 3, which is electrically insulated, a second gate insulating layer 4 formed of a silicon oxide film formed on the floating gate 3, a control gate 5 formed on the second gate insulating layer 4, 1 gate insulating layer 2
It is constructed from the drain region 7 consisting of a source region 6 and the n + -type silicon made of n + -type silicon formed on the surface of the silicon substrate 1 so as to sandwich.
【０００５】この構造のうちシリコン基板１側のソース
領域６、ドレイン領域７及びこれらに挟まれたチャネル
領域８によって、ｎチャネル電界効果トランジスタを構
成している。In this structure, the source region 6, the drain region 7 on the silicon substrate 1 side and the channel region 8 interposed therebetween constitute an n-channel field effect transistor.
【０００６】また、浮遊ゲート３は、膜厚１０ｎｍ程度
の第１のゲート絶縁層２、膜厚１μｍ程度の第２のゲー
ト絶縁層４により電気的に絶縁された電気的浮遊領域と
なっている。The floating gate 3 is an electrically floating region which is electrically insulated by the first gate insulating layer 2 having a thickness of about 10 nm and the second gate insulating layer 4 having a thickness of about 1 μm. .
【０００７】この不揮発性メモリの書き込み方法は、シ
リコン基板１及び制御ゲート５間に１０Ｖ程度の電圧を
印加したとき、電子が量子力学的トンネル現象によって
ソース領域６から第１の絶縁層２を抜けて浮遊ゲート３
中に引き込まれることによって行なわれる。According to the writing method of this nonvolatile memory, when a voltage of about 10 V is applied between the silicon substrate 1 and the control gate 5, electrons pass through the first insulating layer 2 from the source region 6 by the quantum mechanical tunneling phenomenon. Floating gate 3
It is done by being pulled inside.
【０００８】また、読み出し方法は、ソース領域６及び
ドレイン領域７間とソース領域６及び制御ゲート５間に
電圧を印加すると、浮遊ゲート３に電子が注入されて負
に帯電している状態と、電子が注入されていない状態
で、ソース領域６からドレイン領域７間に流れる電流値
が違う状態を検出することによって１、０を判定してい
る。When a voltage is applied between the source region 6 and the drain region 7 and between the source region 6 and the control gate 5, electrons are injected into the floating gate 3 and the floating gate 3 is charged negatively. 1 and 0 are determined by detecting a state in which a current value flowing between the source region 6 and the drain region 7 is different in a state where electrons are not injected.
【０００９】また、消去方法は、ソース領域６及び浮遊
ゲート３間に１０Ｖ程度電圧を印加して浮遊ゲート３中
の電子をドレイン領域７に量子力学的トンネル現象によ
り引き抜くことによって行う。The erasing method is performed by applying a voltage of about 10 V between the source region 6 and the floating gate 3 to extract electrons in the floating gate 3 to the drain region 7 by quantum mechanical tunneling.
【００１０】このような不揮発性メモリでは、浮遊ゲー
ト２中に蓄積された電子が電源を切断した後も抜け出さ
ないようにすることが重要である。In such a nonvolatile memory, it is important that electrons accumulated in the floating gate 2 do not escape even after the power is turned off.
【００１１】一方、これまで半導体微細化技術の進歩に
より、半導体集積回路の高集積化が図られてきており、
このような不揮発性メモリも例外ではない。半導体素子
の微細化により前記電界効果トランジスタ部もチャネル
領域８の長さ、ゲート絶縁層２の厚さ、ソース領域６及
びドレイン領域７の接合深さ等が縮小化されてきてい
る。On the other hand, with the advance of semiconductor miniaturization technology, high integration of semiconductor integrated circuits has been attempted.
Such a nonvolatile memory is no exception. With the miniaturization of semiconductor elements, the length of the channel region 8, the thickness of the gate insulating layer 2, the junction depth of the source region 6 and the drain region 7, etc. of the field effect transistor portion have been reduced.
【００１２】前述したようにこのような不揮発性メモリ
では、電源を切断した後に浮遊ゲート３に蓄積された電
子が浮遊ゲート３から抜け出さないようにする条件を満
たさなければならないので、理論上第１のゲート絶縁層
２の膜厚を８ｎｍよりも薄くするとことが困難であると
する報告（日経マイクロデバイス、１９９７年１月号、
７０ページ）がある。As described above, such a nonvolatile memory must satisfy the condition for preventing electrons accumulated in the floating gate 3 from leaking out of the floating gate 3 after the power is turned off. Report that it is difficult to reduce the thickness of the gate insulating layer 2 to less than 8 nm (Nikkei Microdevices, January 1997,
70 pages).
【００１３】また、チャネル領域８の長さやソース領域
６及びドレイン領域７の接合深さ自体も縮小化すること
が難しくなるという報告（日経マイクロデバイス、１９
９７年２月号、６２ページ）もあり、この構造において
は、これ以上高集積化できない可能性が出てきている。Further, it has been reported that it is difficult to reduce the length of the channel region 8 and the junction depth itself of the source region 6 and the drain region 7 (Nikkei Micro Devices, 19
(February, 1997, p. 62), and there is a possibility that higher integration cannot be achieved with this structure.
【００１４】このような問題に鑑みて、最近浮遊ゲート
を多数のシリコン結晶粒から構成することによって、第
１のゲート絶縁層を８ｎｍ以下に加工しても電源切断時
にある程度電子の抜けを防ぐことができる不揮発性メモ
リが注目されてきている。In view of such a problem, by recently forming the floating gate from a large number of silicon crystal grains, even if the first gate insulating layer is processed to a thickness of 8 nm or less, it is possible to prevent the escape of electrons to some extent when the power is turned off. Non-volatile memories that can be used have attracted attention.
【００１５】図１２に、このような不揮発性メモリの断
面図を示す。FIG. 12 is a sectional view of such a nonvolatile memory.
【００１６】この不揮発性メモリセルは、シリコン基板
１、このシリコン基板１上に形成されたシリコン酸化膜
からなる第１のゲート絶縁層２（厚さ３ｎｍ）、この第
１のゲート絶縁層２上に形成された電気的に絶縁されて
いるシリコン結晶粒９（直径５ｎｍ、密度１×１０１２
／ｃｍ２）、このシリコン結晶粒９上に形成されたシリ
コン酸化膜からなる第２のゲート絶縁層４（厚さ７ｎ
ｍ）、この第２のゲート絶縁層４上に形成された制御ゲ
ート５、第１のゲート絶縁層２を挟むようにシリコン基
板１の表面に形成されたｎ＋型シリコンからなるソース
領域６及びｎ＋型シリコンからなるドレイン領域７から
構成されている。The nonvolatile memory cell includes a silicon substrate 1, a first gate insulating layer 2 (thickness: 3 nm) made of a silicon oxide film formed on the silicon substrate 1, and a first gate insulating layer 2 on the first gate insulating layer 2. Electrically insulated silicon crystal grains 9 (diameter 5 nm, density 1 × 10 12
/ Cm 2 ), the second gate insulating layer 4 (thickness 7 n) made of a silicon oxide film formed on the silicon crystal grains 9.
m), a control gate 5 formed on the second gate insulating layer 4, a source region 6 made of n + -type silicon formed on the surface of the silicon substrate 1 so as to sandwich the first gate insulating layer 2, and It comprises a drain region 7 made of n + type silicon.
【００１７】このように浮遊ゲートをシリコン結晶粒９
により構成した不揮発性メモリでは、第１のゲート絶縁
層２の厚さを３ｎｍ程度に薄くしても、電源を切断した
後に電子の抜けをある程度防ぐことができ、素子の微細
化を実現できる。As described above, the floating gate is formed by the silicon crystal grains 9.
In the non-volatile memory configured as described above, even if the thickness of the first gate insulating layer 2 is reduced to about 3 nm, it is possible to prevent the escape of electrons to a certain extent after the power is turned off, and to realize a finer element.
【００１８】しかしながらこのような不揮発性メモリで
も、長時間放置すると電子が抜けてしまい、まだまだ実
用化には十分なリテンションを実現できていない。However, even in such a non-volatile memory, if it is left for a long time, electrons are removed, and sufficient retention for practical use has not yet been realized.
【００１９】[0019]
【発明が解決しようとする課題】上述したように、従来
の不揮発性メモリでは、実用化に耐えうる十分なリテン
ションを実現できていない。As described above, the conventional non-volatile memory has not been able to achieve sufficient retention for practical use.
【００２０】本発明は、上記問題点に鑑みてなされたも
ので、電界効果トランジスタのチャネル領域上に半導体
微粒子からなる電荷蓄積領域が形成された不揮発性メモ
リにおいて、ゲート絶縁層を３ｎｍ程度に薄くしても、
長時間電荷の抜けを防ぐことにより、実用化に耐える十
分なリテンションを実現する半導体記憶素子を提供する
ことを目的とする。SUMMARY OF THE INVENTION The present invention has been made in view of the above problems, and in a nonvolatile memory in which a charge accumulation region made of semiconductor fine particles is formed on a channel region of a field effect transistor, a gate insulating layer is thinned to about 3 nm. Even
It is an object of the present invention to provide a semiconductor memory element that realizes sufficient retention for practical use by preventing charge from being released for a long time.
【００２１】[0021]
【課題を解決するための手段】上記目的を達成するため
に、本発明は、半導体層と、前記半導体層中に形成され
たソース領域及びドレイン領域と、前記ソース領域及び
ドレイン領域間に形成されたチャネル領域と、前記チャ
ネル領域上に形成され、量子力学的に電子が直接トンネ
ルすることが可能な第１の絶縁層と、前記第１の絶縁層
上に形成された半導体或いは導体からなる電子蓄積微粒
子と、前記電子蓄積微粒子上に形成された第２の絶縁層
と、前記第２の絶縁層上に形成された制御電極とを具備
し、前記電子蓄積微粒子における伝導帯端のエネルギー
バンドが、前記チャネル領域における伝導帯端のエネル
ギーバンドよりも低いことを特徴とする半導体記憶素子
を提供する。In order to achieve the above object, the present invention provides a semiconductor device comprising a semiconductor layer, a source region and a drain region formed in the semiconductor layer, and a semiconductor device formed between the source region and the drain region. A channel region, a first insulating layer formed on the channel region and capable of directly tunneling electrons in a quantum mechanical manner, and an electron formed of a semiconductor or a conductor formed on the first insulating layer. A storage electrode, a second insulating layer formed on the electron storage particles, and a control electrode formed on the second insulation layer, wherein the energy band at the conduction band edge of the electron storage particles is And a semiconductor memory element having a lower energy band than a conduction band edge in the channel region.
【００２２】また、本発明は、半導体層と、前記半導体
層中に形成されたソース領域及びドレイン領域と、前記
ソース領域及びドレイン領域間に形成されたチャネル領
域と、前記チャネル領域上に形成され、量子力学的に正
孔が直接トンネルすることが可能な第１の絶縁層と、前
記第１の絶縁層上に形成された半導体或いは導体からな
る正孔蓄積微粒子と、前記正孔蓄積微粒子上に形成され
た第２の絶縁層と、前記第２の絶縁層上に形成された制
御電極とを具備し、前記正孔蓄積微粒子における価電子
帯端のエネルギーバンドが、前記チャネル領域における
価電子帯端のエネルギーバンドよりも高いことを特徴と
する半導体記憶素子を提供する。Further, the present invention provides a semiconductor layer, a source region and a drain region formed in the semiconductor layer, a channel region formed between the source region and the drain region, and a semiconductor device formed on the channel region. A first insulating layer capable of directly tunneling holes quantum mechanically; a hole accumulation fine particle made of a semiconductor or a conductor formed on the first insulation layer; A second insulating layer formed on the second insulating layer, and a control electrode formed on the second insulating layer, wherein an energy band at a valence band edge of the hole accumulation fine particles is a valence electron in the channel region. A semiconductor memory element characterized by having a higher energy band than a band edge.
【００２３】このとき、前記電子蓄積微粒子或いは前記
正孔蓄積微粒子は前記半導体で形成され、そのバンドギ
ャップよりも前記チャネル領域のバンドギャップが広い
ことが好ましい。At this time, it is preferable that the electron accumulation fine particles or the hole accumulation fine particles are formed of the semiconductor, and the band gap of the channel region is wider than the band gap.
【００２４】また、前記チャネル領域下に形成された第
３の絶縁層とを更に具備し、前記チャネル領域の厚さ
が、前記電子蓄積微粒子或いは正孔蓄積微粒子の平均粒
径よりも薄く形成することが好ましい。A third insulating layer formed under the channel region, wherein a thickness of the channel region is smaller than an average particle size of the electron storage fine particles or the hole storage fine particles. Is preferred.
【００２５】また、前記半導体層がシリコンカーバイド
からなり、前記電子蓄積微粒子或いは前記正孔蓄積微粒
子がシリコン或いはゲルマニウム若しくはその混晶から
なることが好ましい。Preferably, the semiconductor layer is made of silicon carbide, and the electron storage fine particles or the hole storage fine particles are made of silicon, germanium, or a mixed crystal thereof.
【００２６】また、前記電子蓄積微粒子における伝導帯
端のエネルギーバンドと前記チャネル領域における伝導
帯端のエネルギーバンドの差が０．０２５ｅＶ以上であ
ることが好ましい。Preferably, the difference between the energy band at the conduction band edge of the electron storage particles and the energy band at the conduction band edge in the channel region is 0.025 eV or more.
【００２７】また、前記正孔蓄積微粒子における価電子
帯端のエネルギーバンドと前記チャネル領域における価
電子帯端のエネルギーバンドの差が０．０２５ｅＶ以上
であることが好ましい。このときこのエネルギーバンド
差が１ｅＶであることが好ましい。Preferably, the difference between the energy band at the valence band edge of the hole accumulation fine particles and the energy band at the valence band edge in the channel region is 0.025 eV or more. At this time, the energy band difference is preferably 1 eV.
【００２８】また、前記電子蓄積微粒子或いは成功蓄積
微粒子の平均粒径が４ｎｍ以上１０ｎｍ以下であること
が好ましい。It is preferable that the average particle diameter of the electron accumulation fine particles or the successful accumulation fine particles is 4 nm or more and 10 nm or less.
【００２９】本発明によると、チャネル領域におけるエ
ネルギーバンドが、電子或いは正孔等の電荷を蓄積する
ための電荷蓄積微粒子におけるエネルギーバンド端に対
してバリアとなるように形成することによって、電荷が
電荷蓄積微粒子からチャネル領域に抜けないようにで
き、電源切断後においても長時間の電荷保持が可能とな
る。ここで電荷蓄積微粒子におけるエネルギーバンド端
に対してバリアとなるようにとは、電荷が電子の場合電
荷蓄積微粒子における伝導帯端がチャネル領域における
伝導帯端よりも低くなることをいい、電荷が正孔の場合
電荷蓄積微粒子における価電子帯端がチャネル領域にお
ける価電子帯端よりも高くなることをいう。According to the present invention, the charge is formed by forming the energy band in the channel region so as to act as a barrier to the energy band edge of the charge storage particles for storing charges such as electrons or holes. It is possible to prevent the accumulated fine particles from leaking into the channel region, and it is possible to hold the charge for a long time even after the power is turned off. Here, “being a barrier to the energy band edge of the charge storage fine particles” means that when the charge is an electron, the conduction band edge of the charge storage fine particles is lower than the conduction band edge of the channel region. In the case of holes, it means that the valence band edge of the charge storage fine particles is higher than the valence band edge of the channel region.
【００３０】なお、電荷が直接トンネル可能な第１の絶
縁層としては、シリコン酸化膜等を挙げることができ
る。この他には、絶縁層の障壁高さＷ（ｅＶ）と厚さｄ
（ｎｍ）との関係が、Ｗ／ｄ＞１．５の関係を満たす場
合には、その絶縁層は直接トンネル可能となる。The first insulating layer to which charges can directly tunnel can be a silicon oxide film or the like. In addition, the barrier height W (eV) of the insulating layer and the thickness d
When the relationship with (nm) satisfies the relationship of W / d> 1.5, the insulating layer can be directly tunneled.
【００３１】[0031]
【発明の実施の形態】以下、図面を参照して本発明の好
ましい実施形態について説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Preferred embodiments of the present invention will be described below with reference to the drawings.
【００３２】（実施形態１）図1は、本発明の実施形態1
に係る不揮発性半導体記憶素子の断面図である。(Embodiment 1) FIG. 1 shows Embodiment 1 of the present invention.
1 is a cross-sectional view of a nonvolatile semiconductor memory device according to the first embodiment.
【００３３】この不揮発性半導体記憶素子は、シリコン
カーバイド（例えば４Ｈ−ＳｉＣ）からなる半導体層１
０１と、この半導体層１０１中に形成されたソース領域
１０６及びドレイン領域１０７と、このソース領域１０
６及びドレイン領域１０７間に形成されたチャネル領域
１０８と、このチャネル領域１０８上に形成され、量子
力学的に電子が直接トンネルすることが可能な第１の絶
縁層１０２と、この第１の絶縁層１０２上に形成された
電子蓄積微粒子１０９と、この電子蓄積微粒子１０９上
に形成された第２の絶縁層１０４と、この第２の絶縁層
１０４上に形成された制御電極１０５とを具備した構造
となっている。This nonvolatile semiconductor memory element has a semiconductor layer 1 made of silicon carbide (for example, 4H-SiC).
01, the source region 106 and the drain region 107 formed in the semiconductor layer 101, and the source region 10
6 and a drain region 107, a first insulating layer 102 formed on the channel region 108 and capable of directly tunneling electrons quantum mechanically, and a first insulating layer 102 The electron storage particles 109 formed on the layer 102, the second insulating layer 104 formed on the electron storage particles 109, and the control electrode 105 formed on the second insulating layer 104. It has a structure.
【００３４】そして、電子蓄積微粒子１０９は、シリコ
ンやゲルマニウム或いはこれらの混晶とすることで、電
子蓄積微粒子１０９における伝導帯端のエネルギーバン
ドが、前記チャネル領域１０８における伝導帯端のエネ
ルギーバンドよりも約０．０２５ｅＶ低くなっている。
これはチャネル領域１０８の構成半導体であるシリコン
カーバイドの方が、電子蓄積微粒子１０９の構成半導体
であるシリコンやゲルマニウム或いはこれらの混晶より
もバンドギャップが広いことから生じる。The electron storage particles 109 are made of silicon, germanium, or a mixed crystal thereof, so that the energy band at the conduction band edge of the electron storage particles 109 is larger than the energy band at the conduction band edge in the channel region 108. It is about 0.025 eV lower.
This is because silicon carbide as a constituent semiconductor of the channel region 108 has a wider band gap than silicon, germanium, or a mixed crystal thereof as a constituent semiconductor of the electron storage fine particles 109.
【００３５】また、電子蓄積微粒子１０９を構成する半
導体は、平均粒径が４ｎｍ以上１０ｎｍ以下であること
が好ましい。平均粒径が４ｎｍよりも小さくなると素子
を作成することが難しくなり、歩留まりが低下すること
が考えられる。また平均粒径が１０ｎｍよりも大きくな
るとクーロンブロッケード効果が弱くなり動作上の問題
を生ずることが考えられる。The semiconductor constituting the electron storage particles 109 preferably has an average particle diameter of 4 nm or more and 10 nm or less. If the average particle size is smaller than 4 nm, it becomes difficult to fabricate the device, and the yield may be reduced. If the average particle size is larger than 10 nm, the Coulomb blockade effect is weakened, which may cause a problem in operation.
【００３６】図２は、このような構造における不揮発性
半導体記憶素子のチャネル領域１０８、第１の絶縁層１
０２、電子蓄積微粒子１０９、第２の絶縁層１０４及び
制御電極１０５の積層構造の伝導帯におけるバンド構造
を示した図であり、これらを用いて本発明の不揮発性半
導体記憶素子の動作について説明する。FIG. 2 shows the channel region 108 and the first insulating layer 1 of the nonvolatile semiconductor memory element having such a structure.
02 is a diagram showing a band structure in a conduction band of a laminated structure of the electron storage particles 109, the second insulating layer 104, and the control electrode 105, and the operation of the nonvolatile semiconductor memory element of the present invention will be described with reference to these figures. .
【００３７】先ず、図２（ａ）は、制御電極１０５にゲ
ート電圧を印加しないフラット・バンド状態を示してい
る。符号１０はチャネル領域１０８の伝導帯、符号１２
は電子蓄積微粒子１０９の伝導帯、符号１３は制御電極
１０５の伝導帯におけるエネルギーバンドを示してい
る。First, FIG. 2A shows a flat band state in which no gate voltage is applied to the control electrode 105. Reference numeral 10 denotes a conduction band of the channel region 108 and reference numeral 12
Denotes a conduction band of the electron storage particles 109, and reference numeral 13 denotes an energy band in the conduction band of the control electrode 105.
【００３８】図２（ａ）に示すように、本発明の不揮発
性半導体記憶素子においては、電子蓄積微粒子１０９に
おける伝導帯端１２のエネルギーバンドがチャネル領域
１０８における伝導帯端１０のエネルギーバンドより約
０．０２５ｅＶ低くなっている。今の場合電子蓄積微粒
子１０９には電子は蓄積されていない状態となってい
る。As shown in FIG. 2A, in the nonvolatile semiconductor memory device of the present invention, the energy band at the conduction band edge 12 in the electron storage particles 109 is approximately more than the energy band at the conduction band edge 10 in the channel region 108. 0.025 eV lower. In this case, electrons are not stored in the electron storage particles 109.
【００３９】次に、図２（ｂ）は、制御電極１０５にゲ
ート電圧を印加し、チャネル領域１０８に弱反転のチャ
ネルを形成したときのエネルギーバンド図である。Next, FIG. 2B is an energy band diagram when a gate voltage is applied to the control electrode 105 to form a weakly inverted channel in the channel region 108.
【００４０】このときチャネル領域１０８の伝導帯端１
０が電子蓄積微粒子１０９の伝導帯端１２よりも高いエ
ネルギーバンドを示しているが、電子蓄積微粒子１０９
の密度が弱反転状態のチャネル領域１０８における電荷
密度（〜１０１１／ｃｍ２）と同程度あるいはそれより
多い条件にすれば、電荷の供給不足によりチャネル領域
１０８から電子蓄積微粒子１０９へ電子は注入されな
い。At this time, conduction band edge 1 of channel region 108
0 indicates an energy band higher than the conduction band edge 12 of the electron storage particles 109.
If the density is set to be equal to or higher than the charge density (〜１０10 11 / cm 2 ) in the channel region 108 in the weak inversion state, electrons are injected from the channel region 108 into the electron accumulation fine particles 109 due to insufficient supply of charge. Not done.
【００４１】この状態における制御電極１０５のゲート
電圧とドレイン電流の関係を図３（ａ）に示す。今の場
合、電子蓄積微粒子１０９には電子が蓄積されていない
状態である。このときの制御電極１０５におけるゲート
電圧を読み出し電圧ＶＲとし、ドレイン電流値Ｉ０を０
の値とする。FIG. 3A shows the relationship between the gate voltage and the drain current of the control electrode 105 in this state. In this case, the electrons are not stored in the electron storage particles 109. The voltage V and R, the drain current value I 0 read gate voltage at the control electrode 105 in this case 0
Value.
【００４２】次に、図２（ｃ）に示すように、制御電極
１０５に読み出し電圧ＶＲよりもより高い書き込み電圧
ＶＷを印加する。このときチャネル領域１０８の伝導帯
端１０は電子蓄積微粒子１０９の伝導帯端１２よりも、
図２（ｂ）に示した場合に比べて、より大きくなり電子
２１が、第１の絶縁層１０２をトンネルして電子蓄積微
粒子１０９内に注入される。Next, as shown in FIG. 2 (c), applying a higher write voltage V W than the read voltage V R to the control electrode 105. At this time, the conduction band edge 10 of the channel region 108 is larger than the conduction band edge 12 of the electron storage fine particles 109.
As compared with the case shown in FIG. 2B, the electrons 21 become larger and are injected into the electron accumulation fine particles 109 by tunneling through the first insulating layer 102.
【００４３】この状態における制御電極１０５のゲート
電圧とドレイン電流の関係を図３（ｂ）の実線にて示
す。図３（ｂ）に示すように、制御電極１０５に書き込
み電圧ＶＷを印加したときドレイン電流が落ち込んでい
ることから電子が電子蓄積微粒子１０９内に注入された
ことが分かる。The relationship between the gate voltage and the drain current of the control electrode 105 in this state is shown by a solid line in FIG. As shown in FIG. 3B, when the write voltage VW is applied to the control electrode 105, the drain current drops, indicating that electrons have been injected into the electron accumulation fine particles 109.
【００４４】また、本発明では、電子蓄積微粒子１０９
における伝導帯端をチャネル領域における伝導帯端より
も低く（今の場合０．０２５ｅＶ低い）設定しているの
で、そのエネルギーバンド差が同じ場合と比較すると、
より高速で電子が注入されることとなり、高速書き込み
が実現できる。In the present invention, the electron storage particles 109
Is set lower (0.025 eV lower in this case) than the conduction band edge in the channel region, so that compared with the case where the energy band difference is the same,
Electrons are injected at a higher speed, and high-speed writing can be realized.
【００４５】また、図３（ｂ）の点線に示すように、電
子が電子蓄積微粒子１０９に蓄積している場合、制御電
極１０５に読み出し電圧ＶＲを印加するとドレイン電流
はＩ １となる。これを１とすることで、メモリ動作が可
能となる。As shown by the dotted line in FIG.
When electrons are stored in the electron storage particles 109, the control
Read voltage V at pole 105RWhen applied, the drain current
Is I 1Becomes Setting this to 1 enables memory operation
It works.
【００４６】図２（ｄ）は、電源を切った後の制御電極
１０５のゲート電圧が０となり、かつ電子蓄積微粒子１
０９に電子が蓄積されているときのバンド図である。FIG. 2D shows that the gate voltage of the control electrode 105 becomes 0 after the power is turned off, and the electron accumulating fine particles 1
FIG. 9 is a band diagram when electrons are accumulated in the image 09.
【００４７】図２（ｄ）に示すように、電子蓄積微粒子
１０９における電子の閉じ込め効果や、電子蓄積微粒子
１０９が帯電したことによる帯電エネルギーの効果によ
り、電子蓄積微粒子１０９の伝導帯端１２は図２（ａ）
に示したときよりも若干上昇している。As shown in FIG. 2D, the conduction band edge 12 of the electron storage fine particles 109 is changed due to the effect of confining electrons in the electron storage fine particles 109 and the effect of charging energy due to the charging of the electron storage fine particles 109. 2 (a)
It is slightly higher than when shown.
【００４８】しかし本発明では、もともと電子蓄積微粒
子１０９の伝導帯端１２がチャネル領域１０８よりも十
分に低くなるように、それぞれの構成材料を選んでいる
ので、チャネル領域１０８は蓄積電子に対してバリアと
なり、保持特性が著しく向上する。However, in the present invention, each constituent material is originally selected such that the conduction band edge 12 of the electron storage particles 109 is sufficiently lower than the channel region 108. It becomes a barrier, and the retention characteristics are significantly improved.
【００４９】これに対して従来は、電子蓄積微粒子とチ
ャネル領域における伝導帯端を同じ高さで設定されてい
る。それにより電子蓄積微粒子における電子の閉じ込め
効果や電子による帯電エネルギーの効果で、電子蓄積微
粒子の伝導帯端はチャネル領域の伝導帯端よりも高くな
り、電子が容易にチャネル領域に抜けてしまう。On the other hand, conventionally, the conduction band ends in the electron storage fine particles and the channel region are set at the same height. As a result, the conduction band edge of the electron storage particles becomes higher than the conduction band edge of the channel region due to the effect of confining electrons in the electron storage particles and the effect of charging energy by the electrons, so that electrons easily escape to the channel region.
【００５０】本発明では、室温において、このような保
持特性の向上を実現するためには、電子蓄積微粒子１０
９中に蓄積された電子が熱エネルギーによる擾乱によっ
ても、チャネル領域１０８に抜けない程度に、伝導帯端
のエネルギー差があることが望ましい。すなわち、電子
蓄積微粒子１０９の伝導帯端はチャネル領域１０８の伝
導帯端よりも０．０２５ｅＶ以上低いほうが望ましい。
また、電子蓄積微粒子１０９の伝導帯端はチャネル領域
１０８の伝導帯端よりも１ｅＶ以下であることが望まし
い。これはあまりエネルギー差が大きすぎると素子を駆
動するための回路に印加する電圧が１０Ｖ或いは２０Ｖ
と高くしなければならず、回路の信頼性が劣化すること
が考えられるからである。逆にいえば回路の信頼性を維
持できる範囲でエネルギー差を決定すればよい。According to the present invention, in order to realize such an improvement in the holding characteristics at room temperature, the electron accumulating fine particles 10 are required.
Desirably, there is an energy difference at the conduction band edge to such an extent that the electrons accumulated in 9 do not pass through the channel region 108 even when disturbed by thermal energy. That is, it is desirable that the conduction band edge of the electron storage particles 109 be lower than the conduction band edge of the channel region 108 by 0.025 eV or more.
It is desirable that the conduction band edge of the electron storage particles 109 be 1 eV or less than the conduction band edge of the channel region 108. This is because if the energy difference is too large, the voltage applied to the circuit for driving the element is 10 V or 20 V
This is because the reliability of the circuit may be degraded. Conversely, the energy difference may be determined as long as the reliability of the circuit can be maintained.
【００５１】なお、電子蓄積微粒子１０９の伝導帯端が
チャネル領域１０８の伝導帯端よりもＥだけ低いときに
は、データ保持時間ｔは、伝導帯端が同じである場合を
ｔ０とした場合、ｔ＝ｔ０・ｅｘｐ（ｑＥ／ｋＢＴ）だ
け保持特性が長くなる。このときｑは電気素量、ｋＢは
ボルツマン定数、Ｔは絶対温度である。When the conduction band edge of the electron storage particles 109 is lower than the conduction band edge of the channel region 108 by E, the data retention time t is t 0 when the conduction band edge is the same and t = t 0 · exp (qE / k B T) only retention characteristic becomes longer. In this case q is the elementary charge, k B is the Boltzmann constant, T is the absolute temperature.
【００５２】また、電子蓄積微粒子１０９としては、半
導体のほかに導体を用いることもできる。Further, as the electron storage particles 109, a conductor can be used in addition to a semiconductor.
【００５３】また、以上では、電荷として電子について
説明したが、電荷として正孔を用いてもよい。この場合
は素子構造としては、電子を用いた場合と変わらないの
で図１を用いて説明する。In the above description, electrons have been described as charges, but holes may be used as charges. In this case, the element structure is the same as the case where electrons are used, and thus the structure will be described with reference to FIG.
【００５４】先の場合と異なるのは、ソース領域１０６
及びドレイン領域１０７がｐ＋型であり、ｐチャネル電
界効果トランジスタを構成している点、蓄積微粒子とし
て正孔蓄積微粒子１０９を用いる点である。このとき正
孔蓄積微粒子１０９の価電子帯端のエネルギーバンドが
チャネル領域１０９の価電子帯端のエネルギーバンドよ
りも高くなるようにすれば同様の効果を得られる。The difference from the previous case is that the source region 106
And the fact that the drain region 107 is of p + type to constitute a p-channel field-effect transistor, and that the hole accumulating fine particles 109 are used as the accumulating fine particles. At this time, the same effect can be obtained by making the energy band at the valence band edge of the hole accumulation fine particles 109 higher than the energy band at the valence band edge of the channel region 109.
【００５５】正孔蓄積微粒子は、シリコン或いはゲルマ
ニウム若しくはこれらの混晶であることが好ましい。ま
た正孔蓄積微粒子の平均粒径は、４ｎｍ以上１０ｎｍ以
下であることが好ましい。平均粒径が４ｎｍよりも小さ
くなると素子を作成することが難しくなり、歩留まりが
低下することが考えられる。また平均粒径が１０ｎｍよ
りも大きくなるとクーロンブロッケード効果が弱くなり
動作上の問題を生ずることが考えられる。The hole accumulation fine particles are preferably silicon, germanium, or a mixed crystal thereof. The average particle diameter of the hole accumulation fine particles is preferably 4 nm or more and 10 nm or less. If the average particle size is smaller than 4 nm, it becomes difficult to fabricate the device, and the yield may be reduced. If the average particle size is larger than 10 nm, the Coulomb blockade effect is weakened, which may cause a problem in operation.
【００５６】図４は、このような構造における不揮発性
半導体記憶素子のチャネル領域１０８、第１の絶縁層１
０２、正孔蓄積微粒子１０９、第２の絶縁層１０４及び
制御電極１０５の積層構造の価電子帯におけるバンド構
造を示した図であり、これらを用いて正孔を用いた場合
の動作について説明する。FIG. 4 shows a channel region 108 and a first insulating layer 1 of a nonvolatile semiconductor memory element having such a structure.
02 is a diagram showing a band structure in a valence band of a laminated structure of the hole accumulation fine particles 109, the second insulating layer 104, and the control electrode 105, and an operation in the case of using holes using these will be described. .
【００５７】先ず、図４（ａ）は、制御電極１０５にゲ
ート電圧を印加しないフラット・バンド状態を示してい
る。符号２０はチャネル領域１０８の価電子帯、符号２
２は正孔蓄積微粒子１０９の価電子帯、符号２３は制御
電極１０５の価電子帯におけるエネルギーバンドを示し
ている。First, FIG. 4A shows a flat band state in which no gate voltage is applied to the control electrode 105. Reference numeral 20 indicates a valence band of the channel region 108, and reference numeral 2
Reference numeral 2 denotes a valence band of the hole accumulation fine particles 109, and reference numeral 23 denotes an energy band in the valence band of the control electrode 105.
【００５８】図４（ａ）に示すように、正孔蓄積微粒子
１０９における価電子帯端２２のエネルギーバンドがチ
ャネル領域１０８における価電子帯端２０のエネルギー
バンドより約０．０２５ｅＶ高くなっている。今の場合
正孔蓄積微粒子１０９には正孔は蓄積されていない状態
となっている。As shown in FIG. 4A, the energy band at the valence band edge 22 in the hole accumulation fine particles 109 is higher than the energy band at the valence band edge 20 in the channel region 108 by about 0.025 eV. In this case, the holes are not accumulated in the hole accumulation fine particles 109.
【００５９】次に、図４（ｂ）は、制御電極１０５にゲ
ート電圧を印加し、チャネル領域１０８に弱反転のチャ
ネルを形成したときのエネルギーバンド図である。Next, FIG. 4B is an energy band diagram when a gate voltage is applied to the control electrode 105 to form a weakly inverted channel in the channel region 108.
【００６０】このときチャネル領域１０８の価電子帯端
２０が正孔蓄積微粒子１０２の価電子帯端２２よりも低
いエネルギーバンドを示しているが、正孔蓄積微粒子１
０２の密度が弱反転状態のチャネル領域１０８における
正孔密度（〜１０１１／ｃｍ ２）と同程度あるいはそれ
より多い条件にすれば、電荷の供給不足によりチャネル
領域１０８から正孔蓄積微粒子１０９へ正孔は注入され
ない。At this time, the valence band edge of the channel region 108
20 is lower than the valence band edge 22 of the hole accumulation fine particles 102.
Although the energy band is high,
02 in the channel region 108 in the weak inversion state
Hole density (~ 1011/ Cm 2) Or as much as
If more conditions are set, the channel will be
Holes are injected from the region 108 into the hole accumulation fine particles 109.
Absent.
【００６１】次に、図４（ｃ）に示すように、制御電極
１０５に読み出し電圧ＶＲよりもより高い書き込み電圧
ＶＷを印加する。このときチャネル領域１０８の価電子
帯端２０は正孔蓄積微粒子１０９の価電子帯端２２より
も、図４（ｂ）に示した場合に比べて、より低くなり正
孔３１が、第１の絶縁層１０２をトンネルして正孔蓄積
微粒子１０９内に注入される。Next, as shown in FIG. 4 (c), applying a higher write voltage V W than the read voltage V R to the control electrode 105. At this time, the valence band edge 20 of the channel region 108 is lower than the valence band edge 22 of the hole accumulation fine particles 109 as compared with the case shown in FIG. The electrons are injected into the hole accumulation fine particles 109 through the tunnel of the insulating layer 102.
【００６２】また、この場合でも、正孔蓄積微粒子１０
９における価電子帯端をチャネル領域における伝導帯端
よりも高く（今の場合０．０２５ｅＶ高い）設定してい
るので、そのエネルギーバンド差が同じ場合と比較する
と、より高速で正孔が注入されることとなり、高速書き
込みが実現できる。Also in this case, the hole accumulation fine particles 10
9, the valence band edge is set higher than the conduction band edge in the channel region (0.025 eV higher in this case), so that holes are injected at a higher speed as compared with the case where the energy band difference is the same. As a result, high-speed writing can be realized.
【００６３】図４（ｄ）は、電源を切った後の制御電極
１０５のゲート電圧が０となり、かつ正孔蓄積微粒子１
０９に正孔が蓄積されているときのバンド図である。FIG. 4D shows that the gate voltage of the control electrode 105 becomes 0 after the power is turned off, and the hole accumulating fine particles 1
FIG. 9 is a band diagram when holes are accumulated in 09.
【００６４】図４（ｄ）に示すように、正孔蓄積微粒子
１０９が帯電したことによる帯電エネルギーの効果によ
り、正孔蓄積微粒子１０９の価電子帯端２２は図４
（ａ）に示したときよりも若干降下している。As shown in FIG. 4D, the valence band edge 22 of the hole accumulation fine particles 109 is reduced by the effect of charging energy due to the charging of the hole accumulation fine particles 109.
It is slightly lower than that shown in FIG.
【００６５】しかし本発明では、もともと正孔蓄積微粒
子１０９の価電子帯端２２がチャネル領域１０８よりも
十分に高くなるように、それぞれの構成材料を選んでい
るので、チャネル領域１０８は蓄積正孔に対してバリア
となり、保持特性が著しく向上する。However, in the present invention, since the respective constituent materials are originally selected so that the valence band edge 22 of the hole accumulation fine particles 109 is sufficiently higher than the channel region 108, the channel region 108 has the accumulated hole. , And the retention characteristics are significantly improved.
【００６６】この場合も、室温において、このような保
持特性の向上を実現するためには、正孔蓄積微粒子１０
９中に蓄積された正孔が熱エネルギーによる擾乱によっ
ても、チャネル領域１０８に抜けない程度に、価電子帯
端のエネルギー差があることが望ましい。すなわち、正
孔蓄積微粒子１０９の価電子帯端はチャネル領域１０８
の価電子帯端よりも０．０２５ｅＶ以上高いほうが望ま
しい。また、正孔蓄積微粒子１０９の価電子帯端はチャ
ネル領域１０８の価電子帯端よりも１ｅＶ以下であるこ
とが望ましい。これはあまりエネルギー差が大きすぎる
と素子を駆動するための回路に印加する電圧が１０Ｖ或
いは２０Ｖと高くしなければならず、回路の信頼性が劣
化することが考えられるからである。逆にいえば回路の
信頼性を維持できる範囲でエネルギー差を決定すればよ
い。Also in this case, at room temperature, in order to realize such an improvement in the retention characteristics, the hole accumulation fine particles 10
It is desirable that there be an energy difference at the valence band edge to such an extent that holes accumulated in 9 do not escape to the channel region 108 even when disturbed by thermal energy. That is, the valence band edge of the hole accumulation fine particles 109 is
Is preferably higher than the valence band edge by 0.025 eV or more. The valence band edge of the hole accumulation fine particles 109 is preferably 1 eV or less than the valence band edge of the channel region 108. This is because if the energy difference is too large, the voltage applied to the circuit for driving the element must be increased to 10 V or 20 V, which may degrade the reliability of the circuit. Conversely, the energy difference may be determined as long as the reliability of the circuit can be maintained.
【００６７】また、正孔蓄積微粒子１０９としては、半
導体のほかに導体を用いることもできる。As the hole accumulation fine particles 109, a conductor can be used in addition to a semiconductor.
【００６８】次に図１で説明した本実施形態に係る不揮
発性半導体記憶素子の製造方法について、簡単に説明す
る。Next, a brief description will be given of a method of manufacturing the nonvolatile semiconductor memory element according to the present embodiment described with reference to FIG.
【００６９】先ず、４Ｈ−ＳｉＣ基板１０１を用意す
る。次に、ＳＴＩ（ＳｈａｌｌｏｗＴｒｅｎｃｈ Ｉｓ
ｏｌａｔｉｏｎ）法などを用いて、素子分離を施した
後、１０００℃以上の高温熱酸化を行い、４Ｈ−ＳｉＣ
基板１０１上にトンネル絶縁層となる第１の絶縁層１０
２を形成する。First, a 4H-SiC substrate 101 is prepared. Next, STI (ShallowTrench Is
4H-SiC after performing element isolation using a method such as
First insulating layer 10 serving as a tunnel insulating layer on substrate 101
Form 2
【００７０】次に、例えばＬＰＣＶＤ（Ｌｏｗｅｒｅｄ
Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ
Ｄｅｐｏｓｉｔｉｏｎ）法により、シリコンからなる電
子蓄積微粒子１０９を形成し、続いて、この上にシリコ
ン酸化膜からなる第２の絶縁層１０４を形成する。Next, for example, LPCVD (Lowered
Pressure Chemical Vapor
The electron accumulation fine particles 109 made of silicon are formed by a Deposition method, and then the second insulating layer 104 made of a silicon oxide film is formed thereon.
【００７１】その後周知のゲート電極工程として、例え
ばフォトリソグラフィー法とＲＩＥ（Ｒｅａｃｔｉｖｅ
Ｉｏｎ Ｅｔｃｈｉｎｇ）法により制御電極１０５を
形成する。次に、イオン注入、熱活性化工程を経てソー
ス領域１０６、ドレイン領域１０７を形成する。Thereafter, as a well-known gate electrode process, for example, photolithography and RIE (Reactive)
The control electrode 105 is formed by an ion etching (Ion Etching) method. Next, a source region 106 and a drain region 107 are formed through ion implantation and a thermal activation process.
【００７２】最後に、層間絶縁層、メタル配線工程など
を経て不揮発性半導体装置が完成する。Finally, a nonvolatile semiconductor device is completed through an interlayer insulating layer, a metal wiring step, and the like.
【００７３】（実施形態２）図５は、本発明の実施形態
２に係る不揮発性半導体記憶素子の断面図である。(Embodiment 2) FIG. 5 is a sectional view of a nonvolatile semiconductor memory element according to Embodiment 2 of the present invention.
【００７４】本実施形態による不揮発性半導体記憶素子
では、チャネル領域１０８の伝導帯端をより高エネルギ
ー状態に持っていくために、ソース領域１０６とドレイ
ン領域１０７と接続する半導体領域１２０を第３の絶縁
層１２１上に形成し、かつチャネル領域１０８の厚さを
電子蓄積領域１０９の平均粒径よりも小さく形成し量子
力学的閉じ込め効果によって行っている。また実施形態
１においては、チャネル領域１０８と電子蓄積微粒子１
０９の材料として、バンドギャップの異なる材料を用い
たが、本実施例では、量子力学的閉じ込め効果を用いて
いるので、同じ材料系においても伝導帯端にエネルギー
差を形成できる。In the nonvolatile semiconductor memory device according to the present embodiment, in order to bring the conduction band edge of the channel region 108 to a higher energy state, the semiconductor region 120 connected to the source region 106 and the drain region 107 is formed in the third region. The thickness is formed on the insulating layer 121 and the thickness of the channel region 108 is made smaller than the average grain size of the electron storage region 109, and the thickness is made by the quantum mechanical confinement effect. In the first embodiment, the channel region 108 and the electron storage fine particles 1
Although materials having different band gaps were used as the material of the material 09, the present embodiment uses the quantum mechanical confinement effect, so that an energy difference can be formed at the conduction band edge even in the same material system.
【００７５】ここで、チャネル領域１０８の厚さに対し
て、チャネル領域１０８の伝導帯端の上昇量は量子力学
的な１次元閉じ込めの公式を用いて計算できる。また、
電子蓄積微粒子１０９の伝導帯端の上昇量は、量子力学
的な３次元閉じ込めの公式を用いて計算できる。Here, the rise amount of the conduction band edge of the channel region 108 with respect to the thickness of the channel region 108 can be calculated using a quantum mechanical one-dimensional confinement formula. Also,
The amount of rise of the conduction band edge of the electron storage particles 109 can be calculated using a quantum mechanical three-dimensional confinement formula.
【００７６】図６は、このようにして求めた１次元閉じ
込めの寸法（チャネル領域１０８の厚さ）、３次元閉じ
込めの寸法（電子蓄積微粒子１０９の平均粒径）と、エ
ネルギー上昇を示した図である。FIG. 6 is a diagram showing the dimensions of the one-dimensional confinement (thickness of the channel region 108), the dimensions of the three-dimensional confinement (average particle diameter of the electron accumulating fine particles 109), and the energy rise obtained in this manner. It is.
【００７７】図５に示すように、例えば電子蓄積微粒子
１０９の平均粒径が８ｎｍ、チャネル領域１０８の厚さ
が２ｎｍ（いずれもシリコンの場合）となるように、素
子を形成すると電子蓄積微粒子１０９の伝導帯端がチャ
ネル領域１０８の伝導帯端よりも低くなるようにでき
る。As shown in FIG. 5, for example, when the element is formed such that the average particle diameter of the electron storage fine particles 109 is 8 nm and the thickness of the channel region 108 is 2 nm (both are made of silicon), the electron storage fine particles 109 are formed. Can be made lower than the conduction band edge of the channel region 108.
【００７８】より一般的には、チャネル領域１０８の厚
さをＴとし、電子蓄積微粒子１０９の直径をｄとしたと
き、量子力学的閉じ込め効果による基底状態のエネルギ
ー（伝導帯端のエネルギー上昇）が、チャネル領域１０
８の方が高くなるようにするためには、Ｔ＜ｄ／√３と
なればよい。More generally, when the thickness of the channel region 108 is T and the diameter of the electron storage particles 109 is d, the ground state energy (energy increase at the conduction band edge) due to the quantum mechanical confinement effect is obtained. , Channel region 10
In order to make 8 higher, T <d / √3 may be satisfied.
【００７９】次に、上述した量子力学的な閉じ込め効果
を利用して、チャネル領域１０８の伝導帯端よりも電子
蓄積微粒子１０９の伝導帯帯端を低くした不揮発性半導
体記憶素子の製造方法について図７乃至図１０及び図６
を用いて説明する。Next, a method of manufacturing a nonvolatile semiconductor memory device in which the conduction band edge of the electron storage particles 109 is made lower than the conduction band edge of the channel region 108 by utilizing the quantum mechanical confinement effect described above will be described. 7 to 10 and 6
This will be described with reference to FIG.
【００８０】先ず、図７に示すように、シリコン基板１
０３上に、厚さ２００ｎｍ程度のシリコン酸化膜１２１
が形成され、このシリコン酸化膜１２１上に厚さ１００
ｎｍ程度の単結晶シリコン層１２０が形成されているＳ
ＯＩ（Ｓｉｌｉｃｏｎ ＯｎＩｎｓｕｌａｔｏｒ）基板
を用意する。First, as shown in FIG.
03 on the silicon oxide film 121 having a thickness of about 200 nm.
Is formed on the silicon oxide film 121 to a thickness of 100
S on which a single-crystal silicon layer 120 of about nm is formed.
An OI (Silicon On Insulator) substrate is prepared.
【００８１】次に、図８に示すように、単結晶シリコン
層１２１上に、厚さ５０ｎｍ程度のシリコン酸化膜１０
６、厚さ１５００ｎｍ程度のシリコン窒化膜１０５を、
例えばＬＰＣＶＤ（Ｌｏｗｅｒｅｄ Ｐｒｅｓｓｕｒｅ
Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏ
ｎ）法によって堆積する。次に、フォトリソグラフィー
法を用いて、チャネル領域となる部分が開口するように
フォトレジスト１０４を形成する。Next, as shown in FIG. 8, a silicon oxide film 10 having a thickness of about 50 nm is formed on the single crystal silicon layer 121.
6. A silicon nitride film 105 having a thickness of about 1500 nm
For example, LPCVD (Lowered Pressure)
Chemical Vapor Deposition
n) Deposit by method. Next, a photoresist 104 is formed by photolithography so that a portion serving as a channel region is opened.
【００８２】次に、図９に示すように、ＲＩＥ（Ｒｅａ
ｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法により、シリ
コン窒化膜１０５を除去し、続いて厚さ２００ｎｍ程度
の酸化膜を形成する条件に設定し、この基板を晒す。こ
のようにすることによって開口部における単結晶シリコ
ン層１２０が、シリコン酸化膜１０６を介して酸化が進
み膜厚が約２ｎｍ程度に薄膜化される。チャネル領域１
０８が形成される。Next, as shown in FIG.
The silicon nitride film 105 is removed by an active ion etching method, and the substrate is exposed by setting conditions for forming an oxide film having a thickness of about 200 nm. By doing so, the single crystal silicon layer 120 in the opening progresses through the silicon oxide film 106 to be oxidized, and the thickness is reduced to about 2 nm. Channel area 1
08 is formed.
【００８３】次に、図１０に示すように、この基板を緩
衝フッ酸溶液に浸してシリコン窒化膜１０５を除去し、
引き続き緩衝フッ酸溶液により、シリコン酸化膜１０６
を除去する。このようにして、チャネル領域１０８の膜
厚が２ｎｍと薄膜化された単結晶シリコン層１０１を形
成できる。Next, as shown in FIG. 10, this substrate is immersed in a buffered hydrofluoric acid solution to remove the silicon nitride film 105.
Subsequently, the silicon oxide film 106 is
Is removed. Thus, the single-crystal silicon layer 101 in which the thickness of the channel region 108 is reduced to 2 nm can be formed.
【００８４】次に、図５に示すように、フォトリソグラ
フィー法とＲＩＥ法によりデバイス領域を素子分離し
て、例えばＬＰＣＶＤ法により、厚さ２ｎｍ程度のシリ
コン酸化膜からなる第１の絶縁層１０２を形成する。Next, as shown in FIG. 5, the device region is separated by photolithography and RIE to form a first insulating layer 102 made of a silicon oxide film having a thickness of about 2 nm by LPCVD, for example. Form.
【００８５】次に、チャネル領域１０８上の第１の絶縁
層１０２上に、例えばＬＰＣＶＤ法によって、シリコン
微粒子からなる電子蓄積微粒子１０９を形成する。さら
に続いてＬＰＤＣＶＤ法により、この電子蓄積微粒子１
０９上に、シリコン酸化膜からなる第２の絶縁層１０４
を形成し、フォトリソグラフィー法によりチャネル領域
１０２上に残す。Next, electron accumulation fine particles 109 made of silicon fine particles are formed on the first insulating layer 102 on the channel region 108 by, for example, the LPCVD method. Subsequently, the electron accumulating fine particles 1 are formed by LPDCVD.
09, a second insulating layer 104 made of a silicon oxide film
Is formed and is left on the channel region 102 by a photolithography method.
【００８６】次に、フォトリソグラフィー法により第２
の絶縁層１０４上に制御電極１０５を形成する。次に、
イオン注入及び熱活性化工程によって、半導体層１２０
のチャネル領域１０８を挟む位置に、ソース領域１０６
及びドレイン領域１０７を形成する。Next, a second photolithography method is used.
The control electrode 105 is formed on the insulating layer 104 of FIG. next,
The semiconductor layer 120 may be formed by ion implantation and thermal activation.
The source region 106 is located at a position sandwiching the channel region 108 of FIG.
And a drain region 107 are formed.
【００８７】次に、基板面全体に層間絶縁層１２２を形
成する。その後ソース領域１０６及びドレイン領域１０
７、ゲート電極１１１上にコンタクトホールを形成し
て、それぞれソース電極１１１、ドレイン電極１１０、
ゲート電極１０９をメタル配線にて形成する。Next, an interlayer insulating layer 122 is formed on the entire surface of the substrate. After that, the source region 106 and the drain region 10
7. Contact holes are formed on the gate electrode 111, and the source electrode 111, the drain electrode 110,
The gate electrode 109 is formed by a metal wiring.
【００８８】このように構成することで、実施形態１と
同様に電子蓄積微粒子１０９に蓄積された電子は、容易
にチャネル領域１０８には放出されなくなり、保持特性
が向上する。With this configuration, similarly to the first embodiment, the electrons stored in the electron storage particles 109 are not easily released to the channel region 108, and the retention characteristics are improved.
【００８９】本実施形態においても、室温において、こ
のような保持特性を実現するためには、電子蓄積微粒子
１０９中に蓄積された電荷が熱エネルギーによる擾乱に
よっても、チャネル領域１０８中に放出されないように
伝導帯端のエネルギー差が０．０２５ｅＶ以上あること
が望ましい。Also in the present embodiment, in order to realize such a holding characteristic at room temperature, the electric charge accumulated in the electron accumulating fine particles 109 is not released into the channel region 108 even by disturbance due to thermal energy. It is desirable that the energy difference at the conduction band edge be 0.025 eV or more.
【００９０】また、本実施形態においても電荷として正
孔を用いることができるのは、実施形態１と同様であ
る。Also, in this embodiment, holes can be used as charges as in the first embodiment.
【００９１】[0091]
【発明の効果】本発明では、電荷蓄積微粒子の伝導帯端
或いは価電子帯端とチャネル領域の伝導帯端或いは価電
子帯端に、それぞれの電荷に対してエネルギーギャップ
を有しているため、電源を切った後においても電荷は蓄
積微粒子内に安定して蓄積可能となり、保持特性が向上
する。According to the present invention, an energy gap is provided for each charge at the conduction band edge or the valence band edge of the charge storage particles and at the conduction band edge or the valence band edge of the channel region. Even after the power is turned off, charges can be stably accumulated in the accumulated fine particles, and the retention characteristics are improved.
【図１】 本発明の実施形態１に係る不揮発性半導体記
憶素子の断面図。FIG. 1 is a sectional view of a nonvolatile semiconductor memory element according to a first embodiment of the present invention.
【図２】 本発明の実施形態１に係る不揮発性半導体記
憶素子のチャネル領域、第１の絶縁層、電子蓄積微粒
子、第２の絶縁層及び制御電極の積層構造の伝導帯にお
けるバンド構造を示した図であり、（ａ）は制御電極に
ゲート電圧を印加しないフラット・バンド図、（ｂ）は
制御電極にゲート電圧を印加し、チャネル領域に弱反転
のチャネルを形成したときのエネルギーバンド図、
（ｃ）は制御電極にさらにゲート電圧を印加し、チャネ
ル領域から電子蓄積微粒子に電子を注入したときのエネ
ルギーバンド図、（ｄ）は電源を切った後の制御電極の
ゲート電圧が０となり、かつ電子蓄積微粒子に電子が蓄
積されているときのバンド図。FIG. 2 shows a band structure in a conduction band of a stacked structure of a channel region, a first insulating layer, electron accumulation fine particles, a second insulating layer, and a control electrode of the nonvolatile semiconductor memory element according to the first embodiment of the present invention. 5A is a flat band diagram in which a gate voltage is not applied to a control electrode, and FIG. 5B is an energy band diagram when a gate voltage is applied to a control electrode to form a weakly inverted channel in a channel region. ,
(C) is an energy band diagram when a gate voltage is further applied to the control electrode to inject electrons into the electron storage particles from the channel region, (d) the gate voltage of the control electrode after power is turned off becomes 0, FIG. 4 is a band diagram when electrons are stored in the electron storage particles.
【図３】 本発明の実施形態１に係る不揮発性半導体記
憶素子におけるドレイン電流とゲート電圧に関する特性
図であり、（ａ）は電子蓄積微粒子に電子がいない状態
での読み出しを示す図、（ｂ）は書き込み及び電子蓄積
微粒子に電子がいる状態での読み出しを示す図。FIGS. 3A and 3B are characteristic diagrams relating to a drain current and a gate voltage in the nonvolatile semiconductor memory element according to the first embodiment of the present invention, and FIG. FIGS. 4A and 4B are diagrams illustrating writing and reading when electrons are present in the electron storage particles.
【図４】 本発明の実施形態１に係る不揮発性半導体記
憶素子のチャネル領域、第１の絶縁層、正孔蓄積微粒
子、第２の絶縁層及び制御電極の積層構造の価電子帯に
おけるバンド構造を示した図であり、（ａ）は制御電極
にゲート電圧を印加しないフラット・バンド図、（ｂ）
は制御電極にゲート電圧を印加し、チャネル領域に弱反
転のチャネルを形成したときのエネルギーバンド図、
（ｃ）は制御電極にさらにゲート電圧を印加し、チャネ
ル領域から正孔蓄積微粒子に正孔を注入したときのエネ
ルギーバンド図、（ｄ）は電源を切った後の制御電極の
ゲート電圧が０となり、かつ正孔蓄積微粒子に正孔が蓄
積されているときのバンド図。FIG. 4 shows a band structure in a valence band of a stacked structure of a channel region, a first insulating layer, hole accumulation fine particles, a second insulating layer, and a control electrode of the nonvolatile semiconductor memory element according to the first embodiment of the present invention. (A) is a flat band diagram in which no gate voltage is applied to the control electrode, (b)
Is an energy band diagram when a gate voltage is applied to the control electrode to form a weakly inverted channel in the channel region,
(C) is an energy band diagram when a gate voltage is further applied to the control electrode to inject holes from the channel region into the hole accumulation fine particles, and (d) is a graph in which the gate voltage of the control electrode after power is turned off is 0 And the band diagram when holes are accumulated in the hole accumulation fine particles.
【図５】 本発明の実施形態２に係る不揮発性半導体記
憶素子の断面図。FIG. 5 is a sectional view of a nonvolatile semiconductor memory element according to a second embodiment of the present invention.
【図６】 本発明の実施形態２に係る不揮発性半導体記
憶素子のチャネル領域における１次元閉じ込め効果と電
子蓄積微粒子における３次元閉じ込め効果を説明するた
めの寸法とエネルギー上昇を示す図。FIG. 6 is a diagram showing a dimension and an energy increase for explaining a one-dimensional confinement effect in a channel region and a three-dimensional confinement effect in an electron storage fine particle of a nonvolatile semiconductor memory element according to a second embodiment of the present invention.
【図７】 本発明の実施形態２に係る不揮発性半導体記
憶素子の一製造工程における断面図。FIG. 7 is a sectional view in a manufacturing step of the nonvolatile semiconductor memory element according to the second embodiment of the present invention.
【図８】 本発明の実施形態２に係る不揮発性半導体記
憶素子の一製造工程における断面図。FIG. 8 is a sectional view in a manufacturing step of the nonvolatile semiconductor memory element according to the second embodiment of the present invention.
【図９】 本発明の実施形態２に係る不揮発性半導体記
憶素子の一製造工程における断面図。FIG. 9 is a sectional view in a manufacturing step of the nonvolatile semiconductor memory element according to the second embodiment of the present invention.
【図１０】 本発明の実施形態２に係る不揮発性半導体
記憶素子の一製造工程における断面図。FIG. 10 is a sectional view in a manufacturing step of the nonvolatile semiconductor memory element according to Embodiment 2 of the present invention;
【図１１】 従来の不揮発性半導体記憶素子の断面図。FIG. 11 is a sectional view of a conventional nonvolatile semiconductor memory element.
【図１２】 従来の不揮発性半導体記憶素子の断面図。FIG. 12 is a sectional view of a conventional nonvolatile semiconductor memory element.
１０１・・・シリコン基板 １０２・・・第１の絶縁層 １０４・・・第２の絶縁層 １０５・・・制御電極 １０６・・・ソース領域 １０７・・・ドレイン領域 １０８・・・チャネル領域 １０９・・・電子蓄積微粒子 １０・・・チャネル領域における伝導帯端 １２・・・電子蓄積微粒子における伝導帯端 １３・・・制御電極における伝導帯端 101 silicon substrate 102 first insulating layer 104 second insulating layer 105 control electrode 106 source region 107 drain region 108 channel region 109 ..Electron storage fine particles 10: Conduction band edge in channel region 12: Conduction band edge in electron storage fine particles 13: Conduction band edge in control electrode
フロントページの続き (72)発明者 大場 竜二 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 Ｆターム(参考） 5F001 AA19 AA34 AB02 AC02 AD20 AF06 AG22 5F083 EP03 EP07 EP09 EP17 EP22 ER03 ER06 ER11 ER14 ER15 HA06 JA31 PR12 5F101 BA16 BA54 BB02 BC02 BD12 BF02 BH04 Continued on the front page (72) Inventor Ryuji Oba 8 Shinsugita-cho, Isogo-ku, Yokohama-shi, Kanagawa Prefecture F-term in the Toshiba Yokohama Office (reference) 5F001 AA19 AA34 AB02 AC02 AD20 AF06 AG22 5F083 EP03 EP07 EP09 EP17 EP22 ER03 ER06 ER11 ER14 ER15 HA06 JA31 PR12 5F101 BA16 BA54 BB02 BC02 BD12 BF02 BH04
Claims (8)
域と、 前記ソース領域及びドレイン領域間に形成されたチャネ
ル領域と、 前記チャネル領域上に形成され、量子力学的に電子が直
接トンネルすることが可能な第１の絶縁層と、 前記第１の絶縁層上に形成された半導体或いは導体から
なる電子蓄積微粒子と、 前記電子蓄積微粒子上に形成された第２の絶縁層と、 前記第２の絶縁層上に形成された制御電極とを具備し、 前記電子蓄積微粒子における伝導帯端のエネルギーバン
ドが、前記チャネル領域における伝導帯端のエネルギー
バンドよりも低いことを特徴とする半導体記憶素子。A semiconductor layer; a source region and a drain region formed in the semiconductor layer; a channel region formed between the source region and the drain region; and a quantum mechanical device formed on the channel region. A first insulating layer through which electrons can directly tunnel, electron storage fine particles made of a semiconductor or a conductor formed on the first insulating layer, and a second insulating layer formed on the electron storage fine particles. An insulating layer, and a control electrode formed on the second insulating layer, wherein the energy band at the conduction band edge of the electron storage particles is lower than the energy band at the conduction band edge in the channel region. Characteristic semiconductor memory element.
域と、 前記ソース領域及びドレイン領域間に形成されたチャネ
ル領域と、 前記チャネル領域上に形成され、量子力学的に正孔が直
接トンネルすることが可能な第１の絶縁層と、 前記第１の絶縁層上に形成された半導体或いは導体から
なる正孔蓄積微粒子と、 前記正孔蓄積微粒子上に形成された第２の絶縁層と、 前記第２の絶縁層上に形成された制御電極とを具備し、 前記正孔蓄積微粒子における価電子帯端のエネルギーバ
ンドが、前記チャネル領域における価電子帯端のエネル
ギーバンドよりも高いことを特徴とする半導体記憶素
子。2. A semiconductor layer, a source region and a drain region formed in the semiconductor layer, a channel region formed between the source region and the drain region, and a quantum mechanical device formed on the channel region. A first insulating layer through which holes can directly tunnel, a hole accumulating fine particle made of a semiconductor or a conductor formed on the first insulating layer, and a first insulating layer formed on the hole accumulating fine particle. A second insulating layer; and a control electrode formed on the second insulating layer, wherein the energy band at the valence band edge of the hole accumulation fine particles is the energy of the valence band edge in the channel region. A semiconductor memory element characterized by being higher than a band.
粒子は半導体で形成され、そのバンドギャップよりも前
記チャネル領域のバンドギャップが広いことを特徴とす
る請求項１或いは請求項２記載の半導体記憶素子。3. The semiconductor memory according to claim 1, wherein the electron storage fine particles or the hole storage fine particles are formed of a semiconductor, and a band gap of the channel region is wider than a band gap of the semiconductor. element.
縁層とを更に具備し、前記チャネル領域の厚さが、前記
電子蓄積微粒子或いは正孔蓄積微粒子の平均粒径よりも
薄いことを特徴とする請求項１或いは請求項２記載の半
導体記憶素子。And a third insulating layer formed below the channel region, wherein a thickness of the channel region is smaller than an average particle size of the electron storage fine particles or the hole storage fine particles. The semiconductor memory device according to claim 1 or 2, wherein
り、前記電子蓄積微粒子或いは前記正孔蓄積微粒子がシ
リコン或いはゲルマニウム若しくはその混晶からなるこ
とを特徴とする請求項１或いは請求項２記載の半導体記
憶素子。5. The semiconductor memory according to claim 1, wherein said semiconductor layer is made of silicon carbide, and said electron storage fine particles or said hole storage fine particles are made of silicon, germanium, or a mixed crystal thereof. element.
ネルギーバンドと前記チャネル領域における伝導帯端の
エネルギーバンドの差が０．０２５ｅＶ以上であること
を特徴とする請求項１記載の半導体記憶素子。6. The semiconductor memory device according to claim 1, wherein a difference between an energy band at a conduction band edge of said electron storage fine particles and an energy band at a conduction band edge in said channel region is 0.025 eV or more.
エネルギーバンドと前記チャネル領域における価電子帯
端のエネルギーバンドの差が０．０２５ｅＶ以上である
ことを特徴とする請求項２記載の半導体記憶素子。7. The semiconductor according to claim 2, wherein the difference between the energy band at the valence band edge in the hole accumulation fine particles and the energy band at the valence band edge in the channel region is 0.025 eV or more. Storage element.
の平均粒径が４ｎｍ以上１０ｎｍ以下であることを特徴
とする請求項１或いは請求項２記載の半導体記憶素子。8. The semiconductor memory device according to claim 1, wherein the average particle diameter of the electron accumulation fine particles or the successful accumulation fine particles is 4 nm or more and 10 nm or less.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000287137A JP2002100687A (en) | 2000-09-21 | 2000-09-21 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000287137A JP2002100687A (en) | 2000-09-21 | 2000-09-21 | Semiconductor memory device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002100687A true JP2002100687A (en) | 2002-04-05 |
Family
ID=18770940
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000287137A Pending JP2002100687A (en) | 2000-09-21 | 2000-09-21 | Semiconductor memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002100687A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004010508A1 (en) * | 2002-07-23 | 2004-01-29 | Asahi Glass Company, Limited | Nonvolatile semiconductor storage device and manufacturing method |
| WO2005101488A1 (en) * | 2004-04-16 | 2005-10-27 | Asahi Glass Company, Limited | Nonvolatile semiconductor storage element having high charge holding characteristics and method for fabricating the same |
| US7001787B2 (en) | 2003-08-01 | 2006-02-21 | Kabushiki Kaisha Toshiba | Electrode manufacturing method |
| KR100789988B1 (en) | 2006-06-01 | 2008-01-02 | 성균관대학교산학협력단 | Method for fabricating Nano structures on silicon wafer using silicon dry etching and method for manufacturing Non- volatile memory using the structure |
| US7732853B2 (en) | 2005-07-18 | 2010-06-08 | Samsung Electronics Co., Ltd. | Multi-bit nonvolatile memory devices including nano-crystals and trench |
-
2000
- 2000-09-21 JP JP2000287137A patent/JP2002100687A/en active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004010508A1 (en) * | 2002-07-23 | 2004-01-29 | Asahi Glass Company, Limited | Nonvolatile semiconductor storage device and manufacturing method |
| US7550802B2 (en) | 2002-07-23 | 2009-06-23 | Asahi Glass Company, Limited | Nonvolatile semiconductor memory device and manufacturing process of the same |
| US7001787B2 (en) | 2003-08-01 | 2006-02-21 | Kabushiki Kaisha Toshiba | Electrode manufacturing method |
| WO2005101488A1 (en) * | 2004-04-16 | 2005-10-27 | Asahi Glass Company, Limited | Nonvolatile semiconductor storage element having high charge holding characteristics and method for fabricating the same |
| US7732853B2 (en) | 2005-07-18 | 2010-06-08 | Samsung Electronics Co., Ltd. | Multi-bit nonvolatile memory devices including nano-crystals and trench |
| KR100789988B1 (en) | 2006-06-01 | 2008-01-02 | 성균관대학교산학협력단 | Method for fabricating Nano structures on silicon wafer using silicon dry etching and method for manufacturing Non- volatile memory using the structure |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7057234B2 (en) | Scalable nano-transistor and memory using back-side trapping | |
| TWI358834B (en) | ||
| JP3710082B2 (en) | How to make a memory transistor | |
| KR100459895B1 (en) | Memory device with quantum dot and method of manufacturing the same | |
| JP2815495B2 (en) | Semiconductor storage device | |
| US20100090265A1 (en) | High density nanodot nonvolatile memory | |
| US6946346B2 (en) | Method for manufacturing a single electron memory device having quantum dots between gate electrode and single electron storage element | |
| TW512495B (en) | Nonvolatile semiconductor memory device, process of manufacturing the same and method of operating the same | |
| US20100195395A1 (en) | Non-volatile memory device having vertical structure and method of operating the same | |
| EP0557581A2 (en) | Non-volatile DRAM cell | |
| EP1536483A1 (en) | Nonvolatile semiconductor storage device and manufacturing method | |
| TW200522079A (en) | Nonvolatile memory and method of making same | |
| JP2000195975A (en) | Flash memory cell and its manufacture | |
| JP2005340768A (en) | Many-valued non-volatile semiconductor memory element and its manufacturing method | |
| TW200428601A (en) | Semiconductor storage device and portable electronic equipment | |
| JP2005328029A (en) | Nonvolatile semiconductor storage element and method for manufacturing the same | |
| JP2002289709A (en) | Semiconductor memory element | |
| US6445029B1 (en) | NVRAM array device with enhanced write and erase | |
| US20030067041A1 (en) | Method for textured surfaces in floating gate tunneling oxide devices | |
| JP2002100687A (en) | Semiconductor memory device | |
| JPH07226449A (en) | Semiconductor memory device capable of electrically writing and erasing and its manufacture and memory recognition | |
| JP2002289710A (en) | Semiconductor memory element | |
| JPWO2008069325A1 (en) | Semiconductor memory device and semiconductor device | |
| US6956254B2 (en) | Multilayered dual bit memory device with improved write/erase characteristics and method of manufacturing | |
| JPH0582798A (en) | Semiconductor memory device and its manufacture |