JP2002289710A - Semiconductor memory element - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体記憶素子に
関し、特に電荷を蓄積することによって電源を切断して
も情報を保持することができる不揮発性半導体記憶素子
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly to a nonvolatile semiconductor memory device capable of retaining information even when a power supply is cut off by accumulating electric charges.
【０００２】[0002]
【従来の技術】近年、電気的消去及び書き込みが可能な
メモリ（以下不揮発性メモリと記す）は、電荷を蓄積す
ることによって電源を切断しても情報を保持することが
できる特徴を持ち、磁気ディスクのような駆動部品が無
く小型かつ軽量であるため、携帯情報機器などの記憶媒
体として、低電圧駆動化と大容量化の開発がすすめられ
ている。2. Description of the Related Art In recent years, electrically erasable and writable memories (hereinafter referred to as non-volatile memories) have a feature that information can be retained even when a power supply is cut off by accumulating electric charges. Since there is no drive component such as a disk and it is small and lightweight, low voltage drive and large capacity are being developed as storage media for portable information devices and the like.
【０００３】図１９に、このような不揮発性メモリセル
の断面図を示す。FIG. 19 is a sectional view of such a nonvolatile memory cell.
【０００４】この不揮発性メモリセルは、ｐ型シリコン
基板１、このシリコン基板１上に形成されたシリコン酸
化膜からなる第１のトンネル絶縁層２（厚さ２ｎｍ）、
この第１のトンネル絶縁層２上に形成された真性多結晶
シリコン層３（厚さ５ｎｍ）、この多結晶シリコン層３
上に形成されたシリコン酸化膜からなる第２のトンネル
絶縁層４（厚さ２ｎｍ）、この第２のトンネル絶縁層４
上に形成されたｎ＋型多結晶シリコンからなる浮遊電極
５（厚さ１００ｎｍ）、この浮遊電極５上に形成された
酸化シリコンからなる制御絶縁層６（厚さ１０ｎｍ）、
この制御絶縁層６上に形成されたｎ＋型多結晶シリコン
からなる制御電極７（５００ｎｍ）、シリコン基板１中
の第１のトンネル絶縁層２直下に位置するチャネル領域
１０、このチャネル領域１０が間に挟まれるようにシリ
コン基板１中に対向して配置されたｎ＋型シリコンから
なるソース領域８及びｎ＋型シリコンからなるドレイン
領域９とを具備している。The nonvolatile memory cell includes a p-type silicon substrate 1, a first tunnel insulating layer 2 (2 nm thick) made of a silicon oxide film formed on the silicon substrate 1,
Intrinsic polycrystalline silicon layer 3 (5 nm thick) formed on first tunnel insulating layer 2;
A second tunnel insulating layer 4 (thickness: 2 nm) made of a silicon oxide film formed on the second tunnel insulating layer 4;
A floating electrode 5 (thickness 100 nm) made of n + -type polycrystalline silicon formed thereon, a control insulating layer 6 (thickness 10 nm) made of silicon oxide formed on this floating electrode 5,
The control electrode 7 (500 nm) made of n + -type polycrystalline silicon formed on the control insulating layer 6, the channel region 10 located directly below the first tunnel insulating layer 2 in the silicon substrate 1, and the channel region 10 It has and a drain region 9 comprising a source region 8 and the n + -type silicon opposite into the silicon substrate 1 made of arranged n + -type silicon so as to be sandwiched between.
【０００５】この構造のうちシリコン基板１側のソース
領域８、ドレイン領域９及びこれらに挟まれたチャネル
領域１０は、ｎチャネル電界効果トランジスタとして機
能する。In this structure, the source region 8, the drain region 9 on the side of the silicon substrate 1 and the channel region 10 interposed therebetween function as an n-channel field effect transistor.
【０００６】また、第１のトンネル絶縁層２及び第２の
トンネル絶縁層３に挟まれた多結晶シリコン層３は、ク
ーロンブロッケード条件を満たす微結晶で形成されてお
り、シリコン基板１表面と浮遊電極５との間でトンネル
により電子或いは正孔等の電荷が入出可能となってい
る。クーロンブロッケード条件とは電子或いは正孔一個
の充電エネルギーが熱揺らぎよりも大きいことである。The polycrystalline silicon layer 3 sandwiched between the first tunnel insulating layer 2 and the second tunnel insulating layer 3 is formed of microcrystals satisfying the Coulomb blockade condition and floats on the surface of the silicon substrate 1. A charge such as an electron or a hole can enter and exit from the electrode 5 by a tunnel. The Coulomb blockade condition means that the charge energy of one electron or one hole is larger than the thermal fluctuation.
【０００７】浮遊電極５は、第２のトンネル絶縁層４、
制御絶縁層６により電気的に絶縁された電気的浮遊領域
となっており、電荷を蓄積可能となっている。The floating electrode 5 comprises a second tunnel insulating layer 4,
It is an electrically floating region that is electrically insulated by the control insulating layer 6, and can store charges.
【０００８】この不揮発性メモリの書き込み方法は、シ
リコン基板１及び制御電極７間に１０Ｖ程度の電圧を印
加したとき、電荷として例えば電子（反転層のキャリア
電子）が量子力学的トンネル現象によってソース領域８
から、第１のトンネル絶縁層２、多結晶シリコン層３及
び第２のトンネル絶縁層４からなる積層構造を抜けて浮
遊電極５中に引き込まれることによって行なわれる。In this nonvolatile memory writing method, when a voltage of about 10 V is applied between the silicon substrate 1 and the control electrode 7, for example, electrons (carrier electrons in the inversion layer) are charged as charge in the source region by quantum mechanical tunneling. 8
From the first tunnel insulating layer 2, the polycrystalline silicon layer 3, and the second tunnel insulating layer 4, and are drawn into the floating electrode 5.
【０００９】また、読み出し方法は、ソース領域８及び
ドレイン領域９間とソース領域８及び制御電極７間に電
圧を印加すると、浮遊電極５に電子が注入されて負に帯
電している状態と、電子が注入されていない状態で、ソ
ース領域８からドレイン領域９間に流れる電流値が違う
状態を検出することによって１、０を判定している。In addition, when a voltage is applied between the source region 8 and the drain region 9 and between the source region 8 and the control electrode 7, electrons are injected into the floating electrode 5 to be negatively charged. 1 and 0 are determined by detecting a state where the current flowing between the source region 8 and the drain region 9 is different while no electrons are injected.
【００１０】また、消去方法は、ソース領域８及び浮遊
電極５間に１０Ｖ程度電圧を印加して浮遊電極５中の電
子をドレイン領域９に量子力学的トンネル現象により引
き抜くことによって行う。The erasing method is performed by applying a voltage of about 10 V between the source region 8 and the floating electrode 5 to extract electrons in the floating electrode 5 to the drain region 9 by quantum mechanical tunneling.
【００１１】このような不揮発性メモリでは、浮遊電極
５中に蓄積された電荷が電源を切断した後も抜け出さな
いようにすることが重要である。In such a nonvolatile memory, it is important that the charge accumulated in the floating electrode 5 does not escape even after the power is turned off.
【００１２】一方、これまで半導体微細化技術の進歩に
より、半導体集積回路の高集積化が図られてきており、
このような不揮発性メモリも例外ではない。半導体素子
の微細化により前記電界効果トランジスタ部もチャネル
領域１０の長さ、第１のトンネル絶縁層２の厚さ、ソー
ス領域８及びドレイン領域９の接合深さ等が縮小化され
てきている。On the other hand, with the advance of semiconductor miniaturization technology, high integration of semiconductor integrated circuits has been attempted.
Such a nonvolatile memory is no exception. Due to the miniaturization of semiconductor elements, the length of the channel region 10, the thickness of the first tunnel insulating layer 2, the junction depth of the source region 8 and the drain region 9, etc. of the field effect transistor portion have been reduced.
【００１３】図１９に記載した不揮発性メモリでは、第
１のトンネル絶縁層２、シリコン微粒子層３及び第２の
トンネル絶縁層４の積層構造によるクーロンブロッケー
ド効果を利用して、第１のトンネル絶縁層２の厚さを３
ｎｍ程度に薄くしても、電源を切断した後に電子の抜け
をある程度防ぐことができ、素子の微細化を実現でき
る。In the nonvolatile memory shown in FIG. 19, the first tunnel insulating layer 2, the silicon fine particle layer 3, and the second tunnel insulating layer 4 are used to form the first tunnel insulating layer utilizing the Coulomb blockade effect. The thickness of layer 2 is 3
Even if the thickness is reduced to about nm, it is possible to prevent the escape of electrons to some extent after the power is turned off, and to realize a finer element.
【００１４】しかしながらこのような不揮発性メモリで
も、長時間放置すると電荷が抜けてしまい、まだまだ実
用化には十分に長い保持時間を実現できていない。However, even in such a non-volatile memory, electric charges are discharged when left for a long time, and a sufficiently long holding time for practical use has not yet been realized.
【００１５】[0015]
【発明が解決しようとする課題】上述したように、従来
の不揮発性メモリでは、実用化に耐えうる十分に長い保
持時間を実現できていない。As described above, the conventional non-volatile memory has not been able to realize a sufficiently long holding time for practical use.
【００１６】本発明は、上記問題点に鑑みてなされたも
ので、電界効果トランジスタのチャネル領域上に、第１
のトンネル絶縁膜、微粒子層及び第２のトンネル絶縁膜
からなる積層構造を形成し、このクーロンブロッケード
効果を利用した不揮発性メモリにおいて、第１のトンネ
ル絶縁層を３ｎｍ程度に薄くしても、長時間電荷の抜け
を防ぐことにより、実用化に耐える十分に長い保持時間
を実現する半導体記憶素子を提供することを目的とす
る。SUMMARY OF THE INVENTION The present invention has been made in view of the above problems, and has a first effect on a channel region of a field effect transistor.
In the non-volatile memory utilizing the Coulomb blockade effect, even if the first tunnel insulating layer is thinned to about 3 nm, the laminated structure including the tunnel insulating film, the fine particle layer and the second tunnel insulating film is formed. It is an object of the present invention to provide a semiconductor memory element which realizes a sufficiently long retention time enough to withstand practical use by preventing the loss of time charges.
【００１７】[0017]
【課題を解決するための手段】上記目的を達成するため
に、本発明は、半導体層と、前記半導体層中に形成され
たソース領域及びドレイン領域と、前記ソース領域及び
ドレイン領域間に形成されたチャネル領域と、前記チャ
ネル領域上に形成され、量子力学的に電子が直接トンネ
ルすることが可能な第１の絶縁層と、前記第１の絶縁層
上に形成され、電子一個の充電エネルギーが熱揺らぎよ
りも大きい条件を満たす導電性微粒子を具備する導電性
微粒子層と、前記導電性微粒子層上に形成され、量子力
学的に電子が直接トンネルすることが可能な第２の絶縁
層と、前記第２の絶縁層上に形成された電荷蓄積部と、
前記電荷蓄積部上に形成された制御電極とを具備し、前
記電荷蓄積部における情報電荷となる電子が注入される
エネルギーレベルが、前記チャネル領域或いは前記制御
電極における伝導帯端のエネルギーレベルよりも低いこ
とを特徴とする半導体記憶素子を提供する。In order to achieve the above object, the present invention provides a semiconductor device comprising a semiconductor layer, a source region and a drain region formed in the semiconductor layer, and a semiconductor device formed between the source region and the drain region. Channel region, a first insulating layer formed on the channel region and capable of tunneling electrons directly quantum mechanically, and a charge energy of one electron formed on the first insulating layer. A conductive fine particle layer including conductive fine particles satisfying a condition larger than thermal fluctuation, and a second insulating layer formed on the conductive fine particle layer and capable of directly tunneling electrons mechanically quantum mechanically, A charge storage portion formed on the second insulating layer;
A control electrode formed on the charge storage unit, wherein an energy level at which electrons serving as information charges in the charge storage unit are injected is higher than an energy level of a conduction band edge in the channel region or the control electrode. Provided is a semiconductor memory element characterized by being low.
【００１８】また、本発明は、半導体層と、前記半導体
層中に形成されたソース領域及びドレイン領域と、前記
ソース領域及びドレイン領域間に形成されたチャネル領
域と、前記チャネル領域上に形成され、量子力学的に正
孔が直接トンネルすることが可能な第１の絶縁層と、前
記第１の絶縁層上に形成され、正孔一個の充電エネルギ
ーが熱揺らぎよりも大きい条件を満たす導電性微粒子を
具備する導電性微粒子層と、前記導電性微粒子層上に形
成され、量子力学的に正孔が直接トンネル可能な第２の
絶縁層と、前記第２の絶縁層上に形成された電荷蓄積部
と、前記電荷蓄積部上に形成された制御電極とを具備
し、前記電荷蓄積部における情報電荷となる正孔が注入
されるエネルギーレベルが、前記チャネル領域或いは前
記制御電極における価電子帯端のエネルギーレベルより
も高いことを特徴とする半導体記憶素子を提供する。Further, the present invention provides a semiconductor layer, a source region and a drain region formed in the semiconductor layer, a channel region formed between the source region and the drain region, and a semiconductor device formed on the channel region. A first insulating layer capable of directly tunneling holes quantum mechanically; and a conductive layer formed on the first insulating layer and satisfying a condition that a charge energy of one hole is larger than a thermal fluctuation. A conductive fine particle layer including fine particles, a second insulating layer formed on the conductive fine particle layer and capable of directly tunneling holes in a quantum mechanical manner, and a charge formed on the second insulating layer. An accumulation level, comprising: a control electrode formed on the charge accumulation section; and an energy level at which holes serving as information charges in the charge accumulation section are injected into the channel region or the control electrode. To provide a semiconductor memory device characterized by higher than the energy level of the valence band edge.
【００１９】また、本発明は、半導体層と、前記半導体
層中に形成されたソース領域及びドレイン領域と、前記
ソース領域及びドレイン領域間に形成されたチャネル領
域と、前記チャネル領域上に形成され、量子力学的に電
荷が直接トンネルすることが可能な第１の絶縁層と、前
記第１の絶縁層上に形成され、電荷一個の充電エネルギ
ーが熱揺らぎよりも大きい条件を満たす導電性微粒子を
具備する導電性微粒子層と、前記導電性微粒子層上に形
成され、量子力学的に電荷が直接トンネルすることが可
能な第２の絶縁層と、前記第２の絶縁層上に形成され、
原子間結合の欠陥によるトラップ準位からなる電荷蓄積
部と、前記電荷蓄積部上に形成された制御電極とを具備
することを特徴とする半導体記憶素子を提供する。Further, the present invention provides a semiconductor layer, a source region and a drain region formed in the semiconductor layer, a channel region formed between the source region and the drain region, and a semiconductor device formed on the channel region. A first insulating layer capable of directly tunneling charges mechanically, and conductive fine particles formed on the first insulating layer and satisfying a condition that a charge energy of one charge is larger than thermal fluctuation. A conductive fine particle layer provided, a second insulating layer formed on the conductive fine particle layer, and capable of directly tunneling charge mechanically quantum mechanically, formed on the second insulating layer,
There is provided a semiconductor memory element comprising: a charge storage portion including a trap level due to a defect of an atomic bond; and a control electrode formed on the charge storage portion.
【００２０】このとき、前記原子間結合の欠陥が窒化シ
リコン膜中又はその界面に存在することが好ましい。At this time, it is preferable that the interatomic bond defect exists in the silicon nitride film or at the interface thereof.
【００２１】また、前記トラップ準位の面密度が、２．
５×１０１１ｃｍ−２以上であることが好ましい。The areal density of the trap level is 2.
It is preferably at least 5 × 10 11 cm −2 .
【００２２】また、前記電荷部が、粒径１５ｎｍ以下の
電荷蓄積微粒子であり、前記導電性微粒子と前記電荷蓄
積微粒子とが膜厚方向に重なっていることが好ましい。Further, it is preferable that the charge portion is charge storage fine particles having a particle size of 15 nm or less, and the conductive fine particles and the charge storage fine particles overlap in the thickness direction.
【００２３】また、前記電荷蓄積微粒子の粒径が０．５
ｎｍ以上１０ｎｍ以下であることが好ましい。Further, the particle size of the charge storage particles is 0.5
It is preferably from 10 nm to 10 nm.
【００２４】本発明によると、チャネル領域或いは制御
電極における伝導帯端或いは価電子帯端のエネルギーレ
ベルが、電荷蓄積部における情報電荷が注入されるエネ
ルギーレベルに対してバリアとなるように形成すること
によって、電荷が電荷蓄積部からチャネル領域或いは制
御電極に抜けないようにでき、電源切断後においても長
時間の電荷保持が可能となる。ここで電荷蓄積部におけ
る情報電荷が注入されるエネルギーレベルに対してバリ
アとなるようにとは、電荷が電子の場合電荷蓄積部にお
ける電子が注入されるエネルギーレベルがチャネル領域
或いは制御電極における伝導帯端よりも低くなることを
いい、電荷が正孔の場合電荷蓄積部における正孔が注入
されるエネルギーレベルがチャネル領域或いは制御電極
における価電子帯端よりも高くなることをいう。According to the present invention, the energy level at the conduction band edge or the valence band edge in the channel region or the control electrode is formed so as to be a barrier to the energy level at which information charges are injected in the charge storage portion. Accordingly, charge can be prevented from leaking from the charge storage portion to the channel region or the control electrode, and the charge can be held for a long time even after power is turned off. Here, "being a barrier against the energy level at which the information charge is injected into the charge storage unit" means that when the charge is an electron, the energy level at which the electron is injected into the charge storage unit is a conduction band in the channel region or the control electrode. When the charge is a hole, the energy level at which the hole is injected into the charge storage portion is higher than the valence band edge in the channel region or the control electrode.
【００２５】したがって記憶保持（低電圧状態或いは電
源切断状態）での充放電経路上の導電性微粒子のクーロ
ンブロッケード効果によるエネルギー障壁が実効的に、
より高くなるため保持特性が良好となる。Therefore, the energy barrier due to the Coulomb blockade effect of the conductive fine particles on the charge / discharge path in the memory retention (low voltage state or power supply off state) is effectively achieved.
The higher the temperature, the better the holding characteristics.
【００２６】なお、電荷が直接トンネル可能な第１のト
ンネル絶縁層或いは第２のトンネル絶縁層としては、シ
リコン酸化膜等を挙げることができる。この他には、絶
縁層の障壁高さＷ（ｅＶ）と厚さｄ（ｎｍ）との関係
が、Ｗ／ｄ＞０．９の関係を満たす場合には、その絶縁
層は直接トンネル可能となる。As the first tunnel insulating layer or the second tunnel insulating layer through which charges can directly tunnel, a silicon oxide film or the like can be used. In addition, when the relationship between the barrier height W (eV) and the thickness d (nm) of the insulating layer satisfies the relationship of W / d> 0.9, the insulating layer can be directly tunneled. Become.
【００２７】また、書き込み或いは消去は直接トンネル
領域にある第１及び第２のトンネル絶縁層を経由してい
るために十分に速い。Further, writing or erasing is sufficiently fast because it directly passes through the first and second tunnel insulating layers in the tunnel region.
【００２８】[0028]
【発明の実施の形態】以下、図面を参照して本発明の好
ましい実施形態について説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Preferred embodiments of the present invention will be described below with reference to the drawings.
【００２９】（実施形態１）図1は、本発明の実施形態1
に係る不揮発性半導体記憶素子の断面図である。(Embodiment 1) FIG. 1 shows Embodiment 1 of the present invention.
1 is a cross-sectional view of a nonvolatile semiconductor memory device according to the first embodiment.
【００３０】この不揮発性半導体記憶素子は、ｐ型シリ
コンからなる半導体層１１と、この半導体層１１中に形
成されたｎ＋型シリコンからなるソース領域１８及びド
レイン領域１９と、このソース領域１８及びドレイン領
域１９間に形成されたチャネル領域２０と、このチャネ
ル領域２０上に形成された第１のトンネル絶縁層１２
（厚さ２ｎｍ）と、この第１のトンネル絶縁層１２上に
形成された導電性粒子層１３（厚さ５ｎｍ）と、この導
電性微粒子層１３上に形成された第２のトンネル絶縁層
１４（厚さ２ｎｍ）と、この第２のトンネル絶縁層１４
上に形成された電荷蓄積部１５（厚さ２０ｎｍ）と、こ
の電荷蓄積部１５上に形成された制御絶縁層１６（厚さ
１０ｎｍ）と、この制御絶縁層上に形成された制御電極
１７（厚さ５００ｎｍ）とを具備した構造となってい
る。This nonvolatile semiconductor memory element includes a semiconductor layer 11 made of p-type silicon, a source region 18 and a drain region 19 made of n + -type silicon formed in the semiconductor layer 11, Channel region 20 formed between drain regions 19 and first tunnel insulating layer 12 formed on channel region 20
(Thickness: 2 nm), a conductive particle layer 13 (5 nm thick) formed on the first tunnel insulating layer 12, and a second tunnel insulating layer 14 formed on the conductive fine particle layer 13. (2 nm thick) and the second tunnel insulating layer 14.
The charge accumulation portion 15 (thickness: 20 nm) formed thereon, the control insulating layer 16 (thickness: 10 nm) formed on the charge accumulation portion 15, and the control electrode 17 (thickness: (Thickness: 500 nm).
【００３１】第１のトンネル絶縁層１２の材料として
は、酸化シリコンや窒化シリコン等が挙げられる。そし
て量子力学的に電子がトンネル可能となる厚さで形成さ
れる。また、導電性微粒子層１３の材料としては、真性
多結晶シリコンが挙げられる。The material of the first tunnel insulating layer 12 includes silicon oxide and silicon nitride. Then, it is formed with a thickness that enables electrons to tunnel in a quantum mechanical manner. The material of the conductive fine particle layer 13 is intrinsic polycrystalline silicon.
【００３２】また、第２のトンネル絶縁層４の材料とし
ては、酸化シリコンや窒化シリコン等が挙げられる。そ
して量子力学的に電子がトンネル可能となる厚さで形成
される。The material of the second tunnel insulating layer 4 includes silicon oxide and silicon nitride. Then, it is formed with a thickness that enables electrons to tunnel in a quantum mechanical manner.
【００３３】また、電荷蓄積部１５の材料としては、ｐ
＋型ゲルマニウムが挙げられる。また、制御酸化膜１６
の材料としては、酸化シリコンや窒化シリコンが挙げら
れる。また、制御電極１７の材料としては、ｎ＋型多結
晶シリコンが挙げられる。The material of the charge storage section 15 is p
+ -Type germanium. Also, the control oxide film 16
Examples of the material include silicon oxide and silicon nitride. Further, as a material of the control electrode 17, n + -type polycrystalline silicon can be used.
【００３４】このような記憶素子では、電荷蓄積部１５
がｐ型ゲルマニウムで形成され、チャネル領域２０がシ
リコンで形成されている。したがって真空レベルから見
て電荷蓄積部１５（ｐ型ゲルマニウム）の価電子帯端の
エネルギーレベルは、チャネル領域２０（シリコン）の
伝導帯端のエネルギーレベルよりも低くなっている。こ
のように構成することで、この記憶素子では、電荷蓄積
部１５に蓄積された電子がチャネル領域２０に抜け難く
なり保持時間が著しく長くなる。In such a storage element, the charge storage section 15
Are formed of p-type germanium, and the channel region 20 is formed of silicon. Therefore, the energy level at the valence band edge of the charge storage portion 15 (p-type germanium) is lower than the energy level at the conduction band edge of the channel region 20 (silicon) as viewed from the vacuum level. With this configuration, in this storage element, electrons stored in the charge storage unit 15 are less likely to escape to the channel region 20 and the retention time is significantly increased.
【００３５】また、電荷蓄積部１５ではｐ＋型ゲルマニ
ウムを採用しているが、ｐ型ドーパント濃度の薄いもの
を用いてもかまわない。ゲルマニウムの他に、ｎ型Ｇａ
Ａｓ等、電子供給源であるチャネル領域２０の伝導帯端
よりも真空レベルから見てエネルギー的に低い位置に電
子が注入される半導体であればよい。Although the p + -type germanium is used in the charge storage section 15, a p-type dopant having a low p-type dopant concentration may be used. In addition to germanium, n-type Ga
Any semiconductor, such as As, may be used as long as electrons are injected at a position energetically lower than the conduction band edge of the channel region 20 as an electron supply source when viewed from a vacuum level.
【００３６】この実施形態では、電子は電荷蓄積部１５
からチャネル領域２０へ放出される例を示した。しかし
ながら電子が電荷蓄積部１５から制御電極１７へ放出す
るようにしても良い。この場合は、真空レベルから見て
電荷蓄積部１５（ｐ型ゲルマニウム）の価電子帯端のエ
ネルギーレベルは、制御電極１７（シリコン）の伝導帯
端のエネルギーレベルよりも低くなっていれば同様の効
果が得られる。In this embodiment, electrons are stored in the charge storage section 15.
The example shown in FIG. However, the electrons may be emitted from the charge storage unit 15 to the control electrode 17. In this case, when the energy level at the valence band edge of the charge storage portion 15 (p-type germanium) is lower than the energy level at the conduction band edge of the control electrode 17 (silicon), the same applies to the vacuum level. The effect is obtained.
【００３７】また、電荷として正孔を用いる場合は、電
荷蓄積部１５の情報電荷である正孔が注入されるエネル
ギーレベルが、チャネル領域２０或いは制御電極１７に
おける価電子帯端のエネルギーレベルよりも高くなるよ
うに材料を選択すればよい。こうすることによって正孔
に対してエネルギー障壁となり保持時間が長くなる。こ
の場合、半導体基板としては正孔をキャリアとする電界
効果トランジスタとすれば良い。When holes are used as charges, the energy level at which holes, which are information charges, in the charge storage section 15 are injected is higher than the energy level at the valence band edge in the channel region 20 or the control electrode 17. What is necessary is just to select a material so that it may become high. By doing so, it becomes an energy barrier for holes and the retention time is lengthened. In this case, the semiconductor substrate may be a field effect transistor using holes as carriers.
【００３８】次に、図２（ａ）（ｂ）（ｃ）を用いて図
１に示した不揮発性半導体記憶素子の製造方法について
説明する。Next, a method of manufacturing the nonvolatile semiconductor memory device shown in FIG. 1 will be described with reference to FIGS. 2 (a), 2 (b) and 2 (c).
【００３９】先ず、ｐ型シリコン基板１１を用意する。
次に、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏ
ｌａｔｉｏｎ）法などを用いて、素子分離を施した後、
１０００℃以上の高温熱酸化を行い、シリコン基板１１
上に酸化シリコンからなる第１のトンネル絶縁層１２を
形成する。First, a p-type silicon substrate 11 is prepared.
Next, STI (Shallow Trench Iso
After performing element isolation using a method such as
A high temperature thermal oxidation of 1000 ° C. or more is performed to
A first tunnel insulating layer 12 made of silicon oxide is formed thereon.
【００４０】次に、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ
Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、第１の
トンネル絶縁層１２上にアモルファスシリコン薄膜（厚
さ６ｎｍ）を堆積する。次に、７００℃、５分間のドラ
イ酸化を行い、アモルファスシリコン薄膜上に酸化シリ
コンからなる第２のトンネル絶縁層１４を堆積する。こ
のドライ酸化によってアモルファスシリコン薄膜は厚さ
５ｎｍになる。Next, for example, CVD (Chemical
An amorphous silicon thin film (thickness: 6 nm) is deposited on the first tunnel insulating layer 12 by a vapor deposition (vapor deposition) method. Next, dry oxidation is performed at 700 ° C. for 5 minutes to deposit a second tunnel insulating layer 14 made of silicon oxide on the amorphous silicon thin film. The amorphous silicon thin film becomes 5 nm thick by this dry oxidation.
【００４１】次に、窒素雰囲気中で９００℃の高温アニ
ールを行うと、アモルファスシリコン層はナノメートル
サイズの多結晶シリコン微粒子からなる導電性微粒子層
１３が形成される（図２（ａ））。Next, when annealing is performed at a high temperature of 900 ° C. in a nitrogen atmosphere, a conductive fine particle layer 13 made of nanocrystalline polycrystalline silicon fine particles is formed on the amorphous silicon layer (FIG. 2A).
【００４２】次に、ボロンをドーピングしながらＣＶＤ
法によって、ｐ型ゲルマニウムからなる電荷蓄積部１５
を形成する。レジストパターンをマスクとして用い第１
のトンネル絶縁層１２、導電性微粒子層１３、第２のト
ンネル絶縁層１４及び電荷蓄積部１５からなる積層構造
部をエッチングする（図２（ｂ））。Next, CVD while doping with boron.
Charge accumulating portion 15 made of p-type germanium
To form First using resist pattern as mask
Then, the laminated structure portion including the tunnel insulating layer 12, the conductive fine particle layer 13, the second tunnel insulating layer 14, and the charge storage portion 15 is etched (FIG. 2B).
【００４３】次に、この積層構造部上にＬＰＣＶＤ（Ｌ
ｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏ
ｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって、酸化シリコン
からなる制御絶縁層１６を形成する。さらにこの制御絶
縁層１６上にＣＶＤ法によって、ｎ＋型多結晶シリコン
からなる制御電極１７を形成する。Next, the LPCVD (L
ow Pressure Chemical Vapo
The control insulating layer 16 made of silicon oxide is formed by an r deposition method. Further, a control electrode 17 made of n + -type polycrystalline silicon is formed on the control insulating layer 16 by a CVD method.
【００４４】次に、リンをドーズ量１×１０１５ｃｍ
−２、入射エネルギー１５ＫｅＶでイオン注入し、１０
００℃、１０秒の高速アニールを経てｎ＋型シリコンか
らなるソース領域１８及びドレイン領域１９を形成す
る。最後に、層間絶縁層、メタル配線工程などを経て不
揮発性半導体記憶素子が完成する（図２（ｃ））。Next, the dose of phosphorus is 1 × 10 15 cm.
-2 , ion implantation at an incident energy of 15 KeV,
A source region 18 and a drain region 19 made of n + -type silicon are formed through high-speed annealing at 00 ° C. for 10 seconds. Finally, a nonvolatile semiconductor memory element is completed through an interlayer insulating layer, a metal wiring step, and the like (FIG. 2C).
【００４５】このようにして形成された不揮発性半導体
記憶素子において、図３に示すように、電荷蓄積部とし
て微結晶半導体からなる電荷蓄積微粒子２１を形成して
もよい。図２（ｃ）と同一符号で表している部分は同一
構成である。電荷蓄積微粒子２１の直径は０．５ｎｍ以
上１５ｎｍ以下程度であれば良い。好ましくは０．５ｎ
ｍ以上１０ｎｍ以下であれば良い。また、この電荷蓄積
微粒子２１は複数個規則正しく並んでいても、単一のも
のでもかまわない。電荷蓄積部が電荷蓄積微粒子２１に
よって形成されることで、導電性微粒子層１３と電荷蓄
積微粒子２１との間でクーロンブロッケード効果による
エネルギーバリアーが生じより保持時間が長くすること
ができる。また、電荷蓄積微粒子２１と導電性微粒子と
は膜厚方向に重なるように形成されるほうが保持時間を
長くするためには良い。In the nonvolatile semiconductor memory element thus formed, as shown in FIG. 3, charge storage particles 21 made of a microcrystalline semiconductor may be formed as a charge storage section. Portions denoted by the same reference numerals as those in FIG. 2C have the same configuration. The diameter of the charge storage particles 21 may be about 0.5 nm or more and 15 nm or less. Preferably 0.5n
It is sufficient that the length is at least m and at most 10 nm. Further, a plurality of the charge storage fine particles 21 may be arranged regularly or may be a single one. Since the charge storage portion is formed by the charge storage fine particles 21, an energy barrier is generated between the conductive fine particle layer 13 and the charge storage fine particles 21 by the Coulomb blockade effect, so that the retention time can be made longer. Further, it is better to form the charge accumulation fine particles 21 and the conductive fine particles so as to overlap in the film thickness direction in order to extend the holding time.
【００４６】（実施形態２）次に、図４（ａ）（ｂ）
（ｃ）を用いて、図１で示した不揮発性半導体記憶素子
の別の製造方法を説明する。(Embodiment 2) Next, FIGS. 4A and 4B
Another method for manufacturing the nonvolatile semiconductor memory element shown in FIG. 1 will be described with reference to FIG.
【００４７】先ず、ｐ型シリコン基板１１を用意する。
次に、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏ
ｌａｔｉｏｎ）法などを用いて、素子分離を施した後、
１０００℃以上の高温熱酸化を行い、シリコン基板１１
上に酸化シリコンからなる第１のトンネル絶縁層１２を
形成する。First, a p-type silicon substrate 11 is prepared.
Next, STI (Shallow Trench Iso
After performing element isolation using a method such as
A high temperature thermal oxidation of 1000 ° C. or more is performed to
A first tunnel insulating layer 12 made of silicon oxide is formed thereon.
【００４８】次に、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ
Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、第１の
トンネル絶縁層１２上にアモルファスシリコン薄膜（厚
さ６ｎｍ）を堆積する。次に、７００℃、５分間のドラ
イ酸化を行い、アモルファスシリコン薄膜上に酸化シリ
コンからなる第２のトンネル絶縁層１４を堆積する。こ
のドライ酸化によってアモルファスシリコン薄膜は厚さ
５ｎｍになる。Next, for example, CVD (Chemical
An amorphous silicon thin film (thickness: 6 nm) is deposited on the first tunnel insulating layer 12 by a vapor deposition (vapor deposition) method. Next, dry oxidation is performed at 700 ° C. for 5 minutes to deposit a second tunnel insulating layer 14 made of silicon oxide on the amorphous silicon thin film. The amorphous silicon thin film becomes 5 nm thick by this dry oxidation.
【００４９】次に、窒素雰囲気中で９００℃の高温アニ
ールを行うと、アモルファスシリコン層はナノメートル
サイズの多結晶シリコン微粒子からなる導電性微粒子層
１３が形成される（図４（ａ））。Next, when high-temperature annealing at 900 ° C. is performed in a nitrogen atmosphere, a conductive fine particle layer 13 made of nanocrystalline polycrystalline silicon fine particles is formed on the amorphous silicon layer (FIG. 4A).
【００５０】次に、スパッタ法によって、タングステン
からなる電荷蓄積部３５（厚さ５０ｎｍ）を形成する。
レジストパターンをマスクとして用い第１のトンネル絶
縁層１２、導電性微粒子層１３、第２のトンネル絶縁層
１４及び電荷蓄積部３５からなる積層構造部をエッチン
グする（図４（ｂ））。Next, a charge storage portion 35 (thickness: 50 nm) made of tungsten is formed by a sputtering method.
Using the resist pattern as a mask, the laminated structure including the first tunnel insulating layer 12, the conductive fine particle layer 13, the second tunnel insulating layer 14, and the charge storage section 35 is etched (FIG. 4B).
【００５１】次に、この積層構造部上にＬＰＣＶＤ（Ｌ
ｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏ
ｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって、酸化シリコン
からなる制御絶縁層１６を形成する。さらにこの制御絶
縁層１６上にＣＶＤ法によって、ｎ＋型多結晶シリコン
からなる制御電極１７を形成する。Next, the LPCVD (L
ow Pressure Chemical Vapo
The control insulating layer 16 made of silicon oxide is formed by an r deposition method. Further, a control electrode 17 made of n + -type polycrystalline silicon is formed on the control insulating layer 16 by a CVD method.
【００５２】次に、リンをドーズ量１×１０１５ｃｍ
−２、入射エネルギー１５ＫｅＶでイオン注入し、１０
００℃、１０秒の高速アニールを経てｎ＋型シリコンか
らなるソース領域１８及びドレイン領域１９を形成す
る。最後に、層間絶縁層、メタル配線工程などを経て不
揮発性半導体記憶素子が完成する（図４（ｃ））。Next, phosphorus is dosed at 1 × 10 15 cm.
-2 , ion implantation at an incident energy of 15 KeV,
A source region 18 and a drain region 19 made of n + -type silicon are formed through high-speed annealing at 00 ° C. for 10 seconds. Finally, a nonvolatile semiconductor memory element is completed through an interlayer insulating layer, a metal wiring step, and the like (FIG. 4C).
【００５３】この実施形態では、電荷蓄積部３５の材料
としてタングステンを用いたが、アルミニウムや銅等他
の金属を用いても良い。またタングステンシリサイド等
を用いても良い。このように電子供給源であるチャネル
領域２０（シリコン）或いは制御電極１７（シリコン）
の伝導帯端よりも、真空レベルから見てエネルギー的に
低い位置にフェルミ準位がある金属等であれば何でもか
まわない。また電荷として正孔を用いる場合電荷供給源
であるチャネル領域２０或いは制御電極１７の価電子帯
端よりも、真空レベルから見てエネルギー的に高い位置
にフェルミ準位がある金属等であればなんでもかまわな
い。In this embodiment, tungsten is used as the material of the charge storage section 35, but other metals such as aluminum and copper may be used. Alternatively, tungsten silicide or the like may be used. Thus, the channel region 20 (silicon) or the control electrode 17 (silicon), which is an electron supply source,
Any metal can be used as long as it has a Fermi level at a position that is lower in energy than the conduction band edge in terms of a vacuum level. When holes are used as charges, any metal or the like having a Fermi level at a position higher in energy than the valence band end of the channel region 20 or the control electrode 17 as a charge supply source when viewed from a vacuum level is used. I don't care.
【００５４】このようにして形成された不揮発性半導体
記憶素子において、図５に示すように、電荷蓄積部とし
て微結晶シリコン等からなる電荷蓄積微粒子３１を形成
してもよい。図４（ｃ）と同一符号で表している部分は
同一構成である。電荷蓄積微粒子３１の直径は０．５ｎ
ｍ以上１５ｎｍ以下程度であれば良い。好ましくは０．
５ｎｍ以上１０ｎｍ以下であれば良い。また、この電荷
蓄積微粒子３１は複数個規則正しく並んでいても、単一
のものでもかまわない。電荷蓄積部が電荷蓄積微粒子３
１によって形成されることで、導電性微粒子層１３と電
荷蓄積微粒子３１との間でクーロンブロッケード効果に
よるエネルギーバリアーが生じより保持時間を長くする
ことができる。また、電荷蓄積微粒子３１と導電性微粒
子とは膜厚方向に重なるように形成されるほうが保持時
間を長くするためには良い。In the nonvolatile semiconductor memory element thus formed, as shown in FIG. 5, charge storage particles 31 made of microcrystalline silicon or the like may be formed as a charge storage section. Portions denoted by the same reference numerals as those in FIG. 4C have the same configuration. The diameter of the charge storage particles 31 is 0.5 n
It is sufficient that the distance is not less than m and not more than 15 nm. Preferably 0.
What is necessary is just 5 nm or more and 10 nm or less. In addition, a plurality of the charge storage particles 31 may be arranged regularly or may be a single one. The charge storage part is the charge storage fine particles 3
1, the energy barrier is generated between the conductive fine particle layer 13 and the charge storage fine particles 31 by the Coulomb blockade effect, so that the holding time can be made longer. Further, it is better to form the charge accumulation fine particles 31 and the conductive fine particles so as to overlap in the film thickness direction in order to extend the holding time.
【００５５】（実施形態３）次に、図６（ａ）（ｂ）
（ｃ）を用いて、図１で示した不揮発性半導体記憶素子
の別の製造方法を説明する。(Embodiment 3) Next, FIGS. 6A and 6B
Another method for manufacturing the nonvolatile semiconductor memory element shown in FIG. 1 will be described with reference to FIG.
【００５６】先ず、ｐ型シリコン基板１１を用意する。
次に、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏ
ｌａｔｉｏｎ）法などを用いて、素子分離を施した後、
１０００℃以上の高温熱酸化を行い、シリコン基板１１
上に酸化シリコンからなる第１のトンネル絶縁層１２を
形成する。First, a p-type silicon substrate 11 is prepared.
Next, STI (Shallow Trench Iso
After performing element isolation using a method such as
A high temperature thermal oxidation of 1000 ° C. or more is performed to
A first tunnel insulating layer 12 made of silicon oxide is formed thereon.
【００５７】次に、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ
Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、第１の
トンネル絶縁層１２上にアモルファスシリコン薄膜（厚
さ６ｎｍ）を堆積する。次に、７００℃、５分間のドラ
イ酸化を行い、アモルファスシリコン薄膜上に酸化シリ
コンからなる第２のトンネル絶縁層１４を堆積する。こ
のドライ酸化によってアモルファスシリコン薄膜は厚さ
５ｎｍになる。Next, for example, CVD (Chemical
An amorphous silicon thin film (thickness: 6 nm) is deposited on the first tunnel insulating layer 12 by a vapor deposition (vapor deposition) method. Next, dry oxidation is performed at 700 ° C. for 5 minutes to deposit a second tunnel insulating layer 14 made of silicon oxide on the amorphous silicon thin film. The amorphous silicon thin film becomes 5 nm thick by this dry oxidation.
【００５８】次に、窒素雰囲気中で９００℃の高温アニ
ールを行うと、アモルファスシリコン層はナノメートル
サイズの多結晶シリコン微粒子からなる導電性微粒子層
１３が形成される（図６（ａ））。Next, when a high temperature annealing at 900 ° C. is performed in a nitrogen atmosphere, a conductive fine particle layer 13 composed of nanocrystalline polycrystalline silicon fine particles is formed on the amorphous silicon layer (FIG. 6A).
【００５９】次に、ＬＰＣＶＤ法によって、窒化シリコ
ンからなる電荷蓄積部４５（厚さ２０ｎｍ）を形成する
（図６（ｂ））。この窒化シリコン膜４５は、界面或い
は内部に真空レベルから見てエネルギー的に低い電子補
足準位（電荷として正孔の場合は高い正孔補足準位）を
有しており電荷蓄積部として機能する。Next, a charge accumulation portion 45 (thickness: 20 nm) made of silicon nitride is formed by LPCVD (FIG. 6B). The silicon nitride film 45 has an electron trapping level which is low in energy as viewed from a vacuum level at the interface or inside (in the case of holes as charges, a high hole trapping level), and functions as a charge storage portion. .
【００６０】次に、レジストパターンをマスクとして用
い第１のトンネル絶縁層１２、導電性微粒子層１３、第
２のトンネル絶縁層１４及び電荷蓄積部４５からなる積
層構造部をエッチングする。Next, using the resist pattern as a mask, the laminated structure composed of the first tunnel insulating layer 12, the conductive fine particle layer 13, the second tunnel insulating layer 14, and the charge storage section 45 is etched.
【００６１】次に、この積層構造部上にＬＰＣＶＤ（Ｌ
ｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏ
ｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって、酸化シリコン
からなる制御絶縁層１６を形成する。さらにこの制御絶
縁層１６上にＣＶＤ法によって、ｎ＋型多結晶シリコン
からなる制御電極１７を形成する。Next, LPCVD (L
ow Pressure Chemical Vapo
The control insulating layer 16 made of silicon oxide is formed by an r deposition method. Further, a control electrode 17 made of n + -type polycrystalline silicon is formed on the control insulating layer 16 by a CVD method.
【００６２】次に、リンをドーズ量１×１０１５ｃｍ
−２、入射エネルギー１５ＫｅＶでイオン注入し、１０
００℃、１０秒の高速アニールを経てｎ＋型シリコンか
らなるソース領域１８及びドレイン領域１９を形成す
る。最後に、層間絶縁層、メタル配線工程などを経て不
揮発性半導体記憶素子が完成する（図６（ｃ））。Next, phosphorus is dosed at 1 × 10 15 cm.
-2 , ion implantation at an incident energy of 15 KeV,
A source region 18 and a drain region 19 made of n + -type silicon are formed through high-speed annealing at 00 ° C. for 10 seconds. Finally, the nonvolatile semiconductor memory element is completed through an interlayer insulating layer, a metal wiring step, and the like (FIG. 6C).
【００６３】このようにして形成された不揮発性半導体
記憶素子において、図７に示すように、電荷蓄積部とし
て窒化シリコン等からなる電荷蓄積微粒子４１を形成し
てもよい。図６（ｃ）と同一符号で表している部分は同
一構成である。電荷蓄積微粒子４１の直径は０．５ｎｍ
以上１５ｎｍ以下程度であれば良い。好ましくは０．５
ｎｍ以上１０ｎｍ以下であれば良い。また、この電荷蓄
積微粒子４１は複数個規則正しく並んでいても、単一の
ものでもかまわない。電荷蓄積部が電荷蓄積微粒子４１
によって形成されることで、導電性微粒子層１３と電荷
蓄積微粒子４１との間でクーロンブロッケード効果によ
るエネルギーバリアーが生じより保持時間を長くするこ
とができる。また、電荷蓄積微粒子４１と導電性微粒子
とは膜厚方向に重なるように形成されるほうが保持時間
を長くするためには良い。In the nonvolatile semiconductor memory element thus formed, as shown in FIG. 7, charge storage fine particles 41 made of silicon nitride or the like may be formed as a charge storage portion. Portions denoted by the same reference numerals as those in FIG. 6C have the same configuration. The diameter of the charge storage particles 41 is 0.5 nm
At least 15 nm or less is sufficient. Preferably 0.5
It is sufficient if it is not less than 10 nm and not more than 10 nm. In addition, a plurality of the charge storage particles 41 may be arranged regularly, or may be a single one. The charge storage part is the charge storage fine particles 41
By this, an energy barrier is generated between the conductive fine particle layer 13 and the charge storage fine particles 41 by the Coulomb blockade effect, so that the holding time can be made longer. Further, it is better to form the charge accumulation fine particles 41 and the conductive fine particles so as to overlap in the film thickness direction in order to extend the holding time.
【００６４】（実施形態４）次に、図８（ａ）（ｂ）
（ｃ）を用いて、図１で示した不揮発性半導体記憶素子
の別の製造方法を説明する。(Embodiment 4) Next, FIGS. 8A and 8B
Another method for manufacturing the nonvolatile semiconductor memory element shown in FIG. 1 will be described with reference to FIG.
【００６５】先ず、ｐ型シリコン基板１１を用意する。
次に、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏ
ｌａｔｉｏｎ）法などを用いて、素子分離を施した後、
１０００℃以上の高温熱酸化を行い、シリコン基板１１
上に酸化シリコンからなる第１のトンネル絶縁層１２を
形成する。First, a p-type silicon substrate 11 is prepared.
Next, STI (Shallow Trench Iso
After performing element isolation using a method such as
A high temperature thermal oxidation of 1000 ° C. or more is performed to
A first tunnel insulating layer 12 made of silicon oxide is formed thereon.
【００６６】次に、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ
Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、第１の
トンネル絶縁層１２上にアモルファスシリコン薄膜（厚
さ８ｎｍ）を堆積する。次に、７００℃、４時間のドラ
イ酸化を行い、アモルファスシリコン薄膜上に酸化シリ
コン層５９（厚さ６ｎｍ）を形成する。このドライ酸化
によってアモルファスシリコン薄膜は厚さ５ｎｍにな
る。Next, for example, CVD (Chemical
An amorphous silicon thin film (8 nm in thickness) is deposited on the first tunnel insulating layer 12 by a vapor deposition (vapor deposition) method. Next, dry oxidation is performed at 700 ° C. for 4 hours to form a silicon oxide layer 59 (thickness: 6 nm) on the amorphous silicon thin film. The amorphous silicon thin film becomes 5 nm thick by this dry oxidation.
【００６７】次に、窒素雰囲気中で９００℃の高温アニ
ールを行うと、アモルファスシリコン層はナノメートル
サイズの多結晶シリコン微粒子からなる導電性微粒子層
１３が形成される（図７（ａ））。Next, when high-temperature annealing at 900 ° C. is performed in a nitrogen atmosphere, a conductive fine particle layer 13 made of nanocrystalline polycrystalline silicon fine particles is formed on the amorphous silicon layer (FIG. 7A).
【００６８】次に、低加速イオンインプランテーション
（４ＫｅＶ程度の加速電圧）によって、酸化シリコン層
５９中にアルゴンをドーズ量１×１０１５ｃｍ−２注入
する。この低加速イオンインプランテーション工程によ
って、酸化シリコン層５９中に電荷蓄積部となるダング
リングボンドによる多数の欠陥準位５５が形成される。
この欠陥準位５５は酸化シリコン層５９の表面から深さ
４ｎｍの位置になるように加速電圧を調整することで、
欠陥準位５５と多結晶シリコン微粒子からなる導電性微
粒子層１３との間の酸化シリコンの厚さは２ｎｍとな
り、第２のトンネル絶縁層１４になる。一方欠陥準位５
５よりも上にある酸化シリコンの厚さは４ｎｍとなり、
制御絶縁層１６となる（図８（ｂ））。Next, argon is implanted into the silicon oxide layer 59 at a dose of 1 × 10 15 cm −2 by low-acceleration ion implantation (acceleration voltage of about 4 KeV). By this low-acceleration ion implantation step, a number of defect levels 55 due to dangling bonds serving as charge storage portions are formed in the silicon oxide layer 59.
By adjusting the acceleration voltage so that the defect level 55 is located at a depth of 4 nm from the surface of the silicon oxide layer 59,
The thickness of the silicon oxide between the defect level 55 and the conductive fine particle layer 13 made of polycrystalline silicon fine particles is 2 nm, which becomes the second tunnel insulating layer 14. On the other hand, defect level 5
The thickness of the silicon oxide above 5 is 4 nm,
This becomes the control insulating layer 16 (FIG. 8B).
【００６９】次に、レジストパターンをマスクとして用
い第１のトンネル絶縁層１２、導電性微粒子層１３、第
２のトンネル絶縁層１４及び電荷蓄積部５５からなる積
層構造部をエッチングする。次に、ＣＶＤ法によって、
ｎ＋型多結晶シリコンからなる制御電極１７を形成す
る。Next, the laminated structure composed of the first tunnel insulating layer 12, the conductive fine particle layer 13, the second tunnel insulating layer 14, and the charge storage section 55 is etched using the resist pattern as a mask. Next, by the CVD method,
A control electrode 17 made of n + -type polycrystalline silicon is formed.
【００７０】次に、リンをドーズ量１×１０１５ｃｍ
−２、入射エネルギー１５ＫｅＶでイオン注入し、１０
００℃、１０秒の高速アニールを経てｎ＋型シリコンか
らなるソース領域１８及びドレイン領域１９を形成す
る。最後に、層間絶縁層、メタル配線工程などを経て不
揮発性半導体記憶素子が完成する（図８（ｃ））。Next, a phosphorous dose of 1 × 10 15 cm is used.
-2 , ion implantation at an incident energy of 15 KeV,
A source region 18 and a drain region 19 made of n + -type silicon are formed through high-speed annealing at 00 ° C. for 10 seconds. Finally, a nonvolatile semiconductor memory element is completed through an interlayer insulating layer, a metal wiring step, and the like (FIG. 8C).
【００７１】このようにして形成された半導体記憶素子
は、欠陥準位５５が、電子供給源であるチャネル領域２
０（シリコン）或いは制御電極１７（シリコン）の伝導
帯端よりも、真空レベルから見てエネルギー的に低い欠
陥準位５５を電荷蓄積部として用いることで保持時間を
長くすることが可能となる。また電荷として正孔を用い
る場合電荷供給源であるチャネル領域２０或いは制御電
極１７の価電子帯端よりも、真空レベルから見てエネル
ギー的に高い欠陥準位５５として用いることで同様の効
果を期待できる。In the semiconductor memory device thus formed, the defect level 55 is changed to the channel region 2 serving as an electron supply source.
The retention time can be lengthened by using the defect level 55 which is lower in energy as viewed from a vacuum level than 0 (silicon) or the conduction band end of the control electrode 17 (silicon) as the charge storage portion. In the case where holes are used as charges, similar effects can be expected by using the defect levels 55 which are energetically higher than the valence band edge of the channel region 20 or the control electrode 17 as a charge supply source when viewed from a vacuum level. it can.
【００７２】この実施形態では欠陥準位５５を、アルゴ
ンをインプラして形成したが、欠陥準位ができれば他の
元素をインプラしてもよい。In this embodiment, the defect level 55 is formed by implanting argon, but other elements may be implanted as long as the defect level is formed.
【００７３】（実施形態５）次に、図９（ａ）（ｂ）
（ｃ）を用いて、図１で示した不揮発性半導体記憶素子
の別の製造方法を説明する。(Embodiment 5) Next, FIGS. 9A and 9B
Another method for manufacturing the nonvolatile semiconductor memory element shown in FIG. 1 will be described with reference to FIG.
【００７４】先ず、ｐ型シリコン基板１１を用意する。
次に、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏ
ｌａｔｉｏｎ）法などを用いて、素子分離を施した後、
１０００℃以上の高温熱酸化を行い、シリコン基板１１
上に酸化シリコンからなる第１のトンネル絶縁層１２を
形成する。First, a p-type silicon substrate 11 is prepared.
Next, STI (Shallow Trench Iso
After performing element isolation using a method such as
A high temperature thermal oxidation of 1000 ° C. or more is performed to
A first tunnel insulating layer 12 made of silicon oxide is formed thereon.
【００７５】次に、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ
Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、第１の
トンネル絶縁層１２上にアモルファスシリコン薄膜（厚
さ８ｎｍ）を堆積する。次に、７００℃、１２０分のド
ライ酸化を行い、アモルファスシリコン薄膜上に酸化シ
リコン層６６（厚さ４ｎｍ）を形成する。このドライ酸
化によってアモルファスシリコン薄膜は厚さ６ｎｍにな
る。Next, for example, CVD (Chemical
An amorphous silicon thin film (8 nm in thickness) is deposited on the first tunnel insulating layer 12 by a vapor deposition (vapor deposition) method. Next, dry oxidation is performed at 700 ° C. for 120 minutes to form a silicon oxide layer 66 (4 nm thick) on the amorphous silicon thin film. This dry oxidation makes the amorphous silicon thin film 6 nm thick.
【００７６】次に、ＮＨ３雰囲気中で９００℃、４ＫＰ
ａで５０分間、アンモニア熱処理を行うと、アモルファ
スシリコン層はナノメートルサイズの多結晶シリコン微
粒子からなる導電性微粒子層１３が形成されると共に、
酸化シリコン層６６と導電性微粒子層１３との界面に窒
素が３パーセント（原子パーセント）程度添加される。
これにより１０１３ｃｍ−２程度の欠陥準位６５が形成
される（図９（ａ））。Next, at 900 ° C. and 4KP in an NH 3 atmosphere.
When the ammonia heat treatment is performed at 50a for 50 minutes, the amorphous silicon layer forms a conductive fine particle layer 13 composed of nanometer-sized polycrystalline silicon fine particles,
About 3% (atomic percent) of nitrogen is added to the interface between the silicon oxide layer 66 and the conductive fine particle layer 13.
Thereby, a defect level 65 of about 10 13 cm −2 is formed (FIG. 9A).
【００７７】次に、さらに熱酸化して、表面の酸化シリ
コン層の膜厚を６ｎｍ程度にすると、欠陥準位６５下の
酸化シリコン層は２ｎｍとなり第２のトンネル絶縁層１
４となる。そして欠陥準位６５上の酸化シリコン層は４
ｎｍとなり制御絶縁層１６となる（図９（ｂ））。Next, when the silicon oxide layer on the surface is further thermally oxidized to a thickness of about 6 nm, the silicon oxide layer below the defect level 65 becomes 2 nm, and the second tunnel insulating layer 1
It becomes 4. The silicon oxide layer on the defect level 65 is 4
nm, and becomes the control insulating layer 16 (FIG. 9B).
【００７８】次に、レジストパターンをマスクとして用
い第１のトンネル絶縁層１２、導電性微粒子層１３、第
２のトンネル絶縁層１４及び電荷蓄積部６５からなる積
層構造部をエッチングする。次に、ＣＶＤ法によって、
ｎ＋型多結晶シリコンからなる制御電極１７を形成す
る。Next, the laminated structure composed of the first tunnel insulating layer 12, the conductive fine particle layer 13, the second tunnel insulating layer 14, and the charge storage section 65 is etched using the resist pattern as a mask. Next, by the CVD method,
A control electrode 17 made of n + -type polycrystalline silicon is formed.
【００７９】次に、リンをドーズ量１×１０１５ｃｍ
−２、入射エネルギー１５ＫｅＶでイオン注入し、１０
００℃、１０秒の高速アニールを経てｎ＋型シリコンか
らなるソース領域１８及びドレイン領域１９を形成す
る。最後に、層間絶縁層、メタル配線工程などを経て不
揮発性半導体記憶素子が完成する（図９（ｃ））。Next, the dose of phosphorus is 1 × 10 15 cm.
-2 , ion implantation at an incident energy of 15 KeV,
A source region 18 and a drain region 19 made of n + -type silicon are formed through high-speed annealing at 00 ° C. for 10 seconds. Finally, a nonvolatile semiconductor memory element is completed through an interlayer insulating layer, a metal wiring step, and the like (FIG. 9C).
【００８０】このようにして形成された半導体記憶素子
は、欠陥準位６５が、電子供給源であるチャネル領域２
０（シリコン）或いは制御電極１７（シリコン）の伝導
帯端よりも、真空レベルから見てエネルギー的に低い欠
陥準位６５を電荷蓄積部として用いることで保持時間を
長くすることが可能となる。また電荷として正孔を用い
る場合電荷供給源であるチャネル領域２０或いは制御電
極１７の価電子帯端よりも、真空レベルから見てエネル
ギー的に高い欠陥準位６５として用いることで同様の効
果を期待できる。In the semiconductor memory device thus formed, the defect level 65 is changed to the channel region 2 serving as an electron supply source.
The retention time can be extended by using a defect level 65 that is energetically lower than the conduction band edge of 0 (silicon) or the control electrode 17 (silicon) when viewed from a vacuum level as the charge storage portion. When holes are used as charges, similar effects can be expected by using the defect levels 65 which are energetically higher than the valence band edge of the channel region 20 or the control electrode 17 as a charge supply source when viewed from a vacuum level. it can.
【００８１】この実施形態では窒素を、アンモニア処理
により導入しているが、ＮＯやＮ２Ｏ等の気体雰囲気中
でも窒素を導入することができる。In this embodiment, nitrogen is introduced by ammonia treatment, but nitrogen can be introduced even in a gas atmosphere such as NO or N 2 O.
【００８２】（実施形態６）次に、図１０（ａ）（ｂ）
（ｃ）を用いて、図１で示した不揮発性半導体記憶素子
の別の製造方法を説明する。(Embodiment 6) Next, FIGS. 10 (a) and 10 (b)
Another method for manufacturing the nonvolatile semiconductor memory element shown in FIG. 1 will be described with reference to FIG.
【００８３】先ず、ｐ型シリコン基板１１を用意する。
次に、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏ
ｌａｔｉｏｎ）法などを用いて、素子分離を施した後、
１０００℃以上の高温熱酸化を行い、シリコン基板１１
上に酸化シリコンからなる第１のトンネル絶縁層１２を
形成する。First, a p-type silicon substrate 11 is prepared.
Next, STI (Shallow Trench Iso
After performing element isolation using a method such as
A high temperature thermal oxidation of 1000 ° C. or more is performed to
A first tunnel insulating layer 12 made of silicon oxide is formed thereon.
【００８４】次に、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ
Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、第１の
トンネル絶縁層１２上にアモルファスシリコン薄膜（厚
さ６ｎｍ）を堆積する。次に、７００℃、５分間のドラ
イ酸化を行い、アモルファスシリコン薄膜上に酸化シリ
コン層（厚さ２ｎｍ）を堆積して、第２のトンネル絶縁
層１４を形成する。このドライ酸化によってアモルファ
スシリコン薄膜の厚さは５ｎｍとなる。Next, for example, CVD (Chemical
An amorphous silicon thin film (thickness: 6 nm) is deposited on the first tunnel insulating layer 12 by a vapor deposition (vapor deposition) method. Next, dry oxidation is performed at 700 ° C. for 5 minutes to deposit a silicon oxide layer (2 nm thick) on the amorphous silicon thin film, thereby forming a second tunnel insulating layer 14. Due to this dry oxidation, the thickness of the amorphous silicon thin film becomes 5 nm.
【００８５】次に、窒素雰囲気中で９００℃の高温アニ
ールを行うと、アモルファスシリコン層はナノメートル
サイズの多結晶シリコン微粒子からなる導電性微粒子層
１３が形成される（図１０（ａ））。Next, when annealing is performed at a high temperature of 900 ° C. in a nitrogen atmosphere, a conductive fine particle layer 13 composed of polycrystalline silicon fine particles having a nanometer size is formed on the amorphous silicon layer (FIG. 10A).
【００８６】次に、ＥＢ（電子ビーム）照射によって、
第２のトンネル絶縁層１４表面に欠陥準位７５を形成す
る（図１０（ｂ））。この欠陥準位７５は電荷蓄積部と
なる。Next, by EB (electron beam) irradiation,
A defect level 75 is formed on the surface of the second tunnel insulating layer 14 (FIG. 10B). The defect level 75 serves as a charge storage unit.
【００８７】次に、欠陥準位７５が導入された第２のト
ンネル絶縁層１４上に、ＬＰＣＶＤ法によって、厚さ１
０ｎｍの酸化シリコンからなる制御絶縁層１６を形成す
る。次にＣＶＤにより、厚さ２００ｎｍのｎ＋型多結晶
シリコンからなる制御電極１７を形成する。次に、レジ
ストパターンをマスクとして用い積層構造部をエッチン
グし、リンをドーズ量１×１０１５ｃｍ−２、入射エネ
ルギー１５ＫｅＶでイオン注入し、１０００℃、１０秒
の高速アニールを経てｎ＋型シリコンからなるソース領
域１８及びドレイン領域１９を形成する。最後に、層間
絶縁層、メタル配線工程などを経て不揮発性半導体記憶
素子が完成する（図１０（ｃ））。Next, on the second tunnel insulating layer 14 into which the defect level 75 has been introduced, a thickness of 1
A control insulating layer 16 made of 0 nm silicon oxide is formed. Next, a control electrode 17 made of n + -type polycrystalline silicon having a thickness of 200 nm is formed by CVD. Next, by etching the laminated structure using the resist pattern as a mask, a dose of 1 × 10 15 cm -2 of phosphorus, is ion-implanted at an incident energy 15 KeV, 1000 ° C., n + -type silicon via a high-speed annealing 10 seconds A source region 18 and a drain region 19 are formed. Finally, a nonvolatile semiconductor memory element is completed through an interlayer insulating layer, a metal wiring step, and the like (FIG. 10C).
【００８８】このようにして形成された半導体記憶素子
は、欠陥準位７５が、電子供給源であるチャネル領域２
０（シリコン）或いは制御電極１７（シリコン）の伝導
帯端よりも、真空レベルから見てエネルギー的に低い欠
陥準位７５を電荷蓄積部として用いることで保持時間を
長くすることが可能となる。また電荷として正孔を用い
る場合電荷供給源であるチャネル領域２０或いは制御電
極１７の価電子帯端よりも、真空レベルから見てエネル
ギー的に高い欠陥準位７５として用いることで同様の効
果を期待できる。In the semiconductor memory device thus formed, the defect level 75 is changed to the channel region 2 serving as an electron supply source.
The retention time can be lengthened by using a defect level 75 that is lower in energy than the conduction band edge of 0 (silicon) or the control electrode 17 (silicon) as viewed from a vacuum level in terms of energy, as the charge storage portion. When holes are used as charges, similar effects can be expected by using the defect levels 75 which are energetically higher than the valence band end of the channel region 20 or the control electrode 17 which is a charge supply source when viewed from a vacuum level. it can.
【００８９】この実施形態では第２のトンネル絶縁層１
４表面に欠陥を形成する方法として、電子ビーム照射を
用いたが、ＳＨ（硫酸＋過酸化水素水）処理等のウエッ
ト処理で表面を荒らす方法やアンモニア雰囲気での窒化
添加で最表面の窒素濃度を上げる等のドライ処理による
方法でも良い。In this embodiment, the second tunnel insulating layer 1
(4) Electron beam irradiation was used as a method for forming defects on the surface, but the surface was roughened by wet treatment such as SH (sulfuric acid + hydrogen peroxide) treatment or nitrogen concentration on the outermost surface by nitridation in an ammonia atmosphere. Alternatively, a method using a dry process such as raising the temperature may be used.
【００９０】（実施形態７）次に、図１１（ａ）（ｂ）
（ｃ）を用いて、図１で示した不揮発性半導体記憶素子
の別の製造方法を説明する。(Embodiment 7) Next, FIGS. 11A and 11B
Another method for manufacturing the nonvolatile semiconductor memory element shown in FIG. 1 will be described with reference to FIG.
【００９１】先ず、ｐ型シリコン基板１１を用意する。
次に、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏ
ｌａｔｉｏｎ）法などを用いて、素子分離を施した後、
１０００℃以上の高温熱酸化を行い、シリコン基板１１
上に酸化シリコンからなる第１のトンネル絶縁層１２を
形成する。First, a p-type silicon substrate 11 is prepared.
Next, STI (Shallow Trench Iso
After performing element isolation using a method such as
A high temperature thermal oxidation of 1000 ° C. or more is performed to
A first tunnel insulating layer 12 made of silicon oxide is formed thereon.
【００９２】次に、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ
Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、第１の
トンネル絶縁層１２上にアモルファスシリコン薄膜（厚
さ６ｎｍ）を堆積する。次に、７００℃、５分間のドラ
イ酸化を行い、アモルファスシリコン薄膜上に酸化シリ
コン層（厚さ２ｎｍ）を堆積して、第２のトンネル絶縁
層１４を形成する。このドライ酸化によってアモルファ
スシリコン薄膜は厚さ５ｎｍとなる。Next, for example, CVD (Chemical
An amorphous silicon thin film (thickness: 6 nm) is deposited on the first tunnel insulating layer 12 by a vapor deposition (vapor deposition) method. Next, dry oxidation is performed at 700 ° C. for 5 minutes to deposit a silicon oxide layer (2 nm thick) on the amorphous silicon thin film, thereby forming a second tunnel insulating layer 14. By this dry oxidation, the amorphous silicon thin film has a thickness of 5 nm.
【００９３】次に、窒素雰囲気中で９００℃の高温アニ
ールを行うと、アモルファスシリコン層はナノメートル
サイズの多結晶シリコン微粒子からなる導電性微粒子層
１３が形成される。そしてさらに第２のトンネル絶縁層
１４上にＣＶＤ法でアモルファスシリコン層８９を厚さ
２ｎｍ堆積する（図１１（ａ））。Next, when high-temperature annealing at 900 ° C. is performed in a nitrogen atmosphere, a conductive fine particle layer 13 made of nanocrystalline polycrystalline silicon fine particles is formed on the amorphous silicon layer. Then, an amorphous silicon layer 89 is deposited to a thickness of 2 nm on the second tunnel insulating layer 14 by the CVD method (FIG. 11A).
【００９４】次に、７００℃、１２０分間のドライ酸化
により、アモルファスシリコン層８９を全て酸化して制
御絶縁層１６を形成する。このとき温度７００℃では酸
化時の原子流動が非常に小さいため、第２のトンネル絶
縁層１４上のアモルファスシリコンと酸化シリコンの界
面にダングリングボンドによる欠陥準位８５が形成され
る（図１１（ｂ））。この時の欠陥準位８５の密度は酸
化条件で調節可能である。この第２のトンネル絶縁層１
４表面の欠陥準位８５は電荷蓄積部となる。Next, the control insulating layer 16 is formed by oxidizing the entire amorphous silicon layer 89 by dry oxidation at 700 ° C. for 120 minutes. At this time, since the atomic flow at the time of oxidation at the temperature of 700 ° C. is very small, a defect level 85 due to a dangling bond is formed at the interface between the amorphous silicon and the silicon oxide on the second tunnel insulating layer 14 (FIG. b)). At this time, the density of the defect levels 85 can be adjusted by oxidizing conditions. This second tunnel insulating layer 1
The defect levels 85 on the four surfaces serve as charge storage portions.
【００９５】次に、制御絶縁層１６上に、ＣＶＤによ
り、厚さ２００ｎｍのｎ＋型多結晶シリコンからなる制
御電極１７を形成する。次に、レジストパターンをマス
クとして用い積層構造部をエッチングし、リンをドーズ
量１×１０１５ｃｍ−２、入射エネルギー１５ＫｅＶで
イオン注入し、１０００℃、１０秒の高速アニールを経
てｎ＋型シリコンからなるソース領域１８及びドレイン
領域１９を形成する。最後に、層間絶縁層、メタル配線
工程などを経て不揮発性半導体記憶素子が完成する（図
１１（ｃ））。Next, a control electrode 17 made of n + -type polycrystalline silicon having a thickness of 200 nm is formed on the control insulating layer 16 by CVD. Next, by etching the laminated structure using the resist pattern as a mask, a dose of 1 × 10 15 cm -2 of phosphorus, is ion-implanted at an incident energy 15 KeV, 1000 ° C., n + -type silicon via a high-speed annealing 10 seconds A source region 18 and a drain region 19 are formed. Finally, a nonvolatile semiconductor memory element is completed through an interlayer insulating layer, a metal wiring step, and the like (FIG. 11C).
【００９６】このようにして形成された半導体記憶素子
は、欠陥準位８５が、電子供給源であるチャネル領域２
０（シリコン）或いは制御電極１７（シリコン）の伝導
帯端よりも、真空レベルから見てエネルギー的に低い欠
陥準位８５を電荷蓄積部として用いることで保持時間を
長くすることが可能となる。また電荷として正孔を用い
る場合電荷供給源であるチャネル領域２０或いは制御電
極１７の価電子帯端よりも、真空レベルから見てエネル
ギー的に高い欠陥準位８５として用いることで同様の効
果を期待できる。In the semiconductor memory element formed in this manner, the defect level 85 corresponds to the channel region 2 serving as an electron supply source.
The retention time can be lengthened by using a defect level 85 which is lower in energy as viewed from a vacuum level than the conduction band edge of 0 (silicon) or the control electrode 17 (silicon) as the charge storage portion. When holes are used as charges, similar effects can be expected by using the defect levels 85 that are energetically higher than the valence band edge of the channel region 20 or the control electrode 17 as a charge supply source when viewed from a vacuum level. it can.
【００９７】（実施形態８）次に、図１２（ａ）（ｂ）
（ｃ）を用いて、本発明の別の不揮発性半導体記憶素子
について説明する。この不揮発性半導体記憶素子は、図
１で示した不揮発性半導体記憶素子の電荷蓄積部が導電
性微粒子によって構成されたものである。(Embodiment 8) Next, FIGS. 12 (a) and 12 (b)
With reference to (c), another nonvolatile semiconductor memory element of the present invention will be described. In this nonvolatile semiconductor memory device, the charge storage portion of the nonvolatile semiconductor memory device shown in FIG. 1 is formed of conductive fine particles.
【００９８】先ず、ｐ型シリコン基板１１を用意する。
次に、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏ
ｌａｔｉｏｎ）法などを用いて、素子分離を施した後、
１０００℃以上の高温熱酸化を行い、シリコン基板１１
上に酸化シリコンからなる第１のトンネル絶縁層１２を
形成する。First, a p-type silicon substrate 11 is prepared.
Next, STI (Shallow Trench Iso
After performing element isolation using a method such as
A high temperature thermal oxidation of 1000 ° C. or more is performed to
A first tunnel insulating layer 12 made of silicon oxide is formed thereon.
【００９９】次に、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ
Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、第１の
トンネル絶縁層１２上にアモルファスシリコン薄膜９９
（厚さ６ｎｍ）を堆積する。次に、７００℃、５分間の
ドライ酸化を行い、アモルファスシリコン薄膜９９上に
酸化シリコン層（厚さ２ｎｍ）を堆積して、第２のトン
ネル絶縁層１４を形成する。このドライ酸化によってア
モルファスシリコン薄膜９９の厚さは５ｎｍとなる。Next, for example, CVD (Chemical
The amorphous silicon thin film 99 is formed on the first tunnel insulating layer 12 by a vapor deposition (vapor deposition) method.
(6 nm thick). Next, dry oxidation is performed at 700 ° C. for 5 minutes to deposit a silicon oxide layer (thickness: 2 nm) on the amorphous silicon thin film 99 to form the second tunnel insulating layer 14. Due to this dry oxidation, the thickness of the amorphous silicon thin film 99 becomes 5 nm.
【０１００】次に、第２のトンネル絶縁層１４上に、ボ
ロンをドーピングしながらＣＶＤすることにより粒径１
５ｎｍ程度のｐ型Ｇｅ微粒子９５を形成する（図１２
（ａ））。Next, CVD is performed on the second tunnel insulating layer 14 while doping with boron so as to have a particle size of 1.
The p-type Ge fine particles 95 of about 5 nm are formed (FIG. 12).
(A)).
【０１０１】次に、温度７００℃の乾燥酸化雰囲気中
で、アモルファスシリコン薄膜９９を酸化しきるように
酸化時間を調整し、ｐ型Ｇｅ微粒子９５の直下は酸化し
きらずシリコンの微結晶９３が形成される。この微結晶
９３はクーロンブロッケード条件を具備する導電性微粒
子となる（図１２（ｂ））。このように自己整合的に、
シリコンからなる導電性微粒子９３上にゲルマニウムか
らなる電荷蓄積微粒子９５を形成することが可能とな
る。このときの酸化では、ゲルマニウム微粒子９５の酸
化レートは、この表面に生じるストレスにより、通常の
酸化レートよりも遅くなる。Next, in a dry oxidizing atmosphere at a temperature of 700 ° C., the oxidation time is adjusted so that the amorphous silicon thin film 99 is completely oxidized. You. The microcrystals 93 become conductive fine particles satisfying the Coulomb blockade condition (FIG. 12B). Thus, in a self-aligned manner,
The charge storage particles 95 made of germanium can be formed on the conductive particles 93 made of silicon. In the oxidation at this time, the oxidation rate of the germanium fine particles 95 becomes slower than the normal oxidation rate due to the stress generated on the surface.
【０１０２】次に、ＬＰＣＶＤ法によって、厚さ１０ｎ
ｍの酸化シリコンからなる制御絶縁層１６を形成する。
次にＣＶＤにより、厚さ２００ｎｍのｎ＋型多結晶シリ
コンからなる制御電極１７を形成する。次に、レジスト
パターンをマスクとして用い積層構造部をエッチング
し、リンをドーズ量１×１０１５ｃｍ−２、入射エネル
ギー１５ＫｅＶでイオン注入し、１０００℃、１０秒の
高速アニールを経てｎ＋型シリコンからなるソース領域
１８及びドレイン領域１９を形成する。最後に、層間絶
縁層、メタル配線工程などを経て不揮発性半導体記憶素
子が完成する（図１２（ｃ））。Next, the thickness of 10 n is formed by the LPCVD method.
A control insulating layer 16 made of m silicon oxide is formed.
Next, a control electrode 17 made of n + -type polycrystalline silicon having a thickness of 200 nm is formed by CVD. Next, by etching the laminated structure using the resist pattern as a mask, a dose of 1 × 10 15 cm -2 of phosphorus, is ion-implanted at an incident energy 15 KeV, 1000 ° C., n + -type silicon via a high-speed annealing 10 seconds A source region 18 and a drain region 19 are formed. Finally, a nonvolatile semiconductor memory element is completed through an interlayer insulating layer, a metal wiring step, and the like (FIG. 12C).
【０１０３】このようにして形成された半導体記憶素子
は、電荷蓄積部にｐ型Ｇｅ微粒子を用い、電子供給源で
あるチャネル領域２０（シリコン）或いは制御電極１７
（シリコン）の伝導帯端よりも、真空レベルから見てエ
ネルギー的に低い所に情報電子が注入されるので保持時
間を長くすることが可能となる。また電荷として正孔を
用いる場合電荷供給源であるチャネル領域２０或いは制
御電極１７の価電子帯端よりも、真空レベルから見てエ
ネルギー的に高いので同様の効果を期待できる。電荷蓄
積部９５にＧｅ微粒子を用いているが、上記条件を満た
すならば他の材料を用いても良い。The semiconductor memory element thus formed uses p-type Ge fine particles for the charge storage portion and uses the channel region 20 (silicon) or the control electrode 17 as an electron supply source.
Since the information electrons are injected at a position lower in energy than the conduction band edge of (silicon) when viewed from the vacuum level, the retention time can be lengthened. When holes are used as charges, the same effect can be expected because the energy is higher than the valence band edge of the channel region 20 or the control electrode 17 as a charge supply source when viewed from a vacuum level. Although Ge particles are used for the charge storage unit 95, other materials may be used as long as the above conditions are satisfied.
【０１０４】また、複数のＧｅ／Ｓｉ二重ドット構造が
位置的にランダムに存在しているが、単一のＧｅ／Ｓｉ
二重ドット構造のものや、位置的に規則的に並んでいる
ものでもかまわない。Although a plurality of Ge / Si double dot structures are present at random in position, a single Ge / Si
It may have a double dot structure, or may be arranged regularly in position.
【０１０５】本実施形態のように電荷蓄積部が電荷蓄積
微粒子からなり、電荷蓄積微粒子と導電性微粒子とが自
己整合的に重なっているので、保持時間がより長くな
る。 （実施形態９）次に、図１３（ａ）（ｂ）（ｃ）を用い
て、本発明の別の不揮発性半導体記憶素子について説明
する。この不揮発性半導体記憶素子は、図１で示した不
揮発性半導体記憶素子の電荷蓄積部が導電性微粒子によ
って構成されたものである。As in the present embodiment, the charge storage section is made up of the charge storage fine particles, and the charge storage fine particles and the conductive fine particles overlap in a self-aligned manner, so that the holding time becomes longer. (Embodiment 9) Next, another nonvolatile semiconductor memory element of the present invention will be described with reference to FIGS. 13 (a), 13 (b) and 13 (c). In this nonvolatile semiconductor memory device, the charge storage portion of the nonvolatile semiconductor memory device shown in FIG. 1 is formed of conductive fine particles.
【０１０６】先ず、ｐ型シリコン基板１１を用意する。
次に、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏ
ｌａｔｉｏｎ）法などを用いて、素子分離を施した後、
１０００℃以上の高温熱酸化を行い、シリコン基板１１
上に酸化シリコンからなる第１のトンネル絶縁層１２を
形成する。First, a p-type silicon substrate 11 is prepared.
Next, STI (Shallow Trench Iso
After performing element isolation using a method such as
A high temperature thermal oxidation of 1000 ° C. or more is performed to
A first tunnel insulating layer 12 made of silicon oxide is formed thereon.
【０１０７】次に、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ
Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、第１の
トンネル絶縁層１２上にアモルファスシリコン薄膜１０
９（厚さ６ｎｍ）を堆積する。次に、７００℃、５分間
のドライ酸化を行い、アモルファスシリコン薄膜１０９
上に酸化シリコン層（厚さ２ｎｍ）を堆積して、第２の
トンネル絶縁層１４を形成する。このドライ酸化によっ
てアモルファスシリコン１０９の厚さは５ｎｍとなる。Next, for example, CVD (Chemical
The amorphous silicon thin film 10 is formed on the first tunnel insulating layer 12 by a vapor deposition (Vapor Deposition) method.
9 (thickness 6 nm) is deposited. Next, dry oxidation is performed at 700 ° C. for 5 minutes to form an amorphous silicon thin film 109.
A second oxide layer (thickness: 2 nm) is deposited thereon to form a second tunnel insulating layer 14. Due to this dry oxidation, the thickness of the amorphous silicon 109 becomes 5 nm.
【０１０８】次に、第２のトンネル絶縁層１４上に、ス
パッタ法により粒径１５ｎｍ程度の金（Ａｕ）微粒子１
０５を形成する（図１３（ａ））。Next, gold (Au) fine particles 1 having a particle size of about 15 nm were formed on the second tunnel insulating layer 14 by sputtering.
05 is formed (FIG. 13A).
【０１０９】次に、温度７００℃の乾燥酸化雰囲気中
で、アモルファスシリコン薄膜１０９を酸化しきるよう
に酸化時間を調整し、金微粒子１０５の直下は酸化しき
らずシリコンの微結晶１０３が形成される。この微結晶
１０３はクーロンブロッケード条件を具備する導電性微
粒子となる（図１３（ｂ））。このように自己整合的
に、シリコンからなる導電性微粒子１０３上に金からな
る電荷蓄積微粒子１０５を形成することが可能となる。
荷電蓄積微粒子１０５の材料としては、金のように酸化
し難い金属であることが望ましい。Next, the oxidation time is adjusted in a dry oxidizing atmosphere at a temperature of 700 ° C. so that the amorphous silicon thin film 109 is completely oxidized. The microcrystals 103 become conductive fine particles satisfying the Coulomb blockade condition (FIG. 13B). As described above, the charge storage particles 105 made of gold can be formed on the conductive particles 103 made of silicon in a self-aligned manner.
The material of the charge accumulation fine particles 105 is desirably a metal which is hardly oxidized such as gold.
【０１１０】次に、ＬＰＣＶＤ法によって、厚さ１０ｎ
ｍの酸化シリコンからなる制御絶縁層１６を形成する。
次にＣＶＤにより、厚さ２００ｎｍのｎ＋型多結晶シリ
コンからなる制御電極１７を形成する。次に、レジスト
パターンをマスクとして用い積層構造部をエッチング
し、リンをドーズ量１×１０１５ｃｍ−２、入射エネル
ギー１５ＫｅＶでイオン注入し、１０００℃、１０秒の
高速アニールを経てｎ＋型シリコンからなるソース領域
１８及びドレイン領域１９を形成する。最後に、層間絶
縁層、メタル配線工程などを経て不揮発性半導体記憶素
子が完成する（図１３（ｃ））。Next, a thickness of 10 n is formed by LPCVD.
A control insulating layer 16 made of m silicon oxide is formed.
Next, a control electrode 17 made of n + -type polycrystalline silicon having a thickness of 200 nm is formed by CVD. Next, the laminated structure is etched using the resist pattern as a mask, phosphorus is ion-implanted at a dose of 1 × 10 15 cm −2 and an incident energy of 15 KeV, and n + type silicon is subjected to high-speed annealing at 1000 ° C. for 10 seconds. A source region 18 and a drain region 19 are formed. Finally, a nonvolatile semiconductor memory element is completed through an interlayer insulating layer, a metal wiring step, and the like (FIG. 13C).
【０１１１】このようにして形成された半導体記憶素子
は、電荷蓄積部１０５に金微粒子を用い、電子供給源で
あるチャネル領域２０（シリコン）或いは制御電極１７
（シリコン）の伝導帯端よりも、真空レベルから見てエ
ネルギー的に低いので保持時間を長くすることが可能と
なる。また電荷として正孔を用いる場合電荷供給源であ
るチャネル領域２０或いは制御電極１７の価電子帯端よ
りも、真空レベルから見てエネルギー的に高いので同様
の効果を期待できる。電荷蓄積部１０５に金微粒子を用
いているが、上記条件を満たすならば他の材料を用いて
も良い。また、金のように酸化され難い金属であること
が望ましい。The semiconductor memory element thus formed uses gold fine particles for the charge storage section 105 and uses the channel region 20 (silicon) or the control electrode 17 as an electron supply source.
Since the energy is lower than the conduction band edge of (silicon) when viewed from a vacuum level, the holding time can be extended. When holes are used as charges, the same effect can be expected because the energy is higher than the valence band edge of the channel region 20 or the control electrode 17 as a charge supply source when viewed from a vacuum level. Although gold fine particles are used for the charge storage unit 105, another material may be used as long as the above conditions are satisfied. Further, it is desirable that the metal be hardly oxidized such as gold.
【０１１２】また、酸化されやすい金属微粒子の場合で
も、図１４に示すように、選択ＲＩＥによって金属微粒
子真下以外の第２のトンネル絶縁層１４及びアモルファ
スシリコン層をエッチングする方法を用いれば問題な
い。Further, even in the case of fine metal particles which are easily oxidized, there is no problem if the method of etching the second tunnel insulating layer 14 and the amorphous silicon layer other than immediately below the fine metal particles by selective RIE as shown in FIG.
【０１１３】また、複数の金／Ｓｉ二重ドット構造が位
置的にランダムに存在しているが、単一の金／Ｓｉ二重
ドット構造のものや、位置的に規則的に並んでいるもの
でもかまわない。A plurality of gold / Si double dot structures are present at random in position, but a single gold / Si double dot structure, But it doesn't matter.
【０１１４】本実施形態のように電荷蓄積部が電荷蓄積
微粒子からなり、電荷蓄積微粒子と導電性微粒子とが自
己整合的に重なっているので、保持時間をより長くする
ことができる。 （実施形態１０）次に、図１５（ａ）（ｂ）（ｃ）を用
いて、本発明の別の不揮発性半導体記憶素子について説
明する。この不揮発性半導体記憶素子は、図１で示した
不揮発性半導体記憶素子の電荷蓄積部が導電性微粒子に
よって構成されたものである。As in the present embodiment, the charge storage section is made up of the charge storage fine particles, and the charge storage fine particles and the conductive fine particles overlap in a self-aligned manner, so that the holding time can be made longer. (Embodiment 10) Next, another nonvolatile semiconductor memory element of the present invention will be described with reference to FIGS. In this nonvolatile semiconductor memory element, the charge storage portion of the nonvolatile semiconductor memory element shown in FIG. 1 is formed of conductive fine particles.
【０１１５】先ず、ｐ型シリコン基板１１を用意する。
次に、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏ
ｌａｔｉｏｎ）法などを用いて、素子分離を施した後、
１０００℃以上の高温熱酸化を行い、シリコン基板１１
上に酸化シリコンからなる第１のトンネル絶縁層１２を
形成する。First, a p-type silicon substrate 11 is prepared.
Next, STI (Shallow Trench Iso
After performing element isolation using a method such as
A high temperature thermal oxidation of 1000 ° C. or more is performed to
A first tunnel insulating layer 12 made of silicon oxide is formed thereon.
【０１１６】次に、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ
Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、第１の
トンネル絶縁層１２上にアモルファスシリコン薄膜１１
９（厚さ６ｎｍ）を堆積する。次に、７００℃、５分間
のドライ酸化を行い、アモルファスシリコン薄膜１１９
上に酸化シリコン層（厚さ２ｎｍ）を堆積して、第２の
トンネル絶縁層１４を形成する。このドライ酸化によっ
てアモルファスシリコン１０９の厚さは５ｎｍとなる。Next, for example, CVD (Chemical
The amorphous silicon thin film 11 is formed on the first tunnel insulating layer 12 by a vapor deposition (vapor deposition) method.
9 (thickness 6 nm) is deposited. Next, dry oxidation is performed at 700 ° C. for 5 minutes to form an amorphous silicon thin film 119.
A second oxide layer (thickness: 2 nm) is deposited thereon to form a second tunnel insulating layer 14. Due to this dry oxidation, the thickness of the amorphous silicon 109 becomes 5 nm.
【０１１７】次に、第２のトンネル絶縁層１４上に、Ｌ
ＰＣＶＤ法により粒径１０ｎｍ程度の窒化シリコン微粒
子１１５を形成する（図１５（ａ））。Next, on the second tunnel insulating layer 14, L
Silicon nitride fine particles 115 having a particle size of about 10 nm are formed by the PCVD method (FIG. 15A).
【０１１８】次に、温度７００℃の乾燥酸化雰囲気中
で、アモルファスシリコン薄膜１１９を酸化しきるよう
に酸化時間を調整し、窒化シリコン微粒子１１５の直下
は酸化しきらずシリコンの微結晶１１３が形成される。
この微結晶１１３はクーロンブロッケード条件を具備す
る導電性微粒子となる（図１５（ｂ））。このように自
己整合的に、シリコンからなる導電性微粒子１１３上に
窒化シリコンからなる電荷蓄積微粒子１１５を形成する
ことが可能となる。このときの乾燥酸化雰囲気では、窒
化シリコン微粒子１１５は酸化されない。Next, the oxidation time is adjusted in a dry oxidizing atmosphere at a temperature of 700 ° C. so that the amorphous silicon thin film 119 is completely oxidized, and the silicon microcrystals 113 are formed immediately below the silicon nitride fine particles 115 without being completely oxidized. .
The microcrystals 113 become conductive fine particles satisfying the Coulomb blockade condition (FIG. 15B). In this manner, the charge storage particles 115 made of silicon nitride can be formed on the conductive particles 113 made of silicon in a self-aligned manner. At this time, in the dry oxidation atmosphere, the silicon nitride fine particles 115 are not oxidized.
【０１１９】次に、ＬＰＣＶＤ法によって、厚さ１０ｎ
ｍの酸化シリコンからなる制御絶縁層１６を形成する。
次にＣＶＤにより、厚さ２００ｎｍのｎ＋型多結晶シリ
コンからなる制御電極１７を形成する。次に、レジスト
パターンをマスクとして用い積層構造部をエッチング
し、リンをドーズ量１×１０１５ｃｍ−２、入射エネル
ギー１５ＫｅＶでイオン注入し、１０００℃、１０秒の
高速アニールを経てｎ＋型シリコンからなるソース領域
１８及びドレイン領域１９を形成する。最後に、層間絶
縁層、メタル配線工程などを経て不揮発性半導体記憶素
子が完成する（図１５（ｃ））。Next, a thickness of 10 n is formed by the LPCVD method.
A control insulating layer 16 made of m silicon oxide is formed.
Next, a control electrode 17 made of n + -type polycrystalline silicon having a thickness of 200 nm is formed by CVD. Next, the laminated structure is etched using the resist pattern as a mask, phosphorus is ion-implanted at a dose of 1 × 10 15 cm −2 and an incident energy of 15 KeV, and n + type silicon is subjected to high-speed annealing at 1000 ° C. for 10 seconds. A source region 18 and a drain region 19 are formed. Finally, a nonvolatile semiconductor memory element is completed through an interlayer insulating layer, a metal wiring step, and the like (FIG. 15C).
【０１２０】このようにして形成された半導体記憶素子
は、窒化シリコンからなる電荷蓄積部１１５の周囲の界
面或いは内部に欠陥準位が発生している。この欠陥準位
は、電子供給源であるチャネル領域２０（シリコン）或
いは制御電極１７（シリコン）の伝導帯端よりも、真空
レベルから見てエネルギー的に低いので保持時間を長く
することが可能となる。また電荷として正孔を用いる場
合電荷供給源であるチャネル領域２０或いは制御電極１
７の価電子帯端よりも、真空レベルから見てエネルギー
的に高いので同様の効果を期待できる。In the semiconductor memory device thus formed, a defect level is generated at an interface around or inside the charge storage portion 115 made of silicon nitride. This defect level is lower in energy than the conduction band edge of the channel region 20 (silicon) or the control electrode 17 (silicon) as an electron supply source when viewed from a vacuum level, so that the retention time can be extended. Become. When holes are used as the charges, the channel region 20 or the control electrode 1 which is a charge supply source is used.
The same effect can be expected because the energy is higher than the valence band edge of 7 when viewed from the vacuum level.
【０１２１】また、複数の窒化シリコン／Ｓｉ二重ドッ
ト構造が位置的にランダムに存在しているが、単一の窒
化シリコン／Ｓｉ二重ドット構造のものや、位置的に規
則的に並んでいるものでもかまわない。Although a plurality of silicon nitride / Si double dot structures are present at random in position, those having a single silicon nitride / Si double dot structure, Can be anything.
【０１２２】本実施形態のように電荷蓄積部が電荷蓄積
微粒子からなり、電荷蓄積微粒子と導電性微粒子とが自
己整合的に重なっているので、保持時間をより長くする
ことができる。As in the present embodiment, since the charge storage portion is made up of the charge storage fine particles, and the charge storage fine particles and the conductive fine particles overlap in a self-aligned manner, the holding time can be made longer.
【０１２３】実施形態１乃至実施形態１０において、制
御電極及びチャネル領域の半導体材料としてシリコンを
用いて説明したが、電荷蓄積部の材料との関係が前述し
た条件を満たすものであれば他の半導体材料であっても
かまわない。In the first to tenth embodiments, silicon has been described as the semiconductor material of the control electrode and the channel region. However, other semiconductors can be used as long as the material of the charge storage portion satisfies the above-described conditions. It may be a material.
【０１２４】また、実施形態１乃至実施形態１０におい
て、トンネル絶縁層の材料として酸化シリコンを用いて
説明したが、他の絶縁物でも同様の効果が期待できる。In the first to tenth embodiments, silicon oxide is used as the material of the tunnel insulating layer. However, similar effects can be expected with other insulators.
【０１２５】また、実施形態１乃至実施形態１０におい
て、第１のトンネル絶縁層及び第２のトンネル絶縁層に
挟まれたクーロンブロッケード条件を満たす導電性微粒
子の材料としてシリコンを用いて説明したが、他の導電
性材料であっても同様の効果が得られる。In the first to tenth embodiments, silicon has been described as a material of conductive fine particles satisfying the Coulomb blockade condition sandwiched between the first tunnel insulating layer and the second tunnel insulating layer. Similar effects can be obtained with other conductive materials.
【０１２６】また、実施形態１乃至実施形態１０におい
て、第１のトンネル絶縁層／導電性微粒子／第２のトン
ネル絶縁層の二重トンネル接合構造について説明した
が、多重トンネル接合構造でもかまわない。In the first to tenth embodiments, the double tunnel junction structure of the first tunnel insulating layer / conductive fine particles / second tunnel insulating layer has been described. However, a multiple tunnel junction structure may be used.
【０１２７】図１６に四重トンネル接合構造を採用した
ものを示す。FIG. 16 shows a structure employing a quadruple tunnel junction structure.
【０１２８】図１６に示すように、チャネル領域２０と
電荷蓄積部１５との間には、トンネル絶縁層１２２が４
層介在している。トンネル絶縁層１２２間にはそれぞれ
クーロンブロッケード条件を満たす導電性微粒子層１２
３が形成されている。他の構造は図１に示す不揮発性記
憶素子と同様である。As shown in FIG. 16, a tunnel insulating layer 122 is provided between the channel region 20 and the charge storage portion 15.
Layer intervening. The conductive fine particle layers 12 satisfying the Coulomb blockade condition are respectively provided between the tunnel insulating layers 122.
3 are formed. Other structures are the same as those of the nonvolatile memory element shown in FIG.
【０１２９】次に、実施形態１乃至実施形態１０で説明
した不揮発性記憶素子が記憶保持特性に優れているかを
以下に詳しく説明する。Next, it will be described in detail below whether the nonvolatile memory elements described in Embodiments 1 to 10 have excellent storage retention characteristics.
【０１３０】先ず、本発明では、電荷が電子の場合、電
荷蓄積部が真空レベルから見て電荷供給部となるチャネ
ル領域或いは制御電極の伝導帯端よりもエネルギー的に
低い位置にある。電荷が正孔の場合は、電荷蓄積部が真
空レベルから見て電荷供給部となるチャネル領域或いは
制御電極の価電子帯端よりもエネルギー的に高い位置に
ある。First, in the present invention, when the electric charge is an electron, the electric charge accumulating portion is located at a position lower in energy than the channel region serving as the electric charge supplying portion or the conduction band end of the control electrode when viewed from the vacuum level. When the charges are holes, the charge storage portion is located at a position higher in energy than the channel region serving as the charge supply portion or the valence band edge of the control electrode as viewed from the vacuum level.
【０１３１】さらに、電荷蓄積部への充放電はクーロン
ブロッケード条件を満たす導電性微粒子を挟んだ二重ト
ンネル接合を経由して行われることが望ましい。ここで
クーロンブロッケード条件を満たすとは、電子一個の静
電エネルギー（クーロンブロッケードエネルギー：素電
荷をｑ、導電性微粒子の容量をＣｄｏｔとして、ｑ／２
Ｃｄｏｔで与えられる）が熱揺らぎよりも大きいことで
ある。例えば導電性微粒子が粒径５ｎｍ程度のシリコン
ナノ微結晶ではＣｄｏｔは〜１ａＦであり、クーロンブ
ロッケードエネルギーΔＥ＝ｑ／２Ｃｄｏｔ＝８０ｍｅ
Ｖであり、室温での熱エネルギー２５ｍｅＶよりも大き
いためクーロンブロッケード条件を満たしている。Further, it is desirable that charging and discharging of the charge accumulating portion be performed via a double tunnel junction sandwiching conductive fine particles satisfying the Coulomb blockade condition. Here, satisfying the Coulomb blockade condition means that the electrostatic energy of one electron (Coulomb blockade energy: elementary charge is q, and the capacity of the conductive fine particles is Cdot , q / 2
C.sub.dot ) is greater than the thermal fluctuation. For example, when the conductive fine particles are silicon nanocrystallites having a particle size of about 5 nm, Cdot is 〜1 aF, and Coulomb blockade energy ΔE = q / 2 Cdot = 80 me.
V, which is larger than the thermal energy at room temperature of 25 meV, which satisfies the Coulomb blockade condition.
【０１３２】このような条件を満たすことによって、記
憶保持時間を長くすることができる。記憶保持時間を向
上するためには、低ゲート電圧の状態で情報電荷の漏れ
を効率よく抑制することがかぎとなる。By satisfying such a condition, the storage holding time can be extended. The key to improving the storage retention time is to efficiently suppress leakage of information charges at a low gate voltage.
【０１３３】従来のように、電荷蓄積部への充放電はク
ーロンブロッケード条件を満たす導電性微粒子を挟んだ
二重トンネル接合を経由して行われることのみでは、記
憶保持時間は未だ不十分である。As in the prior art, the charge / discharge of the charge accumulating portion is performed only through the double tunnel junction sandwiching the conductive fine particles satisfying the Coulomb blockade condition, and the memory retention time is still insufficient. .
【０１３４】これは、図１７に示すようにシリコン基板
と電荷蓄積部とが同じ材料でできており、電圧無印加状
態で伝導体端が同じレベルにあるために、シリコンナノ
微粒子におけるエネルギー障壁はクーロンブロッケード
エネルギーΔＥのみである。したがって電荷蓄積部に蓄
積された電子は容易にΔＥを飛び越えてシリコン基板に
抜けていきやすいためである。Since the silicon substrate and the charge storage portion are made of the same material as shown in FIG. 17 and the conductor ends are at the same level when no voltage is applied, the energy barrier in the silicon nanoparticles is limited. Only Coulomb blockade energy ΔE. Therefore, the electrons stored in the charge storage portion easily jump over ΔE and easily escape to the silicon substrate.
【０１３５】これに対し、図１８（ａ）に示すように、
電荷蓄積部の伝導帯端がシリコン基板の伝導帯端よりも
低い位置になるようにすれば、シリコン微粒子における
エネルギー障壁は、クーロンブロッケードエネルギーΔ
Ｅのみならす、電荷蓄積部とシリコン基板の伝導帯端の
エネルギー差εを加えた値となるために、電荷蓄積部に
蓄積された電子は容易にこの障壁を抜け難くなるため記
憶保持時間が実効的に長くなる。On the other hand, as shown in FIG.
If the conduction band edge of the charge storage portion is lower than the conduction band edge of the silicon substrate, the energy barrier in the silicon microparticles becomes Coulomb blockade energy Δ
Since only E is added to the value obtained by adding the energy difference ε between the charge storage portion and the conduction band edge of the silicon substrate, the electrons stored in the charge storage portion are difficult to pass through this barrier, so that the storage retention time is effective. Become longer.
【０１３６】このことは電荷として正孔を用いる場合
は、電荷蓄積部の課電子帯端がシリコン基板の価電子帯
端よりも高くなるようにすることで、同様の効果を得ら
れる。This means that, when holes are used as charges, the same effect can be obtained by setting the charge band edge of the charge storage portion higher than the valence band edge of the silicon substrate.
【０１３７】また、中間シリコン微粒子のエネルギー障
壁は、電荷蓄積部をεだけ低くするとΔＥ＋ε／２と高
くなる。このことは本発明でのシリコン基板と電荷蓄積
部の電位がつりあっている状態（図１８（ｂ））と、従
来技術の電位がつりあっている状態（図１７）を比較す
ると明らかである。したがって中間シリコン微粒子が同
じであっても、本発明の方が高速書き込みを維持しつつ
記憶保持時間を向上させるのにより有利である。The energy barrier of the intermediate silicon fine particles increases to ΔE + ε / 2 when the charge storage portion is lowered by ε. This is apparent from a comparison between the state in which the potential of the silicon substrate and the potential of the charge storage portion in the present invention are balanced (FIG. 18B) and the state in which the potential of the conventional technique is balanced (FIG. 17). Therefore, even if the intermediate silicon fine particles are the same, the present invention is more advantageous in improving the storage retention time while maintaining high-speed writing.
【０１３８】また、本発明の実施形態３乃至実施形態７
で示したダングリングボンドによる欠陥準位を電荷蓄積
部とする場合は、十分なメモリ効果を売るためにある程
度の数の欠陥準位がなければならない。メモリ効果は情
報電荷のクーロン力により、チャネル領域のキャリアが
退けられてドレイン電流が経ることで生じる。シリコン
中でのクーロンスクリーニング距離は典型的に１０ｎｍ
であるから、欠陥準位間の平均距離は２０ｎｍよりも小
さくないと、チャネル上に情報電荷のクーロン力の影響
が及ばない隙間ができてしまい、十分なメモリ効果が得
られない。したがって欠陥準位の面密度が（２０ｎｍ）
−２＝２．５×１０１１ｃｍ−２以上であれば、チャネ
ル全体に情報電荷の影響が及び得るので効果的なメモリ
効果が期待できる。Further, Embodiments 3 to 7 of the present invention
In the case where the defect level due to dangling bond shown in (1) is used as the charge storage portion, a certain number of defect levels must be present in order to sell a sufficient memory effect. The memory effect occurs when carriers in the channel region are rejected by the Coulomb force of the information charges and a drain current flows. Coulomb screening distance in silicon is typically 10 nm
Therefore, if the average distance between defect levels is not smaller than 20 nm, a gap is formed on the channel which is not affected by the Coulomb force of information charges, and a sufficient memory effect cannot be obtained. Therefore, the areal density of defect levels is (20 nm)
If −2 = 2.5 × 10 11 cm −2 or more, an effective memory effect can be expected because information charges can affect the entire channel.
【０１３９】また、電荷蓄積部を微小粒子群とすると、
危険分散による信頼性の向上を期待できる。さらに、ナ
ノメートルオーダーの非常に小さいトラップ断面積なの
で、特に低電圧領域で顕著にキャリア充放電が律速され
るため記憶保持時間を向上させることができる。典型的
な低電圧動作として酸化膜５ｎｍあたり０．１Ｖのゲー
トドライブがかかった状態では、チャネル面でのキャリ
ア電子密度は４．３×１０１１ｃｍ−２である。よって
微粒子郡の平均粒径が（４．３×１０１１ｃｍ −２）
−１／２＝１５ｎｍよりも小さいと、低電圧状態で微粒
子の真下にいる平均電子数が１個よりも小さくなるた
め、キャリア充放電の律速が大きくなり記憶保持時間を
向上するのに有利である。When the charge storage portion is a group of fine particles,
The reliability can be expected to be improved by risk dispersion. In addition,
It has a very small trap cross section
In particular, carrier charge / discharge is remarkably limited in the low voltage region.
Therefore, the storage retention time can be improved. Typical
0.1V per 5nm oxide film for low voltage operation
When the drive is applied, carry on the channel
A) Electron density is 4.3 × 1011cm-2It is. Therefore
The average particle size of the fine particle group is (4.3 × 1011cm -2)
-1/2= Smaller than 15 nm, fine particles at low voltage
The average number of electrons under the child is less than one
As a result, the rate of charge / discharge of the carrier increases,
It is advantageous to improve.
【０１４０】さらに、実施形態８乃至実施形態１０に示
すように、二重ドット構造にすると、中間シリコン微粒
子が周囲を全て酸化膜のエネルギーの高い壁で囲まれる
ことになり、空間的に電子がより狭く閉じ込められるの
で、中間シリコン微粒子でのエネルギー障壁がより高く
なり記憶保持が長くなる。Further, as shown in Embodiments 8 to 10, in the case of a double dot structure, all of the intermediate silicon fine particles are surrounded by high-energy walls of the oxide film, and electrons are spatially generated. The narrower confinement results in a higher energy barrier at the intermediate silicon microparticles and longer retention.
【０１４１】また、中間シリコン微粒子の粒径をプロセ
ス条件によって調整がしやすいため、素子特性の制御が
しやすくなる。Further, since the particle size of the intermediate silicon fine particles can be easily adjusted according to the process conditions, the device characteristics can be easily controlled.
【０１４２】また、本発明ではトンネル絶縁層の膜厚は
高々２ｎｍであるので書き込み及び消去は直接トンネル
でできるので高速に行うことができる。In the present invention, since the thickness of the tunnel insulating layer is at most 2 nm, writing and erasing can be performed by direct tunneling, so that high-speed operation can be performed.
【０１４３】[0143]
【発明の効果】本発明では、情報電荷蓄積部のエネルギ
ーレベルとチャネル領域の伝導帯端或いは価電子帯端
に、それぞれの電荷に対してエネルギーギャップを有し
ているため、電源を切った後においても電荷は蓄積微粒
子内に安定して蓄積可能となり、保持特性が向上する。According to the present invention, since the energy level of the information charge storage part and the conduction band edge or the valence band edge of the channel region have an energy gap for each charge, the power supply is turned off. In this case, the electric charges can be stably accumulated in the accumulated fine particles, and the retention characteristics are improved.
【図１】 本発明の第１の実施形態に係る不揮発性半導
体記憶素子の断面図。FIG. 1 is a sectional view of a nonvolatile semiconductor memory element according to a first embodiment of the present invention.
【図２】 本発明の実施形態１に係る不揮発性半導体記
憶素子の製造工程を説明するための各工程における断面
図。FIGS. 2A and 2B are cross-sectional views illustrating a manufacturing process of the nonvolatile semiconductor memory element according to Embodiment 1 of the present invention.
【図３】 本発明の実施形態１の変形例に係る不揮発性
半導体記憶素子の断面図。FIG. 3 is a sectional view of a nonvolatile semiconductor memory element according to a modification of the first embodiment of the present invention.
【図４】 本発明の実施形態２に係る不揮発性半導体記
憶素子の製造工程を説明するための各工程における断面
図。FIG. 4 is a cross-sectional view in each step for explaining a manufacturing step of the nonvolatile semiconductor memory element according to the second embodiment of the present invention.
【図５】 本発明の実施形態２の変形例に係る不揮発性
半導体記憶素子の断面図。FIG. 5 is a sectional view of a nonvolatile semiconductor memory element according to a modification of the second embodiment of the present invention.
【図６】 本発明の実施形態３に係る不揮発性半導体記
憶素子の製造工程を説明するための各工程における断面
図。FIGS. 6A and 6B are cross-sectional views illustrating a manufacturing process of the nonvolatile semiconductor memory element according to Embodiment 3 of the present invention.
【図７】 本発明の実施形態３の変形例に係る不揮発性
半導体記憶素子の断面図。FIG. 7 is a cross-sectional view of a nonvolatile semiconductor memory element according to a modified example of Embodiment 3 of the present invention.
【図８】 本発明の実施形態４に係る不揮発性半導体記
憶素子の製造工程を説明するための各工程における断面
図。FIG. 8 is a cross-sectional view of each step for explaining a manufacturing step of the nonvolatile semiconductor memory element according to the fourth embodiment of the present invention.
【図９】 本発明の実施形態５に係る不揮発性半導体記
憶素子の製造工程を説明するための各工程における断面
図。FIG. 9 is a cross-sectional view in each step for explaining the manufacturing step of the nonvolatile semiconductor memory element according to the fifth embodiment of the present invention.
【図１０】 本発明の実施形態６に係る不揮発性半導体
記憶素子の製造工程を説明するための各工程における断
面図。FIG. 10 is a cross-sectional view of each step for explaining a manufacturing step of the nonvolatile semiconductor memory element according to the sixth embodiment of the present invention.
【図１１】 本発明の実施形態７に係る不揮発性半導体
記憶素子の製造工程を説明するための各工程における断
面図。FIG. 11 is a cross-sectional view of each step for explaining a manufacturing step of the nonvolatile semiconductor memory element according to the seventh embodiment of the present invention.
【図１２】 本発明の実施形態８に係る不揮発性半導体
記憶素子の製造工程を説明するための各工程における断
面図。FIG. 12 is a cross-sectional view in each step for explaining the manufacturing step of the nonvolatile semiconductor memory element according to the eighth embodiment of the present invention.
【図１３】 本発明の実施形態９に係る不揮発性半導体
記憶素子の製造工程を説明するための各工程における断
面図。FIG. 13 is a cross-sectional view in each step for explaining the manufacturing step of the nonvolatile semiconductor memory element according to the ninth embodiment of the present invention.
【図１４】 本発明の実施形態９の変形例に係る不揮発
性半導体記憶素子の製造方法を説明するための断面図。FIG. 14 is a sectional view for explaining a method for manufacturing a nonvolatile semiconductor memory element according to a modification of the ninth embodiment of the present invention.
【図１５】 本発明の実施形態１０に係る不揮発性半導
体記憶素子の製造工程を説明するための各工程における
断面図。FIG. 15 is a cross-sectional view in each step for explaining the manufacturing step of the nonvolatile semiconductor memory element according to the tenth embodiment of the present invention.
【図１６】 本発明の変形例に係る不揮発性半導体記憶
素子の断面図。FIG. 16 is a sectional view of a nonvolatile semiconductor memory element according to a modification of the present invention.
【図１７】 従来の不揮発性半導体記憶素子のシリコン
基板／トンネル絶縁層／導電体微粒子／電荷蓄積部のエ
ネルギーレベル構造を示した図。FIG. 17 is a diagram showing an energy level structure of a silicon substrate / tunnel insulating layer / conductor fine particles / charge storage portion of a conventional nonvolatile semiconductor memory element.
【図１８】 本発明の不揮発性半導体記憶素子のシリコ
ン基板／トンネル絶縁層／導電体微粒子／電荷蓄積部の
エネルギーレベル構造を示した図であり、（ａ）は低電
圧状態、（ｂ）は電圧印加状態を示す。FIGS. 18A and 18B are diagrams showing the energy level structure of the silicon substrate / tunnel insulating layer / conductor fine particles / charge storage portion of the nonvolatile semiconductor memory element of the present invention, wherein FIG. This shows a voltage application state.
【図１９】 従来の不揮発性半導体記憶素子の断面図。FIG. 19 is a sectional view of a conventional nonvolatile semiconductor memory element.
１１・・・シリコン基板 １２・・・第１のトンネル絶縁層 １３・・・導電性微粒子層 １４・・・第２のトンネル絶縁層 １５・・・電荷蓄積部 １６・・・制御絶縁層 １７・・・制御電極 １８・・・ソース領域 １９・・・ドレイン領域 ２０・・・チャネル領域 DESCRIPTION OF SYMBOLS 11 ... Silicon substrate 12 ... 1st tunnel insulating layer 13 ... Conductive fine particle layer 14 ... 2nd tunnel insulating layer 15 ... Charge accumulation part 16 ... Control insulating layer 17 ..Control electrode 18 ... Source region 19 ... Drain region 20 ... Channel region
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F083 EP17 EP22 EP43 GA09 JA36 JA39 NA01 NA08 PR12 PR34 5F101 BA54 BB02 BH04 ──────────────────────────────────────────────────続 き Continued on the front page F term (reference) 5F083 EP17 EP22 EP43 GA09 JA36 JA39 NA01 NA08 PR12 PR34 5F101 BA54 BB02 BH04
Claims (7)
域と、 前記ソース領域及びドレイン領域間に形成されたチャネ
ル領域と、 前記チャネル領域上に形成され、量子力学的に電子が直
接トンネルすることが可能な第１の絶縁層と、 前記第１の絶縁層上に形成され、電子一個の充電エネル
ギーが熱揺らぎよりも大きい条件を満たす導電性微粒子
を具備する導電性微粒子層と、 前記導電性微粒子層上に形成され、量子力学的に電子が
直接トンネルすることが可能な第２の絶縁層と、 前記第２の絶縁層上に形成された電荷蓄積部と、 前記電荷蓄積部上に形成された制御電極とを具備し、 前記電荷蓄積部における情報電荷となる電子が注入され
るエネルギーレベルが、前記チャネル領域或いは前記制
御電極における伝導帯端のエネルギーレベルよりも低い
ことを特徴とする半導体記憶素子。A semiconductor layer; a source region and a drain region formed in the semiconductor layer; a channel region formed between the source region and the drain region; and a quantum mechanical device formed on the channel region. A first insulating layer through which electrons can directly tunnel, and a conductive fine particle formed on the first insulating layer, the conductive fine particles satisfying a condition that a charge energy of one electron is larger than thermal fluctuation. A fine particle layer, a second insulating layer formed on the conductive fine particle layer and capable of directly tunneling electrons mechanically in a quantum mechanical manner, a charge storage portion formed on the second insulating layer, A control electrode formed on the charge storage unit, wherein an energy level at which electrons serving as information charges in the charge storage unit are injected is in the channel region or the control electrode. The semiconductor memory device characterized by lower than the energy level of the conductive band edge.
域と、 前記ソース領域及びドレイン領域間に形成されたチャネ
ル領域と、 前記チャネル領域上に形成され、量子力学的に正孔が直
接トンネルすることが可能な第１の絶縁層と、 前記第１の絶縁層上に形成され、正孔一個の充電エネル
ギーが熱揺らぎよりも大きい条件を満たす導電性微粒子
を具備する導電性微粒子層と、 前記導電性微粒子層上に形成され、量子力学的に正孔が
直接トンネル可能な第２の絶縁層と、 前記第２の絶縁層上に形成された電荷蓄積部と、 前記電荷蓄積部上に形成された制御電極とを具備し、 前記電荷蓄積部における情報電荷となる正孔が注入され
るエネルギーレベルが、前記チャネル領域或いは前記制
御電極における価電子帯端のエネルギーレベルよりも高
いことを特徴とする半導体記憶素子。2. A semiconductor layer, a source region and a drain region formed in the semiconductor layer, a channel region formed between the source region and the drain region, and a quantum mechanical device formed on the channel region. A first insulating layer capable of directly tunneling holes, and conductive fine particles formed on the first insulating layer and satisfying a condition that a charge energy of one hole is larger than thermal fluctuation. A conductive fine particle layer, a second insulating layer formed on the conductive fine particle layer and capable of directly tunneling holes in quantum mechanical properties, and a charge storage portion formed on the second insulating layer; A control electrode formed on the charge storage portion, wherein an energy level at which holes serving as information charges in the charge storage portion are injected is a valence band edge in the channel region or the control electrode. The semiconductor memory device characterized by higher than the energy level.
域と、 前記ソース領域及びドレイン領域間に形成されたチャネ
ル領域と、 前記チャネル領域上に形成され、量子力学的に電荷が直
接トンネルすることが可能な第１の絶縁層と、 前記第１の絶縁層上に形成され、電荷一個の充電エネル
ギーが熱揺らぎよりも大きい条件を満たす導電性微粒子
を具備する導電性微粒子層と、 前記導電性微粒子層上に形成され、量子力学的に電荷が
直接トンネルすることが可能な第２の絶縁層と、 前記第２の絶縁層上に形成され、原子間結合の欠陥によ
るトラップ準位からなる電荷蓄積部と、 前記電荷蓄積部上に形成された制御電極とを具備するこ
とを特徴とする半導体記憶素子。3. A semiconductor layer, a source region and a drain region formed in the semiconductor layer, a channel region formed between the source region and the drain region, and a quantum mechanical device formed on the channel region. A first insulating layer through which charges can directly tunnel, and conductive fine particles formed on the first insulating layer and satisfying a condition that a charge energy of one charge is larger than thermal fluctuation. A fine particle layer, a second insulating layer formed on the conductive fine particle layer and capable of directly tunneling charge mechanically quantum mechanically, and a defect of interatomic bonding formed on the second insulating layer. And a control electrode formed on the charge storage unit.
又はその界面に存在することを特徴とする請求項３記載
の半導体記憶素子。4. The semiconductor memory device according to claim 3, wherein said interatomic bond defect exists in a silicon nitride film or at an interface thereof.
０１１ｃｍ−２以上であることを特徴とする請求項４記
載の半導体記憶素子。5. A trap density of 2.5 × 1
5. The semiconductor memory device according to claim 4, wherein the height is 0 11 cm -2 or more.
積微粒子であり、前記導電性微粒子と前記電荷蓄積微粒
子とが膜厚方向に重なっていることを特徴とする請求項
１或いは請求項２記載の半導体記憶素子。6. The method according to claim 1, wherein the charge portion is a charge storage fine particle having a particle diameter of 15 nm or less, and the conductive fine particle and the charge storage fine particle overlap in a film thickness direction. 3. The semiconductor memory device according to 2.
上１０ｎｍ以下であることを特徴とする請求項６記載の
半導体記憶素子。7. The semiconductor memory device according to claim 6, wherein a particle diameter of said charge storage fine particles is 0.5 nm or more and 10 nm or less.
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