JP2002091935A - Circuit for operating plurality of cpus - Google Patents
Circuit for operating plurality of cpusInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は複数のＣＰＵを作
動させる回路に係わり、特に、各ＣＰＵを動作させるプ
ログラムを蓄積するフラッシュメモリやプログラムを更
新するためのポートを節約した回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a circuit for operating a plurality of CPUs, and more particularly to a flash memory for storing a program for operating each CPU and a circuit in which ports for updating the program are saved.
【０００２】[0002]
【従来の技術】２個以上のＣＰＵの夫々に接続されるＢ
ＵＳがデータ記憶手段を介して通信可能であり、前記Ｃ
ＰＵの夫々を動作させるプログラムが外部より入力され
る回路の従来の例を図２に示す。2. Description of the Related Art B connected to each of two or more CPUs
US can communicate via data storage means,
FIG. 2 shows a conventional example of a circuit in which a program for operating each PU is inputted from the outside.
【０００３】図２に示すように、ＣＰＵ２０およびＣＰ
Ｕ２１は夫々ＢＵＳ２２およびＢＵＳ２３に接続されて
おり、ＢＵＳ２２およびＢＵＳ２３はＦＩＦＯ５を介し
て通信可能となっている。すなわち、ＣＰＵ２０とＣＰ
Ｕ２１との通信はＢＵＳ２２、２３およびＦＩＦＯ５を
介して行われる。なお、ＦＩＦＯ５はＤＰＲＡＭであっ
てもよい。[0003] As shown in FIG.
U21 is connected to BUS22 and BUS23, respectively, and BUS22 and BUS23 can communicate via FIFO5. That is, the CPU 20 and the CP
Communication with U21 is performed via BUS22, 23 and FIFO5. Note that the FIFO 5 may be a DPRAM.
【０００４】ＢＵＳ２２にはさらにＳＲＡＭ６、ポート
２４およびフラッシュＲＯＭ２６が接続されており、Ｂ
ＵＳ２３にはＳＲＡＭ７、ポート２５およびフラッシュ
ＲＯＭ２７が接続されている。The BUS 22 is further connected to an SRAM 6, a port 24 and a flash ROM 26.
The SRAM 23, the port 25, and the flash ROM 27 are connected to the US23.
【０００５】ＣＰＵ２０のプログラムはフラッシュＲＯ
Ｍ２６に保存され、動作時にフラッシュＲＯＭ２６から
ＳＲＡＭ６にロードされる。また、フラッシュＲＯＭ２
６に保存されているＣＰＵ２０のプログラムの更新はＣ
ＰＵ２０に管理されポート２４を使用して行われる。The program of the CPU 20 is a flash RO
The data is stored in the M26 and loaded into the SRAM 6 from the flash ROM 26 during operation. In addition, flash ROM2
The update of the program of the CPU 20 stored in the CPU 6 is C
This is managed by the PU 20 and is performed using the port 24.
【０００６】同様にＣＰＵ２１のプログラムはフラッシ
ュＲＯＭ２７に保存され、動作時にフラッシュＲＯＭ２
７からＳＲＡＭ７にロードされる。また、フラッシュＲ
ＯＭ２７に保存されているＣＰＵ２１のプログラムの更
新はＣＰＵ２１に管理されポート２５を使用して行われ
る。Similarly, the program of the CPU 21 is stored in the flash ROM 27, and the flash ROM 2 is used during operation.
7 to the SRAM 7. Also, Flash R
Updating of the program of the CPU 21 stored in the OM 27 is managed by the CPU 21 and is performed using the port 25.
【０００７】[0007]
【発明が解決しようとする課題】上記図２に示す従来の
回路ではＣＰＵ２０とＣＰＵ２１の両方にプログラムを
更新するためとプログラムをロードするためのプログラ
ムが必要になるが、同じ機能のプログラムを両方のＣＰ
Ｕに対して持たせるのは無駄である。また、ＣＰＵの数
だけプログラムの保存用メモリ（フラッシュメモリ）と
ポートを持たせるのも無駄であり、回路が大きくなり製
造コストが高くなっていた。The conventional circuit shown in FIG. 2 requires a program for updating the program and a program for loading the program in both the CPU 20 and the CPU 21. CP
It is useless to give to U. Further, it is useless to provide a memory (flash memory) for storing programs and ports as many as the number of CPUs, resulting in a large circuit and high manufacturing cost.
【０００８】上記の無駄をなくすためにポートとプログ
ラム保存用メモリを１つにして、双方のＢＵＳを接続し
ているＦＩＦＯやＤＰＲＡＭを介して、ポートとプログ
ラム保存用メモリを持つ側から持たない側へプログラム
を受け渡すという方法も考えられる。しかし、この場合
はメモリアクセスの回数が増大してプログラムをロード
するのに非常に時間がかかってしまうという問題が発生
する。[0008] In order to eliminate the above waste, the port and the program storage memory are made into one, and from the side having the port and the program storage memory via the FIFO or DPRAM connecting both buses. It is also conceivable to transfer the program to. However, in this case, there occurs a problem that the number of memory accesses increases and it takes a very long time to load the program.
【０００９】この発明は上記した点に鑑みてなされたも
のであって、その目的とするところは、プログラムの保
存用メモリ（フラッシュメモリ）とロード用のポートを
１つにしてしかも各ＣＰＵのプログラムをＲＡＭに短時
間でロードできる複数のＣＰＵを作動させる回路を提供
することにある。SUMMARY OF THE INVENTION The present invention has been made in view of the above points, and an object of the present invention is to provide a single memory for storing a program (flash memory) and a single port for loading a program, and a program for each CPU. Is to provide a circuit for operating a plurality of CPUs that can load the data into the RAM in a short time.
【００１０】[0010]
【課題を解決するための手段】この発明の複数のＣＰＵ
を作動させる回路は、２個以上のＣＰＵの夫々に接続さ
れるＢＵＳがデータ記憶手段を介して通信可能であり、
前記ＣＰＵの夫々を動作させるプログラムが特定のＣＰ
Ｕに接続されたＢＵＳに接続されているフラッシュメモ
リに蓄積され、夫々のＣＰＵを作動させるとき前記特定
のＣＰＵにより前記プログラムが夫々のＣＰＵに接続さ
れたＢＵＳと接続されたＲＡＭにロードされ夫々のＲＡ
Ｍ上のプログラムにより夫々のＣＰＵが動作する回路に
おいて、前記ＣＰＵの内の１個の特定されたＣＰＵに接
続されたＢＵＳと他のＣＰＵに接続されるＢＵＳとを第
１のスイッチを介して接続し、前記他のＣＰＵとそれに
接続されるＢＵＳとの間に他のスイッチを介在させ、前
記特定されたＣＰＵが接続されるＢＵＳに前記フラシュ
メモリと入力ポートを接続し、前記特定されたＣＰＵに
より前記入力ポートを介して外部から入力されて更新さ
れる夫々のＣＰＵのプログラムを前記フラシュメモリに
蓄積させ、前記他のＣＰＵを動作させるプログラムを夫
々のＲＡＭにロードするときは前記第１のスイッチを閉
じ前記他のスイッチを開き前記特定されたＣＰＵにより
ロードさせ、前記他のＣＰＵを動作させるときは前記第
１のスイッチを開き前記他のスイッチを閉じた状態とす
るように構成したものである。A plurality of CPUs according to the present invention
BUS connected to each of the two or more CPUs can communicate via data storage means,
A program for operating each of the CPUs has a specific CP.
The program is stored in the flash memory connected to the BUS connected to the U, and when the respective CPUs are operated, the program is loaded by the specific CPU into the RAM connected to the BUS connected to the respective CPUs, and the respective programs are loaded. RA
In a circuit in which each CPU operates according to the program on M, a BUS connected to one specified CPU of the CPUs and a BUS connected to another CPU are connected via a first switch. Then, another switch is interposed between the other CPU and the BUS connected thereto, the flash memory and the input port are connected to the BUS to which the specified CPU is connected, and the specified CPU When the program of each CPU, which is externally input and updated via the input port, is stored in the flash memory, and the program for operating the other CPU is loaded into each RAM, the first switch is set. Close the other switch to open and load by the specified CPU. Open the first switch to operate the other CPU. It is obtained by adapted to the state of closing the other switch.
【００１１】[0011]
【発明の実施の形態】この発明の実施例の回路を図面に
基づいて説明する。図１はこの発明の実施例である複数
のＣＰＵを作動させる回路を示すブロック図である。図
に示すように、ＢＵＳ３およびＢＵＳ４はＦＩＦＯ５を
介して通信可能となっている。なお、ＦＩＦＯ５はＤＰ
ＲＡＭでもよい。ＢＵＳ３およびＢＵＳ４はアナログス
イッチからなる第１のスイッチ１０を介しても接続され
ている。スイッチ１０はスリーステートのバッファでも
構わない。DESCRIPTION OF THE PREFERRED EMBODIMENTS A circuit according to an embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a block diagram showing a circuit for operating a plurality of CPUs according to an embodiment of the present invention. As shown in the figure, BUS3 and BUS4 are communicable via FIFO5. FIFO5 is DP
RAM may be used. BUS3 and BUS4 are also connected via a first switch 10 composed of an analog switch. The switch 10 may be a three-state buffer.
【００１２】ＣＰＵ１はＢＵＳ３に接続されており、Ｃ
ＰＵ２は他のスイッチ１１を介してＢＵＳ４に接続され
ている。ＢＵＳ３にはさらにＳＲＡＭ６、ポート８およ
びフラッシュＲＯＭ９が接続されており、ＢＵＳ４には
他のスイッチ１１を介してＣＰＵ２が接続されている。
ＢＵＳ４にはさらにＳＲＡＭ７が接続されている。ＣＰ
Ｕ１とＣＰＵ２との通信はＢＵＳ３、ＢＵＳ４およびＦ
ＩＦＯ５を介して行われる。CPU 1 is connected to BUS 3 and C
PU2 is connected to BUS4 via another switch 11. The BUS 3 is further connected to the SRAM 6, the port 8, and the flash ROM 9, and the BUS 4 is connected to the CPU 2 via another switch 11.
The BUS 4 is further connected to an SRAM 7. CP
The communication between U1 and CPU2 is BUS3, BUS4 and F
This is performed via the IFO5.
【００１３】ＣＰＵ１およびＣＰＵ２のプログラムは共
にフラッシュＲＯＭ９に保存され、フラッシュＲＯＭ９
に保存されているＣＰＵ１およびＣＰＵ２のプログラム
の更新はポート８を使用してＣＰＵ１が行う。ポート８
から入力されて更新されるＣＰＵ１あるいはＣＰＵ２の
プログラムを、ＢＵＳ３に接続されたＣＰＵ１がフラッ
シュＲＯＭ９に書き込む。The programs of the CPU 1 and the CPU 2 are both stored in the flash ROM 9 and are stored in the flash ROM 9.
The CPU 1 updates the programs stored in the CPU 1 and the CPU 2 by using the port 8. Port 8
The CPU 1 connected to the BUS 3 writes the program of the CPU 1 or the CPU 2 input and updated from the flash ROM 9 into the flash ROM 9.
【００１４】ＣＰＵ１の動作時にはＣＰＵ１に管理され
ＣＰＵ１のプログラムがフラッシュＲＯＭ９からＳＲＡ
Ｍ６にロードされる。また、ＣＰＵ２のプログラムのロ
ードは、スイッチ１０を閉じることによりＢＵＳ３とＢ
ＵＳ４を接続し、さらにＣＰＵ２とＢＵＳ４の間にある
スイッチ１１を開くことによりＣＰＵ２とＢＵＳ４を切
り離してＢＵＳ４へのＣＰＵ２の干渉を絶った状態と
し、ＣＰＵ１がフラッシュＲＯＭ９内のＣＰＵ２のプロ
グラムをスイッチ１０を介してＢＵＳ４に接続されたＳ
ＲＡＭ７にロードすることにより行われる。When the CPU 1 operates, the program of the CPU 1 is managed by the CPU 1 and the program of the CPU 1 is stored in the flash ROM 9 from the SRA.
Loaded to M6. The loading of the program of the CPU 2 is performed by closing the switch 10 so that BUS3 and B
By connecting the US4 and further opening the switch 11 between the CPU2 and the BUS4, the CPU2 is disconnected from the BUS4 to eliminate the interference of the CPU2 with the BUS4, and the CPU1 switches the program of the CPU2 in the flash ROM 9 to the switch10. Connected to BUS4 via S
This is performed by loading into the RAM 7.
【００１５】ＣＰＵ１によるスイッチ１０を介した、Ｂ
ＵＳ４に接続されたＳＲＡＭ７へのＣＰＵ２のプログラ
ムのロードが終了すると、スイッチ１０を開いてＢＵＳ
３とＢＵＳ４を切り離し、さらにＣＰＵ２とＢＵＳ４の
間にあるスイッチ１１を閉じてＣＰＵ２とＢＵＳ４を接
続する。これにより、ＣＰＵ２はＳＲＡＭ７にロードさ
れているプログラムにより動作する。B through the switch 10 by the CPU 1
When the loading of the program of the CPU 2 to the SRAM 7 connected to the US 4 is completed, the switch 10 is opened and the BUS
3 and BUS4 are separated, and the switch 11 between the CPU2 and BUS4 is closed to connect the CPU2 and BUS4. Thereby, the CPU 2 operates according to the program loaded in the SRAM 7.
【００１６】[0016]
【発明の効果】この発明の複数のＣＰＵを作動させる回
路によれば、各ＣＰＵに対してプログラム保存用メモリ
およびプログラム更新用ポートを持つ必要がなく、夫々
１つで済むため、回路が簡略化される。また、バスとバ
スを結ぶデータ記憶手段を介して各ＣＰＵを動作させる
プログラムを受け渡す場合と比較してプログラムのロー
ド時間を短縮できる。According to the circuit for operating a plurality of CPUs of the present invention, it is not necessary to provide a memory for storing a program and a port for updating a program for each CPU. Is done. Further, the load time of the program can be reduced as compared with the case where a program for operating each CPU is transferred via a data storage unit connecting the buses.
【図１】この発明の実施例である複数のＣＰＵを作動さ
せる回路を示すブロック図である。FIG. 1 is a block diagram showing a circuit for operating a plurality of CPUs according to an embodiment of the present invention.
【図２】従来の例を示すブロックである。FIG. 2 is a block diagram showing a conventional example.
１ ＣＰＵ ２ ＣＰＵ ３、４ ＢＵＳ ５ ＦＩＦＯ ６ ＳＲＡＭ ７ ＳＲＡＭ ８ ポート ９ フラッシュＲＯＭ １０ 第１のスイッチ １１ 他のスイッチ ２０、２１ ＣＰＵ ２２、２３ ＢＵＳ ２４、２５ ポート ２６、２７ フラッシュＲＯＭ 1 CPU 2 CPU 3, 4 BUS 5 FIFO 6 SRAM 7 SRAM 8 port 9 Flash ROM 10 First switch 11 Other switches 20, 21 CPU 22, 23 BUS 24, 25 ports 26, 27 Flash ROM
Claims (1)
ＵＳがデータ記憶手段を介して通信可能であり、前記Ｃ
ＰＵの夫々を動作させるプログラムが特定のＣＰＵに接
続されたＢＵＳに接続されているフラッシュメモリに蓄
積され、夫々のＣＰＵを作動させるとき前記特定のＣＰ
Ｕにより前記プログラムが夫々のＣＰＵに接続されたＢ
ＵＳと接続されたＲＡＭにロードされ夫々のＲＡＭ上の
プログラムにより夫々のＣＰＵが動作する回路におい
て、前記ＣＰＵの内の１個の特定されたＣＰＵに接続さ
れたＢＵＳと他のＣＰＵに接続されるＢＵＳとを第１の
スイッチを介して接続し、前記他のＣＰＵとそれに接続
されるＢＵＳとの間に他のスイッチを介在させ、前記特
定されたＣＰＵが接続されるＢＵＳに前記フラシュメモ
リと入力ポートを接続し、前記特定されたＣＰＵにより
前記入力ポートを介して外部から入力されて更新される
夫々のＣＰＵのプログラムを前記フラシュメモリに蓄積
させ、前記他のＣＰＵを動作させるプログラムを夫々の
ＲＡＭにロードするときは前記第１のスイッチを閉じ前
記他のスイッチを開き前記特定されたＣＰＵによりロー
ドさせ、前記他のＣＰＵを動作させるときは前記第１の
スイッチを開き前記他のスイッチを閉じた状態とするよ
うに構成した複数のＣＰＵを作動させる回路。1. A B connected to each of two or more CPUs
US can communicate via data storage means,
A program for operating each of the PUs is stored in a flash memory connected to a BUS connected to a specific CPU, and when the respective CPUs are operated, the specific CP is used.
U, the program is connected to each CPU by B
A circuit which is loaded into a RAM connected to the US and operates each CPU by a program on each RAM, and is connected to a BUS connected to one specified CPU among the CPUs and another CPU. BUS via a first switch, another switch is interposed between the other CPU and the BUS connected thereto, and the flash memory is input to the BUS to which the specified CPU is connected. A port is connected, a program of each CPU, which is externally input and updated by the specified CPU through the input port, is stored in the flash memory, and a program for operating the other CPU is stored in each RAM. When loading to the other CPU, the first switch is closed, the other switch is opened, and the specified CPU is loaded. Circuit for operating a plurality of CPU that is configured to a state of closing the other switches open the first switch when operating the U.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000282864A JP2002091935A (en) | 2000-09-19 | 2000-09-19 | Circuit for operating plurality of cpus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000282864A JP2002091935A (en) | 2000-09-19 | 2000-09-19 | Circuit for operating plurality of cpus |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002091935A true JP2002091935A (en) | 2002-03-29 |
Family
ID=18767301
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000282864A Pending JP2002091935A (en) | 2000-09-19 | 2000-09-19 | Circuit for operating plurality of cpus |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002091935A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7266630B2 (en) | 2002-12-16 | 2007-09-04 | Matsushita Electric Industrial Co., Ltd. | CPU contained LSI |
| US7634261B2 (en) | 2002-04-08 | 2009-12-15 | Sony Ericsson Mobile Communications Japan, Inc. | Mobile communications terminal and software updating method for mobile communications terminal |
| JP2012014380A (en) * | 2010-06-30 | 2012-01-19 | Yokogawa Electric Corp | Electronic apparatus |
| JP2014153964A (en) * | 2013-02-11 | 2014-08-25 | Sumitomo Electric Ind Ltd | Electronic apparatus capable of updating micro programs |
-
2000
- 2000-09-19 JP JP2000282864A patent/JP2002091935A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7634261B2 (en) | 2002-04-08 | 2009-12-15 | Sony Ericsson Mobile Communications Japan, Inc. | Mobile communications terminal and software updating method for mobile communications terminal |
| US7266630B2 (en) | 2002-12-16 | 2007-09-04 | Matsushita Electric Industrial Co., Ltd. | CPU contained LSI |
| JP2012014380A (en) * | 2010-06-30 | 2012-01-19 | Yokogawa Electric Corp | Electronic apparatus |
| JP2014153964A (en) * | 2013-02-11 | 2014-08-25 | Sumitomo Electric Ind Ltd | Electronic apparatus capable of updating micro programs |
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