JP2002076260A - 半導体デバイス - Google Patents
半導体デバイスInfo
- Publication number
- JP2002076260A JP2002076260A JP2000259143A JP2000259143A JP2002076260A JP 2002076260 A JP2002076260 A JP 2002076260A JP 2000259143 A JP2000259143 A JP 2000259143A JP 2000259143 A JP2000259143 A JP 2000259143A JP 2002076260 A JP2002076260 A JP 2002076260A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- control circuit
- drive control
- semiconductor element
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
- H01L2224/45124—Aluminium (Al) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
- H01L2924/13055—Insulated gate bipolar transistor [IGBT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3025—Electromagnetic shielding
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
(57)【要約】
【課題】 スイッチングしようとする所定の回路への電
圧印加に伴ない、半導体デバイス内の導電部分間に生じ
る静電界の影響を受けずに、駆動制御回路の正常動作を
確保し得る半導体デバイスを提供する。 【解決手段】 所定の外部回路に対する主電流をスイッ
チングする半導体素子と該半導体素子を駆動させる駆動
制御回路とを備えた半導体デバイスにおいて、上記駆動
制御回路を、上記半導体素子への電圧印加に伴ない、上
記半導体デバイス内で静電界が発生し得る領域の外に配
置する。
圧印加に伴ない、半導体デバイス内の導電部分間に生じ
る静電界の影響を受けずに、駆動制御回路の正常動作を
確保し得る半導体デバイスを提供する。 【解決手段】 所定の外部回路に対する主電流をスイッ
チングする半導体素子と該半導体素子を駆動させる駆動
制御回路とを備えた半導体デバイスにおいて、上記駆動
制御回路を、上記半導体素子への電圧印加に伴ない、上
記半導体デバイス内で静電界が発生し得る領域の外に配
置する。
Description
【０００１】
【発明の属する技術分野】本発明は、集積半導体デバイ
スに、より詳しくは、例えばインバータ装置等の電力変
換用装置への利用に適した半導体デバイスに関する。
スに、より詳しくは、例えばインバータ装置等の電力変
換用装置への利用に適した半導体デバイスに関する。
【０００２】
【従来の技術】従来、１つの筐体内に複数個の電子素子
が組み込まれた集積デバイスが多用されている。かかる
集積デバイスとしては、例えば、絶縁ゲートバイポーラ
モードトランジスタ（ＩＧＢＴ）素子等の半導体スイッ
チング素子とともに、そのスイッチング素子を駆動させ
る駆動制御回路が組み込まれ、主にインバータ装置等の
電力変換装置に利用されるスイッチング用半導体デバイ
スが知られている。
が組み込まれた集積デバイスが多用されている。かかる
集積デバイスとしては、例えば、絶縁ゲートバイポーラ
モードトランジスタ（ＩＧＢＴ）素子等の半導体スイッ
チング素子とともに、そのスイッチング素子を駆動させ
る駆動制御回路が組み込まれ、主にインバータ装置等の
電力変換装置に利用されるスイッチング用半導体デバイ
スが知られている。
【０００３】図５に、従来のスイッチング用半導体デバ
イスの内部構造を概略的に示す。この半導体デバイス６
０では、本体外形をなす筐体６１内で、ベース板６３上
に、半導体チップであるスイッチング素子６２Ａ，６２
Ｂが、絶縁プレート６４Ａ，６４Ｂを介して配置される
とともに、電極端子６５Ａ，６５Ｂの一端部が接合され
ている。電極端子６５Ａ，６５Ｂは、曲折しつつ上方へ
延び、その他端部が、筐体６１の上面から露出して、外
部端子として用いられる。
イスの内部構造を概略的に示す。この半導体デバイス６
０では、本体外形をなす筐体６１内で、ベース板６３上
に、半導体チップであるスイッチング素子６２Ａ，６２
Ｂが、絶縁プレート６４Ａ，６４Ｂを介して配置される
とともに、電極端子６５Ａ，６５Ｂの一端部が接合され
ている。電極端子６５Ａ，６５Ｂは、曲折しつつ上方へ
延び、その他端部が、筐体６１の上面から露出して、外
部端子として用いられる。
【０００４】また、半導体デバイス６０では、絶縁プレ
ート６４Ａの上方に、プリント基板６６と、該プリント
基板６６上に実装されたスイッチング素子駆動制御Ｉ
Ｃ，チップトランジスタ，チップダイオード等を含む各
種素子（これらをまとめて符号６７であらわす）とから
なる駆動制御回路６８が配設されている。駆動制御回路
６８における各種素子６７は、電極端子６５Ａの水平部
分６５ａとプリント基板６６との間に配置されている。
ート６４Ａの上方に、プリント基板６６と、該プリント
基板６６上に実装されたスイッチング素子駆動制御Ｉ
Ｃ，チップトランジスタ，チップダイオード等を含む各
種素子（これらをまとめて符号６７であらわす）とから
なる駆動制御回路６８が配設されている。駆動制御回路
６８における各種素子６７は、電極端子６５Ａの水平部
分６５ａとプリント基板６６との間に配置されている。
【０００５】このように、スイッチング用半導体デバイ
ス６０を含む集積デバイスでは、一般に、デバイス本体
の小型化を図るべく、半導体素子（ここではスイッチン
グ素子）及びその制御回路が同一の筐体内に内蔵される
構造を有し、筐体内に、各種の素子及び電極端子の導電
部分が近接した状態で配置される。かかる構造では、ス
イッチングしようとする直流主回路に電圧を印加するに
伴ない、上記導電部分の間の領域に静電界が発生し得
る。上記スイッチング用半導体デバイス６０の場合に
は、電極端子６５Ａの水平部分とプリント基板６６上の
配線パターンとの間の領域８０（網目状のハッチングで
示す）に、静電界が発生する。この静電界の強さは、導
電部分間の距離に反比例し、印加電圧に比例するため、
半導体デバイスの小型化及び高電圧化に伴ない、大きく
なることが知られている。
ス６０を含む集積デバイスでは、一般に、デバイス本体
の小型化を図るべく、半導体素子（ここではスイッチン
グ素子）及びその制御回路が同一の筐体内に内蔵される
構造を有し、筐体内に、各種の素子及び電極端子の導電
部分が近接した状態で配置される。かかる構造では、ス
イッチングしようとする直流主回路に電圧を印加するに
伴ない、上記導電部分の間の領域に静電界が発生し得
る。上記スイッチング用半導体デバイス６０の場合に
は、電極端子６５Ａの水平部分とプリント基板６６上の
配線パターンとの間の領域８０（網目状のハッチングで
示す）に、静電界が発生する。この静電界の強さは、導
電部分間の距離に反比例し、印加電圧に比例するため、
半導体デバイスの小型化及び高電圧化に伴ない、大きく
なることが知られている。
【０００６】
【発明が解決しようとする課題】ところで、駆動制御回
路６８における制御ＩＣ，チップトランジスタ，チップ
ダイオード等の能動素子は、通常、外部環境からの保護
等を目的として、樹脂封止されている。この封止剤とし
ては、例えばＢｒ化合物，Ｓｂ化合物等の樹脂を難燃化
する成分が添加されたものが用いられる。樹脂内では、
Ｂｒ化合物のごく微量のみがイオン化する。この臭素イ
オンは、樹脂内で均等に分布しており、全体としては中
和状態を保っている。しかしながら、前述したように直
流主回路に電圧を印加するに伴ない、半導体デバイス内
の導電部分間の領域に静電界が発生すると、図７で特定
の能動素子７０の場合について示すように、臭素イオン
は、樹脂６９内で分極現象をあらわす。静電界は、矢印
方向に印加される。これにより、樹脂６９内のイオンが
駆動制御回路６８に含まれる各能動素子に対しあたかも
ゲートのように作用して、駆動制御回路６８の誤作動を
引き起こす。その結果、駆動制御回路６８の駆動対象で
あるスイッチング素子６２Ａ，６２Ｂの動作に異常を来
たす惧れがある。
路６８における制御ＩＣ，チップトランジスタ，チップ
ダイオード等の能動素子は、通常、外部環境からの保護
等を目的として、樹脂封止されている。この封止剤とし
ては、例えばＢｒ化合物，Ｓｂ化合物等の樹脂を難燃化
する成分が添加されたものが用いられる。樹脂内では、
Ｂｒ化合物のごく微量のみがイオン化する。この臭素イ
オンは、樹脂内で均等に分布しており、全体としては中
和状態を保っている。しかしながら、前述したように直
流主回路に電圧を印加するに伴ない、半導体デバイス内
の導電部分間の領域に静電界が発生すると、図７で特定
の能動素子７０の場合について示すように、臭素イオン
は、樹脂６９内で分極現象をあらわす。静電界は、矢印
方向に印加される。これにより、樹脂６９内のイオンが
駆動制御回路６８に含まれる各能動素子に対しあたかも
ゲートのように作用して、駆動制御回路６８の誤作動を
引き起こす。その結果、駆動制御回路６８の駆動対象で
あるスイッチング素子６２Ａ，６２Ｂの動作に異常を来
たす惧れがある。
【０００７】本発明は、上記技術的課題に鑑みてなされ
たもので、スイッチングしようとする所定の回路への電
圧印加に伴ない、デバイス内の導電部分間に生じる静電
界の影響を受けずに、駆動制御回路の正常動作を確保し
得る半導体デバイスを提供することを目的とする。
たもので、スイッチングしようとする所定の回路への電
圧印加に伴ない、デバイス内の導電部分間に生じる静電
界の影響を受けずに、駆動制御回路の正常動作を確保し
得る半導体デバイスを提供することを目的とする。
【０００８】
【課題を解決するための手段】本願の第１の発明は、所
定の外部回路に対する主電流をスイッチングする半導体
素子と該半導体素子を駆動させる駆動制御回路とを備え
た半導体デバイスにおいて、該駆動制御回路が、上記半
導体素子への電圧印加に伴ない、上記半導体デバイス内
で静電界が発生し得る領域の外に配置されていることを
特徴としたものである。
定の外部回路に対する主電流をスイッチングする半導体
素子と該半導体素子を駆動させる駆動制御回路とを備え
た半導体デバイスにおいて、該駆動制御回路が、上記半
導体素子への電圧印加に伴ない、上記半導体デバイス内
で静電界が発生し得る領域の外に配置されていることを
特徴としたものである。
【０００９】また、本願の第２の発明は、所定の外部回
路に対する主電流をスイッチングする半導体素子と該半
導体素子を駆動させる駆動制御回路とを備えた半導体デ
バイスにおいて、該駆動制御回路を構成する素子のう
ち、外部環境からの保護用に樹脂封止される能動素子
が、上記半導体素子への電圧印加に伴ない、上記半導体
デバイス内で静電界が発生し得る領域の外に配置されて
いることを特徴としたものである。
路に対する主電流をスイッチングする半導体素子と該半
導体素子を駆動させる駆動制御回路とを備えた半導体デ
バイスにおいて、該駆動制御回路を構成する素子のう
ち、外部環境からの保護用に樹脂封止される能動素子
が、上記半導体素子への電圧印加に伴ない、上記半導体
デバイス内で静電界が発生し得る領域の外に配置されて
いることを特徴としたものである。
【００１０】更に、本願の第３の発明は、所定の外部回
路に対する主電流をスイッチングする半導体素子と該半
導体素子を駆動させる駆動制御回路とを備えた半導体デ
バイスにおいて、該駆動制御回路を構成する素子のう
ち、回路の主動作を制御可能な制御ＩＣのみが、上記半
導体素子への電圧印加に伴ない、上記半導体デバイス内
で静電界が発生し得る領域の外に配置されていることを
特徴としたものである。
路に対する主電流をスイッチングする半導体素子と該半
導体素子を駆動させる駆動制御回路とを備えた半導体デ
バイスにおいて、該駆動制御回路を構成する素子のう
ち、回路の主動作を制御可能な制御ＩＣのみが、上記半
導体素子への電圧印加に伴ない、上記半導体デバイス内
で静電界が発生し得る領域の外に配置されていることを
特徴としたものである。
【００１１】また、更に、本願の第４の発明は、所定の
外部回路に対する主電流をスイッチングする半導体素子
と該半導体素子を駆動させる駆動制御回路とを備えた半
導体デバイスにおいて、該駆動制御回路が、上記半導体
素子への電圧印加に伴ない、上記半導体デバイス内で静
電界が発生し得る領域から遮蔽部材で遮蔽されているこ
とを特徴としたものである。
外部回路に対する主電流をスイッチングする半導体素子
と該半導体素子を駆動させる駆動制御回路とを備えた半
導体デバイスにおいて、該駆動制御回路が、上記半導体
素子への電圧印加に伴ない、上記半導体デバイス内で静
電界が発生し得る領域から遮蔽部材で遮蔽されているこ
とを特徴としたものである。
【００１２】また、更に、本願の第５の発明は、所定の
外部回路に対する主電流をスイッチングする半導体素子
と該半導体素子を駆動させる駆動制御回路とを備えた半
導体デバイスにおいて、該駆動制御回路を構成する素子
のうち、外部環境からの保護用に樹脂封止される能動素
子が、上記半導体素子への電圧印加に伴ない、上記半導
体デバイス内で静電界が発生し得る領域から遮蔽部材で
遮蔽されていることを特徴としたものである。
外部回路に対する主電流をスイッチングする半導体素子
と該半導体素子を駆動させる駆動制御回路とを備えた半
導体デバイスにおいて、該駆動制御回路を構成する素子
のうち、外部環境からの保護用に樹脂封止される能動素
子が、上記半導体素子への電圧印加に伴ない、上記半導
体デバイス内で静電界が発生し得る領域から遮蔽部材で
遮蔽されていることを特徴としたものである。
【００１３】また、更に、本願の第６の発明は、所定の
外部回路に対する主電流をスイッチングする半導体素子
と該半導体素子を駆動させる駆動制御回路とを備えた半
導体デバイスにおいて、該駆動制御回路を構成する素子
のうち、回路の主動作を制御可能な制御ＩＣのみが、上
記半導体素子への電圧印加に伴ない、上記半導体デバイ
ス内で静電界が発生し得る領域から遮蔽部材で遮蔽され
ていることを特徴としたものである。
外部回路に対する主電流をスイッチングする半導体素子
と該半導体素子を駆動させる駆動制御回路とを備えた半
導体デバイスにおいて、該駆動制御回路を構成する素子
のうち、回路の主動作を制御可能な制御ＩＣのみが、上
記半導体素子への電圧印加に伴ない、上記半導体デバイ
ス内で静電界が発生し得る領域から遮蔽部材で遮蔽され
ていることを特徴としたものである。
【００１４】また、更に、本願の第７の発明は、所定の
外部回路に対する主電流をスイッチングする半導体素子
と該半導体素子を駆動させる駆動制御回路とを備えた半
導体デバイスにおいて、該駆動制御回路を構成する素子
のうち、外部環境からの保護用に樹脂封止される能動素
子の封止剤として、外部の静電界に対する特性変動耐性
が所定以上である樹脂が用いられることを特徴としたも
のである。
外部回路に対する主電流をスイッチングする半導体素子
と該半導体素子を駆動させる駆動制御回路とを備えた半
導体デバイスにおいて、該駆動制御回路を構成する素子
のうち、外部環境からの保護用に樹脂封止される能動素
子の封止剤として、外部の静電界に対する特性変動耐性
が所定以上である樹脂が用いられることを特徴としたも
のである。
【００１５】また、更に、本願の第８の発明は、所定の
外部回路に対する主電流をスイッチングする半導体素子
と該半導体素子を駆動させる駆動制御回路とを備えた半
導体デバイスにおいて、該駆動制御回路を構成する素子
のうち、外部環境からの保護用に樹脂封止される能動素
子として、樹脂内におけるイオンの分極現象に対する特
性変動耐性が所定以上である素子が用いられることを特
徴としたものである。
外部回路に対する主電流をスイッチングする半導体素子
と該半導体素子を駆動させる駆動制御回路とを備えた半
導体デバイスにおいて、該駆動制御回路を構成する素子
のうち、外部環境からの保護用に樹脂封止される能動素
子として、樹脂内におけるイオンの分極現象に対する特
性変動耐性が所定以上である素子が用いられることを特
徴としたものである。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態につい
て、添付図面を参照しながら説明する。 実施の形態１．図１は、本発明の実施の形態１に係る半
導体デバイスの内部構造を示す縦断面説明図である。こ
の半導体デバイス１０は、インバータ装置等の電力変換
装置内のスイッチング用デバイスとして利用可能であ
り、半導体チップである半導体スイッチング素子２Ａ，
２Ｂとともに、該スイッチング素子２Ａ，２Ｂを駆動さ
せる駆動制御回路８が同一の筐体１に組み込まれてなる
ものである。
て、添付図面を参照しながら説明する。 実施の形態１．図１は、本発明の実施の形態１に係る半
導体デバイスの内部構造を示す縦断面説明図である。こ
の半導体デバイス１０は、インバータ装置等の電力変換
装置内のスイッチング用デバイスとして利用可能であ
り、半導体チップである半導体スイッチング素子２Ａ，
２Ｂとともに、該スイッチング素子２Ａ，２Ｂを駆動さ
せる駆動制御回路８が同一の筐体１に組み込まれてなる
ものである。
【００１７】筐体１内では、スイッチング素子２Ａ，２
Ｂが、本体底面をなすベース板３上の絶縁プレート４
Ａ，４Ｂに、銅製の配線パターン１１Ａ，１１Ｂを介し
て設けられている。スイッチング素子２Ａ，２Ｂとして
は、絶縁ゲートバイポーラモードトランジスタ（ＩＧＢ
Ｔ）素子が用いられる。また、ベース板３上の絶縁プレ
ート４Ａ，４Ｂに、銅製の配線パターン１２Ａ，１２Ｂ
を介して電極端子５Ａ，５Ｂの一端部が接合されてい
る。これら電極端子５Ａ，５Ｂは、曲折しつつ上方へ延
び、その他端部が、筐体１の上面から露出し、外部端子
として作用する。
Ｂが、本体底面をなすベース板３上の絶縁プレート４
Ａ，４Ｂに、銅製の配線パターン１１Ａ，１１Ｂを介し
て設けられている。スイッチング素子２Ａ，２Ｂとして
は、絶縁ゲートバイポーラモードトランジスタ（ＩＧＢ
Ｔ）素子が用いられる。また、ベース板３上の絶縁プレ
ート４Ａ，４Ｂに、銅製の配線パターン１２Ａ，１２Ｂ
を介して電極端子５Ａ，５Ｂの一端部が接合されてい
る。これら電極端子５Ａ，５Ｂは、曲折しつつ上方へ延
び、その他端部が、筐体１の上面から露出し、外部端子
として作用する。
【００１８】更に、この実施の形態１では、各電極や素
子の導電部分間の領域、すなわち静電界が発生し得る領
域（ここでは、電極端子５Ａの水平部分５ａの下側領域
１２）の外に、プリント基板６と該プリント基板６上に
実装された複数個の制御ＩＣ，チップトランジスタ，チ
ップダイオード等の各種素子（これらをまとめて符号７
で示す）とからなる駆動制御回路８が配設されている。
プリント基板６には、その平面方向に沿って、各種素子
を接続するための配線パターン（不図示）が形成されて
いる。プリント基板６は、絶縁プレート４Ａ，４Ｂ上の
各配線パターン１１Ａ，１２Ｂに、それぞれ、アルミワ
イヤ１３，１４を介して接続されている。
子の導電部分間の領域、すなわち静電界が発生し得る領
域（ここでは、電極端子５Ａの水平部分５ａの下側領域
１２）の外に、プリント基板６と該プリント基板６上に
実装された複数個の制御ＩＣ，チップトランジスタ，チ
ップダイオード等の各種素子（これらをまとめて符号７
で示す）とからなる駆動制御回路８が配設されている。
プリント基板６には、その平面方向に沿って、各種素子
を接続するための配線パターン（不図示）が形成されて
いる。プリント基板６は、絶縁プレート４Ａ，４Ｂ上の
各配線パターン１１Ａ，１２Ｂに、それぞれ、アルミワ
イヤ１３，１４を介して接続されている。
【００１９】更に、スイッチング素子２Ａと絶縁プレー
ト４Ａ上の配線パターン１２Ａとが、アルミワイヤ９Ａ
を介して接続されるとともに、スイッチング素子２Ｂと
絶縁プレート４Ｂ上の配線パターン１２Ｂとが、アルミ
ワイヤ９Ｂを介して接続されている。すなわち、この半
導体デバイス１０では、電極端子５Ａ→絶縁プレート４
Ａ上の配線パターン１２Ａ→アルミワイヤ電極９Ａ→ス
イッチング素子４Ａ→絶縁プレート４Ａ上の配線パター
ン１１Ａ→アルミワイヤ１３→プリント基板６上の配線
パターン→各種素子７→プリント基板６上の配線パター
ン→アルミワイヤ１４→絶縁プレート４Ｂ上の配線パタ
ーン１２Ｂ→電極端子５Ｂという電流経路が構成されて
いる。
ト４Ａ上の配線パターン１２Ａとが、アルミワイヤ９Ａ
を介して接続されるとともに、スイッチング素子２Ｂと
絶縁プレート４Ｂ上の配線パターン１２Ｂとが、アルミ
ワイヤ９Ｂを介して接続されている。すなわち、この半
導体デバイス１０では、電極端子５Ａ→絶縁プレート４
Ａ上の配線パターン１２Ａ→アルミワイヤ電極９Ａ→ス
イッチング素子４Ａ→絶縁プレート４Ａ上の配線パター
ン１１Ａ→アルミワイヤ１３→プリント基板６上の配線
パターン→各種素子７→プリント基板６上の配線パター
ン→アルミワイヤ１４→絶縁プレート４Ｂ上の配線パタ
ーン１２Ｂ→電極端子５Ｂという電流経路が構成されて
いる。
【００２０】この半導体デバイス１０を用いてスイッチ
ングしようとする直流主回路に電圧を印加するに伴な
い、電極端子５Ａの水平部分５ａの下側領域１５に、静
電界が発生し得る。半導体デバイス１０では、駆動制御
回路８が、静電界が発生し得る領域１５の外に配置され
ているため、図６及び７を参照して説明したように、駆
動制御回路８を構成する各種の能動素子が静電界から影
響を受けて、能動素子を封止する樹脂内のイオンが分極
される惧れはない。その結果、スイッチング素子２Ａ，
２Ｂを駆動させる駆動制御回路８の誤作動を抑制するこ
とができ、スイッチング素子２Ａ，２Ｂの正常動作を確
保することが可能となる。
ングしようとする直流主回路に電圧を印加するに伴な
い、電極端子５Ａの水平部分５ａの下側領域１５に、静
電界が発生し得る。半導体デバイス１０では、駆動制御
回路８が、静電界が発生し得る領域１５の外に配置され
ているため、図６及び７を参照して説明したように、駆
動制御回路８を構成する各種の能動素子が静電界から影
響を受けて、能動素子を封止する樹脂内のイオンが分極
される惧れはない。その結果、スイッチング素子２Ａ，
２Ｂを駆動させる駆動制御回路８の誤作動を抑制するこ
とができ、スイッチング素子２Ａ，２Ｂの正常動作を確
保することが可能となる。
【００２１】以下、本発明の別の実施の形態について説
明する。なお、以下の説明では、上記実施の形態１にお
ける場合と同じものについては、同一の符号を付し、そ
れ以上の説明を省略する。 実施の形態２．図２は、本発明の実施の形態２に係る半
導体デバイスの内部構造を示す縦断面説明図である。半
導体デバイス２０は、上記実施の形態１に係る半導体デ
バイスとほぼ同じ構成を有するもので、この実施の形態
２では、駆動制御回路２８を構成し、プリント基板２６
上に実装される各種素子のうち、制御ＩＣ，チップトラ
ンジスタ，チップダイオード等の樹脂封止される能動素
子（これらをまとめて符号２７であらわす）が、静電界
が発生し得る領域（ここでは、プリント基板２６と電極
端子５Ａの水平部分５ａとの間の領域１２）の外に配置
されている。
明する。なお、以下の説明では、上記実施の形態１にお
ける場合と同じものについては、同一の符号を付し、そ
れ以上の説明を省略する。 実施の形態２．図２は、本発明の実施の形態２に係る半
導体デバイスの内部構造を示す縦断面説明図である。半
導体デバイス２０は、上記実施の形態１に係る半導体デ
バイスとほぼ同じ構成を有するもので、この実施の形態
２では、駆動制御回路２８を構成し、プリント基板２６
上に実装される各種素子のうち、制御ＩＣ，チップトラ
ンジスタ，チップダイオード等の樹脂封止される能動素
子（これらをまとめて符号２７であらわす）が、静電界
が発生し得る領域（ここでは、プリント基板２６と電極
端子５Ａの水平部分５ａとの間の領域１２）の外に配置
されている。
【００２２】これにより、半導体デバイス２０では、駆
動制御回路８を構成する各種の能動素子が静電界から影
響を受けて、上記能動素子を封止する樹脂内のイオンが
分極される惧れはない。その結果、スイッチング素子２
Ａ，２Ｂを駆動させる駆動制御回路２８の誤作動を抑制
することができ、スイッチング素子２Ａ，２Ｂの正常動
作を確保することが可能である。
動制御回路８を構成する各種の能動素子が静電界から影
響を受けて、上記能動素子を封止する樹脂内のイオンが
分極される惧れはない。その結果、スイッチング素子２
Ａ，２Ｂを駆動させる駆動制御回路２８の誤作動を抑制
することができ、スイッチング素子２Ａ，２Ｂの正常動
作を確保することが可能である。
【００２３】なお、この実施の形態２では、駆動制御回
路２８を構成する素子のうち、制御ＩＣ，チップトラン
ジスタ，チップダイオード等の樹脂封止された能動素子
が、静電界が発生し得る領域の外に配置されているが、
これに限定されることはなく、例えば、駆動制御回路２
８を構成する素子のうち、回路の主動作を制御可能な制
御ＩＣのみが、静電界が発生し得る領域の外に配置され
ていても、実施の形態２における場合と同様の効果を奏
することができる。
路２８を構成する素子のうち、制御ＩＣ，チップトラン
ジスタ，チップダイオード等の樹脂封止された能動素子
が、静電界が発生し得る領域の外に配置されているが、
これに限定されることはなく、例えば、駆動制御回路２
８を構成する素子のうち、回路の主動作を制御可能な制
御ＩＣのみが、静電界が発生し得る領域の外に配置され
ていても、実施の形態２における場合と同様の効果を奏
することができる。
【００２４】実施の形態３．図３は、本発明の実施の形
態３に係る半導体デバイスの内部構造を示す縦断面説明
図である。この半導体デバイス３０では、電極端子５Ａ
の水平部分５ａの下側に、プリント基板３６と、該プリ
ント基板３６上に実装された複数個の制御ＩＣ，チップ
トランジスタ，チップダイオード等を含む各種素子（こ
れらをまとめて符号３７であらわす）とからなる駆動制
御回路３８が配設されている。更に、この実施の形態３
では、駆動制御回路３８の上側に、そのサイズにほぼ対
応する遮蔽プレート３３がプリント基板３６と水平に取
り付けられている。この遮蔽プレート３３は、電極端子
５Ａの水平部分５ａの下側に発生し得る静電界から駆動
制御回路３８を遮蔽することができる材質（例えば金属
など）からなるものである。これにより、この半導体デ
バイス３０では、駆動制御回路３８が、静電界が発生し
得る領域３５の外に維持されることになる。
態３に係る半導体デバイスの内部構造を示す縦断面説明
図である。この半導体デバイス３０では、電極端子５Ａ
の水平部分５ａの下側に、プリント基板３６と、該プリ
ント基板３６上に実装された複数個の制御ＩＣ，チップ
トランジスタ，チップダイオード等を含む各種素子（こ
れらをまとめて符号３７であらわす）とからなる駆動制
御回路３８が配設されている。更に、この実施の形態３
では、駆動制御回路３８の上側に、そのサイズにほぼ対
応する遮蔽プレート３３がプリント基板３６と水平に取
り付けられている。この遮蔽プレート３３は、電極端子
５Ａの水平部分５ａの下側に発生し得る静電界から駆動
制御回路３８を遮蔽することができる材質（例えば金属
など）からなるものである。これにより、この半導体デ
バイス３０では、駆動制御回路３８が、静電界が発生し
得る領域３５の外に維持されることになる。
【００２５】したがって、半導体デバイス３０では、駆
動制御回路３８を構成する各種の能動素子が静電界から
影響を受けて、上記能動素子を封止する樹脂内のイオン
が分極される惧れはない。その結果、スイッチング素子
２Ａ，２Ｂを駆動させる駆動制御回路３８の誤作動を抑
制することができ、スイッチング素子２Ａ，２Ｂの正常
動作を確保することが可能である。
動制御回路３８を構成する各種の能動素子が静電界から
影響を受けて、上記能動素子を封止する樹脂内のイオン
が分極される惧れはない。その結果、スイッチング素子
２Ａ，２Ｂを駆動させる駆動制御回路３８の誤作動を抑
制することができ、スイッチング素子２Ａ，２Ｂの正常
動作を確保することが可能である。
【００２６】実施の形態４．図４に、本発明の実施の形
態４に係る半導体デバイスの内部構造を示す縦断面説明
図である。この半導体デバイス４０では、電極端子５Ａ
の水平部分５ａの下側に、プリント基板４６と、該プリ
ント基板４６上に実装された各種素子とからなる駆動制
御回路４８が配設されている。更に、この実施の形態４
では、プリント基板４６上に実装される各種素子のう
ち、複数個の制御ＩＣ，チップトランジスタ，チップダ
イオード等の能動素子（これらをまとめて符号４７であ
らわす）の上面側に、そのサイズにほぼ対応する遮蔽プ
レート４３が取り付けられている。この遮蔽プレート４
３は、上記実施の形態３における遮蔽プレート３３と同
じく、電極端子５Ａの水平部分５ａの下側に発生し得る
静電界から駆動制御回路４８を遮蔽することができる材
質（例えば金属など）からなるものである。これによ
り、この半導体デバイス４０では、駆動制御回路４８に
含まれる能動素子が、静電界が発生し得る領域４５に影
響されることなく、正常動作を維持することができる。
態４に係る半導体デバイスの内部構造を示す縦断面説明
図である。この半導体デバイス４０では、電極端子５Ａ
の水平部分５ａの下側に、プリント基板４６と、該プリ
ント基板４６上に実装された各種素子とからなる駆動制
御回路４８が配設されている。更に、この実施の形態４
では、プリント基板４６上に実装される各種素子のう
ち、複数個の制御ＩＣ，チップトランジスタ，チップダ
イオード等の能動素子（これらをまとめて符号４７であ
らわす）の上面側に、そのサイズにほぼ対応する遮蔽プ
レート４３が取り付けられている。この遮蔽プレート４
３は、上記実施の形態３における遮蔽プレート３３と同
じく、電極端子５Ａの水平部分５ａの下側に発生し得る
静電界から駆動制御回路４８を遮蔽することができる材
質（例えば金属など）からなるものである。これによ
り、この半導体デバイス４０では、駆動制御回路４８に
含まれる能動素子が、静電界が発生し得る領域４５に影
響されることなく、正常動作を維持することができる。
【００２７】したがって、半導体デバイス４０では、駆
動制御回路４８を構成する各種の能動素子が静電界から
影響を受けて、上記能動素子４７を封止する樹脂内のイ
オンが分極される惧れはない。その結果、スイッチング
素子２Ａ，２Ｂを駆動させる駆動制御回路４８の誤作動
を抑制することができ、スイッチング素子２Ａ，２Ｂの
正常動作を確保することが可能である。
動制御回路４８を構成する各種の能動素子が静電界から
影響を受けて、上記能動素子４７を封止する樹脂内のイ
オンが分極される惧れはない。その結果、スイッチング
素子２Ａ，２Ｂを駆動させる駆動制御回路４８の誤作動
を抑制することができ、スイッチング素子２Ａ，２Ｂの
正常動作を確保することが可能である。
【００２８】なお、この実施の形態４では、駆動制御回
路４８に含まれる能動素子４７の全てを静電界から遮蔽
する場合について説明したが、これに限定されることな
く、上記能動素子４７のうち、例えば制御ＩＣのみを遮
蔽するようにしてもよい。また、外部からの静電界に対
する特性変動耐性が所定未満である制御ＩＣのみを遮蔽
するようにしてもよい。
路４８に含まれる能動素子４７の全てを静電界から遮蔽
する場合について説明したが、これに限定されることな
く、上記能動素子４７のうち、例えば制御ＩＣのみを遮
蔽するようにしてもよい。また、外部からの静電界に対
する特性変動耐性が所定未満である制御ＩＣのみを遮蔽
するようにしてもよい。
【００２９】前述した実施の形態では、駆動制御回路に
対する外部の静電界からの影響を抑制すべく、駆動制御
回路を静電界が発生し得る領域の外に配置したり、駆動
制御回路を静電界から遮蔽したりする解決手段が用いら
れたが、別の手段としては、駆動制御回路を構成する能
動素子の封止剤に、外部の静電界に対する特性変動耐性
が所定以上である樹脂を用いること、また、能動素子
に、樹脂内におけるイオンの分極現象に対する特性変動
耐性が所定以上である能動素子を用いることが考えられ
るが、これらの手段を用いた場合にも、前述した実施の
形態における場合と同様の効果を奏することができる。
対する外部の静電界からの影響を抑制すべく、駆動制御
回路を静電界が発生し得る領域の外に配置したり、駆動
制御回路を静電界から遮蔽したりする解決手段が用いら
れたが、別の手段としては、駆動制御回路を構成する能
動素子の封止剤に、外部の静電界に対する特性変動耐性
が所定以上である樹脂を用いること、また、能動素子
に、樹脂内におけるイオンの分極現象に対する特性変動
耐性が所定以上である能動素子を用いることが考えられ
るが、これらの手段を用いた場合にも、前述した実施の
形態における場合と同様の効果を奏することができる。
【００３０】
【発明の効果】本願の請求項１の発明によれば、所定の
外部回路に対する主電流をスイッチングする半導体素子
と該半導体素子を駆動させる駆動制御回路とを備えた半
導体デバイスにおいて、該駆動制御回路が、上記半導体
素子への電圧印加に伴ない、上記半導体デバイス内で静
電界が発生し得る領域の外に配置されているので、駆動
制御回路が静電界から影響を受けて誤作動する惧れをな
くすることができ、スイッチング素子の正常な動作を確
保することが可能となる。
外部回路に対する主電流をスイッチングする半導体素子
と該半導体素子を駆動させる駆動制御回路とを備えた半
導体デバイスにおいて、該駆動制御回路が、上記半導体
素子への電圧印加に伴ない、上記半導体デバイス内で静
電界が発生し得る領域の外に配置されているので、駆動
制御回路が静電界から影響を受けて誤作動する惧れをな
くすることができ、スイッチング素子の正常な動作を確
保することが可能となる。
【００３１】また、本願の請求項２の発明によれば、所
定の外部回路に対する主電流をスイッチングする半導体
素子と該半導体素子を駆動させる駆動制御回路とを備え
た半導体デバイスにおいて、該駆動制御回路を構成する
素子のうち、外部環境からの保護用に樹脂封止される能
動素子が、上記半導体素子への電圧印加に伴ない、上記
半導体デバイス内で静電界が発生し得る領域の外に配置
されているので、駆動制御回路が静電界から影響を受け
て誤作動する惧れをなくすることができ、スイッチング
素子の正常な動作を確保することが可能となる。
定の外部回路に対する主電流をスイッチングする半導体
素子と該半導体素子を駆動させる駆動制御回路とを備え
た半導体デバイスにおいて、該駆動制御回路を構成する
素子のうち、外部環境からの保護用に樹脂封止される能
動素子が、上記半導体素子への電圧印加に伴ない、上記
半導体デバイス内で静電界が発生し得る領域の外に配置
されているので、駆動制御回路が静電界から影響を受け
て誤作動する惧れをなくすることができ、スイッチング
素子の正常な動作を確保することが可能となる。
【００３２】更に、本願の請求項３の発明によれば、所
定の外部回路に対する主電流をスイッチングする半導体
素子と該半導体素子を駆動させる駆動制御回路とを備え
た半導体デバイスにおいて、該駆動制御回路を構成する
素子のうち、回路の主動作を制御可能な制御ＩＣのみ
が、上記半導体素子への電圧印加に伴ない、上記半導体
デバイス内で静電界が発生し得る領域の外に配置されて
いるので、駆動制御回路が静電界から影響を受けて誤作
動する惧れをなくすることができ、スイッチング素子の
正常な動作を確保することが可能となる。
定の外部回路に対する主電流をスイッチングする半導体
素子と該半導体素子を駆動させる駆動制御回路とを備え
た半導体デバイスにおいて、該駆動制御回路を構成する
素子のうち、回路の主動作を制御可能な制御ＩＣのみ
が、上記半導体素子への電圧印加に伴ない、上記半導体
デバイス内で静電界が発生し得る領域の外に配置されて
いるので、駆動制御回路が静電界から影響を受けて誤作
動する惧れをなくすることができ、スイッチング素子の
正常な動作を確保することが可能となる。
【００３３】また、更に、本願の請求項４の発明によれ
ば、所定の外部回路に対する主電流をスイッチングする
半導体素子と該半導体素子を駆動させる駆動制御回路と
を備えた半導体デバイスにおいて、該駆動制御回路が、
上記半導体素子への電圧印加に伴ない、上記半導体デバ
イス内で静電界が発生し得る領域から遮蔽部材で遮蔽さ
れているので、駆動制御回路が静電界から影響を受けて
誤作動する惧れをなくすることができ、スイッチング素
子の正常な動作を確保することが可能となる。
ば、所定の外部回路に対する主電流をスイッチングする
半導体素子と該半導体素子を駆動させる駆動制御回路と
を備えた半導体デバイスにおいて、該駆動制御回路が、
上記半導体素子への電圧印加に伴ない、上記半導体デバ
イス内で静電界が発生し得る領域から遮蔽部材で遮蔽さ
れているので、駆動制御回路が静電界から影響を受けて
誤作動する惧れをなくすることができ、スイッチング素
子の正常な動作を確保することが可能となる。
【００３４】また、更に、本願の請求項５の発明によれ
ば、所定の外部回路に対する主電流をスイッチングする
半導体素子と該半導体素子を駆動させる駆動制御回路と
を備えた半導体デバイスにおいて、該駆動制御回路を構
成する素子のうち、外部環境からの保護用に樹脂封止さ
れる能動素子が、上記半導体素子への電圧印加に伴な
い、上記半導体デバイス内で静電界が発生し得る領域か
ら遮蔽部材で遮蔽されているので、駆動制御回路が静電
界から影響を受けて誤作動する惧れをなくすることがで
き、スイッチング素子の正常な動作を確保することが可
能となる。
ば、所定の外部回路に対する主電流をスイッチングする
半導体素子と該半導体素子を駆動させる駆動制御回路と
を備えた半導体デバイスにおいて、該駆動制御回路を構
成する素子のうち、外部環境からの保護用に樹脂封止さ
れる能動素子が、上記半導体素子への電圧印加に伴な
い、上記半導体デバイス内で静電界が発生し得る領域か
ら遮蔽部材で遮蔽されているので、駆動制御回路が静電
界から影響を受けて誤作動する惧れをなくすることがで
き、スイッチング素子の正常な動作を確保することが可
能となる。
【００３５】また、更に、本願の請求項６の発明によれ
ば、所定の外部回路に対する主電流をスイッチングする
半導体素子と該半導体素子を駆動させる駆動制御回路と
を備えた半導体デバイスにおいて、該駆動制御回路を構
成する素子のうち、回路の主動作を制御可能な制御ＩＣ
のみが、上記半導体素子への電圧印加に伴ない、上記半
導体デバイス内で静電界が発生し得る領域から遮蔽部材
で遮蔽されているので、駆動制御回路が静電界から影響
を受けて誤作動する惧れをなくすることができ、スイッ
チング素子の正常な動作を確保することが可能となる。
ば、所定の外部回路に対する主電流をスイッチングする
半導体素子と該半導体素子を駆動させる駆動制御回路と
を備えた半導体デバイスにおいて、該駆動制御回路を構
成する素子のうち、回路の主動作を制御可能な制御ＩＣ
のみが、上記半導体素子への電圧印加に伴ない、上記半
導体デバイス内で静電界が発生し得る領域から遮蔽部材
で遮蔽されているので、駆動制御回路が静電界から影響
を受けて誤作動する惧れをなくすることができ、スイッ
チング素子の正常な動作を確保することが可能となる。
【００３６】また、更に、本願の請求項７の発明によれ
ば、所定の外部回路に対する主電流をスイッチングする
半導体素子と該半導体素子を駆動させる駆動制御回路と
を備えた半導体デバイスにおいて、該駆動制御回路を構
成する素子のうち、外部環境からの保護用に樹脂封止さ
れる能動素子の封止剤として、外部の静電界に対する特
性変動耐性が所定以上である樹脂が用いられるので、駆
動制御回路が静電界から影響を受けて誤作動する惧れを
なくすることができ、スイッチング素子の正常な動作を
確保することが可能となる。
ば、所定の外部回路に対する主電流をスイッチングする
半導体素子と該半導体素子を駆動させる駆動制御回路と
を備えた半導体デバイスにおいて、該駆動制御回路を構
成する素子のうち、外部環境からの保護用に樹脂封止さ
れる能動素子の封止剤として、外部の静電界に対する特
性変動耐性が所定以上である樹脂が用いられるので、駆
動制御回路が静電界から影響を受けて誤作動する惧れを
なくすることができ、スイッチング素子の正常な動作を
確保することが可能となる。
【００３７】また、更に、本願の請求項８の発明によれ
ば、所定の外部回路に対する主電流をスイッチングする
半導体素子と該半導体素子を駆動させる駆動制御回路と
を備えた半導体デバイスにおいて、該駆動制御回路を構
成する素子のうち、外部環境からの保護用に樹脂封止さ
れる能動素子として、樹脂内におけるイオンの分極現象
に対する特性変動耐性が所定以上である素子が用いられ
るので、駆動制御回路が静電界から影響を受けて誤作動
する惧れをなくすることができ、スイッチング素子の正
常な動作を確保することが可能となる。
ば、所定の外部回路に対する主電流をスイッチングする
半導体素子と該半導体素子を駆動させる駆動制御回路と
を備えた半導体デバイスにおいて、該駆動制御回路を構
成する素子のうち、外部環境からの保護用に樹脂封止さ
れる能動素子として、樹脂内におけるイオンの分極現象
に対する特性変動耐性が所定以上である素子が用いられ
るので、駆動制御回路が静電界から影響を受けて誤作動
する惧れをなくすることができ、スイッチング素子の正
常な動作を確保することが可能となる。
【図１】 本発明の実施の形態１に係る半導体デバイス
の内部構造を示す縦断面説明図である。
の内部構造を示す縦断面説明図である。
【図２】 本発明の実施の形態２に係る半導体デバイス
の内部構造を示す縦断面説明図である。
の内部構造を示す縦断面説明図である。
【図３】 本発明の実施の形態３に係る半導体デバイス
の内部構造を示す縦断面説明図である。
の内部構造を示す縦断面説明図である。
【図４】 本発明の実施の形態４に係る半導体デバイス
の内部構造を示す縦断面説明図である。
の内部構造を示す縦断面説明図である。
【図５】 従来の半導体デバイスの内部構造を示す縦断
面説明図である。
面説明図である。
【図６】 樹脂に含まれる臭素イオンの配列状態を概略
的に示す説明図である。
的に示す説明図である。
【図７】 電界による樹脂内の臭素イオンへの影響をあ
らわす説明図である。
らわす説明図である。
１ 筐体，２Ａ，２Ｂ スイッチング素子，５Ａ，５Ｂ
電極端子，６ プリント基板，７ プリント基板上の
各種素子，８ 駆動制御回路，１０ スイッチング素子
用半導体デバイス，１５ 静電界発生領域，２７ 能動
素子，３３ 遮蔽プレート
電極端子，６ プリント基板，７ プリント基板上の
各種素子，８ 駆動制御回路，１０ スイッチング素子
用半導体デバイス，１５ 静電界発生領域，２７ 能動
素子，３３ 遮蔽プレート
Claims (8)
- 【請求項１】 所定の外部回路に対する主電流をスイッ
チングする半導体素子と該半導体素子を駆動させる駆動
制御回路とを備えた半導体デバイスにおいて、 上記駆動制御回路が、上記半導体素子への電圧印加に伴
ない、上記半導体デバイス内で静電界が発生し得る領域
の外に配置されていることを特徴とする半導体デバイ
ス。 - 【請求項２】 所定の外部回路に対する主電流をスイッ
チングする半導体素子と該半導体素子を駆動させる駆動
制御回路とを備えた半導体デバイスにおいて、 上記駆動制御回路を構成する素子のうち、外部環境から
の保護用に樹脂封止される能動素子が、上記半導体素子
への電圧印加に伴ない、上記半導体デバイス内で静電界
が発生し得る領域の外に配置されていることを特徴とす
る半導体デバイス。 - 【請求項３】 所定の外部回路に対する主電流をスイッ
チングする半導体素子と該半導体素子を駆動させる駆動
制御回路とを備えた半導体デバイスにおいて、 上記駆動制御回路を構成する素子のうち、回路の主動作
を制御可能な制御ＩＣのみが、上記半導体素子への電圧
印加に伴ない、上記半導体デバイス内で静電界が発生し
得る領域の外に配置されていることを特徴とする半導体
デバイス。 - 【請求項４】 所定の外部回路に対する主電流をスイッ
チングする半導体素子と該半導体素子を駆動させる駆動
制御回路とを備えた半導体デバイスにおいて、 上記駆動制御回路が、上記半導体素子への電圧印加に伴
ない、上記半導体デバイス内で静電界が発生し得る領域
から遮蔽部材で遮蔽されていることを特徴とする半導体
デバイス。 - 【請求項５】 所定の外部回路に対する主電流をスイッ
チングする半導体素子と該半導体素子を駆動させる駆動
制御回路とを備えた半導体デバイスにおいて、 上記駆動制御回路を構成する素子のうち、外部環境から
の保護用に樹脂封止される能動素子が、上記半導体素子
への電圧印加に伴ない、上記半導体デバイス内で静電界
が発生し得る領域から遮蔽部材で遮蔽されていることを
特徴とする半導体デバイス。 - 【請求項６】 所定の外部回路に対する主電流をスイッ
チングする半導体素子と該半導体素子を駆動させる駆動
制御回路とを備えた半導体デバイスにおいて、 上記駆動制御回路を構成する素子のうち、回路の主動作
を制御可能な制御ＩＣのみが、上記半導体素子への電圧
印加に伴ない、上記半導体デバイス内で静電界が発生し
得る領域から遮蔽部材で遮蔽されていることを特徴とす
る半導体デバイス。 - 【請求項７】 所定の外部回路に対する主電流をスイッ
チングする半導体素子と該半導体素子を駆動させる駆動
制御回路とを備えた半導体デバイスにおいて、 上記駆動制御回路を構成する素子のうち、外部環境から
の保護用に樹脂封止される能動素子の封止剤として、外
部の静電界に対する特性変動耐性が所定以上である樹脂
が用いられることを特徴とする半導体デバイス。 - 【請求項８】 所定の外部回路に対する主電流をスイッ
チングする半導体素子と該半導体素子を駆動させる駆動
制御回路とを備えた半導体デバイスにおいて、 上記駆動制御回路を構成する素子のうち、外部環境から
の保護用に樹脂封止される能動素子として、樹脂内にお
けるイオンの分極現象に対する特性変動耐性が所定以上
である素子が用いられることを特徴とする半導体デバイ
ス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000259143A JP4190710B2 (ja) | 2000-08-29 | 2000-08-29 | 半導体デバイス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000259143A JP4190710B2 (ja) | 2000-08-29 | 2000-08-29 | 半導体デバイス |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002076260A true JP2002076260A (ja) | 2002-03-15 |
| JP4190710B2 JP4190710B2 (ja) | 2008-12-03 |
Family
ID=18747353
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000259143A Expired - Lifetime JP4190710B2 (ja) | 2000-08-29 | 2000-08-29 | 半導体デバイス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4190710B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP4220704A1 (en) * | 2022-01-27 | 2023-08-02 | Infineon Technologies AG | Printed circuit board, power semiconductor module arrangement comprising a printed circuit board, and method for assembling the same |
-
2000
- 2000-08-29 JP JP2000259143A patent/JP4190710B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP4220704A1 (en) * | 2022-01-27 | 2023-08-02 | Infineon Technologies AG | Printed circuit board, power semiconductor module arrangement comprising a printed circuit board, and method for assembling the same |
| US12002740B2 (en) | 2022-01-27 | 2024-06-04 | Infineon Technologies Ag | Printed circuit board, power semiconductor module arrangement comprising a printed circuit board, and method for assembling the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4190710B2 (ja) | 2008-12-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI573240B (zh) | 低電磁干擾電路之封裝組態 | |
| WO2013187120A1 (ja) | 半導体装置 | |
| US9042103B2 (en) | Power semiconductor module with asymmetrical lead spacing | |
| KR20150140600A (ko) | 전력용 반도체장치 | |
| US10985110B2 (en) | Semiconductor package having an electromagnetic shielding structure and method for producing the same | |
| US20110233759A1 (en) | Semiconductor device | |
| CN107492531B (zh) | 半导体装置 | |
| JPWO2007026945A1 (ja) | 回路装置およびその製造方法 | |
| US20020158327A1 (en) | Semiconductor device | |
| JP5968542B2 (ja) | パワーモジュール | |
| US6664629B2 (en) | Semiconductor device | |
| US20100270992A1 (en) | Semiconductor device | |
| JP4190710B2 (ja) | 半導体デバイス | |
| WO2018096573A1 (ja) | 半導体モジュール | |
| JP4246040B2 (ja) | 半導体装置の実装体 | |
| NL2021292B1 (en) | Electronic module | |
| KR102499825B1 (ko) | 패키지형 전력 반도체 장치 | |
| CN219269154U (zh) | 封装体 | |
| CN216928587U (zh) | 半导体模块 | |
| US11670558B2 (en) | Semiconductor device | |
| US12002782B2 (en) | Semiconductor device with plate-shaped conductor | |
| JP2013187266A (ja) | リードフレーム及び半導体モジュール | |
| KR200260706Y1 (ko) | 전력용 반도체 모듈 | |
| KR100344225B1 (ko) | 전력 반도체 모듈의 수분침투 방지장치 | |
| JP2023075744A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060126 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071128 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071204 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080131 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080624 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080820 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080909 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080917 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110926 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 4190710 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110926 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120926 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130926 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |