JP2002076260A - 半導体デバイス - Google Patents
半導体デバイスInfo
- Publication number
- JP2002076260A JP2002076260A JP2000259143A JP2000259143A JP2002076260A JP 2002076260 A JP2002076260 A JP 2002076260A JP 2000259143 A JP2000259143 A JP 2000259143A JP 2000259143 A JP2000259143 A JP 2000259143A JP 2002076260 A JP2002076260 A JP 2002076260A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- control circuit
- drive control
- semiconductor element
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
- H01L2224/45124—Aluminium (Al) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
- H01L2924/13055—Insulated gate bipolar transistor [IGBT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3025—Electromagnetic shielding
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
圧印加に伴ない、半導体デバイス内の導電部分間に生じ
る静電界の影響を受けずに、駆動制御回路の正常動作を
確保し得る半導体デバイスを提供する。 【解決手段】 所定の外部回路に対する主電流をスイッ
チングする半導体素子と該半導体素子を駆動させる駆動
制御回路とを備えた半導体デバイスにおいて、上記駆動
制御回路を、上記半導体素子への電圧印加に伴ない、上
記半導体デバイス内で静電界が発生し得る領域の外に配
置する。
Description
スに、より詳しくは、例えばインバータ装置等の電力変
換用装置への利用に適した半導体デバイスに関する。
が組み込まれた集積デバイスが多用されている。かかる
集積デバイスとしては、例えば、絶縁ゲートバイポーラ
モードトランジスタ(IGBT)素子等の半導体スイッ
チング素子とともに、そのスイッチング素子を駆動させ
る駆動制御回路が組み込まれ、主にインバータ装置等の
電力変換装置に利用されるスイッチング用半導体デバイ
スが知られている。
イスの内部構造を概略的に示す。この半導体デバイス6
0では、本体外形をなす筐体61内で、ベース板63上
に、半導体チップであるスイッチング素子62A,62
Bが、絶縁プレート64A,64Bを介して配置される
とともに、電極端子65A,65Bの一端部が接合され
ている。電極端子65A,65Bは、曲折しつつ上方へ
延び、その他端部が、筐体61の上面から露出して、外
部端子として用いられる。
ート64Aの上方に、プリント基板66と、該プリント
基板66上に実装されたスイッチング素子駆動制御I
C,チップトランジスタ,チップダイオード等を含む各
種素子(これらをまとめて符号67であらわす)とから
なる駆動制御回路68が配設されている。駆動制御回路
68における各種素子67は、電極端子65Aの水平部
分65aとプリント基板66との間に配置されている。
ス60を含む集積デバイスでは、一般に、デバイス本体
の小型化を図るべく、半導体素子(ここではスイッチン
グ素子)及びその制御回路が同一の筐体内に内蔵される
構造を有し、筐体内に、各種の素子及び電極端子の導電
部分が近接した状態で配置される。かかる構造では、ス
イッチングしようとする直流主回路に電圧を印加するに
伴ない、上記導電部分の間の領域に静電界が発生し得
る。上記スイッチング用半導体デバイス60の場合に
は、電極端子65Aの水平部分とプリント基板66上の
配線パターンとの間の領域80(網目状のハッチングで
示す)に、静電界が発生する。この静電界の強さは、導
電部分間の距離に反比例し、印加電圧に比例するため、
半導体デバイスの小型化及び高電圧化に伴ない、大きく
なることが知られている。
路68における制御IC,チップトランジスタ,チップ
ダイオード等の能動素子は、通常、外部環境からの保護
等を目的として、樹脂封止されている。この封止剤とし
ては、例えばBr化合物,Sb化合物等の樹脂を難燃化
する成分が添加されたものが用いられる。樹脂内では、
Br化合物のごく微量のみがイオン化する。この臭素イ
オンは、樹脂内で均等に分布しており、全体としては中
和状態を保っている。しかしながら、前述したように直
流主回路に電圧を印加するに伴ない、半導体デバイス内
の導電部分間の領域に静電界が発生すると、図7で特定
の能動素子70の場合について示すように、臭素イオン
は、樹脂69内で分極現象をあらわす。静電界は、矢印
方向に印加される。これにより、樹脂69内のイオンが
駆動制御回路68に含まれる各能動素子に対しあたかも
ゲートのように作用して、駆動制御回路68の誤作動を
引き起こす。その結果、駆動制御回路68の駆動対象で
あるスイッチング素子62A,62Bの動作に異常を来
たす惧れがある。
たもので、スイッチングしようとする所定の回路への電
圧印加に伴ない、デバイス内の導電部分間に生じる静電
界の影響を受けずに、駆動制御回路の正常動作を確保し
得る半導体デバイスを提供することを目的とする。
定の外部回路に対する主電流をスイッチングする半導体
素子と該半導体素子を駆動させる駆動制御回路とを備え
た半導体デバイスにおいて、該駆動制御回路が、上記半
導体素子への電圧印加に伴ない、上記半導体デバイス内
で静電界が発生し得る領域の外に配置されていることを
特徴としたものである。
路に対する主電流をスイッチングする半導体素子と該半
導体素子を駆動させる駆動制御回路とを備えた半導体デ
バイスにおいて、該駆動制御回路を構成する素子のう
ち、外部環境からの保護用に樹脂封止される能動素子
が、上記半導体素子への電圧印加に伴ない、上記半導体
デバイス内で静電界が発生し得る領域の外に配置されて
いることを特徴としたものである。
路に対する主電流をスイッチングする半導体素子と該半
導体素子を駆動させる駆動制御回路とを備えた半導体デ
バイスにおいて、該駆動制御回路を構成する素子のう
ち、回路の主動作を制御可能な制御ICのみが、上記半
導体素子への電圧印加に伴ない、上記半導体デバイス内
で静電界が発生し得る領域の外に配置されていることを
特徴としたものである。
外部回路に対する主電流をスイッチングする半導体素子
と該半導体素子を駆動させる駆動制御回路とを備えた半
導体デバイスにおいて、該駆動制御回路が、上記半導体
素子への電圧印加に伴ない、上記半導体デバイス内で静
電界が発生し得る領域から遮蔽部材で遮蔽されているこ
とを特徴としたものである。
外部回路に対する主電流をスイッチングする半導体素子
と該半導体素子を駆動させる駆動制御回路とを備えた半
導体デバイスにおいて、該駆動制御回路を構成する素子
のうち、外部環境からの保護用に樹脂封止される能動素
子が、上記半導体素子への電圧印加に伴ない、上記半導
体デバイス内で静電界が発生し得る領域から遮蔽部材で
遮蔽されていることを特徴としたものである。
外部回路に対する主電流をスイッチングする半導体素子
と該半導体素子を駆動させる駆動制御回路とを備えた半
導体デバイスにおいて、該駆動制御回路を構成する素子
のうち、回路の主動作を制御可能な制御ICのみが、上
記半導体素子への電圧印加に伴ない、上記半導体デバイ
ス内で静電界が発生し得る領域から遮蔽部材で遮蔽され
ていることを特徴としたものである。
外部回路に対する主電流をスイッチングする半導体素子
と該半導体素子を駆動させる駆動制御回路とを備えた半
導体デバイスにおいて、該駆動制御回路を構成する素子
のうち、外部環境からの保護用に樹脂封止される能動素
子の封止剤として、外部の静電界に対する特性変動耐性
が所定以上である樹脂が用いられることを特徴としたも
のである。
外部回路に対する主電流をスイッチングする半導体素子
と該半導体素子を駆動させる駆動制御回路とを備えた半
導体デバイスにおいて、該駆動制御回路を構成する素子
のうち、外部環境からの保護用に樹脂封止される能動素
子として、樹脂内におけるイオンの分極現象に対する特
性変動耐性が所定以上である素子が用いられることを特
徴としたものである。
て、添付図面を参照しながら説明する。 実施の形態1.図1は、本発明の実施の形態1に係る半
導体デバイスの内部構造を示す縦断面説明図である。こ
の半導体デバイス10は、インバータ装置等の電力変換
装置内のスイッチング用デバイスとして利用可能であ
り、半導体チップである半導体スイッチング素子2A,
2Bとともに、該スイッチング素子2A,2Bを駆動さ
せる駆動制御回路8が同一の筐体1に組み込まれてなる
ものである。
Bが、本体底面をなすベース板3上の絶縁プレート4
A,4Bに、銅製の配線パターン11A,11Bを介し
て設けられている。スイッチング素子2A,2Bとして
は、絶縁ゲートバイポーラモードトランジスタ(IGB
T)素子が用いられる。また、ベース板3上の絶縁プレ
ート4A,4Bに、銅製の配線パターン12A,12B
を介して電極端子5A,5Bの一端部が接合されてい
る。これら電極端子5A,5Bは、曲折しつつ上方へ延
び、その他端部が、筐体1の上面から露出し、外部端子
として作用する。
子の導電部分間の領域、すなわち静電界が発生し得る領
域(ここでは、電極端子5Aの水平部分5aの下側領域
12)の外に、プリント基板6と該プリント基板6上に
実装された複数個の制御IC,チップトランジスタ,チ
ップダイオード等の各種素子(これらをまとめて符号7
で示す)とからなる駆動制御回路8が配設されている。
プリント基板6には、その平面方向に沿って、各種素子
を接続するための配線パターン(不図示)が形成されて
いる。プリント基板6は、絶縁プレート4A,4B上の
各配線パターン11A,12Bに、それぞれ、アルミワ
イヤ13,14を介して接続されている。
ト4A上の配線パターン12Aとが、アルミワイヤ9A
を介して接続されるとともに、スイッチング素子2Bと
絶縁プレート4B上の配線パターン12Bとが、アルミ
ワイヤ9Bを介して接続されている。すなわち、この半
導体デバイス10では、電極端子5A→絶縁プレート4
A上の配線パターン12A→アルミワイヤ電極9A→ス
イッチング素子4A→絶縁プレート4A上の配線パター
ン11A→アルミワイヤ13→プリント基板6上の配線
パターン→各種素子7→プリント基板6上の配線パター
ン→アルミワイヤ14→絶縁プレート4B上の配線パタ
ーン12B→電極端子5Bという電流経路が構成されて
いる。
ングしようとする直流主回路に電圧を印加するに伴な
い、電極端子5Aの水平部分5aの下側領域15に、静
電界が発生し得る。半導体デバイス10では、駆動制御
回路8が、静電界が発生し得る領域15の外に配置され
ているため、図6及び7を参照して説明したように、駆
動制御回路8を構成する各種の能動素子が静電界から影
響を受けて、能動素子を封止する樹脂内のイオンが分極
される惧れはない。その結果、スイッチング素子2A,
2Bを駆動させる駆動制御回路8の誤作動を抑制するこ
とができ、スイッチング素子2A,2Bの正常動作を確
保することが可能となる。
明する。なお、以下の説明では、上記実施の形態1にお
ける場合と同じものについては、同一の符号を付し、そ
れ以上の説明を省略する。 実施の形態2.図2は、本発明の実施の形態2に係る半
導体デバイスの内部構造を示す縦断面説明図である。半
導体デバイス20は、上記実施の形態1に係る半導体デ
バイスとほぼ同じ構成を有するもので、この実施の形態
2では、駆動制御回路28を構成し、プリント基板26
上に実装される各種素子のうち、制御IC,チップトラ
ンジスタ,チップダイオード等の樹脂封止される能動素
子(これらをまとめて符号27であらわす)が、静電界
が発生し得る領域(ここでは、プリント基板26と電極
端子5Aの水平部分5aとの間の領域12)の外に配置
されている。
動制御回路8を構成する各種の能動素子が静電界から影
響を受けて、上記能動素子を封止する樹脂内のイオンが
分極される惧れはない。その結果、スイッチング素子2
A,2Bを駆動させる駆動制御回路28の誤作動を抑制
することができ、スイッチング素子2A,2Bの正常動
作を確保することが可能である。
路28を構成する素子のうち、制御IC,チップトラン
ジスタ,チップダイオード等の樹脂封止された能動素子
が、静電界が発生し得る領域の外に配置されているが、
これに限定されることはなく、例えば、駆動制御回路2
8を構成する素子のうち、回路の主動作を制御可能な制
御ICのみが、静電界が発生し得る領域の外に配置され
ていても、実施の形態2における場合と同様の効果を奏
することができる。
態3に係る半導体デバイスの内部構造を示す縦断面説明
図である。この半導体デバイス30では、電極端子5A
の水平部分5aの下側に、プリント基板36と、該プリ
ント基板36上に実装された複数個の制御IC,チップ
トランジスタ,チップダイオード等を含む各種素子(こ
れらをまとめて符号37であらわす)とからなる駆動制
御回路38が配設されている。更に、この実施の形態3
では、駆動制御回路38の上側に、そのサイズにほぼ対
応する遮蔽プレート33がプリント基板36と水平に取
り付けられている。この遮蔽プレート33は、電極端子
5Aの水平部分5aの下側に発生し得る静電界から駆動
制御回路38を遮蔽することができる材質(例えば金属
など)からなるものである。これにより、この半導体デ
バイス30では、駆動制御回路38が、静電界が発生し
得る領域35の外に維持されることになる。
動制御回路38を構成する各種の能動素子が静電界から
影響を受けて、上記能動素子を封止する樹脂内のイオン
が分極される惧れはない。その結果、スイッチング素子
2A,2Bを駆動させる駆動制御回路38の誤作動を抑
制することができ、スイッチング素子2A,2Bの正常
動作を確保することが可能である。
態4に係る半導体デバイスの内部構造を示す縦断面説明
図である。この半導体デバイス40では、電極端子5A
の水平部分5aの下側に、プリント基板46と、該プリ
ント基板46上に実装された各種素子とからなる駆動制
御回路48が配設されている。更に、この実施の形態4
では、プリント基板46上に実装される各種素子のう
ち、複数個の制御IC,チップトランジスタ,チップダ
イオード等の能動素子(これらをまとめて符号47であ
らわす)の上面側に、そのサイズにほぼ対応する遮蔽プ
レート43が取り付けられている。この遮蔽プレート4
3は、上記実施の形態3における遮蔽プレート33と同
じく、電極端子5Aの水平部分5aの下側に発生し得る
静電界から駆動制御回路48を遮蔽することができる材
質(例えば金属など)からなるものである。これによ
り、この半導体デバイス40では、駆動制御回路48に
含まれる能動素子が、静電界が発生し得る領域45に影
響されることなく、正常動作を維持することができる。
動制御回路48を構成する各種の能動素子が静電界から
影響を受けて、上記能動素子47を封止する樹脂内のイ
オンが分極される惧れはない。その結果、スイッチング
素子2A,2Bを駆動させる駆動制御回路48の誤作動
を抑制することができ、スイッチング素子2A,2Bの
正常動作を確保することが可能である。
路48に含まれる能動素子47の全てを静電界から遮蔽
する場合について説明したが、これに限定されることな
く、上記能動素子47のうち、例えば制御ICのみを遮
蔽するようにしてもよい。また、外部からの静電界に対
する特性変動耐性が所定未満である制御ICのみを遮蔽
するようにしてもよい。
対する外部の静電界からの影響を抑制すべく、駆動制御
回路を静電界が発生し得る領域の外に配置したり、駆動
制御回路を静電界から遮蔽したりする解決手段が用いら
れたが、別の手段としては、駆動制御回路を構成する能
動素子の封止剤に、外部の静電界に対する特性変動耐性
が所定以上である樹脂を用いること、また、能動素子
に、樹脂内におけるイオンの分極現象に対する特性変動
耐性が所定以上である能動素子を用いることが考えられ
るが、これらの手段を用いた場合にも、前述した実施の
形態における場合と同様の効果を奏することができる。
外部回路に対する主電流をスイッチングする半導体素子
と該半導体素子を駆動させる駆動制御回路とを備えた半
導体デバイスにおいて、該駆動制御回路が、上記半導体
素子への電圧印加に伴ない、上記半導体デバイス内で静
電界が発生し得る領域の外に配置されているので、駆動
制御回路が静電界から影響を受けて誤作動する惧れをな
くすることができ、スイッチング素子の正常な動作を確
保することが可能となる。
定の外部回路に対する主電流をスイッチングする半導体
素子と該半導体素子を駆動させる駆動制御回路とを備え
た半導体デバイスにおいて、該駆動制御回路を構成する
素子のうち、外部環境からの保護用に樹脂封止される能
動素子が、上記半導体素子への電圧印加に伴ない、上記
半導体デバイス内で静電界が発生し得る領域の外に配置
されているので、駆動制御回路が静電界から影響を受け
て誤作動する惧れをなくすることができ、スイッチング
素子の正常な動作を確保することが可能となる。
定の外部回路に対する主電流をスイッチングする半導体
素子と該半導体素子を駆動させる駆動制御回路とを備え
た半導体デバイスにおいて、該駆動制御回路を構成する
素子のうち、回路の主動作を制御可能な制御ICのみ
が、上記半導体素子への電圧印加に伴ない、上記半導体
デバイス内で静電界が発生し得る領域の外に配置されて
いるので、駆動制御回路が静電界から影響を受けて誤作
動する惧れをなくすることができ、スイッチング素子の
正常な動作を確保することが可能となる。
ば、所定の外部回路に対する主電流をスイッチングする
半導体素子と該半導体素子を駆動させる駆動制御回路と
を備えた半導体デバイスにおいて、該駆動制御回路が、
上記半導体素子への電圧印加に伴ない、上記半導体デバ
イス内で静電界が発生し得る領域から遮蔽部材で遮蔽さ
れているので、駆動制御回路が静電界から影響を受けて
誤作動する惧れをなくすることができ、スイッチング素
子の正常な動作を確保することが可能となる。
ば、所定の外部回路に対する主電流をスイッチングする
半導体素子と該半導体素子を駆動させる駆動制御回路と
を備えた半導体デバイスにおいて、該駆動制御回路を構
成する素子のうち、外部環境からの保護用に樹脂封止さ
れる能動素子が、上記半導体素子への電圧印加に伴な
い、上記半導体デバイス内で静電界が発生し得る領域か
ら遮蔽部材で遮蔽されているので、駆動制御回路が静電
界から影響を受けて誤作動する惧れをなくすることがで
き、スイッチング素子の正常な動作を確保することが可
能となる。
ば、所定の外部回路に対する主電流をスイッチングする
半導体素子と該半導体素子を駆動させる駆動制御回路と
を備えた半導体デバイスにおいて、該駆動制御回路を構
成する素子のうち、回路の主動作を制御可能な制御IC
のみが、上記半導体素子への電圧印加に伴ない、上記半
導体デバイス内で静電界が発生し得る領域から遮蔽部材
で遮蔽されているので、駆動制御回路が静電界から影響
を受けて誤作動する惧れをなくすることができ、スイッ
チング素子の正常な動作を確保することが可能となる。
ば、所定の外部回路に対する主電流をスイッチングする
半導体素子と該半導体素子を駆動させる駆動制御回路と
を備えた半導体デバイスにおいて、該駆動制御回路を構
成する素子のうち、外部環境からの保護用に樹脂封止さ
れる能動素子の封止剤として、外部の静電界に対する特
性変動耐性が所定以上である樹脂が用いられるので、駆
動制御回路が静電界から影響を受けて誤作動する惧れを
なくすることができ、スイッチング素子の正常な動作を
確保することが可能となる。
ば、所定の外部回路に対する主電流をスイッチングする
半導体素子と該半導体素子を駆動させる駆動制御回路と
を備えた半導体デバイスにおいて、該駆動制御回路を構
成する素子のうち、外部環境からの保護用に樹脂封止さ
れる能動素子として、樹脂内におけるイオンの分極現象
に対する特性変動耐性が所定以上である素子が用いられ
るので、駆動制御回路が静電界から影響を受けて誤作動
する惧れをなくすることができ、スイッチング素子の正
常な動作を確保することが可能となる。
の内部構造を示す縦断面説明図である。
の内部構造を示す縦断面説明図である。
の内部構造を示す縦断面説明図である。
の内部構造を示す縦断面説明図である。
面説明図である。
的に示す説明図である。
らわす説明図である。
電極端子,6 プリント基板,7 プリント基板上の
各種素子,8 駆動制御回路,10 スイッチング素子
用半導体デバイス,15 静電界発生領域,27 能動
素子,33 遮蔽プレート
Claims (8)
- 【請求項1】 所定の外部回路に対する主電流をスイッ
チングする半導体素子と該半導体素子を駆動させる駆動
制御回路とを備えた半導体デバイスにおいて、 上記駆動制御回路が、上記半導体素子への電圧印加に伴
ない、上記半導体デバイス内で静電界が発生し得る領域
の外に配置されていることを特徴とする半導体デバイ
ス。 - 【請求項2】 所定の外部回路に対する主電流をスイッ
チングする半導体素子と該半導体素子を駆動させる駆動
制御回路とを備えた半導体デバイスにおいて、 上記駆動制御回路を構成する素子のうち、外部環境から
の保護用に樹脂封止される能動素子が、上記半導体素子
への電圧印加に伴ない、上記半導体デバイス内で静電界
が発生し得る領域の外に配置されていることを特徴とす
る半導体デバイス。 - 【請求項3】 所定の外部回路に対する主電流をスイッ
チングする半導体素子と該半導体素子を駆動させる駆動
制御回路とを備えた半導体デバイスにおいて、 上記駆動制御回路を構成する素子のうち、回路の主動作
を制御可能な制御ICのみが、上記半導体素子への電圧
印加に伴ない、上記半導体デバイス内で静電界が発生し
得る領域の外に配置されていることを特徴とする半導体
デバイス。 - 【請求項4】 所定の外部回路に対する主電流をスイッ
チングする半導体素子と該半導体素子を駆動させる駆動
制御回路とを備えた半導体デバイスにおいて、 上記駆動制御回路が、上記半導体素子への電圧印加に伴
ない、上記半導体デバイス内で静電界が発生し得る領域
から遮蔽部材で遮蔽されていることを特徴とする半導体
デバイス。 - 【請求項5】 所定の外部回路に対する主電流をスイッ
チングする半導体素子と該半導体素子を駆動させる駆動
制御回路とを備えた半導体デバイスにおいて、 上記駆動制御回路を構成する素子のうち、外部環境から
の保護用に樹脂封止される能動素子が、上記半導体素子
への電圧印加に伴ない、上記半導体デバイス内で静電界
が発生し得る領域から遮蔽部材で遮蔽されていることを
特徴とする半導体デバイス。 - 【請求項6】 所定の外部回路に対する主電流をスイッ
チングする半導体素子と該半導体素子を駆動させる駆動
制御回路とを備えた半導体デバイスにおいて、 上記駆動制御回路を構成する素子のうち、回路の主動作
を制御可能な制御ICのみが、上記半導体素子への電圧
印加に伴ない、上記半導体デバイス内で静電界が発生し
得る領域から遮蔽部材で遮蔽されていることを特徴とす
る半導体デバイス。 - 【請求項7】 所定の外部回路に対する主電流をスイッ
チングする半導体素子と該半導体素子を駆動させる駆動
制御回路とを備えた半導体デバイスにおいて、 上記駆動制御回路を構成する素子のうち、外部環境から
の保護用に樹脂封止される能動素子の封止剤として、外
部の静電界に対する特性変動耐性が所定以上である樹脂
が用いられることを特徴とする半導体デバイス。 - 【請求項8】 所定の外部回路に対する主電流をスイッ
チングする半導体素子と該半導体素子を駆動させる駆動
制御回路とを備えた半導体デバイスにおいて、 上記駆動制御回路を構成する素子のうち、外部環境から
の保護用に樹脂封止される能動素子として、樹脂内にお
けるイオンの分極現象に対する特性変動耐性が所定以上
である素子が用いられることを特徴とする半導体デバイ
ス。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000259143A JP4190710B2 (ja) | 2000-08-29 | 2000-08-29 | 半導体デバイス |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000259143A JP4190710B2 (ja) | 2000-08-29 | 2000-08-29 | 半導体デバイス |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002076260A true JP2002076260A (ja) | 2002-03-15 |
JP4190710B2 JP4190710B2 (ja) | 2008-12-03 |
Family
ID=18747353
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000259143A Expired - Lifetime JP4190710B2 (ja) | 2000-08-29 | 2000-08-29 | 半導体デバイス |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4190710B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP4220704A1 (en) * | 2022-01-27 | 2023-08-02 | Infineon Technologies AG | Printed circuit board, power semiconductor module arrangement comprising a printed circuit board, and method for assembling the same |
-
2000
- 2000-08-29 JP JP2000259143A patent/JP4190710B2/ja not_active Expired - Lifetime
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP4220704A1 (en) * | 2022-01-27 | 2023-08-02 | Infineon Technologies AG | Printed circuit board, power semiconductor module arrangement comprising a printed circuit board, and method for assembling the same |
US12002740B2 (en) | 2022-01-27 | 2024-06-04 | Infineon Technologies Ag | Printed circuit board, power semiconductor module arrangement comprising a printed circuit board, and method for assembling the same |
Also Published As
Publication number | Publication date |
---|---|
JP4190710B2 (ja) | 2008-12-03 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI573240B (zh) | 低電磁干擾電路之封裝組態 | |
WO2013187120A1 (ja) | 半導体装置 | |
US9042103B2 (en) | Power semiconductor module with asymmetrical lead spacing | |
KR20150140600A (ko) | 전력용 반도체장치 | |
US10985110B2 (en) | Semiconductor package having an electromagnetic shielding structure and method for producing the same | |
US20110233759A1 (en) | Semiconductor device | |
CN107492531B (zh) | 半导体装置 | |
JPWO2007026945A1 (ja) | 回路装置およびその製造方法 | |
US20020158327A1 (en) | Semiconductor device | |
JP5968542B2 (ja) | パワーモジュール | |
US6664629B2 (en) | Semiconductor device | |
US20100270992A1 (en) | Semiconductor device | |
JP4190710B2 (ja) | 半導体デバイス | |
WO2018096573A1 (ja) | 半導体モジュール | |
JP4246040B2 (ja) | 半導体装置の実装体 | |
NL2021292B1 (en) | Electronic module | |
KR102499825B1 (ko) | 패키지형 전력 반도체 장치 | |
CN219269154U (zh) | 封装体 | |
CN216928587U (zh) | 半导体模块 | |
US11670558B2 (en) | Semiconductor device | |
US12002782B2 (en) | Semiconductor device with plate-shaped conductor | |
JP2013187266A (ja) | リードフレーム及び半導体モジュール | |
KR200260706Y1 (ko) | 전력용 반도체 모듈 | |
KR100344225B1 (ko) | 전력 반도체 모듈의 수분침투 방지장치 | |
JP2023075744A (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060126 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071128 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071204 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080131 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080624 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080820 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080909 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080917 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110926 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 4190710 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110926 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120926 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130926 Year of fee payment: 5 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
EXPY | Cancellation because of completion of term |