JP2002050741A - 半導体抵抗素子およびその製造方法 - Google Patents
半導体抵抗素子およびその製造方法Info
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- JP2002050741A JP2002050741A JP2000235776A JP2000235776A JP2002050741A JP 2002050741 A JP2002050741 A JP 2002050741A JP 2000235776 A JP2000235776 A JP 2000235776A JP 2000235776 A JP2000235776 A JP 2000235776A JP 2002050741 A JP2002050741 A JP 2002050741A
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Abstract
(57)【要約】
【課題】半導体抵抗素子の微細化を図りつつ、高抵抗化
を実現できる半導体抵抗素子およびその製造方法を提供
する。 【解決手段】抵抗素子の電流チャネルが形成されるチャ
ネル形成層４と、前記チャネル形成層４上に形成され、
当該チャネル形成層とのヘテロ接合により、当該ヘテロ
接合近傍の前記電流チャネルに電荷を供給する第１導電
型の不純物を含有するキャリア供給層５ｂを含む第１の
半導体層と、前記第１の半導体層上に形成され、前記キ
ャリア供給層５ｂからの前記電流チャネルへの電荷の供
給を制御する第２導電型の不純物を含有する第２導電型
半導体領域１０を含む第２の半導体層５ａとを有する。
を実現できる半導体抵抗素子およびその製造方法を提供
する。 【解決手段】抵抗素子の電流チャネルが形成されるチャ
ネル形成層４と、前記チャネル形成層４上に形成され、
当該チャネル形成層とのヘテロ接合により、当該ヘテロ
接合近傍の前記電流チャネルに電荷を供給する第１導電
型の不純物を含有するキャリア供給層５ｂを含む第１の
半導体層と、前記第１の半導体層上に形成され、前記キ
ャリア供給層５ｂからの前記電流チャネルへの電荷の供
給を制御する第２導電型の不純物を含有する第２導電型
半導体領域１０を含む第２の半導体層５ａとを有する。
Description
【０００１】
【発明の属する技術分野】本発明は、例えば複数の半導
体層の積層構造内部に電荷の走行可能な電流チャネルを
形成してなる半導体抵抗素子およびその製造方法に関す
る。
体層の積層構造内部に電荷の走行可能な電流チャネルを
形成してなる半導体抵抗素子およびその製造方法に関す
る。
【０００２】
【従来の技術】図１０に、ＨＥＭＴ（High Electron Mo
bility Transistor ）構造のエピタキシャルウェハを用
いた、従来の半導体抵抗素子の概略構成を断面図で示
す。図１０に示す半導体抵抗素子では、半絶縁性ＧａＡ
ｓ基板１０１上に、不純物を添加しないＧａＡｓからな
るチャネル層１０４、ｎ型不純物を含有するＡｌＧａＡ
ｓからなるキャリア供給層１０５が形成され、キャリア
供給層１０５上に適当な間隔をあけてｎ型不純物を高濃
度に含有するＧａＡｓからなるキャップ層（１０７ａ，
１０７ｂ）が形成され、各キャップ層上にオーミック電
極（１０９ａ，１０９ｂ）が形成されている。
bility Transistor ）構造のエピタキシャルウェハを用
いた、従来の半導体抵抗素子の概略構成を断面図で示
す。図１０に示す半導体抵抗素子では、半絶縁性ＧａＡ
ｓ基板１０１上に、不純物を添加しないＧａＡｓからな
るチャネル層１０４、ｎ型不純物を含有するＡｌＧａＡ
ｓからなるキャリア供給層１０５が形成され、キャリア
供給層１０５上に適当な間隔をあけてｎ型不純物を高濃
度に含有するＧａＡｓからなるキャップ層（１０７ａ，
１０７ｂ）が形成され、各キャップ層上にオーミック電
極（１０９ａ，１０９ｂ）が形成されている。
【０００３】図１０に示す半導体抵抗素子中を流れる電
流は、例えばオーミック電極１０９ｂから、キャップ層
１０７ｂ、キャリア供給層１０５を通って、チャネル層
１０４の表面に形成された２次元電子ガス（２ＤＥＧ）
の層に注入され、また、２次元電子ガス（２ＤＥＧ）の
層から出るときも同様に、キャリア供給層１０５、キャ
ップ層１０７ａを通ってオーミック電極１０９ａに抜け
ることとなる。
流は、例えばオーミック電極１０９ｂから、キャップ層
１０７ｂ、キャリア供給層１０５を通って、チャネル層
１０４の表面に形成された２次元電子ガス（２ＤＥＧ）
の層に注入され、また、２次元電子ガス（２ＤＥＧ）の
層から出るときも同様に、キャリア供給層１０５、キャ
ップ層１０７ａを通ってオーミック電極１０９ａに抜け
ることとなる。
【０００４】上記の構造の半導体抵抗素子では、デバイ
ス構造により、２ＤＥＧの電子移動度や電子濃度が決ま
っていることから、２ＤＥＧを用いて高抵抗素子を作製
する際には、抵抗素子の線幅を小さくし、長さを長くす
る必要がある。
ス構造により、２ＤＥＧの電子移動度や電子濃度が決ま
っていることから、２ＤＥＧを用いて高抵抗素子を作製
する際には、抵抗素子の線幅を小さくし、長さを長くす
る必要がある。
【０００５】
【発明が解決しようとする課題】しかしながら、上記の
従来の半導体抵抗素子では、線幅はアイソレーション技
術で限界値が決まっているので、より高抵抗の抵抗素子
を作製する際には、抵抗素子自身の長さを長くする必要
があり、ＩＣの高集積化が困難になってしまうという問
題があった。
従来の半導体抵抗素子では、線幅はアイソレーション技
術で限界値が決まっているので、より高抵抗の抵抗素子
を作製する際には、抵抗素子自身の長さを長くする必要
があり、ＩＣの高集積化が困難になってしまうという問
題があった。
【０００６】本発明は上記の問題点に鑑みてなされたも
のであり、従って、本発明は、半導体抵抗素子の微細化
を図りつつ、高抵抗化を実現できる半導体抵抗素子およ
びその製造方法を提供することを目的とする。
のであり、従って、本発明は、半導体抵抗素子の微細化
を図りつつ、高抵抗化を実現できる半導体抵抗素子およ
びその製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
め、本発明の半導体抵抗素子は、抵抗素子の電流チャネ
ルが形成されるチャネル形成層と、前記チャネル形成層
上に形成され、当該チャネル形成層とのヘテロ接合によ
り、当該ヘテロ接合近傍の前記電流チャネルに電荷を供
給する第１導電型の不純物を含有するキャリア供給層を
含む第１の半導体層と、前記第１の半導体層上に形成さ
れ、前記キャリア供給層からの前記電流チャネルへの電
荷の供給を制御する第２導電型の不純物を含有する第２
の半導体層とを有する。
め、本発明の半導体抵抗素子は、抵抗素子の電流チャネ
ルが形成されるチャネル形成層と、前記チャネル形成層
上に形成され、当該チャネル形成層とのヘテロ接合によ
り、当該ヘテロ接合近傍の前記電流チャネルに電荷を供
給する第１導電型の不純物を含有するキャリア供給層を
含む第１の半導体層と、前記第１の半導体層上に形成さ
れ、前記キャリア供給層からの前記電流チャネルへの電
荷の供給を制御する第２導電型の不純物を含有する第２
の半導体層とを有する。
【０００８】上記の半導体抵抗素子によれば、チャネル
形成層と第１の半導体層とのヘテロ接合近傍のチャネル
形成層に電流チャネルが形成され、第１の半導体層上に
形成された第２の半導体層中の第２導電型の不純物によ
り、当該電流チャネルに存在する電子濃度が下げられる
こととなる。すなわち、例えば、前記第１導電型がｎ型
であり、前記第２導電型がｐ型である場合に、第２導電
型の不純物を第２の半導体層に導入することで、フェル
ミレベルは一定のまま、チャネル形成層の電位が引き上
げられ、チャネル形成層の価電子帯がフェルミレベルに
近づくことになる。その結果、チャネル形成層の電流チ
ャネルに存在する電子濃度が下がることにより半導体抵
抗素子の長さを変えずに高抵抗の半導体抵抗素子を実現
できる。
形成層と第１の半導体層とのヘテロ接合近傍のチャネル
形成層に電流チャネルが形成され、第１の半導体層上に
形成された第２の半導体層中の第２導電型の不純物によ
り、当該電流チャネルに存在する電子濃度が下げられる
こととなる。すなわち、例えば、前記第１導電型がｎ型
であり、前記第２導電型がｐ型である場合に、第２導電
型の不純物を第２の半導体層に導入することで、フェル
ミレベルは一定のまま、チャネル形成層の電位が引き上
げられ、チャネル形成層の価電子帯がフェルミレベルに
近づくことになる。その結果、チャネル形成層の電流チ
ャネルに存在する電子濃度が下がることにより半導体抵
抗素子の長さを変えずに高抵抗の半導体抵抗素子を実現
できる。
【０００９】例えば前記第２の半導体層の前記第２導電
型の不純物を含有する部分の膜厚が、他の部分に比して
小さい。これにより、第２の半導体層における第２導電
型の不純物を含有する領域（第２導電型半導体領域）と
チャネル形成層との距離を近づけることができ、よりチ
ャネル形成層の価電子帯の電位が引き上げられフェルミ
レベルに近づくことから、チャネル形成層の電流チャネ
ルに存在する電子濃度がさらに下がり、さらなる高抵抗
の半導体抵抗素子を実現できる。
型の不純物を含有する部分の膜厚が、他の部分に比して
小さい。これにより、第２の半導体層における第２導電
型の不純物を含有する領域（第２導電型半導体領域）と
チャネル形成層との距離を近づけることができ、よりチ
ャネル形成層の価電子帯の電位が引き上げられフェルミ
レベルに近づくことから、チャネル形成層の電流チャネ
ルに存在する電子濃度がさらに下がり、さらなる高抵抗
の半導体抵抗素子を実現できる。
【００１０】また、上記の目的を達成するため、本発明
の半導体抵抗素子の製造方法は、半導体基板上に、抵抗
素子の電流チャネルが形成されるチャネル形成層を形成
する工程と、前記チャネル形成層上に、当該チャネル形
成層とのヘテロ接合により、当該ヘテロ接合近傍の前記
電流チャネルに電荷を供給する第１導電型の不純物を含
有するキャリア供給層を含む第１の半導体層を形成する
工程と、前記第１の半導体層上に、前記キャリア供給層
からの前記電流チャネルへの電荷の供給を制御する第２
導電型の不純物を含有する第２の半導体層を形成する工
程とを有する。
の半導体抵抗素子の製造方法は、半導体基板上に、抵抗
素子の電流チャネルが形成されるチャネル形成層を形成
する工程と、前記チャネル形成層上に、当該チャネル形
成層とのヘテロ接合により、当該ヘテロ接合近傍の前記
電流チャネルに電荷を供給する第１導電型の不純物を含
有するキャリア供給層を含む第１の半導体層を形成する
工程と、前記第１の半導体層上に、前記キャリア供給層
からの前記電流チャネルへの電荷の供給を制御する第２
導電型の不純物を含有する第２の半導体層を形成する工
程とを有する。
【００１１】上記の半導体抵抗素子の製造方法によれ
ば、チャネル形成層と第１の半導体層とのヘテロ接合近
傍のチャネル形成層に電流チャネルが形成され、第１の
半導体層上に第２導電型の不純物を含有する第２の半導
体層を形成することにより、当該電流チャネルに存在す
る電子濃度が下げられる事となる。その結果、チャネル
形成層の電流チャネルに存在する電子濃度が下がること
により半導体抵抗素子の長さを変えずに高抵抗の半導体
抵抗素子を形成することができる。
ば、チャネル形成層と第１の半導体層とのヘテロ接合近
傍のチャネル形成層に電流チャネルが形成され、第１の
半導体層上に第２導電型の不純物を含有する第２の半導
体層を形成することにより、当該電流チャネルに存在す
る電子濃度が下げられる事となる。その結果、チャネル
形成層の電流チャネルに存在する電子濃度が下がること
により半導体抵抗素子の長さを変えずに高抵抗の半導体
抵抗素子を形成することができる。
【００１２】例えば、前記第２の半導体層を形成する工
程は、前記第１の半導体層上に半導体層を形成する工程
と、前記半導体層に第２導電型の不純物を例えばイオン
注入あるいは拡散により導入して第２導電型半導体領域
を当該半導体層に形成する工程とを有する。これによ
り、第２導電型半導体領域の濃度、拡散深さ（あるいは
注入深さ）を制御することにより、電流チャネルに存在
する電子濃度を制御することができる。具体的には、第
２導電型半導体領域を拡散によって形成する場合には、
拡散時間によって制御し、イオン注入によって形成する
場合には、注入エネルギーやドーズ量によって制御する
ことができる。
程は、前記第１の半導体層上に半導体層を形成する工程
と、前記半導体層に第２導電型の不純物を例えばイオン
注入あるいは拡散により導入して第２導電型半導体領域
を当該半導体層に形成する工程とを有する。これによ
り、第２導電型半導体領域の濃度、拡散深さ（あるいは
注入深さ）を制御することにより、電流チャネルに存在
する電子濃度を制御することができる。具体的には、第
２導電型半導体領域を拡散によって形成する場合には、
拡散時間によって制御し、イオン注入によって形成する
場合には、注入エネルギーやドーズ量によって制御する
ことができる。
【００１３】
【発明の実施の形態】以下に、本発明の半導体抵抗素子
およびその製造方法の実施の形態について、図面を参照
して説明する。
およびその製造方法の実施の形態について、図面を参照
して説明する。
【００１４】図１は、本発明の実施形態に係るダブルヘ
テロ構造の高電荷移動度トランジスタ（ＨＥＭＴ：High
Electron Mobility Transistor ）のエピタキシャルウ
ェハを用いた半導体抵抗素子の概略構造を示す断面図で
ある。図１に示す半導体抵抗素子においては、例えばＧ
ａＡｓからなる基板１上に、不純物が添加されていない
（ｕｎｄｏｐｅｄ）ＧａＡｓからなるバッファ層２を介
して、第１の障壁層３、チャネル層（チャネル形成層）
４、第２の障壁層５およびストッパ層６が順次積層され
ている。ストッパ層６上には、適当な間隔をあけて２つ
のキャップ層（７ａ，７ｂ）が形成されており、当該キ
ャップ層（７ａ，７ｂ）を被覆するように、例えばシリ
コン窒化膜からなる絶縁膜８が形成され、絶縁膜８に形
成された開口部（８ａ，８ｂ）を介して、各キャップ層
（７ａ，７ｂ）上に、オーミック電極（９ａ，９ｂ）が
形成されている。また、オーミック電極（９ａ，９ｂ）
の間の第２の障壁層５には第２導電型不純物領域（第２
導電型半導体領域）１０が形成されている。上記の半導
体抵抗素子において、チャネル層４はオーミック電極９
ａとオーミック電極９ｂとの間の電流経路となる。
テロ構造の高電荷移動度トランジスタ（ＨＥＭＴ：High
Electron Mobility Transistor ）のエピタキシャルウ
ェハを用いた半導体抵抗素子の概略構造を示す断面図で
ある。図１に示す半導体抵抗素子においては、例えばＧ
ａＡｓからなる基板１上に、不純物が添加されていない
（ｕｎｄｏｐｅｄ）ＧａＡｓからなるバッファ層２を介
して、第１の障壁層３、チャネル層（チャネル形成層）
４、第２の障壁層５およびストッパ層６が順次積層され
ている。ストッパ層６上には、適当な間隔をあけて２つ
のキャップ層（７ａ，７ｂ）が形成されており、当該キ
ャップ層（７ａ，７ｂ）を被覆するように、例えばシリ
コン窒化膜からなる絶縁膜８が形成され、絶縁膜８に形
成された開口部（８ａ，８ｂ）を介して、各キャップ層
（７ａ，７ｂ）上に、オーミック電極（９ａ，９ｂ）が
形成されている。また、オーミック電極（９ａ，９ｂ）
の間の第２の障壁層５には第２導電型不純物領域（第２
導電型半導体領域）１０が形成されている。上記の半導
体抵抗素子において、チャネル層４はオーミック電極９
ａとオーミック電極９ｂとの間の電流経路となる。
【００１５】以下に、本実施形態の半導体抵抗素子を構
成する各層について説明する。なお、本実施形態におい
ては、ダブルヘテロ構造のＨＥＭＴのエピタキシャルウ
ェハを利用したものであるため、各層のＨＥＭＴにおけ
る役割については説明を省略する。
成する各層について説明する。なお、本実施形態におい
ては、ダブルヘテロ構造のＨＥＭＴのエピタキシャルウ
ェハを利用したものであるため、各層のＨＥＭＴにおけ
る役割については説明を省略する。
【００１６】ＧａＡｓ基板１は、不純物をほとんど含ま
ず、抵抗率が１０6 〜１０8 Ω・ｃｍ程度である半絶縁
性のＧａＡｓ単結晶からなる。
ず、抵抗率が１０6 〜１０8 Ω・ｃｍ程度である半絶縁
性のＧａＡｓ単結晶からなる。
【００１７】バッファ層２は、不純物が添加されていな
いＧａＡｓよりなり、例えば厚さが３〜５μｍ程度であ
る。
いＧａＡｓよりなり、例えば厚さが３〜５μｍ程度であ
る。
【００１８】第１の障壁層３は、チャネル層４を構成す
る半導体よりも広いバンドギャップを有する半導体、例
えばＡｌx Ｇａ1-x Ａｓ混晶などのＩＩＩ−Ｖ族化合物
半導体からなり、第１導電型不純物を高濃度に含有する
キャリア供給層３ｂが、高抵抗層（３ａ、３ｃ）に挟ま
れた構造となっている。第１の障壁層３としてＡｌxＧ
ａ1-x Ａｓ混晶を用いる場合、通常、Ａｌの組成比ｘは
０．２〜０．３である。
る半導体よりも広いバンドギャップを有する半導体、例
えばＡｌx Ｇａ1-x Ａｓ混晶などのＩＩＩ−Ｖ族化合物
半導体からなり、第１導電型不純物を高濃度に含有する
キャリア供給層３ｂが、高抵抗層（３ａ、３ｃ）に挟ま
れた構造となっている。第１の障壁層３としてＡｌxＧ
ａ1-x Ａｓ混晶を用いる場合、通常、Ａｌの組成比ｘは
０．２〜０．３である。
【００１９】高抵抗層３ａは、不純物を添加していない
厚さ２００ｎｍ程度の層であり、主にバッファ層２と同
様の目的で設けられ、高抵抗層３ａを形成することによ
り、ヘテロ接合界面において良好な結晶状態が得られる
こととなる。
厚さ２００ｎｍ程度の層であり、主にバッファ層２と同
様の目的で設けられ、高抵抗層３ａを形成することによ
り、ヘテロ接合界面において良好な結晶状態が得られる
こととなる。
【００２０】キャリア供給層３ｂは、第１導電型不純物
として、例えばｎ型不純物のシリコンを１．０×１０12
〜２．０×１０12ａｔｏｍｓ／ｃｍ2 程度添加した層で
あり、厚さは４ｎｍ程度である。キャリア供給層３ｂか
ら発生した電子が、チャネル層４とのヘテロ接合界面に
移動して電流チャネルを形成することとなる。
として、例えばｎ型不純物のシリコンを１．０×１０12
〜２．０×１０12ａｔｏｍｓ／ｃｍ2 程度添加した層で
あり、厚さは４ｎｍ程度である。キャリア供給層３ｂか
ら発生した電子が、チャネル層４とのヘテロ接合界面に
移動して電流チャネルを形成することとなる。
【００２１】高抵抗層３ｃは、不純物を添加していない
厚さ２ｎｍ程度の層である。高抵抗層３ｃは、キャリア
供給層３ｂとチャネル層４との空間分離をより厳密にす
る目的で設けられる。これは、キャリア供給層３ｂには
高濃度の不純物が含まれるため、隣接する層に不純物の
ポテンシャルの一部が影響するからである。
厚さ２ｎｍ程度の層である。高抵抗層３ｃは、キャリア
供給層３ｂとチャネル層４との空間分離をより厳密にす
る目的で設けられる。これは、キャリア供給層３ｂには
高濃度の不純物が含まれるため、隣接する層に不純物の
ポテンシャルの一部が影響するからである。
【００２２】チャネル層４は、第１の障壁層３および第
２の障壁層５を構成する半導体よりも狭いバンドギャッ
プを有する半導体、例えば、不純物を添加していない
（ｕｎｄｏｐｅｄ）Ｉｎx Ｇａ1-x Ａｓ混晶から構成さ
れている。チャネル層４としてＩｎx Ｇａ1-x Ａｓを用
いる場合、通常、Ｉｎの組成比ｘは０．１〜０．２であ
る。
２の障壁層５を構成する半導体よりも狭いバンドギャッ
プを有する半導体、例えば、不純物を添加していない
（ｕｎｄｏｐｅｄ）Ｉｎx Ｇａ1-x Ａｓ混晶から構成さ
れている。チャネル層４としてＩｎx Ｇａ1-x Ａｓを用
いる場合、通常、Ｉｎの組成比ｘは０．１〜０．２であ
る。
【００２３】チャネル層４には、第１の障壁層３のキャ
リア供給層３ｂおよび第２の障壁層５のキャリア供給層
５ｂからキャリアが供給され、供給されたキャリアが蓄
積する。チャネル層４は厚さ約１０〜１５ｎｍ、原子層
の数として２０〜３０層程度と極めて薄く形成される。
したがって、接合面の垂直方向には電子移動の自由度が
なく、２次元電子ガス（２ＤＥＧ）の性質を示すことと
なる。
リア供給層３ｂおよび第２の障壁層５のキャリア供給層
５ｂからキャリアが供給され、供給されたキャリアが蓄
積する。チャネル層４は厚さ約１０〜１５ｎｍ、原子層
の数として２０〜３０層程度と極めて薄く形成される。
したがって、接合面の垂直方向には電子移動の自由度が
なく、２次元電子ガス（２ＤＥＧ）の性質を示すことと
なる。
【００２４】第２の障壁層５は、チャネル層４を構成す
る半導体よりも広いバンドギャップを有する半導体、例
えばＡｌx Ｇａ1-x Ａｓ混晶などのＩＩＩ−Ｖ族化合物
半導体からなり、第１導電型不純物を高濃度に含有する
キャリア供給層５ｂが、高抵抗層（５ａ，５ｃ）に挟ま
れた構造となっている。第２の障壁層５としてＡｌxＧ
ａ1-x Ａｓ混晶を用いる場合、通常、Ａｌの組成比ｘは
０．２〜０．３である。高抵抗層５ｃは、不純物を添加
していない厚さ２ｎｍ程度の層である。高抵抗層５ｃは
第１の障壁層３の高抵抗層３ｃと同様に、キャリア供給
層５ｂに含まれる高濃度の不純物のポテンシャルがチャ
ネル層４に影響して、電子の散乱が起こるのを防ぐ目的
で設けられる。キャリア供給層５ｂは、第１導電型不純
物として、例えばｎ型不純物のシリコンを１．０×１０
12〜２．０×１０12ａｔｏｍｓ／ｃｍ2 程度含有し、厚
さは４ｎｍ程度である。高抵抗層５ａは、不純物を添加
していない厚さ７０〜２００ｎｍ程度の層である。ここ
で、上記のキャリア供給層５ｂと高抵抗層５ｃが請求の
範囲における第１の半導体層に相当し、高抵抗層５ａが
半導体層に相当する。
る半導体よりも広いバンドギャップを有する半導体、例
えばＡｌx Ｇａ1-x Ａｓ混晶などのＩＩＩ−Ｖ族化合物
半導体からなり、第１導電型不純物を高濃度に含有する
キャリア供給層５ｂが、高抵抗層（５ａ，５ｃ）に挟ま
れた構造となっている。第２の障壁層５としてＡｌxＧ
ａ1-x Ａｓ混晶を用いる場合、通常、Ａｌの組成比ｘは
０．２〜０．３である。高抵抗層５ｃは、不純物を添加
していない厚さ２ｎｍ程度の層である。高抵抗層５ｃは
第１の障壁層３の高抵抗層３ｃと同様に、キャリア供給
層５ｂに含まれる高濃度の不純物のポテンシャルがチャ
ネル層４に影響して、電子の散乱が起こるのを防ぐ目的
で設けられる。キャリア供給層５ｂは、第１導電型不純
物として、例えばｎ型不純物のシリコンを１．０×１０
12〜２．０×１０12ａｔｏｍｓ／ｃｍ2 程度含有し、厚
さは４ｎｍ程度である。高抵抗層５ａは、不純物を添加
していない厚さ７０〜２００ｎｍ程度の層である。ここ
で、上記のキャリア供給層５ｂと高抵抗層５ｃが請求の
範囲における第１の半導体層に相当し、高抵抗層５ａが
半導体層に相当する。
【００２５】ストッパ層６は、キャップ層（７ａ，７
ｂ）を選択的にエッチングするときに、エッチングを止
める役割を有している。例えば、キャップ層がＧａＡｓ
のとき、ストッパ層６は、第１導電型不純物として、例
えばｎ型不純物のシリコンを含有するＡｌx Ｇａ1-x Ａ
ｓ混晶を用い、Ａｌの組成比ｘは約０．５程度であり、
膜厚は５ｎｍ程度である。
ｂ）を選択的にエッチングするときに、エッチングを止
める役割を有している。例えば、キャップ層がＧａＡｓ
のとき、ストッパ層６は、第１導電型不純物として、例
えばｎ型不純物のシリコンを含有するＡｌx Ｇａ1-x Ａ
ｓ混晶を用い、Ａｌの組成比ｘは約０．５程度であり、
膜厚は５ｎｍ程度である。
【００２６】キャップ層７は、オーミック電極とオーミ
ック接触させるために、第１導電型不純物として、例え
ばｎ型不純物のシリコンが高濃度にドーピングされてい
るのが好ましく、例えば、シリコンを６×１０18ａｔｏ
ｍｓ／ｃｍ3 程度含有するＧａＡｓからなり、厚さは５
０〜１００ｎｍ程度である。
ック接触させるために、第１導電型不純物として、例え
ばｎ型不純物のシリコンが高濃度にドーピングされてい
るのが好ましく、例えば、シリコンを６×１０18ａｔｏ
ｍｓ／ｃｍ3 程度含有するＧａＡｓからなり、厚さは５
０〜１００ｎｍ程度である。
【００２７】絶縁膜８は、絶縁膜８１と絶縁膜８２から
なり、各絶縁膜（８１，８２）の厚さは例えば１５０ｎ
ｍ程度である。絶縁膜８に設けられた接続孔（８ａ，８
ｂ）に、オーミック電極（９ａ，９ｂ）がそれぞれ形成
されている。
なり、各絶縁膜（８１，８２）の厚さは例えば１５０ｎ
ｍ程度である。絶縁膜８に設けられた接続孔（８ａ，８
ｂ）に、オーミック電極（９ａ，９ｂ）がそれぞれ形成
されている。
【００２８】オーミック電極（９ａ，９ｂ）は、キャッ
プ層とオーミック接触をとれる金属が好ましく、例えば
金−ゲルマニウム（Ａｕ−Ｇｅ）合金が約１６０ｎｍ、
ニッケル（Ｎｉ）が約４０ｎｍ、金（Ａｕ）が約１０ｎ
ｍ順次積層され、キャップ層（７ａ，７ｂ）を構成する
半導体材料との界面部分が熱処理により合金化されてお
り、それぞれキャップ層（７ａ，７ｂ）とオーミック接
触を形成している。
プ層とオーミック接触をとれる金属が好ましく、例えば
金−ゲルマニウム（Ａｕ−Ｇｅ）合金が約１６０ｎｍ、
ニッケル（Ｎｉ）が約４０ｎｍ、金（Ａｕ）が約１０ｎ
ｍ順次積層され、キャップ層（７ａ，７ｂ）を構成する
半導体材料との界面部分が熱処理により合金化されてお
り、それぞれキャップ層（７ａ，７ｂ）とオーミック接
触を形成している。
【００２９】第２導電型不純物領域１０は、オーミック
電極（９ａ，９ｂ）間の高抵抗層５ａに埋め込まれた形
で形成されている。第２導電型不純物領域１０は、第２
導電型不純物として、例えばｐ型不純物の亜鉛（Ｚｎ）
を１．０×１０19ａｔｏｍｓ／ｃｍ3 程度含有する。第
２導電型不純物領域１０は、キャップ層（７ａ，７ｂ）
との距離ｘが約０．５μｍ以上、チャネル層４との距離
ｙが１０ｎｍ以上あることが好ましい。ここで、第２導
電型不純物領域１０を有する高抵抗層５ａが請求の範囲
における第２の半導体層に相当する。
電極（９ａ，９ｂ）間の高抵抗層５ａに埋め込まれた形
で形成されている。第２導電型不純物領域１０は、第２
導電型不純物として、例えばｐ型不純物の亜鉛（Ｚｎ）
を１．０×１０19ａｔｏｍｓ／ｃｍ3 程度含有する。第
２導電型不純物領域１０は、キャップ層（７ａ，７ｂ）
との距離ｘが約０．５μｍ以上、チャネル層４との距離
ｙが１０ｎｍ以上あることが好ましい。ここで、第２導
電型不純物領域１０を有する高抵抗層５ａが請求の範囲
における第２の半導体層に相当する。
【００３０】図１のＡ−Ｂ断面におけるエネルギーバン
ド図を図２に示す。図２において、破線は、第２導電型
不純物領域を形成しない従来の半導体抵抗素子のエネル
ギーバンド図であり、実線は、第２導電型不純物領域を
形成した本発明に係る半導体抵抗素子のエネルギーバン
ド図を示している。
ド図を図２に示す。図２において、破線は、第２導電型
不純物領域を形成しない従来の半導体抵抗素子のエネル
ギーバンド図であり、実線は、第２導電型不純物領域を
形成した本発明に係る半導体抵抗素子のエネルギーバン
ド図を示している。
【００３１】第２導電型不純物領域を有しない従来の半
導体抵抗素子のエネルギーバンド図について説明する。
キャリア供給層（３ｂ，５ｂ）とチャネル層４では材料
に電子親和力差があり、かつ、キャリア供給層（３ｂ，
５ｂ）にｎ型不純物（ドナー）が導入されチャネル層４
との間に仕事関数差があることから、熱平衡状態におけ
るヘテロ接合面でのエネルギー不連続箇所にバンドの曲
がりが生じる（図中、破線参照）。これは、キャリア供
給層（３ｂ，５ｂ）側のドナーから生じた電子がチャネ
ル層４内に移動し、キャリア供給層（３ｂ，５ｂ）内の
端部でドナーが空乏化するためである。この不連続部の
一部はフェルミレベルよりエネルギー的に低い位置にあ
るので、この電荷蓄積層Ｂに電荷が蓄積し電流チャネル
となる。図２より明らかなように、この電流チャネル
は、チャネル層４側に生じている。すなわち不純物をド
ーピングしない半導体に、電流チャネルが生じている。
このチャネル層４内の電子は極めて薄い範囲で“２次元
的に”分布し、その発生母体であるドナーと空間的に分
離される結果、不純物散乱等の影響を免れて極めて高速
に移動できる。このような２次元的に分布する電子の層
は、いわゆる“２次元電子ガス（two dimensional elec
tron gas) ”と称される。
導体抵抗素子のエネルギーバンド図について説明する。
キャリア供給層（３ｂ，５ｂ）とチャネル層４では材料
に電子親和力差があり、かつ、キャリア供給層（３ｂ，
５ｂ）にｎ型不純物（ドナー）が導入されチャネル層４
との間に仕事関数差があることから、熱平衡状態におけ
るヘテロ接合面でのエネルギー不連続箇所にバンドの曲
がりが生じる（図中、破線参照）。これは、キャリア供
給層（３ｂ，５ｂ）側のドナーから生じた電子がチャネ
ル層４内に移動し、キャリア供給層（３ｂ，５ｂ）内の
端部でドナーが空乏化するためである。この不連続部の
一部はフェルミレベルよりエネルギー的に低い位置にあ
るので、この電荷蓄積層Ｂに電荷が蓄積し電流チャネル
となる。図２より明らかなように、この電流チャネル
は、チャネル層４側に生じている。すなわち不純物をド
ーピングしない半導体に、電流チャネルが生じている。
このチャネル層４内の電子は極めて薄い範囲で“２次元
的に”分布し、その発生母体であるドナーと空間的に分
離される結果、不純物散乱等の影響を免れて極めて高速
に移動できる。このような２次元的に分布する電子の層
は、いわゆる“２次元電子ガス（two dimensional elec
tron gas) ”と称される。
【００３２】次に、本発明の第２導電型不純物領域を有
する半導体抵抗素子のエネルギーバンドについて説明す
る。本発明の半導体抵抗素子では、第２導電型不純物領
域１０を設けることで、フェルミレベルＥF は一定のま
ま、チャネル層４、キャリア供給層５ｂ、高抵抗層５ａ
の電位が引き上げられ、価電子帯ＥV がフェルミレベル
に近づくことになる。これは、第２導電型不純物領域１
０は、ｐ型半導体であるため、フェルミレベルＥF が価
電子帯ＥV の近傍に存在することになり、反対に伝導帯
ＥC とフェルミレベルＥF が引き離させることになるか
らである。その結果、図２に示すように、第２導電型不
純物領域１０を設けた場合における、電荷が蓄積する電
荷蓄積層Ａが狭くなり、電流チャネルにおける電子濃度
が下がることになる。
する半導体抵抗素子のエネルギーバンドについて説明す
る。本発明の半導体抵抗素子では、第２導電型不純物領
域１０を設けることで、フェルミレベルＥF は一定のま
ま、チャネル層４、キャリア供給層５ｂ、高抵抗層５ａ
の電位が引き上げられ、価電子帯ＥV がフェルミレベル
に近づくことになる。これは、第２導電型不純物領域１
０は、ｐ型半導体であるため、フェルミレベルＥF が価
電子帯ＥV の近傍に存在することになり、反対に伝導帯
ＥC とフェルミレベルＥF が引き離させることになるか
らである。その結果、図２に示すように、第２導電型不
純物領域１０を設けた場合における、電荷が蓄積する電
荷蓄積層Ａが狭くなり、電流チャネルにおける電子濃度
が下がることになる。
【００３３】従って上記の本実施形態に係る半導体抵抗
素子によれば、抵抗素子の幅を細く、長さを長くするこ
となく、チャネル層４上の高抵抗層５ａに第２導電型の
不純物をドーピングすることによって、２次元電子ガス
の電子濃度を下げ、所望の高抵抗値を得ることができる
こととなる。また、２次元電子ガスの電子濃度は、第２
導電型不純物の濃度や深さによって、制御することがで
きる。
素子によれば、抵抗素子の幅を細く、長さを長くするこ
となく、チャネル層４上の高抵抗層５ａに第２導電型の
不純物をドーピングすることによって、２次元電子ガス
の電子濃度を下げ、所望の高抵抗値を得ることができる
こととなる。また、２次元電子ガスの電子濃度は、第２
導電型不純物の濃度や深さによって、制御することがで
きる。
【００３４】次に、上記の本実施形態の半導体抵抗素子
の製造方法について説明する。まず、図３（ａ）に示す
ように、半絶縁性のＧａＡｓからなる基板１上に、例え
ば、ＭＯＣＶＤ（Metal Organic Chemical Vapor Depos
ition ）法により、不純物を添加しない（ｕｎｄｏｐ
ｅ）ＧａＡｓを３〜５μｍほどエピタキシャル成長さ
せ、バッファ層２を形成する。
の製造方法について説明する。まず、図３（ａ）に示す
ように、半絶縁性のＧａＡｓからなる基板１上に、例え
ば、ＭＯＣＶＤ（Metal Organic Chemical Vapor Depos
ition ）法により、不純物を添加しない（ｕｎｄｏｐ
ｅ）ＧａＡｓを３〜５μｍほどエピタキシャル成長さ
せ、バッファ層２を形成する。
【００３５】次に、図３（ｂ）に示すように、バッファ
層２上に、例えば、ＭＯＣＶＤ法により、不純物を添加
しないＡｌX Ｇａ1-X Ａｓ（ｘ＝０．２〜０．３）を２
００ｎｍほどエピタキシャル成長させ、高抵抗層３ａを
形成する。
層２上に、例えば、ＭＯＣＶＤ法により、不純物を添加
しないＡｌX Ｇａ1-X Ａｓ（ｘ＝０．２〜０．３）を２
００ｎｍほどエピタキシャル成長させ、高抵抗層３ａを
形成する。
【００３６】次に、図３（ｃ）に示すように、高抵抗層
３ａ上に、例えば、ＭＯＣＶＤ法により、第１導電型不
純物として、例えばｎ型不純物を含有するＡｌX Ｇａ
1-X Ａｓ（ｘ＝０．２〜０．３）を４ｎｍほどエピタキ
シャル成長させ、キャリア供給層３ｂを形成する。キャ
リア供給層３ｂには、ｎ型不純物として例えばシリコン
（Ｓｉ）を１．０×１０12〜２．０×１０12ａｔｏｍｓ
／ｃｍ2 程度添加するが、Ｓｉはエピタキシャル成長さ
せる段階で導入する。ＡｌＧａＡｓに対するｎ型不純物
としてはＳｉが多用されるが、Ｓｉ以外にもＳ、Ｓｅ、
Ｓｎ等を用いることも可能である。
３ａ上に、例えば、ＭＯＣＶＤ法により、第１導電型不
純物として、例えばｎ型不純物を含有するＡｌX Ｇａ
1-X Ａｓ（ｘ＝０．２〜０．３）を４ｎｍほどエピタキ
シャル成長させ、キャリア供給層３ｂを形成する。キャ
リア供給層３ｂには、ｎ型不純物として例えばシリコン
（Ｓｉ）を１．０×１０12〜２．０×１０12ａｔｏｍｓ
／ｃｍ2 程度添加するが、Ｓｉはエピタキシャル成長さ
せる段階で導入する。ＡｌＧａＡｓに対するｎ型不純物
としてはＳｉが多用されるが、Ｓｉ以外にもＳ、Ｓｅ、
Ｓｎ等を用いることも可能である。
【００３７】次に、図４（ｄ）に示すように、キャリア
供給層３ｂ上に、例えば、ＭＯＣＶＤ法により、不純物
を添加しないＡｌX Ｇａ1-X Ａｓ（ｘ＝０．２〜０．
３）を２ｎｍほどエピタキシャル成長させ、高抵抗層３
ｃを形成する。これにより、高抵抗層３ａ、キャリア供
給層３ｂ、高抵抗層３ｃから第１障壁層３が形成される
ことになる。
供給層３ｂ上に、例えば、ＭＯＣＶＤ法により、不純物
を添加しないＡｌX Ｇａ1-X Ａｓ（ｘ＝０．２〜０．
３）を２ｎｍほどエピタキシャル成長させ、高抵抗層３
ｃを形成する。これにより、高抵抗層３ａ、キャリア供
給層３ｂ、高抵抗層３ｃから第１障壁層３が形成される
ことになる。
【００３８】次に、図４（ｅ）に示すように、高抵抗層
３ｃ上に、例えば、ＭＯＣＶＤ法により、不純物を添加
しないＩｎX Ｇａ1-X Ａｓ（ｘ＝０．１〜０．２）を１
０ｎｍほどエピタキシャル成長させ、チャネル層４を形
成する。
３ｃ上に、例えば、ＭＯＣＶＤ法により、不純物を添加
しないＩｎX Ｇａ1-X Ａｓ（ｘ＝０．１〜０．２）を１
０ｎｍほどエピタキシャル成長させ、チャネル層４を形
成する。
【００３９】次に、図４（ｆ）に示すように、チャネル
層４上に、例えば、ＭＯＣＶＤ法により、不純物を添加
しないＡｌX Ｇａ1-X Ａｓ（ｘ＝０．２〜０．３）を２
ｎｍほどエピタキシャル成長させ、高抵抗層５ｃを形成
する。
層４上に、例えば、ＭＯＣＶＤ法により、不純物を添加
しないＡｌX Ｇａ1-X Ａｓ（ｘ＝０．２〜０．３）を２
ｎｍほどエピタキシャル成長させ、高抵抗層５ｃを形成
する。
【００４０】次に、図５（ｇ）に示すように、高抵抗層
５ｃ上に、例えば、ＭＯＣＶＤ法により、第１導電型不
純物としてｎ型不純物を含有するＡｌX Ｇａ1-X Ａｓ
（ｘ＝０．２〜０．３）を４ｎｍほどエピタキシャル成
長させ、キャリア供給層５ｂを形成する。このとき、キ
ャリア供給層５ｂにはｎ型不純物として、例えばシリコ
ンを、エピタキシャル成長による堆積時に１．０×１０
12〜２．０×１０12ａｔｏｍｓ／ｃｍ2 程度添加する。
５ｃ上に、例えば、ＭＯＣＶＤ法により、第１導電型不
純物としてｎ型不純物を含有するＡｌX Ｇａ1-X Ａｓ
（ｘ＝０．２〜０．３）を４ｎｍほどエピタキシャル成
長させ、キャリア供給層５ｂを形成する。このとき、キ
ャリア供給層５ｂにはｎ型不純物として、例えばシリコ
ンを、エピタキシャル成長による堆積時に１．０×１０
12〜２．０×１０12ａｔｏｍｓ／ｃｍ2 程度添加する。
【００４１】次に、図５（ｈ）に示すように、キャリア
供給層５ｂ上に、例えば、ＭＯＣＶＤ法により、不純物
を添加しないＡｌX Ｇａ1-X Ａｓ（ｘ＝０．２〜０．
３）を７０〜２００ｎｍほどエピタキシャル成長させ、
高抵抗層５ａを形成する。これにより、高抵抗層５ａ、
キャリア供給層３ｂ、高抵抗層５ｃから第２障壁層５が
形成されることになる。
供給層５ｂ上に、例えば、ＭＯＣＶＤ法により、不純物
を添加しないＡｌX Ｇａ1-X Ａｓ（ｘ＝０．２〜０．
３）を７０〜２００ｎｍほどエピタキシャル成長させ、
高抵抗層５ａを形成する。これにより、高抵抗層５ａ、
キャリア供給層３ｂ、高抵抗層５ｃから第２障壁層５が
形成されることになる。
【００４２】次に、図６（ｉ）に示すように、高抵抗層
５ａ上に、例えば、ＭＯＣＶＤ法により、第１導電型不
純物としてｎ型不純物を含有するＡｌX Ｇａ1-X Ａｓ
（ｘ＝０．５）を５ｎｍほどエピタキシャル成長させ、
ストッパ層６を形成する。このとき、ストッパ層６には
ｎ型不純物として、例えばＳｉを、エピタキシャル成長
による堆積時に１．０×１０12〜２．０×１０12ａｔｏ
ｍｓ／ｃｍ2 程度添加する。
５ａ上に、例えば、ＭＯＣＶＤ法により、第１導電型不
純物としてｎ型不純物を含有するＡｌX Ｇａ1-X Ａｓ
（ｘ＝０．５）を５ｎｍほどエピタキシャル成長させ、
ストッパ層６を形成する。このとき、ストッパ層６には
ｎ型不純物として、例えばＳｉを、エピタキシャル成長
による堆積時に１．０×１０12〜２．０×１０12ａｔｏ
ｍｓ／ｃｍ2 程度添加する。
【００４３】次に、図６（ｊ）に示すように、ストッパ
層６上に、例えば、ＭＯＣＶＤ法により、ｎ型不純物濃
度が比較的に高いｎ+ −ＧａＡｓを５０ｎｍほどエピタ
キシャル成長させ、後にキャップ層となる低抵抗層を形
成する。このとき、低抵抗層にはｎ型不純物として、例
えばＳｉを、エピタキシャル成長による堆積時に６．０
×１０18ａｔｏｍｓ／ｃｍ3 程度添加する。その後、低
抵抗層上にレジストを塗布し、フォトリソグラフィによ
り、低抵抗層上に、キャップ層のパターンを有するレジ
スト膜Ｒ１を形成する。レジスト膜Ｒ１を形成した状態
でクエン酸などのＧａＡｓエッチング液に浸漬し、下地
の低抵抗層をエッチングする。これにより、低抵抗層が
分離してキャップ層（７ａ，７ｂ）が形成される。その
後、プラズマアッシング法などでレジスト膜Ｒ１を除去
する。
層６上に、例えば、ＭＯＣＶＤ法により、ｎ型不純物濃
度が比較的に高いｎ+ −ＧａＡｓを５０ｎｍほどエピタ
キシャル成長させ、後にキャップ層となる低抵抗層を形
成する。このとき、低抵抗層にはｎ型不純物として、例
えばＳｉを、エピタキシャル成長による堆積時に６．０
×１０18ａｔｏｍｓ／ｃｍ3 程度添加する。その後、低
抵抗層上にレジストを塗布し、フォトリソグラフィによ
り、低抵抗層上に、キャップ層のパターンを有するレジ
スト膜Ｒ１を形成する。レジスト膜Ｒ１を形成した状態
でクエン酸などのＧａＡｓエッチング液に浸漬し、下地
の低抵抗層をエッチングする。これにより、低抵抗層が
分離してキャップ層（７ａ，７ｂ）が形成される。その
後、プラズマアッシング法などでレジスト膜Ｒ１を除去
する。
【００４４】次に、図７（ｋ）に示すように、例えば、
ＣＶＤ（Chemical Vapor Deposition ）法により、キャ
ップ層（７ａ，７ｂ）およびストッパ層６を覆って窒化
シリコンを１５０ｎｍほど堆積して、絶縁膜８１を形成
する。
ＣＶＤ（Chemical Vapor Deposition ）法により、キャ
ップ層（７ａ，７ｂ）およびストッパ層６を覆って窒化
シリコンを１５０ｎｍほど堆積して、絶縁膜８１を形成
する。
【００４５】次に、図７（ｌ）に示すように、絶縁膜８
１上にレジストを塗布した後、フォトリソグラフィによ
り、第２導電型不純物領域の形成箇所に開口を有するレ
ジスト膜Ｒ２を形成する。レジスト膜Ｒ２を形成した状
態で、例えば、ＣＦ4 系のガスを用いたＲＩＥ(Reactiv
e Ion Etching)などの異方性エッチングを行い、絶縁膜
８１をエッチングする。これにより、絶縁膜８１に開口
部８ｃが形成される。なお、この開口部８ｃは、キャッ
プ層（７ａ，７ｂ）からの距離ｘが少なくとも０．５μ
ｍ離れたところに形成する。その後、プラズマアッシン
グ法などでレジスト膜Ｒ２を除去する。
１上にレジストを塗布した後、フォトリソグラフィによ
り、第２導電型不純物領域の形成箇所に開口を有するレ
ジスト膜Ｒ２を形成する。レジスト膜Ｒ２を形成した状
態で、例えば、ＣＦ4 系のガスを用いたＲＩＥ(Reactiv
e Ion Etching)などの異方性エッチングを行い、絶縁膜
８１をエッチングする。これにより、絶縁膜８１に開口
部８ｃが形成される。なお、この開口部８ｃは、キャッ
プ層（７ａ，７ｂ）からの距離ｘが少なくとも０．５μ
ｍ離れたところに形成する。その後、プラズマアッシン
グ法などでレジスト膜Ｒ２を除去する。
【００４６】次に、図８（ｍ）に示すように、例えば、
ジエチルジンク（Ｚｎ（Ｃ2 Ｈ5 ） 2 ）とアルシン（Ａ
ｓＨ3 ）を含むガス雰囲気中で６００℃に加熱し、開口
部８ｃから第２導電型として、例えばｐ型不純物の亜鉛
（Ｚｎ）を高抵抗層５ａ中に導入し、第２導電型不純物
領域１０を形成する。この第２導電型不純物領域１０
は、チャネル層４からの距離ｙが少なくとも１０ｎｍ程
度以上離れたところまで形成することが好ましい。第２
導電型不純物領域１０の形成を上記のような気相拡散で
行う場合には、例えば、別パターンを用いて所望の第２
導電型不純物の拡散深さにおける第２導電型不純物領域
１０−高抵抗層５ａ−チャネル層４間の容量値を求めて
おき、第２導電型不純物領域１０−高抵抗層５ａ−チャ
ネル層４間のＣ−Ｖ値をモニタしながら、拡散時間を制
御することにより拡散深さを制御する。あるいは、予
め、所望の第２導電型不純物の拡散深さにおける第２導
電型不純物領域１０の抵抗値を求めておき、第２導電型
不純物領域１０の抵抗値をモニタしながら、所望の抵抗
値を得るよう、拡散時間を制御することにより拡散深さ
を制御することも可能である。なお、第２導電型不純物
領域１０の形成をイオン注入により行うことも可能であ
る。
ジエチルジンク（Ｚｎ（Ｃ2 Ｈ5 ） 2 ）とアルシン（Ａ
ｓＨ3 ）を含むガス雰囲気中で６００℃に加熱し、開口
部８ｃから第２導電型として、例えばｐ型不純物の亜鉛
（Ｚｎ）を高抵抗層５ａ中に導入し、第２導電型不純物
領域１０を形成する。この第２導電型不純物領域１０
は、チャネル層４からの距離ｙが少なくとも１０ｎｍ程
度以上離れたところまで形成することが好ましい。第２
導電型不純物領域１０の形成を上記のような気相拡散で
行う場合には、例えば、別パターンを用いて所望の第２
導電型不純物の拡散深さにおける第２導電型不純物領域
１０−高抵抗層５ａ−チャネル層４間の容量値を求めて
おき、第２導電型不純物領域１０−高抵抗層５ａ−チャ
ネル層４間のＣ−Ｖ値をモニタしながら、拡散時間を制
御することにより拡散深さを制御する。あるいは、予
め、所望の第２導電型不純物の拡散深さにおける第２導
電型不純物領域１０の抵抗値を求めておき、第２導電型
不純物領域１０の抵抗値をモニタしながら、所望の抵抗
値を得るよう、拡散時間を制御することにより拡散深さ
を制御することも可能である。なお、第２導電型不純物
領域１０の形成をイオン注入により行うことも可能であ
る。
【００４７】次に、図８（ｎ）に示すように、絶縁膜８
１およびストッパ層６の表出部分を被覆して全面に、例
えば窒化シリコンを１５０ｎｍほど堆積させ、絶縁膜８
２を形成する。これにより、絶縁膜８１および絶縁膜８
２からなる絶縁膜８が形成されることになる。その後、
絶縁膜８上にレジストを塗布し、フォトリソグラフィに
より、オーミック電極形成領域に開口を有するレジスト
膜Ｒ３を形成する。レジスト膜Ｒ３を形成した状態で、
例えば、ＣＦ4 系のガスを用いたＲＩＥなどの異方性エ
ッチングを行い、絶縁膜８をエッチングする。これによ
り、絶縁膜８に開口部（８ａ，８ｂ）が形成される。
１およびストッパ層６の表出部分を被覆して全面に、例
えば窒化シリコンを１５０ｎｍほど堆積させ、絶縁膜８
２を形成する。これにより、絶縁膜８１および絶縁膜８
２からなる絶縁膜８が形成されることになる。その後、
絶縁膜８上にレジストを塗布し、フォトリソグラフィに
より、オーミック電極形成領域に開口を有するレジスト
膜Ｒ３を形成する。レジスト膜Ｒ３を形成した状態で、
例えば、ＣＦ4 系のガスを用いたＲＩＥなどの異方性エ
ッチングを行い、絶縁膜８をエッチングする。これによ
り、絶縁膜８に開口部（８ａ，８ｂ）が形成される。
【００４８】次に、図９（ｏ）に示すように、レジスト
膜Ｒ３を残したまま、全面にオーミック電極となる金属
層９を堆積する。例えば、抵抗加熱蒸着により、金−ゲ
ルマニウム（ＡｕＧｅ）合金を１６０ｎｍ、ニッケル
（Ｎｉ）を４０ｎｍ、金（Ａｕ）を１０ｎｍほど順次堆
積する。このとき、金属層９はレジスト膜Ｒ３上と絶縁
膜８の開口部（８ａ，８ｂ）の内部で分離される。その
結果、開口部８ａ内にオーミック電極９ａが埋め込ま
れ、開口部８ｂ内にオーミック電極９ｂが埋め込まれる
ことになる。
膜Ｒ３を残したまま、全面にオーミック電極となる金属
層９を堆積する。例えば、抵抗加熱蒸着により、金−ゲ
ルマニウム（ＡｕＧｅ）合金を１６０ｎｍ、ニッケル
（Ｎｉ）を４０ｎｍ、金（Ａｕ）を１０ｎｍほど順次堆
積する。このとき、金属層９はレジスト膜Ｒ３上と絶縁
膜８の開口部（８ａ，８ｂ）の内部で分離される。その
結果、開口部８ａ内にオーミック電極９ａが埋め込ま
れ、開口部８ｂ内にオーミック電極９ｂが埋め込まれる
ことになる。
【００４９】次に、図９（ｐ）に示すように、リフトオ
フ法においてレジスト剥離液に基板を浸漬することによ
り、レジスト膜Ｒ３とともに不要部分の金属層９が除去
され、オーミック電極（９ａ，９ｂ）が残される。
フ法においてレジスト剥離液に基板を浸漬することによ
り、レジスト膜Ｒ３とともに不要部分の金属層９が除去
され、オーミック電極（９ａ，９ｂ）が残される。
【００５０】その後、例えば、フォーミングガス中で基
板を４５０℃で熱処理し、図１に示すように、オーミッ
ク電極（９ａ，９ｂ）とキャップ層（７ａ，７ｂ）との
界面領域を合金化し、オーミック接触を達成する。ま
た、必要に応じて、層間絶縁膜の形成、および電極取り
出し層の形成などを行って、図１に示す半導体抵抗素子
に至る。
板を４５０℃で熱処理し、図１に示すように、オーミッ
ク電極（９ａ，９ｂ）とキャップ層（７ａ，７ｂ）との
界面領域を合金化し、オーミック接触を達成する。ま
た、必要に応じて、層間絶縁膜の形成、および電極取り
出し層の形成などを行って、図１に示す半導体抵抗素子
に至る。
【００５１】上記の本実施形態の半導体抵抗素子の製造
方法によれば、ＨＥＭＴの形成工程において、第２導電
型不純物領域１０を形成することにより、半導体抵抗素
子を形成することができることから、何ら工程増、コス
ト増とならずに、半導体抵抗素子の長さを短くしたま
ま、高抵抗の半導体抵抗素子を形成することができる。
また、第２導電型の不純物を拡散によって形成する場合
には、拡散時間によって、イオン注入によって形成する
場合には、注入エネルギーやドーズ量によって、第２導
電型不純物領域１０の拡散深さを制御することにより電
流チャネルに存在する電子濃度を容易に制御することが
できることから、所望の抵抗値を持つ半導体抵抗素子を
簡易に製造することができる。
方法によれば、ＨＥＭＴの形成工程において、第２導電
型不純物領域１０を形成することにより、半導体抵抗素
子を形成することができることから、何ら工程増、コス
ト増とならずに、半導体抵抗素子の長さを短くしたま
ま、高抵抗の半導体抵抗素子を形成することができる。
また、第２導電型の不純物を拡散によって形成する場合
には、拡散時間によって、イオン注入によって形成する
場合には、注入エネルギーやドーズ量によって、第２導
電型不純物領域１０の拡散深さを制御することにより電
流チャネルに存在する電子濃度を容易に制御することが
できることから、所望の抵抗値を持つ半導体抵抗素子を
簡易に製造することができる。
【００５２】本発明の半導体抵抗素子およびその製造方
法の実施形態は、上記の説明に限定されない。例えば、
バッファ層２、高抵抗層３ａ、およびキャリア供給層３
ｂを省略して、シングルヘテロ構造にしてもよい。ま
た、従来技術で説明したような半導体抵抗素子に第２導
電型不純物領域１０を形成することにより、本発明の半
導体抵抗素子とすることもできる。また、本発明は、実
施形態で説明したような、ＧａＡｓ基板のみならず、Ｉ
ｎＰ系基板上にも適応可能である。例えば、半導体基板
１がＩｎＰからなる場合には、バッファ層２は不純物を
添加しないＩｎＰにより形成し、高抵抗層（３ａ，３
ｃ，５ａ，５ｃ）は不純物を添加しないＡｌX Ｉｎ1-X
Ａｓ（ｘ＝０．４〜０．５）により形成し、チャネル層
４は、アンドープのＩｎX Ｇａ1-X Ａｓ（ｘ＝０．５〜
０．６）により形成し、キャリア供給層（３ｂ，５ｂ）
はｎ型のＡｌXＩｎ1-X Ａｓ（ｘ＝０．４〜０．５）に
より形成する。また、さらなる高抵抗素子を得る場合
に、高抵抗層５ａの第２導電型不純物領域を形成する部
分を、ある程度エッチングしておき薄膜化しておいてか
ら、第２導電型不純物をドーピングすることも可能であ
る。その他、本発明の要旨を逸脱しない範囲で、種々の
変更が可能である。
法の実施形態は、上記の説明に限定されない。例えば、
バッファ層２、高抵抗層３ａ、およびキャリア供給層３
ｂを省略して、シングルヘテロ構造にしてもよい。ま
た、従来技術で説明したような半導体抵抗素子に第２導
電型不純物領域１０を形成することにより、本発明の半
導体抵抗素子とすることもできる。また、本発明は、実
施形態で説明したような、ＧａＡｓ基板のみならず、Ｉ
ｎＰ系基板上にも適応可能である。例えば、半導体基板
１がＩｎＰからなる場合には、バッファ層２は不純物を
添加しないＩｎＰにより形成し、高抵抗層（３ａ，３
ｃ，５ａ，５ｃ）は不純物を添加しないＡｌX Ｉｎ1-X
Ａｓ（ｘ＝０．４〜０．５）により形成し、チャネル層
４は、アンドープのＩｎX Ｇａ1-X Ａｓ（ｘ＝０．５〜
０．６）により形成し、キャリア供給層（３ｂ，５ｂ）
はｎ型のＡｌXＩｎ1-X Ａｓ（ｘ＝０．４〜０．５）に
より形成する。また、さらなる高抵抗素子を得る場合
に、高抵抗層５ａの第２導電型不純物領域を形成する部
分を、ある程度エッチングしておき薄膜化しておいてか
ら、第２導電型不純物をドーピングすることも可能であ
る。その他、本発明の要旨を逸脱しない範囲で、種々の
変更が可能である。
【００５３】
【発明の効果】本発明の半導体抵抗素子によれば、抵抗
素子の幅を細く、長さを長くすることなく、第１の半導
体層上に、キャリア供給層からの電流チャネルへの電荷
の供給を制御する第２導電型の不純物を含有する第２の
半導体層を設けることによって、２次元電子ガスの電子
濃度を下げ、所望の高抵抗値を得ることができる。従っ
て、ＩＣの高集積化を実現することができる。また、電
流チャネルに存在する電子の濃度は、第２導電型の不純
物を含有する第２導電型半導体領域の濃度や深さによっ
て、制御することができることから、所望の抵抗値をも
つ半導体抵抗素子を実現することができる。
素子の幅を細く、長さを長くすることなく、第１の半導
体層上に、キャリア供給層からの電流チャネルへの電荷
の供給を制御する第２導電型の不純物を含有する第２の
半導体層を設けることによって、２次元電子ガスの電子
濃度を下げ、所望の高抵抗値を得ることができる。従っ
て、ＩＣの高集積化を実現することができる。また、電
流チャネルに存在する電子の濃度は、第２導電型の不純
物を含有する第２導電型半導体領域の濃度や深さによっ
て、制御することができることから、所望の抵抗値をも
つ半導体抵抗素子を実現することができる。
【００５４】本発明の半導体抵抗素子の製造方法によれ
ば、第１の半導体層上に第２導電型の不純物を含有する
第２の半導体層を形成することにより、チャネル形成層
の電流チャネルに存在する電子濃度を下げることがで
き、半導体抵抗素子の長さを変えずに高抵抗の半導体抵
抗素子を形成することができる。第２導電型の不純物を
含有する第２導電型半導体領域の不純物濃度や深さを、
拡散によって形成する場合には拡散時間によって制御
し、イオン注入によって形成する場合には注入エネルギ
ーやドーズ量によって制御することによって、電流チャ
ネルに存在する電子濃度を容易に制御することができる
ことから、所望の抵抗値をもつ半導体抵抗素子を簡易に
製造することができる。
ば、第１の半導体層上に第２導電型の不純物を含有する
第２の半導体層を形成することにより、チャネル形成層
の電流チャネルに存在する電子濃度を下げることがで
き、半導体抵抗素子の長さを変えずに高抵抗の半導体抵
抗素子を形成することができる。第２導電型の不純物を
含有する第２導電型半導体領域の不純物濃度や深さを、
拡散によって形成する場合には拡散時間によって制御
し、イオン注入によって形成する場合には注入エネルギ
ーやドーズ量によって制御することによって、電流チャ
ネルに存在する電子濃度を容易に制御することができる
ことから、所望の抵抗値をもつ半導体抵抗素子を簡易に
製造することができる。
【図１】図１は、本発明の実施形態に係るダブルヘテロ
構造の高電荷移動度トランジスタ（ＨＥＭＴ）のエピタ
キシャルウェハを用いた半導体抵抗素子の概略構造を示
す断面図である。
構造の高電荷移動度トランジスタ（ＨＥＭＴ）のエピタ
キシャルウェハを用いた半導体抵抗素子の概略構造を示
す断面図である。
【図２】図２は、図１のＡ−Ｂ断面におけるエネルギー
バンド図である。
バンド図である。
【図３】図３は本発明の半導体抵抗素子の製造方法の製
造工程を示す断面図であり、（ａ）はバッファ層の形成
工程まで、（ｂ）は高抵抗層の形成工程まで、（ｃ）は
キャリア供給層の形成工程までを示す。
造工程を示す断面図であり、（ａ）はバッファ層の形成
工程まで、（ｂ）は高抵抗層の形成工程まで、（ｃ）は
キャリア供給層の形成工程までを示す。
【図４】図４は、図３の続きの工程を示し、（ｄ）は第
１障壁層の形成工程まで、（ｅ）はチャネル層の形成工
程まで、（ｆ）は高抵抗層の形成工程までを示す。
１障壁層の形成工程まで、（ｅ）はチャネル層の形成工
程まで、（ｆ）は高抵抗層の形成工程までを示す。
【図５】図５は、図４の続きの工程を示し、（ｇ）はキ
ャリア供給層の形成工程まで、（ｈ）は第２障壁層の形
成工程までを示す。
ャリア供給層の形成工程まで、（ｈ）は第２障壁層の形
成工程までを示す。
【図６】図６は、図５の続きの工程を示し、（ｉ）はス
トッパ層の形成工程まで、（ｊ）はキャップ層の形成工
程までを示す。
トッパ層の形成工程まで、（ｊ）はキャップ層の形成工
程までを示す。
【図７】図７は、図６の続きの工程を示し、（ｋ）は絶
縁膜の形成工程まで、（ｌ）は絶縁膜への第２導電型不
純物領域形成用開口部の形成工程までを示す。
縁膜の形成工程まで、（ｌ）は絶縁膜への第２導電型不
純物領域形成用開口部の形成工程までを示す。
【図８】図８は、図７の続きの工程を示し、（ｍ）は第
２導電型不純物領域の形成工程まで、（ｎ）は絶縁膜へ
のオーミック電極形成用開口部の形成工程までを示す。
２導電型不純物領域の形成工程まで、（ｎ）は絶縁膜へ
のオーミック電極形成用開口部の形成工程までを示す。
【図９】図９は、図８の続きの工程を示し、（ｏ）はオ
ーミック電極形成のための金属層の形成工程まで、
（ｐ）はオーミック電極形成工程までを示す。
ーミック電極形成のための金属層の形成工程まで、
（ｐ）はオーミック電極形成工程までを示す。
【図１０】図１０は、ＨＥＭＴ構造のエピタキシャルウ
ェハを用いた、従来の半導体抵抗素子の断面図である。
ェハを用いた、従来の半導体抵抗素子の断面図である。
１，１０１…半絶縁性基板（ＧａＡｓ基板）、２…バッ
ファ層、３…第１の障壁層、３ｂ，５ｂ，１０５…キャ
リア供給層、３ａ，３ｃ，５ａ，５ｃ…高抵抗層、４，
１０４…チャネル層、５…第２の障壁層、６…ストッパ
層、７ａ，７ｂ，１０７ａ，１０７ｂ…キャップ層、８
…絶縁膜、８ａ，８ｂ…オーミック電極用接続孔、８ｃ
…第２導電型不純物領域形成用開口部、９ａ，９ｂ，１
０９ａ，１０９ｂ…オーミック電極、１０…第２導電型
不純物領域。
ファ層、３…第１の障壁層、３ｂ，５ｂ，１０５…キャ
リア供給層、３ａ，３ｃ，５ａ，５ｃ…高抵抗層、４，
１０４…チャネル層、５…第２の障壁層、６…ストッパ
層、７ａ，７ｂ，１０７ａ，１０７ｂ…キャップ層、８
…絶縁膜、８ａ，８ｂ…オーミック電極用接続孔、８ｃ
…第２導電型不純物領域形成用開口部、９ａ，９ｂ，１
０９ａ，１０９ｂ…オーミック電極、１０…第２導電型
不純物領域。
Claims (9)
- 【請求項１】抵抗素子の電流チャネルが形成されるチャ
ネル形成層と、 前記チャネル形成層上に形成され、当該チャネル形成層
とのヘテロ接合により、当該ヘテロ接合近傍の前記電流
チャネルに電荷を供給する第１導電型の不純物を含有す
るキャリア供給層を含む第１の半導体層と、 前記第１の半導体層上に形成され、前記キャリア供給層
からの前記電流チャネルへの電荷の供給を制御する第２
導電型の不純物を含有する第２の半導体層とを有する半
導体抵抗素子。 - 【請求項２】前記第２の半導体層上に互いに分離して形
成された第１電極および第２電極をさらに有し、 前記第１および第２電極の間の前記第２の半導体層に前
記第２導電型の不純物を含有する第２導電型半導体領域
が形成されている請求項１記載の半導体抵抗素子。 - 【請求項３】前記第２の半導体層の前記第２導電型半導
体領域を含む部分の膜厚が、他の部分に比して小さい請
求項２記載の半導体抵抗素子。 - 【請求項４】前記第１導電型がｎ型であり、前記第２導
電型がｐ型である請求項１記載の半導体抵抗素子。 - 【請求項５】半導体基板上に、抵抗素子の電流チャネル
が形成されるチャネル形成層を形成する工程と、 前記チャネル形成層上に、当該チャネル形成層とのヘテ
ロ接合により、当該ヘテロ接合近傍の前記電流チャネル
に電荷を供給する第１導電型の不純物を含有するキャリ
ア供給層を含む第１の半導体層を形成する工程と、 前記第１の半導体層上に、前記キャリア供給層からの前
記電流チャネルへの電荷の供給を制御する第２導電型の
不純物を含有する第２の半導体層を形成する工程とを有
する半導体抵抗素子の製造方法。 - 【請求項６】前記第２の半導体層を形成する工程は、 前記第１の半導体層上に半導体層を形成する工程と、 前記半導体層に第２導電型の不純物を導入して第２導電
型半導体領域を当該半導体層に形成する工程とを有する
請求項５記載の半導体抵抗素子の製造方法。 - 【請求項７】前記第２導電型半導体領域を形成する工程
において、前記半導体層に第２導電型の不純物をイオン
注入により導入して前記第２導電型半導体領域を形成す
る請求項６記載の半導体抵抗素子の製造方法。 - 【請求項８】前記第２導電型半導体領域を形成する工程
において、前記半導体層に第２導電型の不純物を拡散に
より導入して前記第２導電型半導体領域を形成する請求
項６記載の半導体抵抗素子の製造方法。 - 【請求項９】前記第２導電型半導体領域を形成する工程
において、前記半導体層の前記第２導電型半導体領域を
形成する部分の膜厚を他の部分に比して小さくした後
に、前記半導体層に第２導電型の不純物を導入して前記
第２導電型半導体領域を形成する請求項６記載の半導体
抵抗素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000235776A JP2002050741A (ja) | 2000-08-03 | 2000-08-03 | 半導体抵抗素子およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000235776A JP2002050741A (ja) | 2000-08-03 | 2000-08-03 | 半導体抵抗素子およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002050741A true JP2002050741A (ja) | 2002-02-15 |
Family
ID=18727930
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000235776A Pending JP2002050741A (ja) | 2000-08-03 | 2000-08-03 | 半導体抵抗素子およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002050741A (ja) |
-
2000
- 2000-08-03 JP JP2000235776A patent/JP2002050741A/ja active Pending
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