JP2002050741A - Semiconductor resistive element and production method therefor - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor resistive element and a production method therefor, with which high resistance can be provided, while making the semiconductor resistor microscopic in size. SOLUTION: This semiconductor resistive element has a channel-forming layer 4 for forming the current channel of the resistor; a first semiconductor layer which is formed on the channel forming layer 4 and provided with a carrier supplying layer 5b, containing a first conductive impurity for supplying electric charges through a heterojunction, with the relevant channel forming layer to the current channel close to the relevant heterojunction; and a second semiconductor layer 5a which is formed on the first semiconductor layer and provided with a second conductive semiconductor area 10, containing a second conductive impurity for controlling the supply of the electric charges from the carrier supplying layer 5b to the current channel.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、例えば複数の半導
体層の積層構造内部に電荷の走行可能な電流チャネルを
形成してなる半導体抵抗素子およびその製造方法に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor resistor having a current channel through which electric charges can travel, for example, inside a laminated structure of a plurality of semiconductor layers, and a method of manufacturing the same.

【０００２】[0002]

【従来の技術】図１０に、ＨＥＭＴ（High Electron Mo
bility Transistor ）構造のエピタキシャルウェハを用
いた、従来の半導体抵抗素子の概略構成を断面図で示
す。図１０に示す半導体抵抗素子では、半絶縁性ＧａＡ
ｓ基板１０１上に、不純物を添加しないＧａＡｓからな
るチャネル層１０４、ｎ型不純物を含有するＡｌＧａＡ
ｓからなるキャリア供給層１０５が形成され、キャリア
供給層１０５上に適当な間隔をあけてｎ型不純物を高濃
度に含有するＧａＡｓからなるキャップ層（１０７ａ，
１０７ｂ）が形成され、各キャップ層上にオーミック電
極（１０９ａ，１０９ｂ）が形成されている。2. Description of the Related Art FIG. 10 shows a HEMT (High Electron Mo).
FIG. 1 is a cross-sectional view showing a schematic configuration of a conventional semiconductor resistance element using an epitaxial wafer having a abilities transistor structure. In the semiconductor resistance element shown in FIG.
On an s substrate 101, a channel layer 104 made of GaAs to which an impurity is not added, and AlGaAs containing an n-type impurity
A carrier supply layer 105 made of GaAs is formed, and a cap layer (107a, 107a,
107b) is formed, and ohmic electrodes (109a, 109b) are formed on each cap layer.

【０００３】図１０に示す半導体抵抗素子中を流れる電
流は、例えばオーミック電極１０９ｂから、キャップ層
１０７ｂ、キャリア供給層１０５を通って、チャネル層
１０４の表面に形成された２次元電子ガス（２ＤＥＧ）
の層に注入され、また、２次元電子ガス（２ＤＥＧ）の
層から出るときも同様に、キャリア供給層１０５、キャ
ップ層１０７ａを通ってオーミック電極１０９ａに抜け
ることとなる。A current flowing in the semiconductor resistance element shown in FIG. 10 flows from, for example, the ohmic electrode 109b, through the cap layer 107b and the carrier supply layer 105, to the two-dimensional electron gas (2DEG) formed on the surface of the channel layer 104.
Similarly, when exiting from the layer of two-dimensional electron gas (2DEG), it also escapes to the ohmic electrode 109a through the carrier supply layer 105 and the cap layer 107a.

【０００４】上記の構造の半導体抵抗素子では、デバイ
ス構造により、２ＤＥＧの電子移動度や電子濃度が決ま
っていることから、２ＤＥＧを用いて高抵抗素子を作製
する際には、抵抗素子の線幅を小さくし、長さを長くす
る必要がある。In a semiconductor resistor having the above structure, the electron mobility and electron concentration of 2DEG are determined by the device structure. Therefore, when fabricating a high-resistance element using 2DEG, the line width of the resistor is required. Need to be smaller and the length longer.

【０００５】[0005]

【発明が解決しようとする課題】しかしながら、上記の
従来の半導体抵抗素子では、線幅はアイソレーション技
術で限界値が決まっているので、より高抵抗の抵抗素子
を作製する際には、抵抗素子自身の長さを長くする必要
があり、ＩＣの高集積化が困難になってしまうという問
題があった。However, in the above-described conventional semiconductor resistor, the line width is limited by the isolation technique, so that when a resistor having a higher resistance is to be manufactured, the resistor is required. There is a problem that it is necessary to increase the length of the IC itself, and it is difficult to achieve high integration of the IC.

【０００６】本発明は上記の問題点に鑑みてなされたも
のであり、従って、本発明は、半導体抵抗素子の微細化
を図りつつ、高抵抗化を実現できる半導体抵抗素子およ
びその製造方法を提供することを目的とする。The present invention has been made in view of the above problems, and accordingly, the present invention provides a semiconductor resistance element capable of realizing a high resistance while miniaturizing the semiconductor resistance element and a method of manufacturing the same. The purpose is to do.

【０００７】[0007]

【課題を解決するための手段】上記の目的を達成するた
め、本発明の半導体抵抗素子は、抵抗素子の電流チャネ
ルが形成されるチャネル形成層と、前記チャネル形成層
上に形成され、当該チャネル形成層とのヘテロ接合によ
り、当該ヘテロ接合近傍の前記電流チャネルに電荷を供
給する第１導電型の不純物を含有するキャリア供給層を
含む第１の半導体層と、前記第１の半導体層上に形成さ
れ、前記キャリア供給層からの前記電流チャネルへの電
荷の供給を制御する第２導電型の不純物を含有する第２
の半導体層とを有する。In order to achieve the above object, a semiconductor resistor according to the present invention comprises a channel forming layer in which a current channel of the resistor is formed, and a channel forming layer formed on the channel forming layer. A first semiconductor layer including a carrier supply layer containing an impurity of a first conductivity type for supplying a charge to the current channel in the vicinity of the heterojunction by a heterojunction with the formation layer; A second conductive type impurity formed to control supply of electric charge from the carrier supply layer to the current channel;
Semiconductor layer.

【０００８】上記の半導体抵抗素子によれば、チャネル
形成層と第１の半導体層とのヘテロ接合近傍のチャネル
形成層に電流チャネルが形成され、第１の半導体層上に
形成された第２の半導体層中の第２導電型の不純物によ
り、当該電流チャネルに存在する電子濃度が下げられる
こととなる。すなわち、例えば、前記第１導電型がｎ型
であり、前記第２導電型がｐ型である場合に、第２導電
型の不純物を第２の半導体層に導入することで、フェル
ミレベルは一定のまま、チャネル形成層の電位が引き上
げられ、チャネル形成層の価電子帯がフェルミレベルに
近づくことになる。その結果、チャネル形成層の電流チ
ャネルに存在する電子濃度が下がることにより半導体抵
抗素子の長さを変えずに高抵抗の半導体抵抗素子を実現
できる。According to the above-described semiconductor resistance element, the current channel is formed in the channel forming layer near the hetero junction between the channel forming layer and the first semiconductor layer, and the second channel formed on the first semiconductor layer is formed. The concentration of electrons existing in the current channel is reduced by the second conductivity type impurity in the semiconductor layer. That is, for example, when the first conductivity type is n-type and the second conductivity type is p-type, the Fermi level is constant by introducing impurities of the second conductivity type into the second semiconductor layer. As it is, the potential of the channel formation layer is raised, and the valence band of the channel formation layer approaches the Fermi level. As a result, a high-resistance semiconductor resistor can be realized without changing the length of the semiconductor resistor due to a decrease in the concentration of electrons present in the current channel of the channel formation layer.

【０００９】例えば前記第２の半導体層の前記第２導電
型の不純物を含有する部分の膜厚が、他の部分に比して
小さい。これにより、第２の半導体層における第２導電
型の不純物を含有する領域（第２導電型半導体領域）と
チャネル形成層との距離を近づけることができ、よりチ
ャネル形成層の価電子帯の電位が引き上げられフェルミ
レベルに近づくことから、チャネル形成層の電流チャネ
ルに存在する電子濃度がさらに下がり、さらなる高抵抗
の半導体抵抗素子を実現できる。For example, the thickness of the portion of the second semiconductor layer containing the impurity of the second conductivity type is smaller than that of the other portion. Accordingly, the distance between the region containing the second conductivity type impurity (the second conductivity type semiconductor region) in the second semiconductor layer and the channel formation layer can be reduced, and the potential of the valence band of the channel formation layer can be further increased. Is raised to approach the Fermi level, the concentration of electrons present in the current channel of the channel forming layer is further reduced, and a semiconductor resistor having higher resistance can be realized.

【００１０】また、上記の目的を達成するため、本発明
の半導体抵抗素子の製造方法は、半導体基板上に、抵抗
素子の電流チャネルが形成されるチャネル形成層を形成
する工程と、前記チャネル形成層上に、当該チャネル形
成層とのヘテロ接合により、当該ヘテロ接合近傍の前記
電流チャネルに電荷を供給する第１導電型の不純物を含
有するキャリア供給層を含む第１の半導体層を形成する
工程と、前記第１の半導体層上に、前記キャリア供給層
からの前記電流チャネルへの電荷の供給を制御する第２
導電型の不純物を含有する第２の半導体層を形成する工
程とを有する。According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor resistor element, comprising the steps of: forming a channel forming layer on a semiconductor substrate where a current channel of the resistor element is formed; Forming a first semiconductor layer including a carrier supply layer containing a first conductivity type impurity for supplying a charge to the current channel near the heterojunction by a heterojunction with the channel formation layer on the layer; And, on the first semiconductor layer, a second controlling a charge supply from the carrier supply layer to the current channel.
Forming a second semiconductor layer containing conductive impurities.

【００１１】上記の半導体抵抗素子の製造方法によれ
ば、チャネル形成層と第１の半導体層とのヘテロ接合近
傍のチャネル形成層に電流チャネルが形成され、第１の
半導体層上に第２導電型の不純物を含有する第２の半導
体層を形成することにより、当該電流チャネルに存在す
る電子濃度が下げられる事となる。その結果、チャネル
形成層の電流チャネルに存在する電子濃度が下がること
により半導体抵抗素子の長さを変えずに高抵抗の半導体
抵抗素子を形成することができる。According to the above-described method for manufacturing a semiconductor resistor, a current channel is formed in a channel forming layer near a heterojunction between the channel forming layer and the first semiconductor layer, and the second conductive layer is formed on the first semiconductor layer. By forming the second semiconductor layer containing the impurity of the type, the electron concentration existing in the current channel is reduced. As a result, a high-resistance semiconductor resistance element can be formed without changing the length of the semiconductor resistance element due to a decrease in the concentration of electrons present in the current channel of the channel formation layer.

【００１２】例えば、前記第２の半導体層を形成する工
程は、前記第１の半導体層上に半導体層を形成する工程
と、前記半導体層に第２導電型の不純物を例えばイオン
注入あるいは拡散により導入して第２導電型半導体領域
を当該半導体層に形成する工程とを有する。これによ
り、第２導電型半導体領域の濃度、拡散深さ（あるいは
注入深さ）を制御することにより、電流チャネルに存在
する電子濃度を制御することができる。具体的には、第
２導電型半導体領域を拡散によって形成する場合には、
拡散時間によって制御し、イオン注入によって形成する
場合には、注入エネルギーやドーズ量によって制御する
ことができる。For example, the step of forming the second semiconductor layer includes the step of forming a semiconductor layer on the first semiconductor layer and the step of forming a second conductivity type impurity in the semiconductor layer by, for example, ion implantation or diffusion. And forming a second conductivity type semiconductor region in the semiconductor layer. Thus, by controlling the concentration and diffusion depth (or injection depth) of the second conductivity type semiconductor region, the concentration of electrons present in the current channel can be controlled. Specifically, when the second conductivity type semiconductor region is formed by diffusion,
In the case of controlling by diffusion time and forming by ion implantation, it can be controlled by implantation energy and dose.

【００１３】[0013]

【発明の実施の形態】以下に、本発明の半導体抵抗素子
およびその製造方法の実施の形態について、図面を参照
して説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments of a semiconductor resistor according to the present invention and a method for manufacturing the same will be described below with reference to the drawings.

【００１４】図１は、本発明の実施形態に係るダブルヘ
テロ構造の高電荷移動度トランジスタ（ＨＥＭＴ：High
Electron Mobility Transistor ）のエピタキシャルウ
ェハを用いた半導体抵抗素子の概略構造を示す断面図で
ある。図１に示す半導体抵抗素子においては、例えばＧ
ａＡｓからなる基板１上に、不純物が添加されていない
（ｕｎｄｏｐｅｄ）ＧａＡｓからなるバッファ層２を介
して、第１の障壁層３、チャネル層（チャネル形成層）
４、第２の障壁層５およびストッパ層６が順次積層され
ている。ストッパ層６上には、適当な間隔をあけて２つ
のキャップ層（７ａ，７ｂ）が形成されており、当該キ
ャップ層（７ａ，７ｂ）を被覆するように、例えばシリ
コン窒化膜からなる絶縁膜８が形成され、絶縁膜８に形
成された開口部（８ａ，８ｂ）を介して、各キャップ層
（７ａ，７ｂ）上に、オーミック電極（９ａ，９ｂ）が
形成されている。また、オーミック電極（９ａ，９ｂ）
の間の第２の障壁層５には第２導電型不純物領域（第２
導電型半導体領域）１０が形成されている。上記の半導
体抵抗素子において、チャネル層４はオーミック電極９
ａとオーミック電極９ｂとの間の電流経路となる。FIG. 1 shows a high charge mobility transistor (HEMT) of a double hetero structure according to an embodiment of the present invention.
FIG. 2 is a cross-sectional view showing a schematic structure of a semiconductor resistance element using an epitaxial wafer of Electron Mobility Transistor). In the semiconductor resistance element shown in FIG.
A first barrier layer 3 and a channel layer (channel forming layer) are formed on a substrate 1 made of aAs via a buffer layer 2 made of undoped GaAs.
4, a second barrier layer 5 and a stopper layer 6 are sequentially stacked. On the stopper layer 6, two cap layers (7a, 7b) are formed at appropriate intervals, and an insulating film made of, for example, a silicon nitride film is formed so as to cover the cap layers (7a, 7b). An ohmic electrode (9a, 9b) is formed on each cap layer (7a, 7b) through openings (8a, 8b) formed in the insulating film 8. Also, ohmic electrodes (9a, 9b)
The second conductivity type impurity region (the second
A conductive semiconductor region 10 is formed. In the above-described semiconductor resistance element, the channel layer 4 has the ohmic electrode 9
It becomes a current path between a and the ohmic electrode 9b.

【００１５】以下に、本実施形態の半導体抵抗素子を構
成する各層について説明する。なお、本実施形態におい
ては、ダブルヘテロ構造のＨＥＭＴのエピタキシャルウ
ェハを利用したものであるため、各層のＨＥＭＴにおけ
る役割については説明を省略する。Hereinafter, each layer constituting the semiconductor resistance element of the present embodiment will be described. In this embodiment, since a HEMT epitaxial wafer having a double hetero structure is used, the role of each layer in the HEMT will not be described.

【００１６】ＧａＡｓ基板１は、不純物をほとんど含ま
ず、抵抗率が１０⁶ 〜１０⁸ Ω・ｃｍ程度である半絶縁
性のＧａＡｓ単結晶からなる。The GaAs substrate 1 is made of a semi-insulating GaAs single crystal containing almost no impurities and having a resistivity of about 10 ⁶ to 10 ⁸ Ω · cm.

【００１７】バッファ層２は、不純物が添加されていな
いＧａＡｓよりなり、例えば厚さが３〜５μｍ程度であ
る。The buffer layer 2 is made of GaAs to which no impurities are added, and has a thickness of, for example, about 3 to 5 μm.

【００１８】第１の障壁層３は、チャネル層４を構成す
る半導体よりも広いバンドギャップを有する半導体、例
えばＡｌ_x Ｇａ_1-x Ａｓ混晶などのＩＩＩ−Ｖ族化合物
半導体からなり、第１導電型不純物を高濃度に含有する
キャリア供給層３ｂが、高抵抗層（３ａ、３ｃ）に挟ま
れた構造となっている。第１の障壁層３としてＡｌ_xＧ
ａ_1-x Ａｓ混晶を用いる場合、通常、Ａｌの組成比ｘは
０．２〜０．３である。The first barrier layer 3 is made of a semiconductor having a band gap wider than that of the semiconductor constituting the channel layer 4, for example, a III-V compound semiconductor such as an Al _x Ga _{1 -x} As mixed crystal. It has a structure in which a carrier supply layer 3b containing conductive impurities at a high concentration is sandwiched between high resistance layers (3a, 3c). Al _x G as the first barrier layer 3
When a _1-x As mixed crystal is used, the Al composition ratio x is usually 0.2 to 0.3.

【００１９】高抵抗層３ａは、不純物を添加していない
厚さ２００ｎｍ程度の層であり、主にバッファ層２と同
様の目的で設けられ、高抵抗層３ａを形成することによ
り、ヘテロ接合界面において良好な結晶状態が得られる
こととなる。The high-resistance layer 3a is a layer having a thickness of about 200 nm to which impurities are not added, and is provided mainly for the same purpose as the buffer layer 2. By forming the high-resistance layer 3a, the high-resistance layer 3a is , A good crystal state is obtained.

【００２０】キャリア供給層３ｂは、第１導電型不純物
として、例えばｎ型不純物のシリコンを１．０×１０¹²
〜２．０×１０¹²ａｔｏｍｓ／ｃｍ² 程度添加した層で
あり、厚さは４ｎｍ程度である。キャリア供給層３ｂか
ら発生した電子が、チャネル層４とのヘテロ接合界面に
移動して電流チャネルを形成することとなる。The carrier supply layer 3b as a first conductivity type impurity, for example, silicon 1.0 × 10 ¹² n-type impurity
It is a layer to which about 2.0 × 10 ¹² atoms / cm ² has been added, and has a thickness of about 4 nm. Electrons generated from the carrier supply layer 3b move to the heterojunction interface with the channel layer 4 to form a current channel.

【００２１】高抵抗層３ｃは、不純物を添加していない
厚さ２ｎｍ程度の層である。高抵抗層３ｃは、キャリア
供給層３ｂとチャネル層４との空間分離をより厳密にす
る目的で設けられる。これは、キャリア供給層３ｂには
高濃度の不純物が含まれるため、隣接する層に不純物の
ポテンシャルの一部が影響するからである。The high resistance layer 3c is a layer having a thickness of about 2 nm to which no impurity is added. The high resistance layer 3c is provided for the purpose of making the spatial separation between the carrier supply layer 3b and the channel layer 4 more strict. This is because the carrier supply layer 3b contains a high concentration of impurities, and a part of the potential of the impurities affects adjacent layers.

【００２２】チャネル層４は、第１の障壁層３および第
２の障壁層５を構成する半導体よりも狭いバンドギャッ
プを有する半導体、例えば、不純物を添加していない
（ｕｎｄｏｐｅｄ）Ｉｎ_x Ｇａ_1-x Ａｓ混晶から構成さ
れている。チャネル層４としてＩｎ_x Ｇａ_1-x Ａｓを用
いる場合、通常、Ｉｎの組成比ｘは０．１〜０．２であ
る。The channel layer 4 is formed of a semiconductor having a band gap narrower than that of the semiconductor forming the first barrier layer 3 and the second barrier layer 5, for example, undoped In _x Ga _1-. and a _x As mixed crystal. If the channel layer 4 using In _x Ga _1-x As, normally, the composition ratio x of In is 0.1 to 0.2.

【００２３】チャネル層４には、第１の障壁層３のキャ
リア供給層３ｂおよび第２の障壁層５のキャリア供給層
５ｂからキャリアが供給され、供給されたキャリアが蓄
積する。チャネル層４は厚さ約１０〜１５ｎｍ、原子層
の数として２０〜３０層程度と極めて薄く形成される。
したがって、接合面の垂直方向には電子移動の自由度が
なく、２次元電子ガス（２ＤＥＧ）の性質を示すことと
なる。Carriers are supplied to the channel layer 4 from the carrier supply layer 3b of the first barrier layer 3 and the carrier supply layer 5b of the second barrier layer 5, and the supplied carriers are accumulated. The channel layer 4 is formed to be extremely thin, with a thickness of about 10 to 15 nm and about 20 to 30 atomic layers.
Therefore, there is no degree of freedom of electron movement in the direction perpendicular to the bonding surface, and the property of a two-dimensional electron gas (2DEG) is exhibited.

【００２４】第２の障壁層５は、チャネル層４を構成す
る半導体よりも広いバンドギャップを有する半導体、例
えばＡｌ_x Ｇａ_1-x Ａｓ混晶などのＩＩＩ−Ｖ族化合物
半導体からなり、第１導電型不純物を高濃度に含有する
キャリア供給層５ｂが、高抵抗層（５ａ，５ｃ）に挟ま
れた構造となっている。第２の障壁層５としてＡｌ_xＧ
ａ_1-x Ａｓ混晶を用いる場合、通常、Ａｌの組成比ｘは
０．２〜０．３である。高抵抗層５ｃは、不純物を添加
していない厚さ２ｎｍ程度の層である。高抵抗層５ｃは
第１の障壁層３の高抵抗層３ｃと同様に、キャリア供給
層５ｂに含まれる高濃度の不純物のポテンシャルがチャ
ネル層４に影響して、電子の散乱が起こるのを防ぐ目的
で設けられる。キャリア供給層５ｂは、第１導電型不純
物として、例えばｎ型不純物のシリコンを１．０×１０
¹²〜２．０×１０¹²ａｔｏｍｓ／ｃｍ² 程度含有し、厚
さは４ｎｍ程度である。高抵抗層５ａは、不純物を添加
していない厚さ７０〜２００ｎｍ程度の層である。ここ
で、上記のキャリア供給層５ｂと高抵抗層５ｃが請求の
範囲における第１の半導体層に相当し、高抵抗層５ａが
半導体層に相当する。The second barrier layer 5 is made of a semiconductor having a band gap wider than that of the semiconductor forming the channel layer 4, for example, a III-V compound semiconductor such as an Al _x Ga _{1 -x} As mixed crystal. It has a structure in which a carrier supply layer 5b containing a conductive type impurity at a high concentration is sandwiched between high resistance layers (5a, 5c). Al _x G as the second barrier layer 5
When a _1-x As mixed crystal is used, the Al composition ratio x is usually 0.2 to 0.3. The high resistance layer 5c is a layer having a thickness of about 2 nm to which no impurity is added. Like the high resistance layer 3c of the first barrier layer 3, the high resistance layer 5c prevents the potential of the high-concentration impurity contained in the carrier supply layer 5b from affecting the channel layer 4 and causing scattering of electrons. Provided for the purpose. The carrier supply layer 5b is made of, for example, silicon of an n-type impurity of 1.0 × 10
^It contains about ^{12 to} 2.0 × 10 ¹² atoms / cm ² and has a thickness of about 4 nm. The high resistance layer 5a is a layer having a thickness of about 70 to 200 nm to which no impurity is added. Here, the carrier supply layer 5b and the high resistance layer 5c correspond to a first semiconductor layer in the claims, and the high resistance layer 5a corresponds to a semiconductor layer.

【００２５】ストッパ層６は、キャップ層（７ａ，７
ｂ）を選択的にエッチングするときに、エッチングを止
める役割を有している。例えば、キャップ層がＧａＡｓ
のとき、ストッパ層６は、第１導電型不純物として、例
えばｎ型不純物のシリコンを含有するＡｌ_x Ｇａ_1-x Ａ
ｓ混晶を用い、Ａｌの組成比ｘは約０．５程度であり、
膜厚は５ｎｍ程度である。The stopper layer 6 includes a cap layer (7a, 7).
It has the role of stopping the etching when b) is selectively etched. For example, if the cap layer is GaAs
In this case, the stopper layer 6 is made of Al _x Ga _{1 -x} A containing, for example, n-type impurity silicon as the first conductivity type impurity.
Using a mixed crystal of s, the composition ratio x of Al is about 0.5,
The thickness is about 5 nm.

【００２６】キャップ層７は、オーミック電極とオーミ
ック接触させるために、第１導電型不純物として、例え
ばｎ型不純物のシリコンが高濃度にドーピングされてい
るのが好ましく、例えば、シリコンを６×１０¹⁸ａｔｏ
ｍｓ／ｃｍ³ 程度含有するＧａＡｓからなり、厚さは５
０〜１００ｎｍ程度である。The cap layer 7, in order to ohmic electrode and an ohmic contact, a first conductivity type impurity, for example, is preferably silicon of the n-type impurity is doped at a high concentration, for example, silicon 6 × 10 ¹⁸ ato
It is made of GaAs containing about ms / cm ³ and has a thickness of 5
It is about 0 to 100 nm.

【００２７】絶縁膜８は、絶縁膜８１と絶縁膜８２から
なり、各絶縁膜（８１，８２）の厚さは例えば１５０ｎ
ｍ程度である。絶縁膜８に設けられた接続孔（８ａ，８
ｂ）に、オーミック電極（９ａ，９ｂ）がそれぞれ形成
されている。The insulating film 8 is composed of an insulating film 81 and an insulating film 82, and each of the insulating films (81, 82) has a thickness of, for example, 150 n.
m. The connection holes (8a, 8a) provided in the insulating film 8
In (b), ohmic electrodes (9a, 9b) are respectively formed.

【００２８】オーミック電極（９ａ，９ｂ）は、キャッ
プ層とオーミック接触をとれる金属が好ましく、例えば
金−ゲルマニウム（Ａｕ−Ｇｅ）合金が約１６０ｎｍ、
ニッケル（Ｎｉ）が約４０ｎｍ、金（Ａｕ）が約１０ｎ
ｍ順次積層され、キャップ層（７ａ，７ｂ）を構成する
半導体材料との界面部分が熱処理により合金化されてお
り、それぞれキャップ層（７ａ，７ｂ）とオーミック接
触を形成している。The ohmic electrodes (9a, 9b) are preferably made of a metal that can make ohmic contact with the cap layer, for example, a gold-germanium (Au-Ge) alloy having a thickness of about 160 nm.
Nickel (Ni) is about 40 nm and gold (Au) is about 10 n
m are sequentially laminated, and the interface with the semiconductor material constituting the cap layers (7a, 7b) is alloyed by heat treatment to form ohmic contact with the cap layers (7a, 7b), respectively.

【００２９】第２導電型不純物領域１０は、オーミック
電極（９ａ，９ｂ）間の高抵抗層５ａに埋め込まれた形
で形成されている。第２導電型不純物領域１０は、第２
導電型不純物として、例えばｐ型不純物の亜鉛（Ｚｎ）
を１．０×１０¹⁹ａｔｏｍｓ／ｃｍ³ 程度含有する。第
２導電型不純物領域１０は、キャップ層（７ａ，７ｂ）
との距離ｘが約０．５μｍ以上、チャネル層４との距離
ｙが１０ｎｍ以上あることが好ましい。ここで、第２導
電型不純物領域１０を有する高抵抗層５ａが請求の範囲
における第２の半導体層に相当する。The second conductivity type impurity region 10 is formed so as to be embedded in the high resistance layer 5a between the ohmic electrodes (9a, 9b). The second conductivity type impurity region 10 is
As the conductive impurity, for example, zinc (Zn) as a p-type impurity
About 1.0 × 10 ¹⁹ atoms / cm ³ . The second conductivity type impurity region 10 includes a cap layer (7a, 7b).
Is preferably about 0.5 μm or more, and the distance y to the channel layer 4 is preferably 10 nm or more. Here, the high resistance layer 5a having the second conductivity type impurity region 10 corresponds to a second semiconductor layer in the claims.

【００３０】図１のＡ−Ｂ断面におけるエネルギーバン
ド図を図２に示す。図２において、破線は、第２導電型
不純物領域を形成しない従来の半導体抵抗素子のエネル
ギーバンド図であり、実線は、第２導電型不純物領域を
形成した本発明に係る半導体抵抗素子のエネルギーバン
ド図を示している。FIG. 2 shows an energy band diagram along the line AB in FIG. In FIG. 2, a broken line is an energy band diagram of a conventional semiconductor resistance element in which the second conductivity type impurity region is not formed, and a solid line is an energy band diagram of the semiconductor resistance element according to the present invention in which the second conductivity type impurity region is formed. FIG.

【００３１】第２導電型不純物領域を有しない従来の半
導体抵抗素子のエネルギーバンド図について説明する。
キャリア供給層（３ｂ，５ｂ）とチャネル層４では材料
に電子親和力差があり、かつ、キャリア供給層（３ｂ，
５ｂ）にｎ型不純物（ドナー）が導入されチャネル層４
との間に仕事関数差があることから、熱平衡状態におけ
るヘテロ接合面でのエネルギー不連続箇所にバンドの曲
がりが生じる（図中、破線参照）。これは、キャリア供
給層（３ｂ，５ｂ）側のドナーから生じた電子がチャネ
ル層４内に移動し、キャリア供給層（３ｂ，５ｂ）内の
端部でドナーが空乏化するためである。この不連続部の
一部はフェルミレベルよりエネルギー的に低い位置にあ
るので、この電荷蓄積層Ｂに電荷が蓄積し電流チャネル
となる。図２より明らかなように、この電流チャネル
は、チャネル層４側に生じている。すなわち不純物をド
ーピングしない半導体に、電流チャネルが生じている。
このチャネル層４内の電子は極めて薄い範囲で“２次元
的に”分布し、その発生母体であるドナーと空間的に分
離される結果、不純物散乱等の影響を免れて極めて高速
に移動できる。このような２次元的に分布する電子の層
は、いわゆる“２次元電子ガス（two dimensional elec
tron gas) ”と称される。An energy band diagram of a conventional semiconductor resistor having no second conductivity type impurity region will be described.
In the carrier supply layer (3b, 5b) and the channel layer 4, there is a difference in electron affinity between materials, and the carrier supply layer (3b, 5b)
5b), an n-type impurity (donor) is introduced into the channel layer 4
Since there is a work function difference between the two, a band bend occurs at an energy discontinuity point on the heterojunction surface in a thermal equilibrium state (see a broken line in the figure). This is because electrons generated from the donor on the side of the carrier supply layer (3b, 5b) move into the channel layer 4, and the donor is depleted at the end in the carrier supply layer (3b, 5b). Since a part of the discontinuous portion is located at a position lower in energy than the Fermi level, electric charges are accumulated in the electric charge accumulation layer B to serve as a current channel. As is clear from FIG. 2, this current channel is generated on the channel layer 4 side. That is, a current channel is generated in a semiconductor not doped with an impurity.
The electrons in the channel layer 4 are distributed "two-dimensionally" in an extremely thin range, and are spatially separated from the donor which is the source of the electrons. As a result, the electrons can move at a very high speed without being affected by impurity scattering or the like. Such a two-dimensionally distributed electron layer is a so-called “two-dimensional electron gas”.
tron gas) ".

【００３２】次に、本発明の第２導電型不純物領域を有
する半導体抵抗素子のエネルギーバンドについて説明す
る。本発明の半導体抵抗素子では、第２導電型不純物領
域１０を設けることで、フェルミレベルＥ_F は一定のま
ま、チャネル層４、キャリア供給層５ｂ、高抵抗層５ａ
の電位が引き上げられ、価電子帯Ｅ_V がフェルミレベル
に近づくことになる。これは、第２導電型不純物領域１
０は、ｐ型半導体であるため、フェルミレベルＥ_F が価
電子帯Ｅ_V の近傍に存在することになり、反対に伝導帯
Ｅ_C とフェルミレベルＥ_F が引き離させることになるか
らである。その結果、図２に示すように、第２導電型不
純物領域１０を設けた場合における、電荷が蓄積する電
荷蓄積層Ａが狭くなり、電流チャネルにおける電子濃度
が下がることになる。Next, the energy band of the semiconductor resistor having the second conductivity type impurity region of the present invention will be described. The semiconductor resistor of the present invention, by providing the second conductivity type impurity region 10, the Fermi level E _F is kept constant, the channel layer 4, the carrier supply layer 5b, the high-resistance layer 5a
It raised the potential, so that the valence band E _V approaches the Fermi level. This is because the second conductivity type impurity region 1
0 are the p-type semiconductor, because the Fermi level E _F is be present in the vicinity of the valence band E _V, so that the conduction band E _C and the Fermi level E _F causes pulled apart in opposite. As a result, as shown in FIG. 2, when the second conductivity type impurity region 10 is provided, the charge storage layer A in which charges are stored becomes narrow, and the electron concentration in the current channel decreases.

【００３３】従って上記の本実施形態に係る半導体抵抗
素子によれば、抵抗素子の幅を細く、長さを長くするこ
となく、チャネル層４上の高抵抗層５ａに第２導電型の
不純物をドーピングすることによって、２次元電子ガス
の電子濃度を下げ、所望の高抵抗値を得ることができる
こととなる。また、２次元電子ガスの電子濃度は、第２
導電型不純物の濃度や深さによって、制御することがで
きる。Therefore, according to the semiconductor resistance element according to the present embodiment, the second conductivity type impurity is doped into the high resistance layer 5a on the channel layer 4 without reducing the width and length of the resistance element. By doping, the electron concentration of the two-dimensional electron gas can be reduced, and a desired high resistance value can be obtained. The electron concentration of the two-dimensional electron gas is the second
It can be controlled by the concentration and depth of the conductive impurity.

【００３４】次に、上記の本実施形態の半導体抵抗素子
の製造方法について説明する。まず、図３（ａ）に示す
ように、半絶縁性のＧａＡｓからなる基板１上に、例え
ば、ＭＯＣＶＤ（Metal Organic Chemical Vapor Depos
ition ）法により、不純物を添加しない（ｕｎｄｏｐ
ｅ）ＧａＡｓを３〜５μｍほどエピタキシャル成長さ
せ、バッファ層２を形成する。Next, a method of manufacturing the semiconductor resistor of the present embodiment will be described. First, as shown in FIG. 3A, for example, MOCVD (Metal Organic Chemical Vapor Deposition) is formed on a substrate 1 made of semi-insulating GaAs.
) method, do not add impurities (undop)
e) The buffer layer 2 is formed by epitaxially growing GaAs by about 3 to 5 μm.

【００３５】次に、図３（ｂ）に示すように、バッファ
層２上に、例えば、ＭＯＣＶＤ法により、不純物を添加
しないＡｌ_X Ｇａ_1-X Ａｓ（ｘ＝０．２〜０．３）を２
００ｎｍほどエピタキシャル成長させ、高抵抗層３ａを
形成する。Next, as shown in FIG. 3B, an Al _x Ga ₁ -x As (x = 0.2 to 0.3) to which no impurity is added is formed on the buffer layer 2 by, for example, MOCVD. 2
A high resistance layer 3a is formed by epitaxial growth of about 00 nm.

【００３６】次に、図３（ｃ）に示すように、高抵抗層
３ａ上に、例えば、ＭＯＣＶＤ法により、第１導電型不
純物として、例えばｎ型不純物を含有するＡｌ_X Ｇａ
_1-X Ａｓ（ｘ＝０．２〜０．３）を４ｎｍほどエピタキ
シャル成長させ、キャリア供給層３ｂを形成する。キャ
リア供給層３ｂには、ｎ型不純物として例えばシリコン
（Ｓｉ）を１．０×１０¹²〜２．０×１０¹²ａｔｏｍｓ
／ｃｍ² 程度添加するが、Ｓｉはエピタキシャル成長さ
せる段階で導入する。ＡｌＧａＡｓに対するｎ型不純物
としてはＳｉが多用されるが、Ｓｉ以外にもＳ、Ｓｅ、
Ｓｎ等を用いることも可能である。Next, as shown in FIG. 3C, Al _x Ga containing, for example, an n-type impurity as the first conductivity type impurity is formed on the high resistance layer 3a by, eg, MOCVD.
_1-X As (x = 0.2 to 0.3) is epitaxially grown to a thickness of about 4 nm to form the carrier supply layer 3b. The carrier supply layer 3b contains, for example, silicon (Si) as an n-type impurity in an amount of 1.0 × 10 ^{12 to} 2.0 × 10 ¹² atoms.
/ Cm ^2, but Si is introduced at the stage of epitaxial growth. Si is frequently used as an n-type impurity for AlGaAs, but S, Se,
It is also possible to use Sn or the like.

【００３７】次に、図４（ｄ）に示すように、キャリア
供給層３ｂ上に、例えば、ＭＯＣＶＤ法により、不純物
を添加しないＡｌ_X Ｇａ_1-X Ａｓ（ｘ＝０．２〜０．
３）を２ｎｍほどエピタキシャル成長させ、高抵抗層３
ｃを形成する。これにより、高抵抗層３ａ、キャリア供
給層３ｂ、高抵抗層３ｃから第１障壁層３が形成される
ことになる。Next, as shown in FIG. 4 (d), on the carrier supply layer 3b, for example, by MOCVD, Al _x Ga ₁ -x As (x = 0.2-0.
3) is epitaxially grown to a thickness of about 2 nm to form a high resistance layer 3
Form c. Thereby, the first barrier layer 3 is formed from the high resistance layer 3a, the carrier supply layer 3b, and the high resistance layer 3c.

【００３８】次に、図４（ｅ）に示すように、高抵抗層
３ｃ上に、例えば、ＭＯＣＶＤ法により、不純物を添加
しないＩｎ_X Ｇａ_1-X Ａｓ（ｘ＝０．１〜０．２）を１
０ｎｍほどエピタキシャル成長させ、チャネル層４を形
成する。Next, as shown in FIG. 4E, an In _x Ga ₁ -x As (x = 0.1 to 0.2) to which no impurity is added is formed on the high resistance layer 3c by, for example, MOCVD. ) To 1
The channel layer 4 is formed by epitaxial growth of about 0 nm.

【００３９】次に、図４（ｆ）に示すように、チャネル
層４上に、例えば、ＭＯＣＶＤ法により、不純物を添加
しないＡｌ_X Ｇａ_1-X Ａｓ（ｘ＝０．２〜０．３）を２
ｎｍほどエピタキシャル成長させ、高抵抗層５ｃを形成
する。Next, as shown in FIG. 4F, an Al _x Ga ₁ -x As (x = 0.2 to 0.3) to which no impurity is added is formed on the channel layer 4 by, for example, the MOCVD method. 2
The high resistance layer 5c is formed by epitaxial growth of about nm.

【００４０】次に、図５（ｇ）に示すように、高抵抗層
５ｃ上に、例えば、ＭＯＣＶＤ法により、第１導電型不
純物としてｎ型不純物を含有するＡｌ_X Ｇａ_1-X Ａｓ
（ｘ＝０．２〜０．３）を４ｎｍほどエピタキシャル成
長させ、キャリア供給層５ｂを形成する。このとき、キ
ャリア供給層５ｂにはｎ型不純物として、例えばシリコ
ンを、エピタキシャル成長による堆積時に１．０×１０
¹²〜２．０×１０¹²ａｔｏｍｓ／ｃｍ² 程度添加する。Next, as shown in FIG. 5G, Al _x Ga ₁ -x As containing an n-type impurity as the first conductivity type impurity is formed on the high resistance layer 5 c by, for example, MOCVD.
(X = 0.2 to 0.3) is epitaxially grown to a thickness of about 4 nm to form a carrier supply layer 5b. At this time, for example, silicon as an n-type impurity is added to the carrier supply layer 5b by 1.0 × 10
Add about ^{12 to} 2.0 × 10 ¹² atoms / cm ² .

【００４１】次に、図５（ｈ）に示すように、キャリア
供給層５ｂ上に、例えば、ＭＯＣＶＤ法により、不純物
を添加しないＡｌ_X Ｇａ_1-X Ａｓ（ｘ＝０．２〜０．
３）を７０〜２００ｎｍほどエピタキシャル成長させ、
高抵抗層５ａを形成する。これにより、高抵抗層５ａ、
キャリア供給層３ｂ、高抵抗層５ｃから第２障壁層５が
形成されることになる。Next, as shown in FIG. 5 (h), on the carrier supply layer 5b, for example, by MOCVD, Al _x Ga ₁ -x As (x = 0.2-0.
3) is epitaxially grown to about 70 to 200 nm,
The high resistance layer 5a is formed. Thereby, the high resistance layer 5a,
The second barrier layer 5 is formed from the carrier supply layer 3b and the high resistance layer 5c.

【００４２】次に、図６（ｉ）に示すように、高抵抗層
５ａ上に、例えば、ＭＯＣＶＤ法により、第１導電型不
純物としてｎ型不純物を含有するＡｌ_X Ｇａ_1-X Ａｓ
（ｘ＝０．５）を５ｎｍほどエピタキシャル成長させ、
ストッパ層６を形成する。このとき、ストッパ層６には
ｎ型不純物として、例えばＳｉを、エピタキシャル成長
による堆積時に１．０×１０¹²〜２．０×１０¹²ａｔｏ
ｍｓ／ｃｍ² 程度添加する。Next, as shown in FIG. 6 (i), Al _x Ga ₁ -x As containing an n-type impurity as the first conductivity type impurity is formed on the high resistance layer 5a by, for example, MOCVD.
(X = 0.5) is epitaxially grown by about 5 nm,
The stopper layer 6 is formed. At this time, for example, Si as an n-type impurity is deposited in the stopper layer 6 at an amount of 1.0 × 10 ^{12 to} 2.0 × 10 ¹² at the time of deposition by epitaxial growth.
Add about ms / cm ² .

【００４３】次に、図６（ｊ）に示すように、ストッパ
層６上に、例えば、ＭＯＣＶＤ法により、ｎ型不純物濃
度が比較的に高いｎ⁺ −ＧａＡｓを５０ｎｍほどエピタ
キシャル成長させ、後にキャップ層となる低抵抗層を形
成する。このとき、低抵抗層にはｎ型不純物として、例
えばＳｉを、エピタキシャル成長による堆積時に６．０
×１０¹⁸ａｔｏｍｓ／ｃｍ³ 程度添加する。その後、低
抵抗層上にレジストを塗布し、フォトリソグラフィによ
り、低抵抗層上に、キャップ層のパターンを有するレジ
スト膜Ｒ１を形成する。レジスト膜Ｒ１を形成した状態
でクエン酸などのＧａＡｓエッチング液に浸漬し、下地
の低抵抗層をエッチングする。これにより、低抵抗層が
分離してキャップ層（７ａ，７ｂ）が形成される。その
後、プラズマアッシング法などでレジスト膜Ｒ１を除去
する。Next, as shown in FIG. 6J, n ⁺ -GaAs having a relatively high n-type impurity concentration is epitaxially grown to a thickness of about 50 nm on the stopper layer 6 by, for example, the MOCVD method. Is formed. At this time, for example, Si as an n-type impurity is deposited in the low resistance layer by 6.0 during deposition by epitaxial growth.
Add about × 10 ¹⁸ atoms / cm ³ . Thereafter, a resist is applied on the low-resistance layer, and a resist film R1 having a pattern of a cap layer is formed on the low-resistance layer by photolithography. With the resist film R1 formed, the substrate is immersed in a GaAs etching solution such as citric acid to etch the underlying low-resistance layer. Thereby, the low-resistance layer is separated to form the cap layers (7a, 7b). After that, the resist film R1 is removed by a plasma ashing method or the like.

【００４４】次に、図７（ｋ）に示すように、例えば、
ＣＶＤ（Chemical Vapor Deposition ）法により、キャ
ップ層（７ａ，７ｂ）およびストッパ層６を覆って窒化
シリコンを１５０ｎｍほど堆積して、絶縁膜８１を形成
する。Next, for example, as shown in FIG.
Silicon nitride is deposited to a thickness of about 150 nm to cover the cap layers (7a, 7b) and the stopper layer 6 by a CVD (Chemical Vapor Deposition) method to form an insulating film 81.

【００４５】次に、図７（ｌ）に示すように、絶縁膜８
１上にレジストを塗布した後、フォトリソグラフィによ
り、第２導電型不純物領域の形成箇所に開口を有するレ
ジスト膜Ｒ２を形成する。レジスト膜Ｒ２を形成した状
態で、例えば、ＣＦ₄ 系のガスを用いたＲＩＥ(Reactiv
e Ion Etching)などの異方性エッチングを行い、絶縁膜
８１をエッチングする。これにより、絶縁膜８１に開口
部８ｃが形成される。なお、この開口部８ｃは、キャッ
プ層（７ａ，７ｂ）からの距離ｘが少なくとも０．５μ
ｍ離れたところに形成する。その後、プラズマアッシン
グ法などでレジスト膜Ｒ２を除去する。Next, as shown in FIG.
After applying a resist on 1, a resist film R <b> 2 having an opening at a location where the second conductivity type impurity region is formed is formed by photolithography. In a state in which a resist film R2, for example, RIE (Reactiv using CF ₄ based gas
The insulating film 81 is etched by performing anisotropic etching such as e Ion Etching). Thus, an opening 8c is formed in the insulating film 81. Note that the opening 8c has a distance x from the cap layer (7a, 7b) of at least 0.5 μm.
m. After that, the resist film R2 is removed by a plasma ashing method or the like.

【００４６】次に、図８（ｍ）に示すように、例えば、
ジエチルジンク（Ｚｎ（Ｃ₂ Ｈ₅ ） ₂ ）とアルシン（Ａ
ｓＨ₃ ）を含むガス雰囲気中で６００℃に加熱し、開口
部８ｃから第２導電型として、例えばｐ型不純物の亜鉛
（Ｚｎ）を高抵抗層５ａ中に導入し、第２導電型不純物
領域１０を形成する。この第２導電型不純物領域１０
は、チャネル層４からの距離ｙが少なくとも１０ｎｍ程
度以上離れたところまで形成することが好ましい。第２
導電型不純物領域１０の形成を上記のような気相拡散で
行う場合には、例えば、別パターンを用いて所望の第２
導電型不純物の拡散深さにおける第２導電型不純物領域
１０−高抵抗層５ａ−チャネル層４間の容量値を求めて
おき、第２導電型不純物領域１０−高抵抗層５ａ−チャ
ネル層４間のＣ−Ｖ値をモニタしながら、拡散時間を制
御することにより拡散深さを制御する。あるいは、予
め、所望の第２導電型不純物の拡散深さにおける第２導
電型不純物領域１０の抵抗値を求めておき、第２導電型
不純物領域１０の抵抗値をモニタしながら、所望の抵抗
値を得るよう、拡散時間を制御することにより拡散深さ
を制御することも可能である。なお、第２導電型不純物
領域１０の形成をイオン注入により行うことも可能であ
る。Next, for example, as shown in FIG.
Diethyl zinc (Zn (C_Two H_Five ) _Two ) And arsine (A
sH_Three ) In a gas atmosphere containing
From the portion 8c, as the second conductivity type, for example, zinc as a p-type impurity
(Zn) is introduced into the high resistance layer 5a, and the second conductivity type impurity is introduced.
A region 10 is formed. This second conductivity type impurity region 10
Means that the distance y from the channel layer 4 is at least about 10 nm.
It is preferable to form them up to a distance of more than one degree. Second
The formation of the conductive impurity region 10 is performed by the gas phase diffusion as described above.
When performing, for example, the desired second
Second conductivity type impurity region at diffusion depth of conductivity type impurity
Finding the capacitance value between 10-high resistance layer 5a-channel layer 4
The second conductivity type impurity region 10-high resistance layer 5a-cha
The diffusion time is controlled while monitoring the CV value between the tunnel layers 4.
Control the diffusion depth. Alternatively,
The second conductivity at the desired diffusion depth of the second conductivity type impurity
The resistance value of the impurity region 10 of the second conductivity type is determined in advance.
While monitoring the resistance value of the impurity region 10, the desired resistance
Diffusion depth by controlling the diffusion time to obtain a value
Can also be controlled. The second conductivity type impurity
It is also possible to form the region 10 by ion implantation.
You.

【００４７】次に、図８（ｎ）に示すように、絶縁膜８
１およびストッパ層６の表出部分を被覆して全面に、例
えば窒化シリコンを１５０ｎｍほど堆積させ、絶縁膜８
２を形成する。これにより、絶縁膜８１および絶縁膜８
２からなる絶縁膜８が形成されることになる。その後、
絶縁膜８上にレジストを塗布し、フォトリソグラフィに
より、オーミック電極形成領域に開口を有するレジスト
膜Ｒ３を形成する。レジスト膜Ｒ３を形成した状態で、
例えば、ＣＦ₄ 系のガスを用いたＲＩＥなどの異方性エ
ッチングを行い、絶縁膜８をエッチングする。これによ
り、絶縁膜８に開口部（８ａ，８ｂ）が形成される。Next, as shown in FIG.
For example, silicon nitride is deposited to a thickness of about 150 nm on the entire surface covering the exposed portions of the
Form 2 Thereby, the insulating film 81 and the insulating film 8
Thus, an insulating film 8 of 2 is formed. afterwards,
A resist is applied on the insulating film 8, and a resist film R3 having an opening in an ohmic electrode formation region is formed by photolithography. With the resist film R3 formed,
For example, the insulating film 8 is etched by performing anisotropic etching such as RIE using a CF ₄ gas. Thus, openings (8a, 8b) are formed in the insulating film 8.

【００４８】次に、図９（ｏ）に示すように、レジスト
膜Ｒ３を残したまま、全面にオーミック電極となる金属
層９を堆積する。例えば、抵抗加熱蒸着により、金−ゲ
ルマニウム（ＡｕＧｅ）合金を１６０ｎｍ、ニッケル
（Ｎｉ）を４０ｎｍ、金（Ａｕ）を１０ｎｍほど順次堆
積する。このとき、金属層９はレジスト膜Ｒ３上と絶縁
膜８の開口部（８ａ，８ｂ）の内部で分離される。その
結果、開口部８ａ内にオーミック電極９ａが埋め込ま
れ、開口部８ｂ内にオーミック電極９ｂが埋め込まれる
ことになる。Next, as shown in FIG. 9 (o), a metal layer 9 serving as an ohmic electrode is deposited on the entire surface while leaving the resist film R3. For example, about 160 nm of gold-germanium (AuGe) alloy, about 40 nm of nickel (Ni), and about 10 nm of gold (Au) are sequentially deposited by resistance heating evaporation. At this time, the metal layer 9 is separated on the resist film R3 and inside the openings (8a, 8b) of the insulating film 8. As a result, the ohmic electrode 9a is embedded in the opening 8a, and the ohmic electrode 9b is embedded in the opening 8b.

【００４９】次に、図９（ｐ）に示すように、リフトオ
フ法においてレジスト剥離液に基板を浸漬することによ
り、レジスト膜Ｒ３とともに不要部分の金属層９が除去
され、オーミック電極（９ａ，９ｂ）が残される。Next, as shown in FIG. 9 (p), the unnecessary portion of the metal layer 9 is removed together with the resist film R3 by immersing the substrate in a resist stripping solution by a lift-off method, and the ohmic electrodes (9a, 9b) are removed. ) Is left.

【００５０】その後、例えば、フォーミングガス中で基
板を４５０℃で熱処理し、図１に示すように、オーミッ
ク電極（９ａ，９ｂ）とキャップ層（７ａ，７ｂ）との
界面領域を合金化し、オーミック接触を達成する。ま
た、必要に応じて、層間絶縁膜の形成、および電極取り
出し層の形成などを行って、図１に示す半導体抵抗素子
に至る。Thereafter, for example, the substrate is heat-treated at 450 ° C. in a forming gas, and as shown in FIG. 1, the interface region between the ohmic electrodes (9a, 9b) and the cap layers (7a, 7b) is alloyed to form an ohmic contact. Achieve contact. Further, if necessary, an interlayer insulating film and an electrode take-out layer are formed to reach the semiconductor resistance element shown in FIG.

【００５１】上記の本実施形態の半導体抵抗素子の製造
方法によれば、ＨＥＭＴの形成工程において、第２導電
型不純物領域１０を形成することにより、半導体抵抗素
子を形成することができることから、何ら工程増、コス
ト増とならずに、半導体抵抗素子の長さを短くしたま
ま、高抵抗の半導体抵抗素子を形成することができる。
また、第２導電型の不純物を拡散によって形成する場合
には、拡散時間によって、イオン注入によって形成する
場合には、注入エネルギーやドーズ量によって、第２導
電型不純物領域１０の拡散深さを制御することにより電
流チャネルに存在する電子濃度を容易に制御することが
できることから、所望の抵抗値を持つ半導体抵抗素子を
簡易に製造することができる。According to the method for manufacturing a semiconductor resistor of the present embodiment, the semiconductor resistor can be formed by forming the second conductivity type impurity region 10 in the HEMT forming step. It is possible to form a high-resistance semiconductor resistance element while keeping the length of the semiconductor resistance element short without increasing the number of steps and costs.
The diffusion depth of the second conductivity type impurity region 10 is controlled by the diffusion time when the second conductivity type impurity is formed by diffusion, and by the implantation energy or dose when the second conductivity type impurity is formed by ion implantation. By doing so, the electron concentration present in the current channel can be easily controlled, so that a semiconductor resistance element having a desired resistance value can be easily manufactured.

【００５２】本発明の半導体抵抗素子およびその製造方
法の実施形態は、上記の説明に限定されない。例えば、
バッファ層２、高抵抗層３ａ、およびキャリア供給層３
ｂを省略して、シングルヘテロ構造にしてもよい。ま
た、従来技術で説明したような半導体抵抗素子に第２導
電型不純物領域１０を形成することにより、本発明の半
導体抵抗素子とすることもできる。また、本発明は、実
施形態で説明したような、ＧａＡｓ基板のみならず、Ｉ
ｎＰ系基板上にも適応可能である。例えば、半導体基板
１がＩｎＰからなる場合には、バッファ層２は不純物を
添加しないＩｎＰにより形成し、高抵抗層（３ａ，３
ｃ，５ａ，５ｃ）は不純物を添加しないＡｌ_X Ｉｎ_1-X
Ａｓ（ｘ＝０．４〜０．５）により形成し、チャネル層
４は、アンドープのＩｎ_X Ｇａ_1-X Ａｓ（ｘ＝０．５〜
０．６）により形成し、キャリア供給層（３ｂ，５ｂ）
はｎ型のＡｌ_XＩｎ_1-X Ａｓ（ｘ＝０．４〜０．５）に
より形成する。また、さらなる高抵抗素子を得る場合
に、高抵抗層５ａの第２導電型不純物領域を形成する部
分を、ある程度エッチングしておき薄膜化しておいてか
ら、第２導電型不純物をドーピングすることも可能であ
る。その他、本発明の要旨を逸脱しない範囲で、種々の
変更が可能である。Embodiments of the semiconductor resistance element and the method of manufacturing the same according to the present invention are not limited to the above description. For example,
Buffer layer 2, high resistance layer 3a, and carrier supply layer 3
b may be omitted to form a single hetero structure. Further, by forming the second conductivity type impurity region 10 in a semiconductor resistor described in the related art, the semiconductor resistor of the present invention can be obtained. Further, the present invention is not limited to the GaAs substrate as described in the embodiment,
It is also applicable on nP-based substrates. For example, when the semiconductor substrate 1 is made of InP, the buffer layer 2 is formed of InP to which no impurity is added, and the high resistance layers (3a, 3a) are formed.
c, 5a, 5c) are Al _X In _1-X without adding impurities.
As (x = 0.4 to 0.5), the channel layer 4 is formed of undoped In _x Ga ₁ -x As (x = 0.5 to 0.5).
0.6) and a carrier supply layer (3b, 5b)
It is formed by n-type _{Al X In 1-X As (} x = 0.4~0.5). In order to obtain a further high-resistance element, it is also possible to etch the portion of the high-resistance layer 5a where the second-conductivity-type impurity region is to be formed to some extent to make it thinner, and then to dope the second-conductivity-type impurity. It is possible. In addition, various changes can be made without departing from the gist of the present invention.

【００５３】[0053]

【発明の効果】本発明の半導体抵抗素子によれば、抵抗
素子の幅を細く、長さを長くすることなく、第１の半導
体層上に、キャリア供給層からの電流チャネルへの電荷
の供給を制御する第２導電型の不純物を含有する第２の
半導体層を設けることによって、２次元電子ガスの電子
濃度を下げ、所望の高抵抗値を得ることができる。従っ
て、ＩＣの高集積化を実現することができる。また、電
流チャネルに存在する電子の濃度は、第２導電型の不純
物を含有する第２導電型半導体領域の濃度や深さによっ
て、制御することができることから、所望の抵抗値をも
つ半導体抵抗素子を実現することができる。According to the semiconductor resistance element of the present invention, the supply of electric charges from the carrier supply layer to the current channel on the first semiconductor layer without reducing the width and length of the resistance element. By providing a second semiconductor layer containing an impurity of the second conductivity type for controlling the electron concentration, the electron concentration of the two-dimensional electron gas can be reduced and a desired high resistance value can be obtained. Therefore, high integration of the IC can be realized. Further, the concentration of the electrons present in the current channel can be controlled by the concentration and depth of the second conductivity type semiconductor region containing the second conductivity type impurity, so that the semiconductor resistance element having a desired resistance value can be controlled. Can be realized.

【００５４】本発明の半導体抵抗素子の製造方法によれ
ば、第１の半導体層上に第２導電型の不純物を含有する
第２の半導体層を形成することにより、チャネル形成層
の電流チャネルに存在する電子濃度を下げることがで
き、半導体抵抗素子の長さを変えずに高抵抗の半導体抵
抗素子を形成することができる。第２導電型の不純物を
含有する第２導電型半導体領域の不純物濃度や深さを、
拡散によって形成する場合には拡散時間によって制御
し、イオン注入によって形成する場合には注入エネルギ
ーやドーズ量によって制御することによって、電流チャ
ネルに存在する電子濃度を容易に制御することができる
ことから、所望の抵抗値をもつ半導体抵抗素子を簡易に
製造することができる。According to the method of manufacturing a semiconductor resistor of the present invention, the second semiconductor layer containing the impurity of the second conductivity type is formed on the first semiconductor layer, so that the current channel of the channel formation layer can be formed. The concentration of existing electrons can be reduced, and a high-resistance semiconductor resistor can be formed without changing the length of the semiconductor resistor. The impurity concentration and depth of the second conductivity type semiconductor region containing the second conductivity type impurity are
By controlling by the diffusion time when forming by diffusion, and by controlling the implantation energy or dose when forming by ion implantation, the electron concentration existing in the current channel can be easily controlled. Semiconductor resistance element having the above resistance value can be easily manufactured.

【図面の簡単な説明】[Brief description of the drawings]

【図１】図１は、本発明の実施形態に係るダブルヘテロ
構造の高電荷移動度トランジスタ（ＨＥＭＴ）のエピタ
キシャルウェハを用いた半導体抵抗素子の概略構造を示
す断面図である。FIG. 1 is a cross-sectional view showing a schematic structure of a semiconductor resistor using a double hetero structure high charge mobility transistor (HEMT) epitaxial wafer according to an embodiment of the present invention.

【図２】図２は、図１のＡ−Ｂ断面におけるエネルギー
バンド図である。FIG. 2 is an energy band diagram along a section AB in FIG. 1;

【図３】図３は本発明の半導体抵抗素子の製造方法の製
造工程を示す断面図であり、（ａ）はバッファ層の形成
工程まで、（ｂ）は高抵抗層の形成工程まで、（ｃ）は
キャリア供給層の形成工程までを示す。3A to 3C are cross-sectional views illustrating a manufacturing process of a method for manufacturing a semiconductor resistor according to the present invention. FIG. 3A illustrates a process up to a buffer layer forming process, FIG. c) shows the steps up to the step of forming the carrier supply layer.

【図４】図４は、図３の続きの工程を示し、（ｄ）は第
１障壁層の形成工程まで、（ｅ）はチャネル層の形成工
程まで、（ｆ）は高抵抗層の形成工程までを示す。FIG. 4 shows a step subsequent to that of FIG. 3; (d) shows up to a step of forming a first barrier layer, (e) shows up to a step of forming a channel layer, and (f) shows formation of a high-resistance layer. The process is shown.

【図５】図５は、図４の続きの工程を示し、（ｇ）はキ
ャリア供給層の形成工程まで、（ｈ）は第２障壁層の形
成工程までを示す。FIG. 5 shows a step that follows the step shown in FIG. 4. FIG. 5 (g) shows a step up to the step of forming a carrier supply layer, and FIG. 5 (h) shows a step up to the step of forming a second barrier layer.

【図６】図６は、図５の続きの工程を示し、（ｉ）はス
トッパ層の形成工程まで、（ｊ）はキャップ層の形成工
程までを示す。6 shows a step that follows the step shown in FIG. 5; FIG. 6 (i) shows up to a stopper layer forming step; and FIG. 6 (j) shows a cap layer forming step.

【図７】図７は、図６の続きの工程を示し、（ｋ）は絶
縁膜の形成工程まで、（ｌ）は絶縁膜への第２導電型不
純物領域形成用開口部の形成工程までを示す。FIG. 7 shows a step subsequent to that of FIG. 6, in which (k) shows a step of forming an insulating film, and (l) shows a step of forming an opening for forming a second conductivity type impurity region in the insulating film. Is shown.

【図８】図８は、図７の続きの工程を示し、（ｍ）は第
２導電型不純物領域の形成工程まで、（ｎ）は絶縁膜へ
のオーミック電極形成用開口部の形成工程までを示す。8 shows a step subsequent to that of FIG. 7; (m) shows a step of forming a second conductivity type impurity region; and (n) shows a step of forming an opening for forming an ohmic electrode in an insulating film. Is shown.

【図９】図９は、図８の続きの工程を示し、（ｏ）はオ
ーミック電極形成のための金属層の形成工程まで、
（ｐ）はオーミック電極形成工程までを示す。FIG. 9 shows a step that follows the step shown in FIG. 8; FIG. 9 (o) shows a step until a step of forming a metal layer for forming an ohmic electrode;
(P) shows the process up to the ohmic electrode forming step.

【図１０】図１０は、ＨＥＭＴ構造のエピタキシャルウ
ェハを用いた、従来の半導体抵抗素子の断面図である。FIG. 10 is a sectional view of a conventional semiconductor resistor using an epitaxial wafer having a HEMT structure.

【符号の説明】[Explanation of symbols]

１，１０１…半絶縁性基板（ＧａＡｓ基板）、２…バッ
ファ層、３…第１の障壁層、３ｂ，５ｂ，１０５…キャ
リア供給層、３ａ，３ｃ，５ａ，５ｃ…高抵抗層、４，
１０４…チャネル層、５…第２の障壁層、６…ストッパ
層、７ａ，７ｂ，１０７ａ，１０７ｂ…キャップ層、８
…絶縁膜、８ａ，８ｂ…オーミック電極用接続孔、８ｃ
…第２導電型不純物領域形成用開口部、９ａ，９ｂ，１
０９ａ，１０９ｂ…オーミック電極、１０…第２導電型
不純物領域。1, 101: semi-insulating substrate (GaAs substrate), 2: buffer layer, 3: first barrier layer, 3b, 5b, 105: carrier supply layer, 3a, 3c, 5a, 5c: high resistance layer, 4,
104 channel layer, 5 second barrier layer, 6 stopper layer, 7a, 7b, 107a, 107b cap layer, 8
... insulating film, 8a, 8b ... ohmic electrode connection hole, 8c
... Openings for forming second conductivity type impurity regions, 9a, 9b, 1
09a, 109b ... ohmic electrode, 10 ... second conductivity type impurity region.

Claims (9)

【特許請求の範囲】[Claims] 【請求項１】抵抗素子の電流チャネルが形成されるチャ
ネル形成層と、 前記チャネル形成層上に形成され、当該チャネル形成層
とのヘテロ接合により、当該ヘテロ接合近傍の前記電流
チャネルに電荷を供給する第１導電型の不純物を含有す
るキャリア供給層を含む第１の半導体層と、 前記第１の半導体層上に形成され、前記キャリア供給層
からの前記電流チャネルへの電荷の供給を制御する第２
導電型の不純物を含有する第２の半導体層とを有する半
導体抵抗素子。An electric charge is supplied to the current channel in the vicinity of the heterojunction by a channel formation layer in which a current channel of a resistance element is formed, and a heterojunction formed on the channel formation layer and the channel formation layer. A first semiconductor layer including a carrier supply layer containing an impurity of a first conductivity type to be formed, and a supply of charges from the carrier supply layer to the current channel is controlled on the first semiconductor layer. Second
And a second semiconductor layer containing a conductive impurity. 【請求項２】前記第２の半導体層上に互いに分離して形
成された第１電極および第２電極をさらに有し、 前記第１および第２電極の間の前記第２の半導体層に前
記第２導電型の不純物を含有する第２導電型半導体領域
が形成されている請求項１記載の半導体抵抗素子。2. The semiconductor device according to claim 2, further comprising a first electrode and a second electrode formed separately from each other on said second semiconductor layer, wherein said second semiconductor layer is provided between said first and second electrodes. 2. The semiconductor resistance element according to claim 1, wherein a second conductivity type semiconductor region containing a second conductivity type impurity is formed. 【請求項３】前記第２の半導体層の前記第２導電型半導
体領域を含む部分の膜厚が、他の部分に比して小さい請
求項２記載の半導体抵抗素子。3. The semiconductor resistance element according to claim 2, wherein a thickness of a portion of the second semiconductor layer including the second conductivity type semiconductor region is smaller than other portions. 【請求項４】前記第１導電型がｎ型であり、前記第２導
電型がｐ型である請求項１記載の半導体抵抗素子。4. The semiconductor resistance element according to claim 1, wherein said first conductivity type is n-type and said second conductivity type is p-type. 【請求項５】半導体基板上に、抵抗素子の電流チャネル
が形成されるチャネル形成層を形成する工程と、 前記チャネル形成層上に、当該チャネル形成層とのヘテ
ロ接合により、当該ヘテロ接合近傍の前記電流チャネル
に電荷を供給する第１導電型の不純物を含有するキャリ
ア供給層を含む第１の半導体層を形成する工程と、 前記第１の半導体層上に、前記キャリア供給層からの前
記電流チャネルへの電荷の供給を制御する第２導電型の
不純物を含有する第２の半導体層を形成する工程とを有
する半導体抵抗素子の製造方法。5. A step of forming, on a semiconductor substrate, a channel forming layer in which a current channel of a resistance element is formed; and forming, on the channel forming layer, a heterojunction with the channel forming layer. Forming a first semiconductor layer including a carrier supply layer containing a first conductivity type impurity that supplies electric charge to the current channel; and forming the current from the carrier supply layer on the first semiconductor layer. Forming a second semiconductor layer containing a second conductivity type impurity for controlling supply of electric charge to a channel. 【請求項６】前記第２の半導体層を形成する工程は、 前記第１の半導体層上に半導体層を形成する工程と、 前記半導体層に第２導電型の不純物を導入して第２導電
型半導体領域を当該半導体層に形成する工程とを有する
請求項５記載の半導体抵抗素子の製造方法。6. The step of forming the second semiconductor layer includes: forming a semiconductor layer on the first semiconductor layer; and introducing a second conductivity type impurity into the semiconductor layer to form a second conductive layer. Forming a semiconductor layer in the semiconductor layer. 【請求項７】前記第２導電型半導体領域を形成する工程
において、前記半導体層に第２導電型の不純物をイオン
注入により導入して前記第２導電型半導体領域を形成す
る請求項６記載の半導体抵抗素子の製造方法。7. The semiconductor device according to claim 6, wherein in the step of forming the second conductivity type semiconductor region, a second conductivity type impurity is introduced into the semiconductor layer by ion implantation. A method for manufacturing a semiconductor resistor. 【請求項８】前記第２導電型半導体領域を形成する工程
において、前記半導体層に第２導電型の不純物を拡散に
より導入して前記第２導電型半導体領域を形成する請求
項６記載の半導体抵抗素子の製造方法。8. The semiconductor according to claim 6, wherein in the step of forming the second conductivity type semiconductor region, a second conductivity type impurity is introduced into the semiconductor layer by diffusion to form the second conductivity type semiconductor region. A method for manufacturing a resistance element. 【請求項９】前記第２導電型半導体領域を形成する工程
において、前記半導体層の前記第２導電型半導体領域を
形成する部分の膜厚を他の部分に比して小さくした後
に、前記半導体層に第２導電型の不純物を導入して前記
第２導電型半導体領域を形成する請求項６記載の半導体
抵抗素子の製造方法。9. In the step of forming the second conductivity type semiconductor region, the semiconductor layer is formed after reducing the thickness of a portion of the semiconductor layer where the second conductivity type semiconductor region is formed as compared with other portions. 7. The method according to claim 6, wherein the second conductive type semiconductor region is formed by introducing a second conductive type impurity into the layer.