JP2002050689A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 コンタクトホール間の距離が縮小しても良好
な上部配線およびコンタクトホールの分離ができる半導
体装置およびその製造方法を提供する。 【解決手段】 シリコン基板１上に層間絶縁膜４を形成
し、層間絶縁膜４をエッチングしてコンタクトホール５
を形成する。その後、コンタクトホール５上部に面取り
部６を形成する。全面にバリアメタル７およびW膜８を
形成した後、単位面積当たりのコンタクトホール５数の
多い領域にあるコンタクトホール５の面取り部６がなく
なるまでＣＭＰを行なう。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体装置および
その製造方法に関し、特にコンタクトホール部の構造お
よびその製造方法に関するものである。

【０００２】

【従来の技術】近年、半導体装置の高集積化には目覚ま
しいものがある。それに伴い、微細加工技術の研究開発
はとどまる所を知らず、コンタクトホール部の微細化も
例外ではない。

【０００３】図７（ａ）〜（ｄ）は従来のコンタクトホ
ール部の製造方法を示す工程断面図である。図に従って
順次説明を行なう。まず、図７（ａ）に示すように、シ
リコン基板１上に素子分離領域２を形成する。その後、
シリコン基板１にシリコン基板１と逆導電型のイオン注
入を行ない、シリコン基板１と逆導電型の導電層３を形
成する。更に全面に層間絶縁膜４を形成して、導電層３
上の層間絶縁膜４をエッチングして導電層３上に至るコ
ンタクトホール５を形成する。アルゴンなどのスパッタ
エッチングを施すことにより、コンタクトホール５上部
に面取り部６を形成する。この面取り部６はアスペクト
比の高いコンタクトホール５内への埋込み特性を向上さ
せるために設けている。

【０００４】次に、図７（ｂ）に示すように、全面にス
パッタまたはＣＶＤ法によりＴｉＮ等のバリアメタル７
を形成する。続いて、全面にＷＦ６、Ｈ２ガス等を用い
て、Ｗ−ＣＶＤ法によりタングステン（Ｗ）膜８を形成
する。この時、コンタクトホール５の上部には面取り部
６を設け、コンタクトホール５内への埋込み特性を向上
させてはいるが、コンタクトホール５内のバリアメタル
７およびＷ膜８のカバレッジは１００％とはならず、コ
ンタクトホール５内にボイド９が形成されてしまう。

【０００５】次に、図７（ｃ）に示すように、全面にＣ
ＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏ
ｌｉｓｈ）を施し、層間絶縁膜４上のバリアメタル７お
よびＷ膜８を除去してコンタクトホール５内にのみＷ膜
８を埋込んでＷプラグ１０を形成する。

【０００６】次に、図７（ｄ）に示すように、全面にＴ
ｉＮなどのバリアメタル１１、Ｗなどの導電膜１２をス
パッタまたはＣＶＤ法で堆積する。その後、バリアメタ
ル１１および導電膜１２に所望のパターニングを施して
上部配線１３を形成する。

【０００７】

【発明が解決しようとする課題】従来のコンタクトホー
ル部の製造方法は以上のようであったので、図７に示す
ように、コンタクトホール５上部に面取り部６を設けて
いる。この面取り部６はアスペクト比の高いコンタクト
ホール５内への埋込み特性を向上させることができると
ともに、面取り部６の形成と同時に導電層３上の自然酸
化膜等の絶縁膜を除去できるという効果がある。

【０００８】ところが、コンタクトホール５間の距離が
小さい場合、面取り部６によってコンタクトホール５上
部のコンタクトホール５径が大きくなってしまい、上部
配線１３間の分離、コンタクトホール５間の分離が難し
くなリ、微細化の妨げとなるという問題点があった。

【０００９】また、コンタクトホール５内に発生してい
るボイド９によりコンタクトホール５内側壁のＷ膜８の
膜厚が薄くなってしまい、Ｗプラグ１０の垂直方向の抵
抗が上昇するという問題点があった。更に、後工程にお
いて、エッチング等に使用される薬液がボイド９内に浸
入してＷ膜８を腐食させるという問題点があった。

【００１０】この発明は上記のような問題点を解消する
ためになされたもので、コンタクトホール間の距離が縮
小しても良好な上部配線およびコンタクトホールの分離
ができるとともに、アスペクト比の高いコンタクトホー
ル内への良好な埋込みのできる半導体装置およびその製
造方法を提供することを目的としている。

【００１１】

【課題を解決するための手段】この発明の請求項１に係
る半導体装置は、各コンタクトホールのうち、単位面積
当たりの上記コンタクトホール数の少ない領域に形成さ
れたコンタクトホールは、その上部に面取り部を備え、
単位面積当たりの上記コンタクトホール数の多い領域に
形成されたコンタクトホールは、その上部に上記面取り
部を備えないようにしたものである。

【００１２】この発明の請求項２に係る半導体装置は、
各コンタクトホールのうち、単位面積当たりの上記コン
タクトホール数の多い領域に形成されたコンタクトホー
ルは、単位面積当たりの上記コンタクトホール数の少な
い領域に形成されたコンタクトホールよりも小さな面取
り部を備えるようにしたものである。

【００１３】この発明の請求項３に係る半導体装置は、
単位面積当たりのコンタクトホール数の多い領域に形成
された導電膜を有するコンタクトホールにおいて、上記
導電膜上に上部導電膜を設け、上記導電膜がバリアメタ
ルとタングステン膜とから成り、上記上部導電膜が多結
晶シリコン膜から成り、上記コンタクトホール内に、上
記バリアメタルと上記タングステン膜と上記多結晶シリ
コン膜との三層を備えるようにしたものである。

【００１４】この発明の請求項４に係る半導体装置は、
単位面積当たりのコンタクトホール数の多い領域に形成
された導電膜を有するコンタクトホールにおいて、上記
導電膜上に上部導電膜を設け、上記導電膜および上記上
部導電膜がともにバリアメタルとタングステン膜とから
成り、上記コンタクトホール内に、上記バリアメタルと
上記タングステン膜と上記バリアメタルと上記タングス
テン膜との四層を備えるようにしたものである。

【００１５】この発明の請求項５に係る半導体装置は、
コンタクトホール内の導電膜上に上部配線を備えるよう
にしたものである。

【００１６】この発明の請求項６に係る半導体装置の製
造方法は、全面にＣＭＰを施して、絶縁膜上の導電膜を
除去してコンタクトホール内にのみ上記導電膜を埋込む
工程が、上記ＣＭＰを行なう時間を制御することによっ
て、単位面積当たりのコンタクトホール数の少ない領域
の上記コンタクトホール上部の上記面取り部の大きさよ
り、単位面積当たりのコンタクトホール数の多い領域の
上記コンタクトホール上部の上記面取り部の大きさを小
さくまたは除去するようにしたものである。

【００１７】この発明の請求項７に係る半導体装置の製
造方法は、単位面積当たりのコンタクトホール数の多い
領域の導電膜を埋込んだコンタクトホール上部の面取り
部を除去した場合、この除去を行なった後に、上記単位
面積当たりのコンタクトホール数の多い領域の導電膜を
埋込んだコンタクトホール内を含む全面に、上部導電膜
を堆積する工程と、絶縁膜上の上記上部導電膜を除去し
て、上記単位面積当たりのコンタクトホール数の多い領
域の導電膜を埋込んだコンタクトホール内に、上記上部
導電膜を埋込む工程とを備えるようにしたものである。

【００１８】この発明の請求項８に係る半導体装置の製
造方法は、単位面積当たりのコンタクトホール数の多い
領域の導電膜を埋込んだコンタクトホール上部の面取り
部を除去した場合、この除去を行なった後に、単位面積
当たりのコンタクトホール数の多い領域の導電膜を埋込
んだコンタクトホール内を含む全面に、上部導電膜を堆
積する工程と、上記上部導電膜をパターニングして、単
位面積当たりのコンタクトホール数の多少にかかわら
ず、上記導電膜上に上部配線を形成する工程とを備える
ようにしたものである。

【００１９】

【発明の実施の形態】実施の形態１．図１および２はこ
の発明のコンタクトホール部の製造方法を示す工程断面
図であり、各図において、左側の図は単位面積当たりの
コンタクトホール数が多く、コンタクトホール間の距離
が短い領域を示し、右側の図は左側の図と同一ウエハ内
で単位面積当たりのコンタクトホール数が比較的少ない
領域を示している。図に従って順次説明を行なう。

【００２０】まず図１（ａ）に示すように、シリコン基
板１上に素子分離領域２を形成する。その後、シリコン
基板１にシリコン基板１と逆導電型のイオン注入を行な
い、シリコン基板１と逆導電型の導電層３を形成する。
更に全面に層間絶縁膜４を形成して、導電層３上の層間
絶縁膜４をエッチングして導電層３上に至るコンタクト
ホール５を形成する。アルゴンなどのスパッタエッチン
グを施すことにより、コンタクトホール５上部に面取り
部６を形成する。この面取り部６はアスペクト比の高い
コンタクトホール５内への埋込み特性を向上させるため
に設けている。

【００２１】次に、図１（ｂ）に示すように、全面にス
パッタまたはＣＶＤ法により導電膜であるＴｉＮ等のバ
リアメタル７を形成する。続いて、全面にＷＦ６、Ｈ２
ガス等を用いて、Ｗ−ＣＶＤ法により導電膜であるＷ膜
８を形成する。この時、コンタクトホール５の上部には
面取り部６を設け、コンタクトホール５内への埋込み特
性を向上させてはいるが、コンタクトホール５内のバリ
アメタル７およびＷ膜８のカバレッジは１００％とはな
らず、コンタクトホール５内にボイド９が形成されてし
まう。ここまでの工程では、左側の図と右側の図とのコ
ンタクトホール部の構造は同じである。

【００２２】次に、図２（ａ）に示すように、全面にＣ
ＭＰを施し、層間絶縁膜４上のバリアメタル７およびＷ
膜８を除去してコンタクトホール５内にのみバリアメタ
ル７およびＷ膜８を埋込んでＷプラグ１０を形成するの
であるが、この時、ＣＭＰを行なう時間を長くして、左
側の図においてのみコンタクトホール５上部に面取り部
６がなくなるまでＣＭＰを行なう。

【００２３】一般に、ＣＭＰはコンタクトホールの占有
面積が多い部分ではコンタクトホールの占有面積が少な
い部分に比べて研磨される速度が早いので、同じ時間で
ＣＭＰを行なうと、コンタクトホールの占有面積が多い
部分が沢山削られることになる。

【００２４】従って、全面にＣＭＰを行なう時間を延長
すれば、単位面積当たりのコンタクトホール５数が多
く、コンタクトホール５の占有面積が多い左側の図で
は、単位面積当たりのコンタクトホール５数が比較的少
ない右側の図よりも削れる量が多くなる。つまり、左側
の図で、面取り部６がなくなるように時間を制御して全
面にＣＭＰを行なうと、右側の図では面取り部６は消失
せずに残存する。

【００２５】次に、図２（ｂ）に示すように、全面にＴ
ｉＮなどのバリアメタル１１、Ｗなどの導電膜１２をス
パッタまたはＣＶＤ法で堆積する。その後、バリアメタ
ル１１および導電膜１２に所望のパターニングを施して
上部配線１３を形成する。この時、左側の図にはコンタ
クトホール５上部の面取り部６は存在せず、コンタクト
ホール５間の距離を確保することができ上部配線１３間
の分離を確実に行える。右側の図にはコンタクトホール
５上部の面取り部６が残存しているが、コンタクトホー
ル５間の距離は初めから充分にあるので問題はない。

【００２６】以上のように、コンタクトホール５内へＷ
膜８を埋込んでＷプラグ１０を形成する際に、ＣＭＰを
通常よりも長く行なうことによって、単位面積当たりの
コンタクトホール５が多い領域の面取り部６をなくすこ
とができ、上部配線１３間の分離、コンタクトホール５
間の分離を確実に行なうことができる。したがって、更
にコンタクトホール５間の距離を縮小することができ、
半導体装置の高集積化を図ることができる。

【００２７】また、バリアメタル７、１１はＷＮ、Ｔａ
Ｎ等でも良い。更に、導電膜１２はアルミ合金、高融点
金属、高融点金属のシリサイドでも良く、導電層３とバ
リアメタル７との界面にＴｉＳｉ、ＣｏＳｉ等の高融点
金属シリサイドを形成しても良い。上記いずれの場合も
同様の効果が得られる。

【００２８】実施の形態２．上記実施の形態１では単位
面積当たりのコンタクトホールの多い領域において、コ
ンタクトホール上部の面取り部を完全に除去する場合に
ついて説明をしたが、ここでは、単位面積当たりのコン
タクトホールの多い領域においても面取り部を一部残す
場合について説明する。

【００２９】図３（ａ）（ｂ）はこの発明の実施の形態
２のコンタクトホール部の製造方法を示す断面図であ
り、左側の図は単位面積当たりのコンタクトホール数が
多く、コンタクトホール間の距離が短い領域を示し、右
側の図は左側の図と同一ウエハ内で単位面積当たりのコ
ンタクトホール数が比較的少ない領域を示している。１
４は層間絶縁膜４中に形成された下層配線である。図３
に至るまでは上記実施の形態１の図１（ａ）（ｂ）と同
様に行なう。

【００３０】図３（ａ）に示すように、右側の図は実施
の形態１の図２（ａ）の右側の図と同様である。左側の
図は実施の形態１の図２（ａ）の左側の図とは異なり、
コンタクトホール５上部の面取り部６を完全に除去する
のではなく、後に形成される上部配線１３間およびコン
タクトホール５間が分離できる程度にＣＭＰの時間を制
御して行ない、コンタクトホール５上部の面取り部６の
一部を残存させている。

【００３１】次に、図３（ｂ）に示すように、図２
（ｂ）と同様にして、全面にＴｉＮなどのバリアメタル
１１、Ｗなどの導電膜１２をスパッタまたはＣＶＤ法で
堆積する。その後、バリアメタル１１および導電膜１２
に所望のパターニングを施して上部配線１３を形成す
る。この時、左側の図ではコンタクトホール５上部の面
取り部６はコンタクトホール５間の距離を確保すること
ができる程度に存在し、上部配線１３間の分離を確実に
行える。

【００３２】従って、上記実施の形態１と同様の効果を
有するとともに、ＣＭＰを行なう時間を上記実施の形態
１の場合よりも短く設定でき、単位面積当たりのコンタ
クトホール５が多い領域においてＣＭＰによって削れる
量を少なくすることができる。これにより、ＣＭＰ工程
後の平坦度は上記実施の形態１よりも高くすることがで
きる。また、層間絶縁膜４中に下層配線１４等が存在し
ていても、ＣＭＰによって削られる可能性を低くおさえ
られる。

【００３３】実施の形態３．上記実施の形態１ではＣＭ
Ｐ後ボイドを塞ぐことなく、上部配線を形成していた
が、ここではＣＭＰ後コンタクトホール内にさらに導電
膜を埋込む場合について説明する。

【００３４】図４（ａ）（ｂ）はこの発明の実施の形態
３のコンタクトホール部の製造方法を示す断面図であ
り、単位面積当たりのコンタクトホール数が多く、コン
タクトホール間の距離が短い領域の断面図である。図４
に至るまでは上記実施の形態１の図１（ａ）（ｂ）図２
（ａ）と同様に行なう。

【００３５】図４（ａ）に示すように、ＣＭＰを行なう
時間を長くすることによって、単位面積当たりのコンタ
クトホール数の多い領域ではコンタクトホール５上部の
面取り部６を除去すると同時にコンタクトホール５上部
に埋込まれていたＷ膜８が除去され、コンタクトホール
５内のボイド９が開口する。

【００３６】この開口を含む全面に上部導電膜である不
純物をド−プした多結晶シリコン膜１５をＣＶＤ法で堆
積した後、ＣＭＰを施すことにより層間絶縁膜４上の多
結晶シリコン膜１５を除去してボイド９内にのみ多結晶
シリコン膜１５を埋込む。

【００３７】次に、図４（ｂ）に示すように、全面にＴ
ｉＮなどのバリアメタル１１、Ｗなどの導電膜１２をス
パッタまたはＣＶＤ法で堆積する。その後、バリアメタ
ル１１および導電膜１２に所望のパターニングを施して
上部配線１３を形成する。

【００３８】この様にすれば、ボイド９を塞ぐことがで
きるので、後処理によるボイド９への薬液の染み込みを
防止することができる。また、ボイド９を多結晶シリコ
ン膜１５で埋込んだので、コンタクトホール５の垂直方
向の抵抗を下げることができる。

【００３９】実施の形態４．上記実施の形態３ではボイ
ド９内に多結晶シリコン膜１５を埋込む場合について説
明を行なったが、ここでは更に低抵抗な導電膜を埋込む
場合について説明する。

【００４０】図５はこの発明の実施の形態４のコンタク
トホール部を示す断面図であり、単位面積当たりのコン
タクトホール数が多く、コンタクトホール間の距離が短
い領域の断面図である。図５に至るまでは上記実施の形
態１の図１（ａ）（ｂ）図２（ａ）と同様に行なう。

【００４１】図５に示すように、ＣＭＰによって開口し
たボイド９内を含む全面にスパッタまたはＣＶＤ法によ
り上部導電膜であるＴｉＮ等のバリアメタル７ａを形成
する。続いて、全面にＷＦ６、Ｈ２ガス等を用いて、Ｗ
−ＣＶＤ法により上部導電膜であるＷ膜８ａを形成す
る。その後全面にＣＭＰを施し、層間絶縁膜４上のバリ
アメタル７ａおよびＷ膜８ａを除去してボイド９内にの
みバリアメタル７ａおよびＷ膜８ａを埋込む。

【００４２】その後、全面にＴｉＮなどのバリアメタル
１１、Ｗなどの導電膜１２をスパッタまたはＣＶＤ法で
堆積する。その後、バリアメタル１１および導電膜１２
に所望のパターニングを施して上部配線１３を形成す
る。

【００４３】この様にすれば、より低抵抗なバリアメタ
ル７ａおよびＷ膜８ａでコンタクトホール５内のボイド
９を塞ぐことができ、コンタクトホール５の垂直方向の
抵抗をさらに下げることができる。

【００４４】実施の形態５．上記実施の形態４では上部
配線１３の形成とコンタクトホール５内の埋込みとを別
々に行なっていたがここでは一度に形成する方法につい
て説明する。

【００４５】図６はこの発明の実施の形態４のコンタク
トホール部を示す断面図であり、単位面積当たりのコン
タクトホール数が多く、コンタクトホール間の距離が短
い領域の断面図である。図６に至るまでは上記実施の形
態１の図１（ａ）（ｂ）図２（ａ）と同様に行なう。

【００４６】図６に示すように、ＣＭＰによって開口し
たボイド９内を含む全面にスパッタまたはＣＶＤ法によ
りＴｉＮ等のバリアメタル７ａを形成する。続いて、全
面にＷＦ６、Ｈ２ガス等を用いて、Ｗ−ＣＶＤ法により
Ｗ膜８ａを形成する。その後、上部配線１３用のパター
ニングを行ないＷ膜８ａからなる上部配線１３を形成す
る。

【００４７】この様にすれば、上記実施の形態４に比べ
て、ＣＭＰ、バリアメタル１１の形成、導電膜１２の形
成工程を省略することができ、製造工程数を減らすこと
ができる。又、上部配線１３とコンタクトホール５内と
の界面などの導電膜間の界面を減少させることができる
のでより低抵抗なコンタクトホールを形成することがで
きる。

【００４８】

【発明の効果】以上のようにこの発明によれば、各コン
タクトホールのうち、単位面積当たりの上記コンタクト
ホール数の少ない領域に形成されたコンタクトホール
は、その上部に面取り部を備え、単位面積当たりの上記
コンタクトホール数の多い領域に形成されたコンタクト
ホールは、その上部に上記面取り部を備えないようにし
たので、単位面積当たりのコンタクトホール数の多い領
域において、コンタクトホール間の分離が良好に行え、
コンタクトホール間の距離をさらに縮小することができ
る。

【００４９】また、各コンタクトホールのうち、単位面
積当たりの上記コンタクトホール数の多い領域に形成さ
れたコンタクトホールは、単位面積当たりの上記コンタ
クトホール数の少ない領域に形成されたコンタクトホー
ルよりも小さな面取り部を備えるようにしたので、コン
タクトホール間の分離が良好に行えるとともに、ウエハ
の平坦度が向上し、層間絶縁膜中の下部配線を損なうこ
ともない。

【００５０】また、単位面積当たりのコンタクトホール
数の多い領域に形成された導電膜を有するコンタクトホ
ールにおいて、上記導電膜上に上部導電膜を設け、上記
導電膜がバリアメタルとタングステン膜とから成り、上
記上部導電膜が多結晶シリコン膜から成り、上記コンタ
クトホール内に、上記バリアメタルと上記タングステン
膜と上記多結晶シリコン膜との三層を備えるようにした
ので、コンタクトホール内のボイドを塞ぐことができ、
コンタクトホール内の垂直方向の抵抗を低くできる。

【００５１】単位面積当たりのコンタクトホール数の多
い領域に形成された導電膜を有するコンタクトホールに
おいて、上記導電膜上に上部導電膜を設け、上記導電膜
および上記上部導電膜がともにバリアメタルとタングス
テン膜とから成り、上記コンタクトホール内に、上記バ
リアメタルと上記タングステン膜と上記バリアメタルと
上記タングステン膜との四層を備えるようにしたので、
コンタクトホール内の抵抗をより低くすることができ
る。

【００５２】コンタクトホールの導電膜上に上部配線を
備えるようにしたので、上部配線の分離を良好に行え
る。

【００５３】全面にＣＭＰを施して、絶縁膜上の導電膜
を除去してコンタクトホール内にのみ上記導電膜を埋込
む工程が、上記ＣＭＰを行なう時間を制御することによ
って、単位面積当たりのコンタクトホール数の少ない領
域の上記コンタクトホール上部の上記面取り部の大きさ
より、単位面積当たりのコンタクトホール数の多い領域
の上記コンタクトホール上部の上記面取り部の大きさを
小さくまたは除去するようにしたので、コンタクトホー
ル間の距離に応じて面取り部の大きさを選択することが
でき、素子に応じて面取り部の大きさを選択する自由度
が広がる。

【００５４】単位面積当たりのコンタクトホール数の多
い領域の導電膜を埋込んだコンタクトホール上部の面取
り部を除去した場合、この除去を行なった後に、上記単
位面積当たりのコンタクトホール数の多い領域の導電膜
を埋込んだコンタクトホール内を含む全面に、上部導電
膜を堆積する工程と、絶縁膜上の上記上部導電膜を除去
して、上記単位面積当たりのコンタクトホール数の多い
領域の導電膜を埋込んだコンタクトホール内に、上記上
部導電膜を埋込む工程とを備えるようにしたもので、コ
ンタクトホール内のボイドを塞ぐことができ、コンタク
トホール内の垂直方向の抵抗を低くできる。

【００５５】単位面積当たりのコンタクトホール数の多
い領域の導電膜を埋込んだコンタクトホール上部の面取
り部を除去した場合、この除去を行なった後に、単位面
積当たりのコンタクトホール数の多い領域の導電膜を埋
込んだコンタクトホール内を含む全面に、上部導電膜を
堆積する工程と、上記上部導電膜をパターニングして、
単位面積当たりのコンタクトホール数の多少にかかわら
ず、上記導電膜上に上部配線を形成する工程とを備える
ようにしたので、上部配線の形成とコンタクトホール内
の埋込みを一度で行なうことができ、製造工程数を減少
させることができる。

【図面の簡単な説明】

【図１】 この発明のコンタクトホール部の製造方法を
示す工程断面図である。

【図２】 この発明のコンタクトホール部の製造方法を
示す工程断面図である。

【図３】 この発明の実施の形態２のコンタクトホール
部の製造方法を示す工程断面図である。

【図４】 この発明の実施の形態３のコンタクトホール
部の製造方法を示す工程断面図である。

【図５】 この発明の実施の形態４のコンタクトホール
部を示す断面図である。

【図６】 この発明の実施の形態５のコンタクトホール
部を示す断面図である。

【図７】 従来のコンタクトホール部の製造方法示す工
程断面図である。

【符号の説明】

１ シリコン基板、４ 層間絶縁膜、５ コンタクトホ
ール、６ 面取り部、７，７ａ バリアメタル、８，８
ａ Ｗ膜、１３ 上部配線、１５ 多結晶シリコン膜。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F033 HH09 HH17 HH19 HH26 HH32 HH33 HH34 JJ04 JJ19 JJ32 JJ33 JJ34 KK01 KK26 KK27 MM05 NN06 NN07 NN29 PP06 PP15 QQ09 QQ14 QQ34 QQ37 QQ48 XX03 XX10 XX33 5F043 AA27 AA30 CC16 DD16 FF04 GG04

Claims (8)

【特許請求の範囲】
1. 【請求項１】 シリコン基板上の同一絶縁膜中に形成さ
   れた複数のコンタクトホールと、上記各コンタクトホー
   ル内に形成された導電膜とを備え、 上記各コンタクトホールのうち、単位面積当たりの上記
   コンタクトホール数の少ない領域に形成されたコンタク
   トホールは、その上部に面取り部を備え、単位面積当た
   りの上記コンタクトホール数の多い領域に形成されたコ
   ンタクトホールは、その上部に上記面取り部を備えない
   ことを特徴とする半導体装置。
2. 【請求項２】 シリコン基板上の同一絶縁膜中に形成さ
   れた上部に面取り部を有する複数のコンタクトホール
   と、上記各コンタクトホール内に形成された導電膜とを
   備え、 上記各コンタクトホールのうち、単位面積当たりの上記
   コンタクトホール数の多い領域に形成されたコンタクト
   ホールは、単位面積当たりの上記コンタクトホール数の
   少ない領域に形成されたコンタクトホールよりも小さな
   面取り部を備えたことを特徴とする半導体装置。
3. 【請求項３】 単位面積当たりのコンタクトホール数の
   多い領域に形成された導電膜を有するコンタクトホール
   において、上記導電膜上に上部導電膜を設け、上記導電
   膜がバリアメタルとタングステン膜とから成り、上記上
   部導電膜が多結晶シリコン膜から成り、上記コンタクト
   ホール内に、上記バリアメタルと上記タングステン膜と
   上記多結晶シリコン膜との三層を備えたことを特徴とす
   る請求項１または２に記載の半導体装置。
4. 【請求項４】 単位面積当たりのコンタクトホール数の
   多い領域に形成された導電膜を有するコンタクトホール
   において、上記導電膜上に上部導電膜を設け、上記導電
   膜および上記上部導電膜がともにバリアメタルとタング
   ステン膜とから成り、上記コンタクトホール内に、上記
   バリアメタルと上記タングステン膜と上記バリアメタル
   と上記タングステン膜との四層を備えたことを特徴とす
   る請求項１または２に記載の半導体装置。
5. 【請求項５】 コンタクトホールの導電膜上に上部配線
   を備えたことを特徴とする請求項１ないし４のいずれか
   に記載の半導体装置。
6. 【請求項６】 シリコン基板上に絶縁膜を形成する工程
   と、上記絶縁膜中に単位面積当たりの数が異なる複数の
   コンタクトホールを形成する工程と、上記コンタクトホ
   ールの上部に面取り部を形成する工程と、上記コンタク
   トホール内を含む全面に導電膜を形成する工程と、全面
   にＣＭＰを施して、上記絶縁膜上の上記導電膜を除去し
   て上記コンタクトホール内にのみ上記導電膜を埋込む工
   程とを備えた半導体装置の製造方法において、 上記全面にＣＭＰを施して、上記絶縁膜上の上記導電膜
   を除去して上記コンタクトホール内にのみ上記導電膜を
   埋込む工程が、上記ＣＭＰを行なう時間を制御すること
   によって、単位面積当たりのコンタクトホール数の少な
   い領域の上記コンタクトホール上部の上記面取り部の大
   きさより、単位面積当たりのコンタクトホール数の多い
   領域の上記コンタクトホール上部の上記面取り部の大き
   さを小さくまたは除去するようにしたことを特徴とする
   半導体装置の製造方法。
7. 【請求項７】 単位面積当たりのコンタクトホール数の
   多い領域の導電膜を埋込んだコンタクトホール上部の面
   取り部を除去した場合、この除去を行なった後に、上記
   単位面積当たりのコンタクトホール数の多い領域の導電
   膜を埋込んだコンタクトホール内を含む全面に、上部導
   電膜を堆積する工程と、絶縁膜上の上記上部導電膜を除
   去して、上記単位面積当たりのコンタクトホール数の多
   い領域の導電膜を埋込んだコンタクトホール内に、上記
   上部導電膜を埋込む工程とを備えた事を特徴とする請求
   項６に記載の半導体装置の製造方法。
8. 【請求項８】 単位面積当たりのコンタクトホール数の
   多い領域の導電膜を埋込んだコンタクトホール上部の面
   取り部を除去した場合、この除去を行なった後に、単位
   面積当たりのコンタクトホール数の多い領域の導電膜を
   埋込んだコンタクトホール内を含む全面に、上部導電膜
   を堆積する工程と、上記上部導電膜をパターニングし
   て、単位面積当たりのコンタクトホール数の多少にかか
   わらず、上記導電膜上に上部配線を形成する工程とを備
   えたことを特徴とする請求項６に記載の半導体装置の製
   造方法。