JP2000003912A

JP2000003912A - 半導体装置の製造方法および半導体装置

Info

Publication number: JP2000003912A
Application number: JP16790498A
Authority: JP
Inventors: Junji Noguchi; 純司野口; Tatsuyuki Saito; 達之齋藤; Tadashi Ohashi; 直史大橋; Hide Yamaguchi; 日出山口; Seiichi Kondo; 誠一近藤
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1998-06-16
Filing date: 1998-06-16
Publication date: 2000-01-07

Abstract

(57)【要約】【課題】ＣＭＰ法により配線またはプラグを形成する
際のエロージョンまたはディッシングを抑制する。【解決手段】銅膜２５の表面にそのＣＭＰ法による研
磨速度が銅膜２５の研磨速度よりも小さいストッパ膜２
６を形成し（（ａ）および（ｄ））、ＣＭＰ法により銅
膜２５およびストッパ膜２６を研磨する。ストッパ膜２
６はたとえばチタン（Ｔｉ）膜、タンタル（Ｔａ）膜、
タングステン（Ｗ）膜、窒化タングステン（ＷＮ）膜、
窒化タンタル（ＴａＮ）膜から選択される。配線密度が
大な領域（ｂ）では、研磨すべき銅膜２５の量は少ない
がストッパ膜２６の量が多く、一方、配線密度が小な領
域（ｅ）では、研磨すべき銅膜２５の量は多いがストッ
パ膜２６の量が少ないため、ほぼ同量だけ研磨され、両
者の研磨が終了するジャストエッチ状態は、ほぼ同時に
達成される（（ｃ）および（ｆ））。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特に、いわゆるダマシン法を用い
て形成された銅等の金属膜を主導電層とする配線または
接続部材を有する半導体装置に適用して有効な技術に関
するものである。

【０００２】

【従来の技術】従来、半導体集積回路における配線層の
形成は、たとえば、昭和５９年１１月３０日、株式会社
オーム社発行、「ＬＳＩハンドブック」、ｐ２５３〜ｐ
２９２に記載されているように、絶縁膜上にアルミニウ
ム（Ａｌ）合金またはタングステン（Ｗ）などの高融点
金属薄膜を成膜した後、フォトリソグラフィ工程により
配線用薄膜上に配線パターンと同一形状のレジストパタ
ーンを形成し、それをマスクとしてドライエッチング工
程により配線パターンを形成していた。

【０００３】しかし、このアルミニウム合金を用いる方
法では配線の微細化に伴い、配線抵抗の増大が顕著とな
り、それに伴い配線に伝送される信号の遅延が増加し、
半導体装置の性能が低下する等の問題があった。特に高
性能なロジックＬＳＩにおいては、性能を阻害する要因
として大きな問題が生じている。また、半導体装置の微
細化に伴う微細加工にも限界があり、さらに、パターニ
ングされた後の配線を絶縁膜で埋め込む平坦化の技術に
もより高い完成度が求められている。すなわち微細加工
の要請から、フォトリソグラフィに用いる光源波長が短
波長化するとともに、フォトリソグラフィ工程でのマー
ジンが低下し、被加工基板の平坦性が高くなければ十分
なマージンの下に所定の微細加工が行えなくなる恐れが
生じている。

【０００４】このため、最近では、１９９３ＶＭＩＣ
（VLSI Multilevel Interconnection Conference）予稿
集、ｐ１５〜ｐ２１に記載されているように、絶縁膜に
形成した溝上に銅（Ｃｕ）を主導体層とする配線用金属
を埋め込んだ後、溝外部の余分な金属を化学的機械的研
磨（ＣＭＰ：Chemical Mechanical Polishing ）法を用
いて除去することにより溝内に配線パターンを形成する
方法、いわゆるダマシン法による配線形成の技術が検討
されている。ダマシン法を用いた配線形成の技術によれ
ば、主導電層に銅を用いるため導電性が向上し、また、
フォトリソグラフィおよびエッチングにより金属膜をパ
ターニングすることがないため微細加工の限界を延ばす
ことができ、さらに、配線形成後の表面は原理的に平坦
であるため絶縁膜を平坦化する問題も生じない。なお、
この技術は配線間を接続する接続部材（プラグ）にも適
用できる。

【０００５】また、１９９５ＶＭＩＣ（VLSI Multile
vel Interconnection Conference）予稿集、ｐ３０８〜
ｐ３１４に記載されているように、銅膜をスパッタした
後に基板を熱処理し、この銅膜を流動化して流動化した
銅膜を溝内に移動させ、溝に銅膜を埋め込む技術が知ら
れている。このように銅膜を流動化することにり、スパ
ッタ法のみでは溝に埋め込むことができない銅膜をリフ
ローさせて溝内部に埋め込むことが可能となる。

【０００６】

【発明が解決しようとする課題】しかし、前記従来技術
には、以下のような問題があることを本発明者らは認識
した。

【０００７】一般に、絶縁膜に形成された配線溝または
接続孔の形成密度が基板の領域によって相違する場合、
つまり、ある領域の配線溝または接続孔は密に形成さ
れ、他のある領域の配線溝または接続孔は疎に形成され
るような場合が存在する。この場合ような、密な領域と
疎な領域との金属膜のＣＭＰ法による除去量が相違す
る。すなわち、密な領域では疎な領域よりも多くの金属
膜が配線溝または接続孔に埋め込まれるため、ＣＭＰ法
により除去すべき金属量が少なく、疎な領域ではその逆
となり除去すべき金属量は多くなる。この結果、基板の
領域間で残存する絶縁膜の膜厚が相違するエロージョン
（Erosion ）現象が発生する。また、金属膜と絶縁膜た
とえばシリコン酸化膜とではＣＭＰ法による研磨速度が
１００倍程度相違するため、金属部分つまり配線溝また
は接続孔の部分が過剰に研磨されるディッシング（Dish
ing ）現象が発生する。以下に図を用いて説明する。

【０００８】図２４（ａ）および（ｂ）は、ＣＭＰ法に
よる研磨後に発生するエロージョンおよびディッシング
を説明するための断面図である。図２４（ａ）は、たと
えばシリコン酸化膜からなる絶縁膜１００の配線溝１０
１にたとえば銅からなる配線１０２がＣＭＰ法により形
成された場合の概略断面図を示し、図２４（ｂ）は、図
２４（ａ）の一部を拡大して詳細に示した一部断面図で
ある。

【０００９】配線１０２の形成は、絶縁膜１００の表面
に配線溝１０１を形成した後、配線１０２となる金属膜
たとえば銅膜を堆積し、配線溝１０１以外の領域の銅膜
をＣＭＰ法により除去することにより形成される。図２
４（ａ）に示すように、配線１０２および絶縁膜１００
の表面はＣＭＰ法により研磨されるためほぼ平坦となる
が、正確には図２４（ｂ）に示すように完全な平坦には
ならない。つまり、絶縁膜１００の本来の表面位置Ｘか
ら幾分過剰に研磨された実際の表面位置Ｙとの差に相当
するエロージョン１０３と、配線１０２の表面部の窪み
であるディッシング１０４とが発生する。このようなエ
ロージョン１０３およびディッシング１０４が発生する
ため、配線１０２の断面積は設計時の断面積よりも小さ
くなり、配線１０２の抵抗値が設計値よりも大きくなる
という不都合が生じる。実際のディッシングは配線１０
２の表面部分のディッシング１０４だけでなく、絶縁膜
１００の配線近傍にも発生することからトータルディッ
シング１０５はさらに大きくなり、配線１０２の断面積
の減少率はさらに大きくなる。

【００１０】エロージョン１０３、ディッシング１０４
およびトータルディッシング１０５の発生機構は以下の
ように考えられる。図２５は、エロージョン１０３の発
生機構を説明するための表形式で示した概念断面図であ
る。前記のとおり、一般の半導体装置では配線密度に粗
密が存在し、図２５（ａ）〜（ｃ）は配線密度が密な領
域の断面を、図２５（ｄ）〜（ｆ）は配線密度が疎な領
域の断面を示している。ＣＭＰ法による研磨前の銅膜の
表面形状は、配線密度が大および小な領域では、各々図
２５（ａ）および（ｄ）に示すようにその配線溝の粗密
に応じて相違し、研磨するべき銅膜の量は配線密度が大
な領域では小な領域に比較して少なくなる。このため、
研磨の途中においては、配線密度が大な領域でまずジャ
ストエッチの状態（図２５（ｂ））となり、このとき配
線密度が小な領域では研磨するべき銅膜がまだ残ってい
る（図２５（ｅ））。研磨の終了は、絶縁膜の表面全域
において除去されるべき銅膜が除去される必要があるた
め、さらに研磨を継続する必要があり、配線密度が小な
領域の銅膜が除去されてジャストエッチの状態となった
とき（図２５（ｆ））、ＣＭＰ法による研磨が終了する
こととなる。ところが、配線密度が大な領域では、ジャ
ストエッチよりも過剰に研磨された状態となり、絶縁膜
１００および配線１０２がオーバー研磨されてしまう
（図２５（ｃ））。このオーバー研磨分がエロージョン
１０３として観測される。

【００１１】また、ディッシング１０４は、配線１０２
を構成する銅と絶縁膜１００を構成するシリコン酸化膜
との研磨速度が一般に１００倍程度相違し、このため配
線部分が過剰に研磨されることにより発生する。さら
に、配線１０２が速く研磨される結果、ＣＭＰ研磨のパ
ッドからの圧力が配線溝１０１の開口部分に集中するこ
ととなって、配線溝１０１の開口領域が過剰に研磨さ
れ、トータルディッシング１０５を生じる。

【００１２】図２６は、本発明者らが検討した実験結果
であり、ラインアンドスペースパターンについてライン
比を変化させた場合のエロージョン、ディッシングおよ
びトータルディッシングを評価したグラフである。ライ
ン比が高いほどつまり配線密度が高いほどエロージョン
が大きくなっていることがわかる。一方、ディッシング
およびトータルディッシングは、ライン比つまり配線密
度に依存せず、ばらつきに範囲内で一定である。

【００１３】このように、エロージョンは配線密度に依
存して発生し、また、エロージョンおよびディッシング
の発生により配線の断面積が設計値から外れて小さくな
る問題が存在することは前記した通りである。このた
め、エロージョンおよびディッシングの発生を抑制する
方法として、有機酸等の添加物を研磨液（スラリ）に混
合し、これを用いてＣＭＰの研磨特性を改善するという
対策も考えうる。しかし、研磨液の改良は、被研磨材に
ついて個別に開発する必要があり、また研磨条件と密接
に関連することから研磨剤のみでの解決には困難性が伴
う。一方、研磨剤によらず、補助的な材料あるいはプロ
セスの付加により対策できるのであれば、その材料ある
いはプロセスの付加が容易である限り簡便であり、困難
な研磨剤の開発を行う必要がなく好ましい。

【００１４】本発明の目的は、ＣＭＰ法により配線また
はプラグを形成する際の研磨剤に改良を加えることな
く、エロージョンまたはディッシングを抑制する技術を
提供することにある。

【００１５】また、本発明の他の目的は、ＣＭＰ法によ
り形成される配線あるいはプラグ等の導電部材の膜厚を
設計値に近い膜厚とする技術を提供することにある。こ
れにより配線等の抵抗値を設計抵抗値に近づけ、半導体
装置の信頼性および歩留まりを向上することにある。

【００１６】また、本発明のさらに他の目的は、下地の
凹凸に起因した薄膜表面の凹凸をＣＭＰ法により平坦化
する場合に、下地の配線密度に依存せずに平坦性を向上
させる技術を提供することにある。

【００１７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１８】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１９】（１）本発明の半導体装置の製造方法は、
その主面に回路素子が形成された半導体からなる基板ま
たは半導体層を有する基板と、基板の主面上の何れかの
被膜層に形成された被膜であってその表面に凹凸形状を
有する第１被膜と、第１被膜の凹部に埋め込んで形成さ
れた埋め込み部材、または第１被膜を覆いその表面が平
坦化された平坦化層とを有する半導体装置の製造方法で
あって、第１被膜上に埋め込み部材または平坦化層とな
る第２被膜を形成する第１工程と、第２被膜上に第２被
膜よりもＣＭＰ法による研磨速度の小さい第３被膜を堆
積する第２工程と、第３被膜および第２被膜をＣＭＰ法
により研磨して埋め込み部材または平坦化層を形成する
第３工程とを含むものである。

【００２０】このような半導体装置の製造方法によれ
ば、第３被膜を、ＣＭＰ法により第２被膜を平坦化する
際のストッパ膜として作用させることができ、下地の凹
凸に依存することなく第２被膜を平坦化することができ
る。なお、第２被膜を第１被膜の凹部に埋め込む場合で
あっても第１被膜を過剰に研磨することがなく、基板全
体の平坦性を向上できる。すなわちエロージョンを抑制
できる。

【００２１】この場合、第３被膜の膜厚は、第２被膜の
研磨量（Ｋ2 ）と、第３被膜の研磨量（Ｋ3 ）に第２被
膜の研磨速度（Ｖ2 ）の第３被膜の研磨速度（Ｖ3 ）に
対する比（Ｒ＝Ｖ2 ／Ｖ3 ）を乗じた値（Ｋ3 ・Ｒ）と
の和（Ｋ2 ＋Ｋ3 ・Ｒ）が、基板の任意の領域において
ほぼ等しくなる第１の条件、または、第１被膜の凹凸形
状に起因する第２被膜の凹部の容積Ｗと、凹部の側壁に
形成された第３被膜の体積Ｗ3 に第２被膜の研磨速度
（Ｖ2 ）の第３被膜の研磨速度（Ｖ3 ）に対する比（Ｒ
＝Ｖ2 ／Ｖ3 ）を乗じた値（Ｗ3 ・Ｒ）とが、ほぼ等し
くなる第２の条件、の何れかの条件で形成することがで
きる。

【００２２】第１の条件によれば、基板の任意の領域に
おいて第２被膜と第３被膜との研磨量の和がほぼ等しく
できることから、第２被膜の表面を平坦化でき、第２の
条件によれば、下地凹部に起因する第２被膜の凹部つま
り仮想的な平坦面に対する第２被膜の研磨量減少分（第
２被膜の凹部の容積Ｗ）を第３被膜により補償できるた
め、第２被膜の表面を平坦化することが可能となる。な
お、下地凹部に第２被膜を埋め込む場合についても同様
に第２被膜および第１被膜の表面を平坦化でき、エロー
ジョンを抑制できる。

【００２３】なお、第１被膜は絶縁膜であり、第１被膜
の凹部は配線溝または接続孔であり、第２被膜は銅また
は銅合金を主成分とする銅膜であり、埋め込み部材は金
属膜からなる配線またはプラグであり、第３被膜はチタ
ン膜、タンタル膜、タングステン膜、窒化タングステン
膜、窒化タンタル膜から選択された何れかの金属膜とす
ることができる。この場合、エロージョンを抑制して、
第１被膜である絶縁膜の配線溝あるいは接続孔に設計値
に近い膜厚を有する配線またはプラグを形成できる。こ
の結果、半導体装置を設計値通りに製造でき、配線また
はプラグの膜厚減少に起因する信頼性および歩留まりの
低下の要因を排除して半導体装置の信頼性および歩留ま
りを向上できる。

【００２４】また、銅膜と金属膜との界面に、銅膜と金
属膜との反応を抑制するバリア膜を形成できる。この場
合、銅と金属膜との反応を防止して、銅の導電性能を保
持し、半導体装置の信頼性を向上できる。

【００２５】（２）本発明の半導体装置の製造方法は、
その主面に回路素子が形成された半導体からなる基板ま
たは半導体層を有する基板と、基板の主面上の何れかの
被膜層に形成された被膜であってその表面に凹凸形状を
有する第１被膜と、第１被膜の凹部に埋め込んで形成さ
れた埋め込み部材、または第１被膜を覆いその表面が平
坦化された平坦化層とを有する半導体装置の製造方法で
あって、第１被膜上に埋め込み部材または平坦化層とな
る第２被膜を形成する第１工程と、第２被膜上にＣＭＰ
法による研磨速度が第２被膜とほぼ等しく、かつ、形成
後の表面が平坦化される第３被膜を形成する第２工程
と、第３被膜および第２被膜をＣＭＰ法により研磨して
埋め込み部材または平坦化層を形成する第３工程とを含
むものである。

【００２６】このような半導体装置の製造方法によれ
ば、第３被膜を犠牲膜として作用させることができ、下
地の凹凸に依存することなく第２被膜を平坦化すること
ができる。第２被膜を第１被膜の凹部に埋め込む場合も
同様にエロージョンを抑制できる。

【００２７】この場合、第１被膜は、絶縁膜であり、第
２被膜は銅または銅合金を主成分とする銅膜であり、第
３被膜はメッキ法により形成された銅または銅合金を主
成分とする銅膜、または、ＳＯＧ膜とすることができ
る。この場合、エロージョンを抑制して、第１被膜であ
る絶縁膜の配線溝あるいは接続孔に設計値に近い膜厚を
有する配線またはプラグを形成できる。この結果、半導
体装置を設計値通りに製造でき、配線またはプラグの膜
厚減少に起因する信頼性および歩留まりの低下の要因を
排除して半導体装置の信頼性および歩留まりを向上でき
る。

【００２８】なお、前記した（１）または（２）の製造
方法において、第３被膜を全て除去しても、または、第
１被膜の凹部に第３被膜を残存させてもよい。第１被膜
の凹部に第３被膜を残存させる場合であって、第３被膜
の研磨速度が第２被膜よりも小さく、また第１被膜と同
等の場合には、ディッシングを効果的に抑制できる。

【００２９】（３）本発明の半導体装置は、その主面に
回路素子が形成された、半導体からなる基板または半導
体層を有する基板と、基板の主面上の何れかの層に形成
され、配線溝または接続孔を有する絶縁膜と、配線溝ま
たは接続孔に埋め込んで形成された配線またはプラグと
を有し、配線またはプラグが形成された絶縁膜の表面が
ＣＭＰ法により平坦化されている半導体装置であって、
配線またはプラグを構成する金属材料のＣＭＰ法による
研磨速度よりも小さな研磨速度を有する材料からなる被
膜が、配線またはプラグ上に配線またはプラグとともに
配線溝または接続孔に埋め込んで形成されているもので
ある。

【００３０】このような半導体装置は、前記した（１）
の製造方法において、第３被膜を残存させる場合に製造
される。この場合前記したとおり、配線またはプラグの
ディッシングが効果的に抑制されるため、前記エロージ
ョンの効果とともに配線またはプラグの膜厚（断面積）
を設計値に近くすることが可能となる。したがって半導
体装置の信頼性および歩留まりを向上できる。

【００３１】なお、配線またはプラグは、銅または銅合
金を主成分とする銅膜からなり、被膜は、チタン膜、タ
ンタル膜、タングステン膜、窒化タングステン膜、窒化
タンタル膜から選択された何れかの金属膜とすることが
できる。

【００３２】また、銅膜と金属膜との界面に、銅膜と金
属膜との反応を抑制するバリア膜を形成してもよい。

【００３３】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の部材には同一の符号を付
し、その繰り返しの説明は省略する。

【００３４】（実施の形態１）図１は、本発明の一実施
の形態である半導体装置の一例を示した断面図である。

【００３５】本実施の形態１の半導体装置は、半導体基
板１上に形成されたｎチャネルＭＩＳＦＥＴＱｎおよび
ｐチャネルＭＩＳＦＥＴＱｐを有する。ｎチャネルＭＩ
ＳＦＥＴＱｎおよびｐチャネルＭＩＳＦＥＴＱｐは、Ｃ
ＭＩＳＦＥＴ（Complimentary-MISFET）を構成して半導
体集積回路を構成することができ、半導体集積回路に
は、図示はしないが、抵抗、コンデンサ等の受動素子を
含めることができる。なお、本実施の形態ではＣＭＩＳ
ＦＥＴを例示するが、ｎチャネルＭＩＳＦＥＴＱｎまた
はｐチャネルＭＩＳＦＥＴＱｐの単一チャネルのＭＩＳ
ＦＥＴで半導体集積回路を構成してもよい。さらに、本
実施の形態ではＭＩＳＦＥＴを例示するが、バイポーラ
トランジスタまたはＢｉ−ＣＭＩＳＦＥＴ等他のトラン
ジスタ構造の素子を用いて半導体集積回路を構成しても
よい。

【００３６】半導体基板１には、その主面近傍に素子分
離領域２が形成され、素子分離領域２で囲まれた活性領
域には、ｐ型の不純物（たとえばボロン（Ｂ））が低濃
度に導入されたｐ型ウェル３およびｎ型の不純物（たと
えばリン（Ｐ）、ヒ素（Ａｓ））が低濃度に導入された
ｎ型ウェル４が形成されている。ｎチャネルＭＩＳＦＥ
ＴＱｎはｐ型ウェル３の活性領域主面に、ｐチャネルＭ
ＩＳＦＥＴＱｐは、ｎ型ウェル４の活性領域主面に形成
されている。素子分離領域２は、半導体基板１の主面の
浅溝内に形成され、たとえばシリコン酸化膜からなる。
なお、本実施の形態１では半導体基板１として半導体か
らなる基板を例示しているが、表面に単結晶の半導体層
を有するＳＯＩ基板、あるいは表面に多結晶シリコン膜
を有するガラス基板であってもよい。

【００３７】ｎチャネルＭＩＳＦＥＴＱｎは、ｐ型ウェ
ル３の主面上にゲート絶縁膜５を介して形成されたゲー
ト電極６と、ゲート電極６の両側の半導体基板１の主面
に形成された不純物半導体領域７とを有するものであ
る。また、ｐチャネルＭＩＳＦＥＴＱｐは、ｎ型ウェル
４の主面上にゲート絶縁膜５を介して形成されたゲート
電極６と、ゲート電極６の両側の半導体基板１の主面に
形成された不純物半導体領域８とを有するものである。

【００３８】ゲート絶縁膜５は、数ｎｍの膜厚を有する
シリコン酸化膜からなりたとえば熱ＣＶＤ法により形成
することができる。ゲート電極６は、たとえば低抵抗多
結晶シリコン膜からなり、その上層に、タングステン
（Ｗ）、コバルト（ＣＯ）等のシリサイド層、あるいは
窒化チタン（ＴｉＮ）、窒化タングステン（ＷＮ）等の
バリアメタルを介したタングステン（Ｗ）、モリブデン
（Ｍｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）等の金属
層を形成して低抵抗化を図ってもよい。

【００３９】不純物半導体領域７、８は、ｎチャネルＭ
ＩＳＦＥＴＱｎ、ｐチャネルＭＩＳＦＥＴＱｐのソース
・ドレイン領域として機能するものである。不純物半導
体領域７にはｎ型不純物（たとえばリンまたはヒ素）が
導入され、不純物半導体領域８にはｐ型不純物（たとえ
ばボロン）が導入される。不純物半導体領域７、８は、
不純物が低濃度に導入された低濃度不純物半導体領域
と、不純物が高濃度に導入された高濃度不純物半導体領
域とからなるいわゆるＬＤＤ（Lightly Doped Drain ）
構造としてもよい。また、不純物半導体領域７、８の上
部には、タングステンシリサイド（ＷＳｉ_x）、モリブ
デンシリサイド（ＭｏＳｉ_x）、チタンシリサイド（Ｔ
ｉＳｉ_x）、タンタルシリサイド（ＴａＳｉ_x）などの
高融点金属シリサイド膜を形成してもよい。

【００４０】ゲート電極６の側面および上面にはサイド
ウォールスペーサ９およびキャップ絶縁膜１０がそれぞ
れ形成されている。サイドウォールスペーサ９およびキ
ャップ絶縁膜１０は、たとえばシリコン酸化膜あるいは
シリコン窒化膜とすることができ、シリコン窒化膜を用
いる場合には、そのシリコン窒化膜からなるサイドウォ
ールスペーサ９およびキャップ絶縁膜１０をマスクとし
て用い、後に説明する層間絶縁膜に自己整合的に接続孔
を開口することができる。

【００４１】半導体基板１、ｎチャネルＭＩＳＦＥＴＱ
ｎおよびｐチャネルＭＩＳＦＥＴＱｐの上面には層間絶
縁膜１１が形成されている。層間絶縁膜１１として、Ｂ
ＰＳＧ（Boro-Phospho-Silicate Glass ）膜またはＰＳ
Ｇ（Ｐｈｏｓｐｈｏ−ＳｉｌｉｃａｔｅＧｌａｓｓ）
膜等のリフロー膜を用いることができるが、層間絶縁膜
１１の下部もしくは上部にＣＶＤ法またはスパッタ法に
より形成されたシリコン酸化膜とＳＯＧ（ＳｐｉｎＯｎ
Ｇｌａｓｓ）膜の積層膜とすることもできる。

【００４２】不純物半導体領域７、８上の層間絶縁膜１
１には、接続孔１２が設けられ、接続孔１２には、たと
えばスパッタ法により形成されたタングステン膜１３
ａ、およびたとえばブランケットＣＶＤ法あるいは選択
ＣＶＤ法により形成されたタングステン膜１３ｂからな
るプラグ１３が形成されている。

【００４３】層間絶縁膜１１の上層には、第１層配線Ｍ
１を形成するための配線形成用絶縁膜１４が形成されて
いる。また、配線形成用絶縁膜１４には、配線溝１５が
形成され、配線溝１５には、第１層配線Ｍ１が形成され
ている。配線形成用絶縁膜１４は、たとえばＣＶＤ法で
形成されたシリコン酸化膜とすることができる。

【００４４】第１層配線Ｍ１は、たとえば窒化チタン
（ＴｉＮ）からなるバリア層１６ａと、たとえば銅（Ｃ
ｕ）からなる主導電層１６ｂとからなる。このように主
導電層１６ｂを抵抗率の小さな銅等の材料を用いるた
め、第１層配線Ｍ１の抵抗値を低減でき、集積回路素子
間の配線抵抗を低減して回路の遅延時間を短縮し、半導
体装置の応答速度を向上してその性能を向上できる。

【００４５】なお、バリア層１６ａとしては、窒化チタ
ンに代えてタンタル（Ｔａ）、窒化タングステン（Ｗ
Ｎ）、窒化タンタル（ＴａＮ）、酸化タンタル（Ｔａ
Ｏ）、酸窒化シリコン（ＳｉＯＮ）を用いることができ
る。また、主導電層１６ｂには、銅に代えてアルミニウ
ム（Ａｌ）、タングステン（Ｗ）を用いることができ
る。バリア層１６ａは、主導電層１６ｂを構成する金属
元素の拡散を防止して、配線間の絶縁性を確保し、半導
体装置の性能および信頼性を高く保つ機能を持つ。

【００４６】第１層配線Ｍ１および配線形成用絶縁膜１
４の上層には、第１層配線Ｍ１と後に説明する第２層配
線Ｍ２との層間を絶縁する層間絶縁膜１７が形成されて
いる。層間絶縁膜１７は、層間絶縁膜１１と同様に構成
できるが、耐熱性に劣る銅からなる主導電層１６ｂがす
でに形成された状態で層間絶縁膜１７が形成されること
となるから、ＢＰＳＧ膜またはＰＳＧ膜等のリフロー膜
を用いることは好ましくなく、ＣＶＤ法またはスパッタ
法により形成されたシリコン酸化膜あるいはシリコン酸
化膜とＳＯＧ膜との積層膜とすることが好ましい。ＳＯ
Ｇ膜を用いることにより、このＳＯＧ膜が平坦化層とし
て機能し、層間絶縁膜１７の表面の凹凸をなくすことが
できる。これにより層間絶縁膜１７に形成されるプラグ
等をＣＭＰ法により研磨して形成する際の研磨残りを防
止して配線間の絶縁性を向上できる。

【００４７】層間絶縁膜１７には、接続孔１８が形成さ
れ、接続孔１８には、プラグ１３と同様なプラグ１９が
形成されている。すなわち、プラグ１９は、たとえばス
パッタ法により形成されたタングステン膜１９ａ、およ
びたとえばブランケットＣＶＤ法あるいは選択ＣＶＤ法
により形成されたタングステン膜１９ｂからなる。

【００４８】層間絶縁膜１７上には、第２層配線Ｍ２を
形成するための配線形成用絶縁膜２０が形成されてい
る。また、配線形成用絶縁膜２０には、配線溝２１が形
成され、配線溝２１には、第２層配線Ｍ２が形成されて
いる。第２層配線Ｍ２は、第１層配線Ｍ１と同様に、バ
リア層２２ａと主導電層２２ｂとからなる。配線形成用
絶縁膜２０、配線溝２１、第２層配線Ｍ２のその他の構
成については、各々配線形成用絶縁膜１４、配線溝１
５、第１層配線Ｍ１と同様であるため、説明を省略す
る。

【００４９】ここでは、第２層配線Ｍ２までを図示して
本実施の形態の半導体装置を説明するが、同様に第３層
あるいはそれ以上の配線層を構成してさらに多層の半導
体装置とすることができることは言うまでもない。

【００５０】次に、本実施の形態１の半導体装置の製造
方法について説明する。図２〜図１７は、本実施の形態
１の半導体装置の製造方法の一例を工程順に示した断面
図または平面図である。

【００５１】まず、ｐ^-形の単結晶シリコンからなる半
導体基板１を用意し、素子分離領域２が形成される領域
に開口を有するフォトレジスト膜をパターニングし、半
導体基板１に浅溝を形成する。次に、フォトレジスト膜
を除去し、前記浅溝を埋め込むシリコン酸化膜を半導体
基板１の全面に堆積して、このシリコン酸化膜をＣＭＰ
法により研磨する。これにより浅溝以外の領域の半導体
基板１上の前記シリコン酸化膜を除去して浅溝内に素子
分離領域２を形成する。

【００５２】次に、ｐ型ウェル３が形成される領域に開
口を有するフォトレジスト膜をパターニングし、このフ
ォトレジスト膜をマスクとして、ｐ形の導電形にするた
めの不純物、たとえばボロンをイオン注入する。前記フ
ォトレジスト膜を除去した後、ｎ型ウェル４が形成され
る領域に開口を有するフォトレジスト膜をパターニング
し、このフォトレジスト膜をマスクとして、ｎ形の導電
形にするための不純物、たとえばリンをイオン注入す
る。さらに、前記フォトレジスト膜を除去した後、半導
体基板１に熱処理を施して前記不純物を活性化し、ｐ型
ウェル３およびｎ型ウェル４を形成する（図２）。

【００５３】次に、半導体基板１の主面上にゲート絶縁
膜５となるシリコン酸化膜、ゲート電極６となる多結晶
シリコン膜およびキャップ絶縁膜１０となるシリコン酸
化膜を順次堆積して積層膜を形成し、フォトリソグラフ
ィによりパターニングされたフォトレジスト膜をマスク
として前記積層膜をエッチングし、ゲート絶縁膜５、ゲ
ート電極６およびキャップ絶縁膜１０を形成する（図
３）。ゲート絶縁膜５はたとえば熱ＣＶＤ法により堆積
することができ、ゲート電極６はＣＶＤ法により形成す
ることができるが、その抵抗値を低減するためにｎ形の
不純物（例えばＰ）をドープしてもよい。なお、ゲート
電極６の上部にタングステンシリサイド（ＷＳｉ_x）、
モリブデンシリサイド（ＭｏＳｉ_x）、チタンシリサイ
ド（ＴｉＳｉ_x）、タンタルシリサイド（ＴａＳｉ_x）
などの高融点金属シリサイド膜を積層してもよく、窒化
チタン（ＴｉＮ）、窒化タングステン（ＷＮ）等のバリ
ア層を介してタングステン（Ｗ）、モリブデン（Ｍ
ｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）等の金属層を
形成してもよい。キャップ絶縁膜１０はたとえばＣＶＤ
法により堆積することができる。

【００５４】次に、ｎチャネルＭＩＳＦＥＴＱｎが形成
される領域に開口を有するフォトレジスト膜をパターニ
ングし、このフォトレジスト膜とキャップ絶縁膜１０と
をマスクとしてｎ型の導電型の不純物、たとえばリンを
イオン注入し、不純物半導体領域７をゲート電極６に対
して自己整合的に形成する。前記フォトレジスト膜を除
去した後、ｐチャネルＭＩＳＦＥＴＱｐが形成される領
域に開口を有するフォトレジスト膜をパターニングし、
このフォトレジスト膜とキャップ絶縁膜１０とをマスク
としてｐ型の導電型の不純物、たとえばボロンをイオン
注入し、不純物半導体領域８をゲート電極６に対して自
己整合的に形成する。さらに、半導体基板１上にＣＶＤ
法で酸化シリコン膜を堆積した後、反応性イオンエッチ
ング（ＲＩＥ）法でこの酸化シリコン膜を異方性エッチ
ングすることにより、ゲート電極６の側壁にサイドウォ
ールスペーサ９を形成する（図４）。なお、さらに、フ
ォトレジスト膜、キャップ絶縁膜１０およびサイドウォ
ールスペーサ９をマスクとして不純物半導体領域７また
は不純物半導体領域８にその導電型に応じた不純物を高
濃度にイオン注入し、いわゆるＬＤＤ構造の不純物半導
体領域を形成してもよい。また、この段階で、不純物半
導体領域７、８の表面に、タングステンまたはコバルト
のシリサイド膜を形成し、不純物半導体領域７、８のシ
ート抵抗およびプラグ１３との接触抵抗を低減するよう
にしてもよい。

【００５５】次に、半導体基板１上にスパッタ法または
ＣＶＤ法で酸化シリコン膜を堆積し、層間絶縁膜１１を
形成する。層間絶縁膜１１の表面は、ＣＭＰ法を用いて
平坦化することができる。さらに、半導体基板１の主面
の不純物半導体領域７、８上の層間絶縁膜１１に、フォ
トリソグラフィ技術およびエッチング技術を用いて接続
孔１２を開口する（図５）。

【００５６】次に、スパッタ法によりタングステン膜１
３ａを堆積し、さらにブランケットＣＶＤ法によりタン
グステン膜１３ｂを堆積する（図６）。

【００５７】次に、接続孔１２以外の層間絶縁膜１１上
のタングステン膜１３ｂおよびタングステン膜１３ａを
ＣＭＰ法により除去し、プラグ１３を形成する（図
７）。

【００５８】次に、層間絶縁膜１１およびプラグ１３上
に配線形成用絶縁膜１４を堆積する。配線形成用絶縁膜
１４は、第１層配線Ｍ１をＣＭＰ法で形成するために形
成されるものであり、たとえばＣＶＤ法またはスパッタ
法により形成されたシリコン酸化膜とすることができ
る。配線形成用絶縁膜１４の膜厚は、たとえば0.５μｍ
あるいはそれよりも若干厚くすることができる。

【００５９】次に、第１層配線Ｍ１が形成される領域に
開口を有するフォトレジスト膜を形成し、このフォトレ
ジスト膜をマスクとして配線形成用絶縁膜１４をエッチ
ングし、配線溝１５を形成する（図８）。

【００６０】次に、配線溝１５の内部を含む配線形成用
絶縁膜１４の表面にバリア層１６ａとなる窒化チタン膜
２３を堆積する（図９）。窒化チタン膜２３は、たとえ
ばＣＶＤ法あるいはスパッタ法により堆積することがで
きる。窒化チタン膜２３の堆積は、後に説明する銅膜の
密着性の向上および銅の拡散防止のために行うものであ
る。なお、窒化チタン膜に代えてタンタル等の金属膜あ
るいは窒化タンタル膜等であってもよい。また、次工程
である銅膜の堆積直前に窒化チタン膜２３の表面をスパ
ッタエッチすることも可能である。このようなスパッタ
エッチにより、窒化チタン膜２３の表面に吸着した水、
酸素分子等を除去し、銅膜の接着性を改善することがで
きる。

【００６１】次に、主導電層１６ｂとなる金属、たとえ
ば銅膜２４をスパッタ法により堆積する（図１０）。ス
パッタ法による銅膜２４の堆積条件を例示すれば、反応
圧力0.２ｍＴｏｒｒ以下とし、銅ターゲットから基板ま
での距離を２０ｃｍ以上にする条件とすることができ
る。このようにスパッタ法を用いることにより、ＣＶＤ
法、メッキ法等、プロセスの複雑な堆積工程、導電率等
膜質に問題の生ずる可能性のある工程を採用することな
く、技術的に安定した工程を用いて良質な銅膜を安定に
形成することができる。なお、スパッタ法により堆積さ
れた銅膜２４の段差被覆性は良好でないため、この段階
では、銅膜２４は配線溝１５内に完全には埋め込まれな
い。

【００６２】次に、半導体基板１に熱処理を施し、銅膜
２４をリフローさせて、配線溝１５に完全に埋め込まれ
た銅膜２５を形成する（図１１）。熱処理の条件は、た
とえば不活性ガスあるいは水素雰囲気の２０Ｔｏｒｒ程
度の減圧下における４５０℃、５分間の加熱を例示でき
る。

【００６３】次に、銅膜２５の表面にストッパ膜２６を
形成し（図１２）、配線形成用絶縁膜１４上の余分なス
トッパ膜２６、銅膜２５および窒化チタン膜２３を除去
し、主導電層１６ｂおよびバリア層１６ａからなる第１
層配線Ｍ１を形成する（図１３）。ストッパ膜２６、銅
膜２５および窒化チタン膜２３の除去には、ＣＭＰ法を
用いる。また、このＣＭＰ法による研磨の際にストッパ
膜２６が形成されているため、配線形成用絶縁膜１４お
よび第１層配線Ｍ１のエロージョンを抑制できる。この
点を図１４を用いて説明する。

【００６４】図１４（ａ）〜（ｃ）は、第１層配線Ｍ１
の配線密度が大（密）な領域の一部断面を、図１４
（ｄ）〜（ｆ）は、第１層配線Ｍ１の配線密度が小
（疎）な領域の一部断面を示している。ＣＭＰ法による
研磨前の銅膜２５の表面形状は、配線形成用絶縁膜１４
の凹凸つまり配線溝１５に応じて凹凸が形成されてい
る。また、ストッパ膜２６は、比較的薄い膜厚であるた
め、銅膜２５の表面形状に沿って形成されている（図１
４（ａ）および（ｄ））。

【００６５】ストッパ膜２６は、そのＣＭＰ法による研
磨速度が銅膜２５の研磨速度よりも小さい材料で構成さ
れ、たとえばチタン（Ｔｉ）膜、タンタル（Ｔａ）膜、
タングステン（Ｗ）膜、窒化タングステン（ＷＮ）膜、
窒化タンタル（ＴａＮ）膜から選択される。ストッパ膜
２６はスパッタ法で形成できるが、ＣＶＤ法により形成
してもよい。なお、一般的なＣＭＰ法による研磨速度を
例示すると、銅膜が１３０nm/min、窒化チタン膜が１０
０nm/minであるのに対し、チタン膜およびタンタル膜は
各々４０nm/minおよび３０nm/minと低い。

【００６６】ストッパ膜２６は、基板全面に均一な膜厚
で形成されるため、配線密度が大な領域（図１４
（ａ））と配線密度が小な領域（図１４（ｄ））とで
は、ＣＭＰ法により研磨するべきストッパ膜２６の量が
相違する。つまり、配線密度が大な領域では、凹部の側
壁に相当する分だけ研磨するべきストッパ膜２６の量が
多くなる。一方、配線密度が小な領域では、ＣＭＰ法に
より研磨するべき銅膜２５の量が多くなる。そこで、銅
膜２５とストッパ膜２６との研磨量の和が、半導体基板
１の任意の領域でその研磨速度がほぼ一致するようにス
トッパ膜２６を形成すれば、ＣＭＰ法による研磨が終了
した段階で、配線密度が大であってもあるいは小であっ
ても各領域でのジャストエッチをほぼ同時に達成するこ
とが可能となる。

【００６７】この状況を示したのが図１４（ｂ）、
（ｃ）、（ｅ）、（ｆ）である。研磨途中において配線
密度が大な領域（図１４（ｂ））では、研磨すべき銅膜
２５の量は少ないがストッパ膜２６の量が多く、一方、
配線密度が小な領域（図１４（ｅ））では、研磨すべき
銅膜２５の量は多いがストッパ膜２６の量が少ないた
め、ほぼ同量だけ研磨されており、両者の研磨が終了す
るジャストエッチ状態は、ほぼ同時に達成される（図１
４（ｃ）および（ｆ））。

【００６８】なお、図１５は、配線密度が大な領域（図
１５（ａ））と配線密度が小な領域（図１５（ｂ））の
一例を示しており、図１５（ａ）のＡ−Ａ線断面を示し
たのが図１４（ａ）〜（ｃ）であり、図１５（ｂ）のＢ
−Ｂ線断面を示したのが図１４（ｄ）〜（ｆ）である。

【００６９】このような、ストッパ膜２６の膜厚は、銅
膜２５の研磨量Ｋ2 と、ストッパ膜２６の研磨量Ｋ3 に
各々の研磨速度比Ｒ（Ｒ＝銅膜２５の研磨速度Ｖ2 ／ス
トッパ膜２６の研磨速度Ｖ3 ）を乗じた値の和（Ｋ2 ＋
Ｋ3 ・Ｒ）が、任意の領域においてほぼ等しくなるよう
に形成できる。あるいは、図１５（ｃ）に示すように、
配線溝１５の形状に起因する銅膜２５の凹部の容積Ｗ
と、凹部の側壁に形成されたストッパ膜２６の体積Ｗ3
に前記研磨速度比Ｒを乗じた値Ｗ3 ・Ｒとが、ほぼ等し
くなるように形成できる。

【００７０】このようなストッパ膜２６が形成されてい
るため、銅膜２５の研磨量の不足をストッパ膜２６で補
い、半導体基板１の全面にわたって均一にストッパ膜２
６および銅膜２５を研磨して、配線密度の相違により発
生するエロージョンを抑制することが可能となる。この
結果、半導体装置の第１層配線Ｍ１の膜厚（断面積）を
設計値通りに形成し、その信頼性と歩留まりを向上でき
る。

【００７１】なお、銅膜２５とストッパ膜２６との界面
に、反応を抑制するバリア膜を形成できる。バリア膜と
してはたとえば窒化チタン膜を例示できる。バリア膜
は、スパッタ法またはＣＶＤ法により形成できる。

【００７２】また、ＣＭＰ法による研磨に用いる研磨剤
としては、一般的な銅研磨用の研磨剤を用いることがで
き、特別に研磨特性を改善するような研磨剤を用いる必
要はない。たとえばロデール社製ＱＣＴＴ１０１０に過
酸化水素水およびベンゾトリアゾール（ＢＴＡ）を用い
ることができる。

【００７３】なお、ＣＭＰを行う前にストッパ膜のメタ
ルドライエッチングにより凸部上面のストッパ膜（バリ
ア膜）を除去すると、ＣＭＰ時間を短縮し、さらに、エ
ロージョン、ディッシング対策において特性が向上す
る。

【００７４】次に、層間絶縁膜１１と同様に層間絶縁膜
１７を形成し、プラグ１３の場合と同様に、タングステ
ン膜１９ａおよびタングステン膜１９ｂからなるプラグ
１９を接続孔１８内に形成する（図１６）。

【００７５】さらに、配線形成用絶縁膜１４と同様に、
第２層配線Ｍ２を形成するための配線形成用絶縁膜２０
を形成し、配線溝１５と同様に配線溝２１を形成する。
さらに、第１層配線Ｍ１の場合と同様に、第２層配線Ｍ
２のバリア層２２ａとなる窒化チタン膜２７を形成し、
銅膜を堆積した後これをリフローして第２層配線Ｍ２の
主導電層２２ｂとなる銅膜２８を形成する。さらに、銅
膜２８上にストッパ膜２９を形成する（図１７）。

【００７６】その後、第１層配線Ｍ１の場合と同様に、
ストッパ膜２９、銅膜２８および窒化チタン膜２７をＣ
ＭＰ法により除去し、バリア層２２ａと主導電層２２ｂ
とからなる第２層配線Ｍ２を形成して、図１に示す半導
体装置がほぼ完成する。このとき、ストッパ膜２９が第
１層配線Ｍ１の場合のストッパ膜２６と同様な効果を奏
することはいうまでもない。

【００７７】本実施の形態の半導体装置の製造方法によ
れば、配線上のエロージョンを抑制し、半導体装置の信
頼性および歩留まりを向上できる。

【００７８】（実施の形態２）図１８および図１９は、
実施の形態２の半導体装置の製造方法を示した断面図で
ある。本実施の形態２の製造方法は、実施の形態１にお
けるストッパ膜２６を犠牲膜３０に置き換えたものであ
る。したがってその他実施の形態１と同様の工程および
構成については説明を省略する。

【００７９】本実施の形態２の製造方法は、実施の形態
１における図１１までの工程と同様である。その後、図
１８に示すように、銅膜２５上に犠牲膜３０を形成す
る。犠牲膜３０は、銅膜２５とほぼ同一のＣＭＰ法によ
る研磨速度を有する材料で構成され、かつアズデポ状態
でその表面が平坦化されているものである。たとえば、
メッキ法で形成された銅膜、あるいはＳＯＧ（Spin On
Glass ）膜を例示できる。メッキ法は、無電解メッキあ
るいは電解メッキの何れでもよい。

【００８０】このように、アズデポ状態で平坦化され、
かつ、そのＣＭＰ法による研磨速度が銅膜２５と同等な
犠牲膜３０を形成することにより、配線密度に依存しな
いで犠牲膜３０および銅膜２５を平坦に研磨でき、第１
層配線Ｍ１のエロージョンを防止することができる。こ
れにより半導体装置の信頼性および歩留まりを向上でき
る。

【００８１】その後の工程は実施の形態１と同様であ
る。

【００８２】なお、図１９に、本実施の形態の場合の犠
牲膜３０および銅膜２５の研磨の様子を示す。図１９
（ａ）〜（ｃ）は、第１層配線Ｍ１の配線密度が大
（密）な領域の一部断面を、図１９（ｄ）〜（ｆ）は、
第１層配線Ｍ１の配線密度が小（疎）な領域の一部断面
を示している。犠牲膜３０は平坦化して形成されるた
め、配線密度が相違しても、その表面は平坦である（図
１９（ａ）および（ｄ））。また、犠牲膜３０のＣＭＰ
法による研磨速度は銅膜２５の研磨速度と同等であるた
め、研磨途中においても配線密度によらず同じ研磨量と
なる（図１９（ｂ）および（ｅ））。したがって、配線
密度が大であってもあるいは小であっても各領域でのジ
ャストエッチをほぼ同時に達成することができ、両者の
研磨が終了するジャストエッチ状態は、ほぼ同時に達成
される（図１９（ｃ）および（ｆ））。

【００８３】（実施の形態３）図２０〜図２３は、実施
の形態３の半導体装置の製造方法を工程順に示した断面
図である。本実施の形態３の製造方法は、実施の形態１
の製造方法とほぼ同様であるが、ＣＭＰ法による研磨の
終了の際にストッパ膜２６を残存させる例を示す。

【００８４】ストッパ膜２６が絶縁膜で構成される場合
にはストッパ膜２６を残存させても問題はないが、実施
の形態１のようにストッパ膜２６を導電性の金属膜で構
成する場合にはこれを全て除去しなければ配線間がショ
ートされ問題がある。このため、実施の形態１のような
場合にはストッパ膜２６を全て除去するのが原則であ
る。

【００８５】しかし、図２０に示すように、銅膜３１を
実施の形態１における銅膜２４よりも薄く堆積し、これ
を図２１に示すようにリフローした後には、配線溝１５
の上面よりも低い標高にリフロー後の銅膜３２を形成で
きる。図２１において銅膜３２の上面と配線溝１５の上
面の標高差をｄとして示している。

【００８６】このような銅膜３２上に実施の形態１と同
様なストッパ膜３３を堆積し（図２２）、実施の形態１
と同様にＣＭＰ法による研磨を行えば、図２３に示すよ
うに、第１層配線Ｍ１の上面にストッパ膜３３を一部残
存させることができる。

【００８７】このように第１層配線Ｍ１の上面にストッ
パ膜３３を一部残存させることにより、実施の形態１で
説明したエロージョンを抑制する効果に加えて、ディッ
シングを防止することも可能となる。すなわち、ストッ
パ膜３３は前記の通り銅膜３２よりもＣＭＰ法による研
磨速度が小さいため、銅膜３２の過剰研磨を防止するこ
とができるためである。銅膜３２の過剰研磨を防止でき
る結果、トータルディッシングをも抑制して、第１層配
線の断面積をより設計値に近づけることが可能なる。こ
れにより半導体装置の信頼性および歩留まりを向上でき
る。

【００８８】なお、この後の工程は実施の形態１と同様
であり、第２層配線Ｍ２の場合にも適用できることは勿
論である。

【００８９】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。

【００９０】たとえば、前記実施の形態では第１層配線
Ｍ１あるいは第２層配線Ｍ２に本発明を適用する場合を
説明したが、さらに上層の配線層に適用できることは勿
論である。

【００９１】また、配線のみならず、プラグ等他の導電
部材を接続孔等に埋め込んでＣＭＰ法により形成する場
合にも本発明を適用できる。

【００９２】また、配線あるいはプラグ等導電部材の形
成以外であっても本発明を適用できる。すなわち、下地
の凹凸形状に起因して被加工表面に凹凸形状が形成され
ている場合に、その凹凸の密度に依存せず被加工面をＣ
ＭＰ法により平坦化する場合にも本発明を適用できる。

【００９３】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。

【００９４】（１）ＣＭＰ法により配線またはプラグを
形成する際の研磨剤に改良を加えることなく、エロージ
ョンまたはディッシングを抑制する技術を提供できる。

【００９５】（２）ＣＭＰ法により形成される配線ある
いはプラグ等の導電部材の膜厚を設計値に近い膜厚にで
きる。これにより配線等の抵抗値を設計抵抗値に近づ
け、半導体装置の信頼性および歩留まりを向上できる。

【００９６】（３）下地の配線密度に依存せずに、下地
の凹凸に起因した薄膜表面の凹凸をＣＭＰ法により平坦
化できる。

【図面の簡単な説明】

【図１】本発明の一実施の形態である半導体装置の一例
を示した断面図である。

【図２】実施の形態１の半導体装置の製造方法の一例を
工程順に示した断面図である。

【図３】実施の形態１の半導体装置の製造方法の一例を
工程順に示した断面図である。

【図４】実施の形態１の半導体装置の製造方法の一例を
工程順に示した断面図である。

【図５】実施の形態１の半導体装置の製造方法の一例を
工程順に示した断面図である。

【図６】実施の形態１の半導体装置の製造方法の一例を
工程順に示した断面図である。

【図７】実施の形態１の半導体装置の製造方法の一例を
工程順に示した断面図である。

【図８】実施の形態１の半導体装置の製造方法の一例を
工程順に示した断面図である。

【図９】実施の形態１の半導体装置の製造方法の一例を
工程順に示した断面図である。

【図１０】実施の形態１の半導体装置の製造方法の一例
を工程順に示した断面図である。

【図１１】実施の形態１の半導体装置の製造方法の一例
を工程順に示した断面図である。

【図１２】実施の形態１の半導体装置の製造方法の一例
を工程順に示した断面図である。

【図１３】実施の形態１の半導体装置の製造方法の一例
を工程順に示した断面図である。

【図１４】実施の形態１の半導体装置の製造方法の一例
を工程順に示した断面図である。

【図１５】実施の形態１の半導体装置の製造方法の一例
を工程順に示した平面図である。

【図１６】実施の形態１の半導体装置の製造方法の一例
を工程順に示した断面図である。

【図１７】実施の形態１の半導体装置の製造方法の一例
を工程順に示した断面図である。

【図１８】実施の形態２の半導体装置の製造方法を示し
た断面図である。

【図１９】実施の形態２の半導体装置の製造方法を示し
た断面図である。

【図２０】実施の形態３の半導体装置の製造方法を工程
順に示した断面図である。

【図２１】実施の形態３の半導体装置の製造方法を工程
順に示した断面図である。

【図２２】実施の形態３の半導体装置の製造方法を工程
順に示した断面図である。

【図２３】実施の形態３の半導体装置の製造方法を工程
順に示した断面図である。

【図２４】エロージョンおよびディッシングを説明する
ための断面図である。

【図２５】エロージョンの発生機構を説明するための概
念断面図である。

【図２６】本発明者らが検討した実験結果を示したグラ
フである。

【符号の説明】

１半導体基板２素子分離領域３ｐ型ウェル４ｎ型ウェル５ゲート絶縁膜６ゲート電極７、８不純物半導体領域９サイドウォールスペーサ１０キャップ絶縁膜１１、１７層間絶縁膜１２、１８接続孔１３、１９プラグ１３ａ、１３ｂ、１９ａ、１９ｂタングステン膜１４、２０配線形成用絶縁膜１５、２１配線溝１６ａ、２２ａバリア層１６ｂ、２２ｂ主導電層２３、２７窒化チタン膜２４、２５、２８、３１、３２銅膜２６、２９、３３ストッパ膜３０犠牲膜１００絶縁膜１０１配線溝１０２配線１０３エロージョン１０４ディッシング１０５トータルディッシングＭ１第１層配線Ｍ２第２層配線ＱｎｎチャネルＭＩＳＦＥＴＱｐｐチャネルＭＩＳＦＥＴ

───────────────────────────────────────────────────── フロントページの続き (72)発明者大橋直史東京都青梅市新町六丁目16番地の３株式会社日立製作所デバイス開発センタ内 (72)発明者山口日出東京都青梅市新町六丁目16番地の３株式会社日立製作所デバイス開発センタ内 (72)発明者近藤誠一東京都国分寺市東恋ヶ窪一丁目280番地株式会社日立製作所中央研究所内Ｆターム(参考） 5F033 AA02 AA04 AA19 AA23 AA66 BA15 BA17 BA25 BA41 EA05 EA25

Claims

【特許請求の範囲】

【請求項１】その主面に回路素子が形成された半導体
からなる基板または半導体層を有する基板と、前記基板
の主面上の何れかの被膜層に形成された被膜であってそ
の表面に凹凸形状を有する第１被膜と、前記第１被膜の
凹部に埋め込んで形成された埋め込み部材、または前記
第１被膜を覆いその表面が平坦化された平坦化層とを有
する半導体装置の製造方法であって、前記第１被膜上に前記埋め込み部材または平坦化層とな
る第２被膜を形成する第１工程と、前記第２被膜上に前
記第２被膜よりもＣＭＰ法による研磨速度の小さい第３
被膜を堆積する第２工程と、前記第３被膜および第２被
膜をＣＭＰ法により研磨して前記埋め込み部材または平
坦化層を形成する第３工程とを含むことを特徴とする半
導体装置の製造方法。
【請求項２】請求項１記載の半導体装置の製造方法で
あって、前記第３被膜の膜厚は、第２被膜の研磨量（Ｋ2 ）と、第３被膜の研磨量（Ｋ3
）に第２被膜の研磨速度（Ｖ2 ）の第３被膜の研磨速
度（Ｖ3 ）に対する比（Ｒ＝Ｖ2 ／Ｖ3 ）を乗じた値
（Ｋ3 ・Ｒ）との和（Ｋ2 ＋Ｋ3 ・Ｒ）が、前記基板の
任意の領域においてほぼ等しくなる第１の条件、または、前記第１被膜の凹凸形状に起因する前記第２被
膜の凹部の容積Ｗと、前記凹部の側壁に形成された前記
第３被膜の体積Ｗ3 に第２被膜の研磨速度（Ｖ2 ）の第
３被膜の研磨速度（Ｖ3 ）に対する比（Ｒ＝Ｖ2 ／Ｖ3
）を乗じた値（Ｗ3 ・Ｒ）とが、ほぼ等しくなる第２
の条件、の何れかの条件で形成されることを特徴とする半導体装
置の製造方法。
【請求項３】請求項１または２記載の半導体装置の製
造方法であって、前記第１被膜は絶縁膜であり、前記第１被膜の凹部は配
線溝または接続孔であり、前記第２被膜は銅または銅合
金を主成分とする銅膜であり、前記埋め込み部材は前記
金属膜からなる配線またはプラグであり、前記第３被膜
はチタン膜、タンタル膜、タングステン膜、窒化タング
ステン膜、窒化タンタル膜から選択された何れかの金属
膜であることを特徴とする半導体装置の製造方法。
【請求項４】請求項３記載の半導体装置の製造方法で
あって、前記銅膜と金属膜との界面に、前記銅膜と金属膜との反
応を抑制するバリア膜を形成することを特徴とする半導
体装置の製造方法。
【請求項５】その主面に回路素子が形成された半導体
からなる基板または半導体層を有する基板と、前記基板
の主面上の何れかの被膜層に形成された被膜であってそ
の表面に凹凸形状を有する第１被膜と、前記第１被膜の
凹部に埋め込んで形成された埋め込み部材、または前記
第１被膜を覆いその表面が平坦化された平坦化層とを有
する半導体装置の製造方法であって、前記第１被膜上に前記埋め込み部材または平坦化層とな
る第２被膜を形成する第１工程と、前記第２被膜上にＣ
ＭＰ法による研磨速度が前記第２被膜とほぼ等しく、か
つ、形成後の表面が平坦化される第３被膜を形成する第
２工程と、前記第３被膜および第２被膜をＣＭＰ法によ
り研磨して前記埋め込み部材または平坦化層を形成する
第３工程とを含むことを特徴とする半導体装置の製造方
法。
【請求項６】請求項５記載の半導体装置の製造方法で
あって、前記第１被膜は、絶縁膜であり、前記第２被膜は銅また
は銅合金を主成分とする銅膜であり、前記第３被膜はメ
ッキ法により形成された銅または銅合金を主成分とする
銅膜、または、ＳＯＧ膜であることを特徴とする半導体
装置の製造方法。
【請求項７】請求項１〜６の何れか一項に記載の半導
体装置の製造方法であって、前記第３被膜および第２被膜のＣＭＰ法による研磨によ
り、前記第３被膜を全て除去する第１の方法、または、
前記第１被膜の凹部に前記第３被膜を残存させる第２の
方法の何れかの方法を有することを特徴とする半導体装
置の製造方法。
【請求項８】その主面に回路素子が形成された、半導
体からなる基板または半導体層を有する基板と、前記基
板の主面上の何れかの層に形成され、配線溝または接続
孔を有する絶縁膜と、前記配線溝または接続孔に埋め込
んで形成された配線またはプラグとを有し、前記配線ま
たはプラグが形成された前記絶縁膜の表面がＣＭＰ法に
より平坦化されている半導体装置であって、前記配線またはプラグを構成する金属材料のＣＭＰ法に
よる研磨速度よりも小さな研磨速度を有する材料からな
る被膜が、前記配線またはプラグ上に前記配線またはプ
ラグとともに前記配線溝または接続孔に埋め込んで形成
されていることを特徴とする半導体装置。
【請求項９】請求項８記載の半導体装置であって、前記配線またはプラグは、銅または銅合金を主成分とす
る銅膜からなり、前記被膜は、チタン膜、タンタル膜、
タングステン膜、窒化タングステン膜、窒化タンタル膜
から選択された何れかの金属膜であることを特徴とする
半導体装置。
【請求項１０】請求項９記載の半導体装置であって、前記銅膜と金属膜との界面に、前記銅膜と金属膜との反
応を抑制するバリア膜が形成されていることを特徴とす
る半導体装置。