JP2002043577A - 薄膜半導体装置及びその製造方法 - Google Patents
薄膜半導体装置及びその製造方法Info
- Publication number
- JP2002043577A JP2002043577A JP2000223261A JP2000223261A JP2002043577A JP 2002043577 A JP2002043577 A JP 2002043577A JP 2000223261 A JP2000223261 A JP 2000223261A JP 2000223261 A JP2000223261 A JP 2000223261A JP 2002043577 A JP2002043577 A JP 2002043577A
- Authority
- JP
- Japan
- Prior art keywords
- film
- conductive film
- transparent conductive
- region
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Liquid Crystal (AREA)
- Electrodes Of Semiconductors (AREA)
- Thin Film Transistor (AREA)
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】
【課題】 薄膜半導体装置及びその製造方法に関し、チ
ャネル領域に影響を与えることなく、ゲート電極直下の
ＬＤＤ領域に注入された不純物を活性化する。 【解決手段】 ゲート電極７を、ゲート絶縁膜４側から
順に不純物を活性化する際に照射する光エネルギー８に
対する吸収率及び反射率の小さな透明導電膜５と、透明
導電膜５より幅が狭く且つ前記光エネルギー８に対する
吸収率及び反射率の大きな不透明導電膜６とによって構
成するとともに、透明導電膜５の不透明導電膜６と投影
的に重ならない領域直下の多結晶半導体膜３に低不純物
濃度領域１０を形成する。
ャネル領域に影響を与えることなく、ゲート電極直下の
ＬＤＤ領域に注入された不純物を活性化する。 【解決手段】 ゲート電極７を、ゲート絶縁膜４側から
順に不純物を活性化する際に照射する光エネルギー８に
対する吸収率及び反射率の小さな透明導電膜５と、透明
導電膜５より幅が狭く且つ前記光エネルギー８に対する
吸収率及び反射率の大きな不透明導電膜６とによって構
成するとともに、透明導電膜５の不透明導電膜６と投影
的に重ならない領域直下の多結晶半導体膜３に低不純物
濃度領域１０を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は薄膜半導体装置及び
その製造方法に関するものであり、特に、ＧＯＬＤ（Ｇ
ａｔｅ Ｏｖｅｒｌａｐｅｄ Ｌｉｇｈｔｌｙ ｄｏｐ
ｅｄ Ｄｒａｉｎ）型ＴＦＴにおけるゲート電極の積層
膜構造に特徴のある薄膜半導体装置及びその製造方法に
関するものである。
その製造方法に関するものであり、特に、ＧＯＬＤ（Ｇ
ａｔｅ Ｏｖｅｒｌａｐｅｄ Ｌｉｇｈｔｌｙ ｄｏｐ
ｅｄ Ｄｒａｉｎ）型ＴＦＴにおけるゲート電極の積層
膜構造に特徴のある薄膜半導体装置及びその製造方法に
関するものである。
【０００２】
【従来の技術】従来より、液晶表示装置は小型・軽量・
低消費電力であるため、ＯＡ端末やプロジェクター等に
使用されたり、或いは、携帯可能性を利用して小型液晶
テレビ等に使用されており、特に、高品質液晶表示装置
用には、画素毎にスイッチング用のアクティブ素子を設
けたアクティブマトリクス型液晶表示装置が用いられて
いる。
低消費電力であるため、ＯＡ端末やプロジェクター等に
使用されたり、或いは、携帯可能性を利用して小型液晶
テレビ等に使用されており、特に、高品質液晶表示装置
用には、画素毎にスイッチング用のアクティブ素子を設
けたアクティブマトリクス型液晶表示装置が用いられて
いる。
【０００３】この様なアクティブマトリクス型液晶表示
装置においては、表示部における個々の画素をＴＦＴ等
のアクティブ素子で動作させることによって、単純マト
リクス型液晶表示装置の様な非選択時のクロストークを
完全に排除することができ、優れた表示特性を示すこと
が可能になる。
装置においては、表示部における個々の画素をＴＦＴ等
のアクティブ素子で動作させることによって、単純マト
リクス型液晶表示装置の様な非選択時のクロストークを
完全に排除することができ、優れた表示特性を示すこと
が可能になる。
【０００４】なかでも、ＴＦＴを用いたアクティブマト
リクス型液晶表示装置は、制御素子として駆動能力が高
いので、データドライバやゲートバスライン等を内蔵し
たドライバ内蔵液晶表示装置や、高解像度・高精細液晶
表示装置に適用されているが、特に多結晶シリコンはア
モルファスシリコンに比べて移動度が高いので、高速動
作に適しており、また、周辺回路を同時に形成すること
が可能であるので、高級機種のアクティブマトリクス型
液晶表示装置用としては多結晶シリコンを用いたＴＦＴ
が用いられている。
リクス型液晶表示装置は、制御素子として駆動能力が高
いので、データドライバやゲートバスライン等を内蔵し
たドライバ内蔵液晶表示装置や、高解像度・高精細液晶
表示装置に適用されているが、特に多結晶シリコンはア
モルファスシリコンに比べて移動度が高いので、高速動
作に適しており、また、周辺回路を同時に形成すること
が可能であるので、高級機種のアクティブマトリクス型
液晶表示装置用としては多結晶シリコンを用いたＴＦＴ
が用いられている。
【０００５】ここで、図５及び図６を参照して従来のＴ
ＦＴの製造工程を説明する。 図５（ａ）参照 まず、ガラス基板３１上に下地絶縁膜となるＳｉＯ2 膜
３２を介して、ＰＣＶＤ法（プラズマＣＶＤ法）を用い
て、厚さが、例えば、５０ｎｍのアモルファスシリコン
膜３３を堆積させる。
ＦＴの製造工程を説明する。 図５（ａ）参照 まず、ガラス基板３１上に下地絶縁膜となるＳｉＯ2 膜
３２を介して、ＰＣＶＤ法（プラズマＣＶＤ法）を用い
て、厚さが、例えば、５０ｎｍのアモルファスシリコン
膜３３を堆積させる。
【０００６】図５（ｂ）参照 次いで、エキシマレーザを用いてアモルファスシリコン
膜３３にレーザ光３４を照射してレーザアニールを行う
ことによってチャネル層を形成するのに十分な結晶性を
有する多結晶シリコン膜３５に変換する。
膜３３にレーザ光３４を照射してレーザアニールを行う
ことによってチャネル層を形成するのに十分な結晶性を
有する多結晶シリコン膜３５に変換する。
【０００７】図５（ｃ）参照 次いで、所定形状のレジストパターン（図示せず）をマ
スクとして、ドライ・エッチングを施すことによって多
結晶シリコン膜３５を所定形状の多結晶シリコンパター
ン３６にしたのち、再び、ＰＣＶＤ法によってＳｉＯ2
膜を堆積させてゲート酸化膜３７とし、次いで、スパッ
タリング法によってゲート電極となるＭｏ膜３８及びＡ
ｌ膜３９を順次堆積させる。
スクとして、ドライ・エッチングを施すことによって多
結晶シリコン膜３５を所定形状の多結晶シリコンパター
ン３６にしたのち、再び、ＰＣＶＤ法によってＳｉＯ2
膜を堆積させてゲート酸化膜３７とし、次いで、スパッ
タリング法によってゲート電極となるＭｏ膜３８及びＡ
ｌ膜３９を順次堆積させる。
【０００８】図６（ｄ）参照 次いで、レジストパターン４０をマスクとしてリン酸，
硝酸、酢酸からなるＨ 3 ＰＯ4 系エッチャントを用たウ
ェット・エッチングを施すことによってＡｌ膜３９をエ
ッチングしたのち、ＣＦ4 ＋Ｏ2 からなるＦ系ガスを用
いたドライエッチングを施すことによってＭｏ膜３８を
エッチングする。なお、ウェット・エッチング工程にお
いて、Ａｌ膜３９をレジストパターン４０の端部から
０．６〜１．０μｍ程度後退するように過剰エッチング
する。
硝酸、酢酸からなるＨ 3 ＰＯ4 系エッチャントを用たウ
ェット・エッチングを施すことによってＡｌ膜３９をエ
ッチングしたのち、ＣＦ4 ＋Ｏ2 からなるＦ系ガスを用
いたドライエッチングを施すことによってＭｏ膜３８を
エッチングする。なお、ウェット・エッチング工程にお
いて、Ａｌ膜３９をレジストパターン４０の端部から
０．６〜１．０μｍ程度後退するように過剰エッチング
する。
【０００９】図６（ｅ）参照 次いで、Ｍｏ膜３８をマスクとして、ドライ・エッチン
グを施すことによってゲート酸化膜３７の露出部をエッ
チング除去したのち、Ｐイオン４１をイオン注入してｎ
+ 型ソース・ドレイン領域４３を形成する。この場合、
Ｍｏ膜３８は薄いので、Ｍｏ膜３８を透過してＰイオン
４１が注入された領域がｎ- 型ＬＤＤ（Ｌｉｇｈｔｌｙ
Ｄｏｐｅｄ Ｄｒａｉｎ）領域４２となる。
グを施すことによってゲート酸化膜３７の露出部をエッ
チング除去したのち、Ｐイオン４１をイオン注入してｎ
+ 型ソース・ドレイン領域４３を形成する。この場合、
Ｍｏ膜３８は薄いので、Ｍｏ膜３８を透過してＰイオン
４１が注入された領域がｎ- 型ＬＤＤ（Ｌｉｇｈｔｌｙ
Ｄｏｐｅｄ Ｄｒａｉｎ）領域４２となる。
【００１０】図６（ｆ）参照 次いで、エキシマレーザを用いて不純物の注入された多
結晶シリコンパターン３６にレーザ光４４を照射してレ
ーザアニールを施すことによって、注入された不純物を
活性化する。
結晶シリコンパターン３６にレーザ光４４を照射してレ
ーザアニールを施すことによって、注入された不純物を
活性化する。
【００１１】以降は図示しないものの、全面にＳｉＯ2
膜及びＳｉＮ膜を順次堆積させて層間絶縁膜とし、次い
で、ｎ型ソース・ドレイン領域４３、及び、ゲート電極
に対するコンタクトホールを形成したのち、全面に、Ｔ
ｉ，Ａｌ，Ｔｉを順次堆積させ、パターニングしてＴｉ
／Ａｌ／Ｔｉ構造のソース・ドレイン電極及びゲート引
出電極（いずれも図示せず）を形成することによってＴ
ＦＴの基本構成が得られる。
膜及びＳｉＮ膜を順次堆積させて層間絶縁膜とし、次い
で、ｎ型ソース・ドレイン領域４３、及び、ゲート電極
に対するコンタクトホールを形成したのち、全面に、Ｔ
ｉ，Ａｌ，Ｔｉを順次堆積させ、パターニングしてＴｉ
／Ａｌ／Ｔｉ構造のソース・ドレイン電極及びゲート引
出電極（いずれも図示せず）を形成することによってＴ
ＦＴの基本構成が得られる。
【００１２】この様なｎ- 型ＬＤＤ領域４２がゲート電
極に覆われている所謂ＧＯＬＤ型ＴＦＴにおいては、ｏ
ｆｆ時にはｎ- 型ＬＤＤ領域４２が抵抗領域として作用
するので、低リーク電流を実現することができるととも
に、ｏｎ時にはｎ- 型ＬＤＤ領域４２はゲート電圧の影
響を受けて実効的に低抵抗のチャネル領域として作用す
るので、移動度が低下することがない。
極に覆われている所謂ＧＯＬＤ型ＴＦＴにおいては、ｏ
ｆｆ時にはｎ- 型ＬＤＤ領域４２が抵抗領域として作用
するので、低リーク電流を実現することができるととも
に、ｏｎ時にはｎ- 型ＬＤＤ領域４２はゲート電圧の影
響を受けて実効的に低抵抗のチャネル領域として作用す
るので、移動度が低下することがない。
【００１３】
【発明が解決しようとする課題】しかし、従来の低温多
結晶シリコン膜を用いたＧＯＬＤ型ＴＦＴにおいては、
上述のように注入された不純物を活性化するためにアニ
ールを行う必要があるが、ゲート電極を構成するＭｏ膜
３８の直下のｎ- 型ＬＤＤ領域４２においては、Ｍｏ膜
３８がレーザ光４４を反射して、十分活性化することが
できず抵抗が高すぎて移動度が抑制されるという問題が
ある。
結晶シリコン膜を用いたＧＯＬＤ型ＴＦＴにおいては、
上述のように注入された不純物を活性化するためにアニ
ールを行う必要があるが、ゲート電極を構成するＭｏ膜
３８の直下のｎ- 型ＬＤＤ領域４２においては、Ｍｏ膜
３８がレーザ光４４を反射して、十分活性化することが
できず抵抗が高すぎて移動度が抑制されるという問題が
ある。
【００１４】一方、熱アニールでは、ガラス基板を用い
ているので上限温度に制約があり、不純物を十分に活性
化することが困難である。
ているので上限温度に制約があり、不純物を十分に活性
化することが困難である。
【００１５】また、ガラス基板３１の裏面からレーザ光
を照射した場合には、ｎ- 型ＬＤＤ領域４２に注入され
た不純物の活性化が可能であるが、そうすると、レーザ
光がチャネル領域にも照射されることになり、上述の図
２（ｂ）の工程において最適化した多結晶シリコンパタ
ーン３６の結晶性に悪影響を与えるという問題がある。
を照射した場合には、ｎ- 型ＬＤＤ領域４２に注入され
た不純物の活性化が可能であるが、そうすると、レーザ
光がチャネル領域にも照射されることになり、上述の図
２（ｂ）の工程において最適化した多結晶シリコンパタ
ーン３６の結晶性に悪影響を与えるという問題がある。
【００１６】したがって、本発明は、チャネル領域に影
響を与えることなく、ゲート電極直下のＬＤＤ領域に注
入された不純物を活性化することを目的とする。
響を与えることなく、ゲート電極直下のＬＤＤ領域に注
入された不純物を活性化することを目的とする。
【００１７】
【課題を解決するための手段】ここで、図１を参照して
本発明における課題を解決するための手段を説明する。 図１参照 （１）本発明は、絶縁基板１上に少なくとも多結晶半導
体膜３、ゲート絶縁膜４、及び、ゲート電極７を順に積
層した薄膜半導体装置において、ゲート電極７を、ゲー
ト絶縁膜４側から順に不純物を活性化する際に照射する
光エネルギー８に対する吸収率及び反射率の小さな透明
導電膜５と、透明導電膜５より幅が狭く且つ前記光エネ
ルギー８に対する吸収率及び反射率の大きな不透明導電
膜６とによって構成するとともに、透明導電膜５の不透
明導電膜６と投影的に重ならない領域直下の多結晶半導
体膜３に低不純物濃度領域１０を形成したことを特徴と
する。
本発明における課題を解決するための手段を説明する。 図１参照 （１）本発明は、絶縁基板１上に少なくとも多結晶半導
体膜３、ゲート絶縁膜４、及び、ゲート電極７を順に積
層した薄膜半導体装置において、ゲート電極７を、ゲー
ト絶縁膜４側から順に不純物を活性化する際に照射する
光エネルギー８に対する吸収率及び反射率の小さな透明
導電膜５と、透明導電膜５より幅が狭く且つ前記光エネ
ルギー８に対する吸収率及び反射率の大きな不透明導電
膜６とによって構成するとともに、透明導電膜５の不透
明導電膜６と投影的に重ならない領域直下の多結晶半導
体膜３に低不純物濃度領域１０を形成したことを特徴と
する。
【００１８】この様なゲート電極７構成を採用すること
によって、透明導電膜５の不透明導電膜６と投影的に重
ならない領域直下の多結晶半導体膜３に注入された不純
物を十分活性化して低不純物濃度領域１０、即ち、ＬＤ
Ｄ領域とすることができ、低不純物濃度領域１０におけ
る移動度の低下を抑制することができる。
によって、透明導電膜５の不透明導電膜６と投影的に重
ならない領域直下の多結晶半導体膜３に注入された不純
物を十分活性化して低不純物濃度領域１０、即ち、ＬＤ
Ｄ領域とすることができ、低不純物濃度領域１０におけ
る移動度の低下を抑制することができる。
【００１９】また、本発明は、上記（１）において、絶
縁基板１として透明絶縁基板を用いるとともに、多結晶
半導体膜３として下地絶縁膜２を介して多結晶シリコン
膜を設けることが望ましい。
縁基板１として透明絶縁基板を用いるとともに、多結晶
半導体膜３として下地絶縁膜２を介して多結晶シリコン
膜を設けることが望ましい。
【００２０】この様に、多結晶半導体膜３としては、優
れた特性の多結晶膜が得られる多結晶シリコン膜が好適
であり、また、ガラス基板等の透明絶縁基板からの不純
物の拡散を防止するために下地絶縁膜２を介することが
好適である。
れた特性の多結晶膜が得られる多結晶シリコン膜が好適
であり、また、ガラス基板等の透明絶縁基板からの不純
物の拡散を防止するために下地絶縁膜２を介することが
好適である。
【００２１】（２）また、本発明は、上記（１）におい
て、不透明導電膜６が、Ａｌ，Ｍｏ，Ｔｉ，Ｃｒ，Ｍｏ
／Ａｌ，Ｔｉ／Ａｌ，Ｃｒ／Ａｌのいずれかであり、且
つ、透明導電膜５が、ＩＴＯ，Ｉｎ2 Ｏ3 ，ＳｎＯ2 ，
ＺｎＯ，ＣｄＯのいずれかであることを特徴とする。
て、不透明導電膜６が、Ａｌ，Ｍｏ，Ｔｉ，Ｃｒ，Ｍｏ
／Ａｌ，Ｔｉ／Ａｌ，Ｃｒ／Ａｌのいずれかであり、且
つ、透明導電膜５が、ＩＴＯ，Ｉｎ2 Ｏ3 ，ＳｎＯ2 ，
ＺｎＯ，ＣｄＯのいずれかであることを特徴とする。
【００２２】この様に、ゲート電極７の上部を構成する
不透明導電膜６としては、ＴＦＴのゲート電極７として
実績のあるＡｌ，Ｍｏ，Ｔｉ，Ｃｒ，Ｍｏ／Ａｌ，Ｔｉ
／Ａｌ，Ｃｒ／Ａｌのいずれかが好適であり、また、ゲ
ート電極７の下部を構成する透明導電膜５としては、不
純物を活性化するために照射する光エネルギー８を透過
することができ且つ優れた導電性を有するＩＴＯ，Ｉｎ
2 Ｏ3 ，ＳｎＯ2 ，ＺｎＯ，ＣｄＯのいずれかが好適で
ある。
不透明導電膜６としては、ＴＦＴのゲート電極７として
実績のあるＡｌ，Ｍｏ，Ｔｉ，Ｃｒ，Ｍｏ／Ａｌ，Ｔｉ
／Ａｌ，Ｃｒ／Ａｌのいずれかが好適であり、また、ゲ
ート電極７の下部を構成する透明導電膜５としては、不
純物を活性化するために照射する光エネルギー８を透過
することができ且つ優れた導電性を有するＩＴＯ，Ｉｎ
2 Ｏ3 ，ＳｎＯ2 ，ＺｎＯ，ＣｄＯのいずれかが好適で
ある。
【００２３】（３）また、本発明は、絶縁基板１上に少
なくとも多結晶半導体膜３、ゲート絶縁膜４、及び、ゲ
ート電極７を順に積層した薄膜半導体装置の製造方法に
おいて、ゲート電極７を、ゲート絶縁膜４側から順にソ
ース・ドレイン領域９に注入された不純物を活性化する
際に照射する光エネルギー８に対する吸収率及び反射率
の小さな透明導電膜５と、透明導電膜５より幅が狭く且
つ前記光エネルギー８に対する吸収率及び反射率の大き
な不透明導電膜６とによって構成するとともに、透明導
電膜５を介して光エネルギー８を照射して不透明導電膜
６と投影的に重ならない領域直下の多結晶半導体膜３に
注入された不純物を活性化して低不純物濃度領域１０と
したことを特徴とする。
なくとも多結晶半導体膜３、ゲート絶縁膜４、及び、ゲ
ート電極７を順に積層した薄膜半導体装置の製造方法に
おいて、ゲート電極７を、ゲート絶縁膜４側から順にソ
ース・ドレイン領域９に注入された不純物を活性化する
際に照射する光エネルギー８に対する吸収率及び反射率
の小さな透明導電膜５と、透明導電膜５より幅が狭く且
つ前記光エネルギー８に対する吸収率及び反射率の大き
な不透明導電膜６とによって構成するとともに、透明導
電膜５を介して光エネルギー８を照射して不透明導電膜
６と投影的に重ならない領域直下の多結晶半導体膜３に
注入された不純物を活性化して低不純物濃度領域１０と
したことを特徴とする。
【００２４】この様に、透明導電膜５を介して光エネル
ギー８を照射して不透明導電膜６と投影的に重ならない
領域直下の多結晶半導体膜３に注入された不純物を活性
化することによって、予め最適化してあるチャネル領域
に悪影響を与えることがない。
ギー８を照射して不透明導電膜６と投影的に重ならない
領域直下の多結晶半導体膜３に注入された不純物を活性
化することによって、予め最適化してあるチャネル領域
に悪影響を与えることがない。
【００２５】また、本発明は、上記（３）において、多
結晶半導体膜３として、非晶質半導体膜に光エネルギー
８を照射することによって結晶化させた膜を用いた場合
に適用することが望ましい。
結晶半導体膜３として、非晶質半導体膜に光エネルギー
８を照射することによって結晶化させた膜を用いた場合
に適用することが望ましい。
【００２６】上述のように、不純物の活性化工程がチャ
ネル領域に悪影響を与えることがないので、多結晶半導
体膜３の結晶性を、チャネル領域に好適な程度に予め光
照射によって最適化することができる。
ネル領域に悪影響を与えることがないので、多結晶半導
体膜３の結晶性を、チャネル領域に好適な程度に予め光
照射によって最適化することができる。
【００２７】
【発明の実施の形態】ここで、図２乃至図４を参照して
本発明の実施の形態のＴＦＴの製造工程を説明する。 図２（ａ）参照 まず、ＴＦＴ基板となる厚さが、例えば、１．１ｍｍの
透明のガラス基板１１上に、ＰＣＶＤ法を用いて下地絶
縁膜となる厚さが、例えば、１００ｎｍのＳｉＯ2 膜１
２、及び、厚さが、例えば、５０ｎｍのアモルファスシ
リコン膜１３を順次堆積させる。
本発明の実施の形態のＴＦＴの製造工程を説明する。 図２（ａ）参照 まず、ＴＦＴ基板となる厚さが、例えば、１．１ｍｍの
透明のガラス基板１１上に、ＰＣＶＤ法を用いて下地絶
縁膜となる厚さが、例えば、１００ｎｍのＳｉＯ2 膜１
２、及び、厚さが、例えば、５０ｎｍのアモルファスシ
リコン膜１３を順次堆積させる。
【００２８】図２（ｂ）参照 次いで、ＸｅＣｌエキシマレーザを用いてレーザ光１４
をオーバラップさせながらスキャンニングしてレーザア
ニールすることによってアモルファスシリコン膜１３を
結晶化し、チャネル領域にとって好適な結晶性を有する
多結晶シリコン膜１５に変換する。
をオーバラップさせながらスキャンニングしてレーザア
ニールすることによってアモルファスシリコン膜１３を
結晶化し、チャネル領域にとって好適な結晶性を有する
多結晶シリコン膜１５に変換する。
【００２９】図２（ｃ）参照 次いで、多結晶化シリコン膜１５にドライ・エッチング
を施すことによって島状の多結晶シリコンパターン１６
としたのち、再びＰＣＶＤ法を用いて、全面に厚さが、
例えば、１２０ｎｍのＳｉＯ2 膜を堆積させてゲート酸
化膜１７とし、次いで、スパッタリング法によってゲー
ト電極となる厚さが、例えば、３０ｎｍのＩＴＯ膜１
８、３０ｎｍのＭｏ膜１９、及び、３００ｎｍのＡｌ膜
２０を順次堆積させる。この場合、ＩＴＯ膜１８上にＡ
ｌ膜２０を直接設けた場合には、電気陰性度の関係で電
池効果が生ずるので、Ｍｏ膜１９を介在させている。
を施すことによって島状の多結晶シリコンパターン１６
としたのち、再びＰＣＶＤ法を用いて、全面に厚さが、
例えば、１２０ｎｍのＳｉＯ2 膜を堆積させてゲート酸
化膜１７とし、次いで、スパッタリング法によってゲー
ト電極となる厚さが、例えば、３０ｎｍのＩＴＯ膜１
８、３０ｎｍのＭｏ膜１９、及び、３００ｎｍのＡｌ膜
２０を順次堆積させる。この場合、ＩＴＯ膜１８上にＡ
ｌ膜２０を直接設けた場合には、電気陰性度の関係で電
池効果が生ずるので、Ｍｏ膜１９を介在させている。
【００３０】図３（ｄ）参照 次いで、レジストパターン２１をマスクとして、リン
酸、硝酸、酢酸からなるＨ3 ＰＯ4 系エッチャントを用
いたウェット・エッチングを施すことによって、Ａｌ膜
２０及びＭｏ膜１９を順次エッチングする。なお、この
場合、Ａｌ膜２０及びＭｏ膜１９を、レジストパターン
２１の端部から０．６μｍ程度後退するように過剰エッ
チングする。
酸、硝酸、酢酸からなるＨ3 ＰＯ4 系エッチャントを用
いたウェット・エッチングを施すことによって、Ａｌ膜
２０及びＭｏ膜１９を順次エッチングする。なお、この
場合、Ａｌ膜２０及びＭｏ膜１９を、レジストパターン
２１の端部から０．６μｍ程度後退するように過剰エッ
チングする。
【００３１】図３（ｅ）参照 次いで、レジストパターン２１をマスクとして、ＴＣＰ
（Ｔｒａｎｓｆｏｒｍｅｒ Ｃｏｕｐｌｅｄ Ｐｌａｓ
ｍａ）法、即ち、上部コイルの形状に特徴のあるＩＣＰ
（Ｉｎｄｕｃｔｉｖｅ Ｃｏｕｐｌｅｄ Ｐｌａｓｍ
ａ）装置を用いたプラズマエッチング法を用いて、ＨＢ
ｒを３００ｓｃｃｍ流して７ｍＴｏｒｒの圧力下で、基
板温度を４０℃とした状態で、４ＭＨｚで６００Ｗのバ
イアス電圧を印加するとともに、１３．５６ＭＨｚで３
ｋＷのトップ電力を印加することによってＩＴＯ膜１８
をエッチングする。なお、トップ電力とは、上部からプ
ラズマを発生させるために印加する電力である。
（Ｔｒａｎｓｆｏｒｍｅｒ Ｃｏｕｐｌｅｄ Ｐｌａｓ
ｍａ）法、即ち、上部コイルの形状に特徴のあるＩＣＰ
（Ｉｎｄｕｃｔｉｖｅ Ｃｏｕｐｌｅｄ Ｐｌａｓｍ
ａ）装置を用いたプラズマエッチング法を用いて、ＨＢ
ｒを３００ｓｃｃｍ流して７ｍＴｏｒｒの圧力下で、基
板温度を４０℃とした状態で、４ＭＨｚで６００Ｗのバ
イアス電圧を印加するとともに、１３．５６ＭＨｚで３
ｋＷのトップ電力を印加することによってＩＴＯ膜１８
をエッチングする。なお、トップ電力とは、上部からプ
ラズマを発生させるために印加する電力である。
【００３２】図３（ｆ）参照 次いで、ＩＴＯ膜１８をマスクとして、ＣＨＦ3 をエッ
チングガスとするドライ・エッチングを施すことによっ
てゲート酸化膜１７の露出部を除去したのち、Ａｌ膜２
０／Ｍｏ膜１９をマスクとして多結晶シリコンパターン
１６にＰイオン２２をイオン注入することによって、ｎ
+ 型ソース・ドレイン領域２４を形成するとともに、Ａ
ｌ膜２０／Ｍｏ膜１９と投影的に重ならないＩＴＯ膜１
８の直下にｎ- 型ＬＤＤ領域２３を形成する。
チングガスとするドライ・エッチングを施すことによっ
てゲート酸化膜１７の露出部を除去したのち、Ａｌ膜２
０／Ｍｏ膜１９をマスクとして多結晶シリコンパターン
１６にＰイオン２２をイオン注入することによって、ｎ
+ 型ソース・ドレイン領域２４を形成するとともに、Ａ
ｌ膜２０／Ｍｏ膜１９と投影的に重ならないＩＴＯ膜１
８の直下にｎ- 型ＬＤＤ領域２３を形成する。
【００３３】図４（ｇ）参照 次いで、再び、ＸｅＣｌエキシマレーザを用いてレーザ
光２５をオーバラップさせながらスキャンニングしてレ
ーザアニールすることによって、注入したＰを活性化す
る。このレーザアニール工程において、ｎ- 型ＬＤＤ領
域２３にはＩＴＯ膜１８を介してレーザ光２５が照射さ
れるので、ｎ- 型ＬＤＤ領域２３に注入されたＰも十分
活性化される。
光２５をオーバラップさせながらスキャンニングしてレ
ーザアニールすることによって、注入したＰを活性化す
る。このレーザアニール工程において、ｎ- 型ＬＤＤ領
域２３にはＩＴＯ膜１８を介してレーザ光２５が照射さ
れるので、ｎ- 型ＬＤＤ領域２３に注入されたＰも十分
活性化される。
【００３４】図４（ｈ）参照 次いで、全面に、エッチングストッパ層となるＳｉＯ2
膜２６及び層間絶縁膜の主要部となるＳｉＮ膜２６を順
次堆積させたのち、ｎ+ 型ソース・ドレイン領域２４及
びＡｌ膜２０に対するコンタクトホールを形成し、次い
で、全面にＴｉ，Ａｌ，Ｔｉを順次堆積させ、パターニ
ングしてＴｉ／Ａｌ／Ｔｉ構造のソース・ドレイン電極
２８、及び、ゲート引出電極（図示せず）を形成するこ
とによってｎチャネル型ＴＦＴの基本構成が得られる。
膜２６及び層間絶縁膜の主要部となるＳｉＮ膜２６を順
次堆積させたのち、ｎ+ 型ソース・ドレイン領域２４及
びＡｌ膜２０に対するコンタクトホールを形成し、次い
で、全面にＴｉ，Ａｌ，Ｔｉを順次堆積させ、パターニ
ングしてＴｉ／Ａｌ／Ｔｉ構造のソース・ドレイン電極
２８、及び、ゲート引出電極（図示せず）を形成するこ
とによってｎチャネル型ＴＦＴの基本構成が得られる。
【００３５】この様に、本発明の実施の形態において
は、ｎ- 型ＬＤＤ領域２３の形成予定領域に不純物を注
入したのち、ＩＴＯ膜１８を介してレーザ光２５を照射
してレーザアニールしているので、注入したＰを十分活
性化することができ、それによって、ｏｎ時に十分低抵
抗なｎ- 型ＬＤＤ領域２３とすることができるので、移
動度が低下することがない。
は、ｎ- 型ＬＤＤ領域２３の形成予定領域に不純物を注
入したのち、ＩＴＯ膜１８を介してレーザ光２５を照射
してレーザアニールしているので、注入したＰを十分活
性化することができ、それによって、ｏｎ時に十分低抵
抗なｎ- 型ＬＤＤ領域２３とすることができるので、移
動度が低下することがない。
【００３６】また、Ａｌ膜２０がマスクとなって、チャ
ネル領域にレーザ光２５が照射されることがないので、
予め最適化したチャネル領域の結晶性が変化してＴＦＴ
の特性が低下することがない。
ネル領域にレーザ光２５が照射されることがないので、
予め最適化したチャネル領域の結晶性が変化してＴＦＴ
の特性が低下することがない。
【００３７】以上、本発明の実施の形態を説明してきた
が、本発明は実施の形態に記載した構成及び条件に限ら
れるものではなく、各種の変更が可能である。例えば、
上記の実施の形態においては、ガラス基板上に下地絶縁
膜を介してアモルファスシリコン膜を用いているが、下
地絶縁膜は必ずしも必要はないものであり、特に、基板
として、Ｎａイオンを含まない絶縁基板を用いた場合に
は、基板上に直接アモルファスシリコン膜を堆積させて
も良いものである。
が、本発明は実施の形態に記載した構成及び条件に限ら
れるものではなく、各種の変更が可能である。例えば、
上記の実施の形態においては、ガラス基板上に下地絶縁
膜を介してアモルファスシリコン膜を用いているが、下
地絶縁膜は必ずしも必要はないものであり、特に、基板
として、Ｎａイオンを含まない絶縁基板を用いた場合に
は、基板上に直接アモルファスシリコン膜を堆積させて
も良いものである。
【００３８】また、上記の実施の形態においては、能動
層を多結晶シリコンによって構成しているが、多結晶シ
リコンに限られるものではなく、多結晶シリコンゲルマ
ニウムを用いても良いものであり、それによって、移動
度を高めることが可能になる。
層を多結晶シリコンによって構成しているが、多結晶シ
リコンに限られるものではなく、多結晶シリコンゲルマ
ニウムを用いても良いものであり、それによって、移動
度を高めることが可能になる。
【００３９】また、上記の実施の形態においては、アク
ティブマトリクス型液晶表示装置のＴＦＴ基板を前提と
して説明しているために、基板として透明なガラス基板
を設けているが、本発明はアクティブマトリクス型液晶
表示装置用のＴＦＴに限られるものではないので、基板
は透明である必要はなく、かつ、ガラス基板である必要
はない。
ティブマトリクス型液晶表示装置のＴＦＴ基板を前提と
して説明しているために、基板として透明なガラス基板
を設けているが、本発明はアクティブマトリクス型液晶
表示装置用のＴＦＴに限られるものではないので、基板
は透明である必要はなく、かつ、ガラス基板である必要
はない。
【００４０】また、上記の実施の形態においては、ゲー
ト電極の下部を構成する透明電極としてＩＴＯを用いて
いるが、ＩＴＯに限られるものではなく、Ｉｎ2 Ｏ3 、
ＳｎＯ2 、ＺｎＯ、ＣｄＯ等の他の透明導電膜を用いて
も良いものである。
ト電極の下部を構成する透明電極としてＩＴＯを用いて
いるが、ＩＴＯに限られるものではなく、Ｉｎ2 Ｏ3 、
ＳｎＯ2 、ＺｎＯ、ＣｄＯ等の他の透明導電膜を用いて
も良いものである。
【００４１】また、上記の実施の形態においては、ＩＴ
Ｏ膜との間の電池効果の発生を抑制するために、ゲート
電極の上部を構成する不透明電極としてＭｏ／Ａｌ積層
膜を用いているが、透明電極の種類によってはＭｏ／Ａ
ｌ積層膜に限られるものではなく、電気陰性度を考慮し
て電池効果が発生しないのであれば、Ａｌ，Ｔｉ，Ｃ
ｒ，Ｍｏ，Ｔｉ／Ａｌ，Ｃｒ／Ａｌを用いても良いもの
である。
Ｏ膜との間の電池効果の発生を抑制するために、ゲート
電極の上部を構成する不透明電極としてＭｏ／Ａｌ積層
膜を用いているが、透明電極の種類によってはＭｏ／Ａ
ｌ積層膜に限られるものではなく、電気陰性度を考慮し
て電池効果が発生しないのであれば、Ａｌ，Ｔｉ，Ｃ
ｒ，Ｍｏ，Ｔｉ／Ａｌ，Ｃｒ／Ａｌを用いても良いもの
である。
【００４２】また、上記の実施の形態においては、ｎチ
ャネル型ＴＦＴとして説明しているが、ｎチャネル型Ｔ
ＦＴに限られるものではなく、ｐチャネル型ＴＦＴにも
適用されることは言うまでもないことであり、さらに
は、相補型ＴＦＴにも適用されるものである。
ャネル型ＴＦＴとして説明しているが、ｎチャネル型Ｔ
ＦＴに限られるものではなく、ｐチャネル型ＴＦＴにも
適用されることは言うまでもないことであり、さらに
は、相補型ＴＦＴにも適用されるものである。
【００４３】また、上記の実施の形態においては、不純
物の活性化工程において、エキシマレーザを用いたレー
ザアニールを用いているが、レーザアニールに限られる
ものではなく、フラッシュランプ等を用いたランプアニ
ールを行っても良いものである。
物の活性化工程において、エキシマレーザを用いたレー
ザアニールを用いているが、レーザアニールに限られる
ものではなく、フラッシュランプ等を用いたランプアニ
ールを行っても良いものである。
【００４４】
【発明の効果】本発明によれば、ゲート電極を幅広の透
明導電膜と幅狭の不透明導電膜の積層構造によって構成
することによって、ゲート電極の覆われたＬＤＤ領域を
透明導電膜を介して光アニールすることが可能になり、
それによって、チャネル領域の悪影響を与えることなく
ＬＤＤ領域に注入した不純物を十分活性化して薄膜半導
体装置の動作特性を向上することができ、ひいては、ア
クティブマトリクス型液晶表示装置等の性能向上に寄与
するところが大きい。
明導電膜と幅狭の不透明導電膜の積層構造によって構成
することによって、ゲート電極の覆われたＬＤＤ領域を
透明導電膜を介して光アニールすることが可能になり、
それによって、チャネル領域の悪影響を与えることなく
ＬＤＤ領域に注入した不純物を十分活性化して薄膜半導
体装置の動作特性を向上することができ、ひいては、ア
クティブマトリクス型液晶表示装置等の性能向上に寄与
するところが大きい。
【図１】本発明の原理的構成の説明図である。
【図２】本発明の実施の形態の途中までの製造工程の説
明図である。
明図である。
【図３】本発明の実施の形態の図２以降の途中までの製
造工程の説明図である。
造工程の説明図である。
【図４】本発明の実施の形態の図３以降の製造工程の説
明図である。
明図である。
【図５】従来のＴＦＴの途中までの製造工程の説明図で
ある。
ある。
【図６】従来のＴＦＴの図５以降の製造工程の説明図で
ある。
ある。
１ 絶縁基板 ２ 下地絶縁膜 ３ 多結晶半導体膜 ４ ゲート絶縁膜 ５ 透明導電膜 ６ 不透明導電膜 ７ ゲート電極 ８ 光エネルギー ９ ソース・ドレイン領域 １０ 低不純物濃度領域 １１ ガラス基板 １２ ＳｉＯ2 膜 １３ アモルファスシリコン膜 １４ レーザ光 １５ 多結晶シリコン膜 １６ 多結晶シリコンパターン １７ ゲート酸化膜 １８ ＩＴＯ膜 １９ Ｍｏ膜 ２０ Ａｌ膜 ２１ レジストパターン ２２ Ｐイオン ２３ ｎ- 型ＬＤＤ領域 ２４ ｎ+ 型ソース・ドレイン領域 ２５ レーザ光 ２６ ＳｉＯ2 膜 ２７ ＳｉＮ膜 ２８ ソース・ドレイン領域 ３１ ガラス基板 ３２ ＳｉＯ2 膜 ３３ アモルファスシリコン膜 ３４ レーザ光 ３５ 多結晶シリコン膜 ３６ 多結晶シリコンパターン ３７ ゲート酸化膜 ３８ Ｍｏ膜 ３９ Ａｌ膜 ４０ レジストパターン ４１ Ｐイオン ４２ ｎ- 型ＬＤＤ領域 ４３ ｎ+ 型ソース・ドレイン領域 ４４ レーザ光
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/265 ６０２ Ｇ０２Ｆ 1/136 ５００ 21/28 ３０１ Ｈ０１Ｌ 29/78 ６１６Ｌ ６１７Ｋ ６１７Ｌ ６１７Ｍ (72)発明者 三島 康由 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 2H092 HA03 HA04 HA28 JA25 JA33 JA35 JA39 JA40 JA44 KA04 KA05 KA10 KA12 KA18 MA05 MA08 MA18 MA19 MA27 MA30 MA41 NA21 4M104 AA01 AA08 AA09 BB36 CC05 DD10 DD11 FF13 GG20 5F052 AA02 BB07 DA02 DB03 EA11 JA01 5F110 AA16 BB01 CC02 DD02 DD13 EE03 EE04 EE07 EE11 EE14 EE15 EE22 EE44 FF02 FF30 GG01 GG02 GG13 GG25 GG45 HJ01 HJ13 HJ23 HL03 HL04 HL12 HM15 NN03 NN23 NN24 PP02 PP03 QQ11
Claims (3)
- 【請求項１】 絶縁基板上に少なくとも多結晶半導体
膜、ゲート絶縁膜、及び、ゲート電極を順に積層した薄
膜半導体装置において、前記ゲート電極を、前記ゲート
絶縁膜側から順に不純物を活性化する際に照射する光エ
ネルギーに対する吸収率及び反射率の小さな透明導電膜
と、前記透明導電膜より幅が狭く且つ前記光エネルギー
に対する吸収率及び反射率の大きな不透明導電膜とによ
って構成するとともに、前記透明導電膜の前記不透明導
電膜と投影的に重ならない領域直下の前記多結晶半導体
膜に低不純物濃度領域を形成したことを特徴とする薄膜
半導体装置。 - 【請求項２】 上記不透明導電膜が、Ａｌ，Ｍｏ，Ｔ
ｉ，Ｃｒ，Ｍｏ／Ａｌ，Ｔｉ／Ａｌ，Ｃｒ／Ａｌのいず
れかであり、且つ、上記透明導電膜が、ＩＴＯ，Ｉｎ2
Ｏ3 ，ＳｎＯ2 ，ＺｎＯ，ＣｄＯのいずれかであること
を特徴とする請求項１記載の薄膜半導体装置。 - 【請求項３】 絶縁基板上に少なくとも多結晶半導体
膜、ゲート絶縁膜、及び、ゲート電極を順に積層した薄
膜半導体装置の製造方法において、前記ゲート電極を、
前記ゲート絶縁膜側から順に不純物を活性化する際に照
射する光エネルギーに対する吸収率及び反射率の小さな
透明導電膜と、前記透明導電膜より幅が狭く且つ前記光
エネルギーに対する吸収率及び反射率の大きな不透明導
電膜とによって構成するとともに、前記透明導電膜を介
して光エネルギーを照射して前記不透明導電膜と投影的
に重ならない領域直下の多結晶半導体膜に注入された不
純物を活性化して低不純物濃度領域としたことを特徴と
する薄膜半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000223261A JP4249886B2 (ja) | 2000-07-25 | 2000-07-25 | 薄膜半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000223261A JP4249886B2 (ja) | 2000-07-25 | 2000-07-25 | 薄膜半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002043577A true JP2002043577A (ja) | 2002-02-08 |
| JP4249886B2 JP4249886B2 (ja) | 2009-04-08 |
Family
ID=18717380
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000223261A Expired - Fee Related JP4249886B2 (ja) | 2000-07-25 | 2000-07-25 | 薄膜半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4249886B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006196903A (ja) * | 2005-01-13 | 2006-07-27 | Samsung Electronics Co Ltd | 複層構造のゲート電極を有する薄膜トランジスタ及びその製造方法 |
| WO2007086280A1 (ja) * | 2006-01-25 | 2007-08-02 | Idemitsu Kosan Co., Ltd. | 積層構造及びそれを用いた電気回路用電極 |
| US7348197B2 (en) | 2004-09-09 | 2008-03-25 | Lg.Philips Lcd Co., Ltd. | Liquid crystal display device and fabrication method thereof |
| JP2014060411A (ja) * | 2009-07-03 | 2014-04-03 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| KR20150079249A (ko) * | 2013-12-31 | 2015-07-08 | 엘지디스플레이 주식회사 | 박막 트랜지스터 어레이 기판을 구비한 표시장치 및 그 제조방법 |
-
2000
- 2000-07-25 JP JP2000223261A patent/JP4249886B2/ja not_active Expired - Fee Related
Cited By (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7348197B2 (en) | 2004-09-09 | 2008-03-25 | Lg.Philips Lcd Co., Ltd. | Liquid crystal display device and fabrication method thereof |
| CN1746755B (zh) * | 2004-09-09 | 2010-08-11 | 乐金显示有限公司 | 液晶显示器件及其制造方法 |
| JP2006196903A (ja) * | 2005-01-13 | 2006-07-27 | Samsung Electronics Co Ltd | 複層構造のゲート電極を有する薄膜トランジスタ及びその製造方法 |
| US8957313B2 (en) | 2006-01-25 | 2015-02-17 | Idemitsu Kosan Co., Ltd. | Multilayer structure, and electrode for electrical circuit using the same |
| WO2007086280A1 (ja) * | 2006-01-25 | 2007-08-02 | Idemitsu Kosan Co., Ltd. | 積層構造及びそれを用いた電気回路用電極 |
| JP5165388B2 (ja) * | 2006-01-25 | 2013-03-21 | 出光興産株式会社 | 積層構造及びそれを用いた電気回路用電極 |
| KR101345022B1 (ko) * | 2006-01-25 | 2013-12-26 | 이데미쓰 고산 가부시키가이샤 | 적층 구조 및 그것을 이용한 전기 회로용 전극 |
| US10211231B2 (en) | 2009-07-03 | 2019-02-19 | Semiconductor Energy Laboratory Co., Ltd. | Display device including transistor and manufacturing method thereof |
| US9130046B2 (en) | 2009-07-03 | 2015-09-08 | Semiconductor Energy Laboratory Co., Ltd. | Display device including transistor and manufacturing method thereof |
| US9812465B2 (en) | 2009-07-03 | 2017-11-07 | Semiconductor Energy Laboratory Co., Ltd. | Display device including transistor and manufacturing method thereof |
| US9837441B2 (en) | 2009-07-03 | 2017-12-05 | Semiconductor Energy Laboratory Co., Ltd. | Display device including transistor and manufacturing method thereof |
| JP2014060411A (ja) * | 2009-07-03 | 2014-04-03 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US10714503B2 (en) | 2009-07-03 | 2020-07-14 | Semiconductor Energy Laboratory Co., Ltd. | Display device including transistor and manufacturing method thereof |
| US11257847B2 (en) | 2009-07-03 | 2022-02-22 | Semiconductor Energy Laboratory Co., Ltd. | Display device including transistor and manufacturing method thereof |
| US11637130B2 (en) | 2009-07-03 | 2023-04-25 | Semiconductor Energy Laboratory Co., Ltd. | Display device including transistor and manufacturing method thereof |
| US11978741B2 (en) | 2009-07-03 | 2024-05-07 | Semiconductor Energy Laboratory Co., Ltd. | Display device including transistor and manufacturing method thereof |
| KR20150079249A (ko) * | 2013-12-31 | 2015-07-08 | 엘지디스플레이 주식회사 | 박막 트랜지스터 어레이 기판을 구비한 표시장치 및 그 제조방법 |
| KR102167136B1 (ko) * | 2013-12-31 | 2020-10-16 | 엘지디스플레이 주식회사 | 박막 트랜지스터 어레이 기판을 구비한 표시장치 및 그 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4249886B2 (ja) | 2009-04-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100294027B1 (ko) | 전기광학장치및박막트랜지스터 | |
| JP3212060B2 (ja) | 半導体装置およびその作製方法 | |
| KR20030035998A (ko) | 반도체장치 | |
| US7166503B2 (en) | Method of manufacturing a TFT with laser irradiation | |
| JP2002184710A (ja) | 半導体層のドーピング方法、薄膜半導体素子の製造方法、及び薄膜半導体素子 | |
| KR20040083353A (ko) | 반도체 장치 및 그 제조 방법 | |
| JP2700277B2 (ja) | 薄膜トランジスタの作製方法 | |
| JP4675433B2 (ja) | 半導体装置の作製方法 | |
| JP2805590B2 (ja) | 半導体装置の作製方法 | |
| JP2002043577A (ja) | 薄膜半導体装置及びその製造方法 | |
| JP2840812B2 (ja) | 半導体装置およびその作製方法 | |
| JP3774278B2 (ja) | 液晶表示装置用薄膜トランジスタ基板の製造方法 | |
| JP4304374B2 (ja) | トップゲート型薄膜トランジスタ | |
| JP3311850B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP3175390B2 (ja) | 薄膜トランジスタ及びその製造方法 | |
| JPH1065181A (ja) | 半導体装置およびその作製方法 | |
| KR20110075518A (ko) | 어레이 기판의 제조방법 | |
| KR20110056899A (ko) | 어레이 기판 및 이의 제조방법 | |
| KR101050284B1 (ko) | 다결정 실리콘 박막 트랜지스터 및 그 제조 방법 | |
| JP2776411B2 (ja) | 順スタガ型薄膜トランジスタ及びその製造方法 | |
| JP3695572B2 (ja) | 半導体装置の作製方法 | |
| KR100878272B1 (ko) | 다결정 규소 박막 트랜지스터의 제조 방법 | |
| JPH07131021A (ja) | 半導体装置およびその作製方法 | |
| JPH1187724A (ja) | 半導体素子の製造方法 | |
| JP2002033328A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20050713 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20050809 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20061011 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081028 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20081030 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081120 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090113 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090116 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120123 Year of fee payment: 3 |
|
| R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130123 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |