JP2002043456A - Multi-layer printed wiring board - Google Patents
Multi-layer printed wiring boardInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、絶縁基板上の絶縁
層に穿設した接続用有底孔（盲孔）を介して内層回路パ
ターンと外層回路パターンとを電気的に接続した多層印
刷配線基板（以下、プリント配線基板と呼ぶ）に関する
ものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a multilayer printed wiring in which an inner layer circuit pattern and an outer layer circuit pattern are electrically connected to each other through connection bottomed holes (blind holes) formed in an insulating layer on an insulating substrate. The present invention relates to a substrate (hereinafter, referred to as a printed wiring board).
【０００２】[0002]
【従来の技術】ＬＳＩ、ＵＬＳＩ、ＶＬＳＩ等の半導体
素子が搭載されるセラミックスや樹脂等の絶縁性材料か
らなる各種のパッケージは、半導体素子の高集積化、高
速化、大型チップ化等により、高密度化、高速対応化の
傾向にある。また、半導体素子の用途も、ワークステー
ション、パーソナルコンピュータ、ミニコンピュータ、
大型コンピュータ等の産業用から、携帯用機器、プリン
タ、コピー、カメラ、テレビ、ビデオ等の電子機器まで
多くの範囲に広がり、半導体素子の性能自体も向上して
いる。2. Description of the Related Art Various packages made of insulating materials, such as ceramics and resins, on which semiconductor elements such as LSI, ULSI, and VLSI are mounted, are becoming increasingly expensive due to high integration, high speed, and large chips of semiconductor elements. There is a trend toward higher densities and higher speeds. In addition, the use of the semiconductor device is also a workstation, a personal computer, a mini computer,
2. Description of the Related Art From industrial use such as large-sized computers to electronic devices such as portable devices, printers, copiers, cameras, televisions, and videos, the performance of semiconductor devices themselves has been improved.
【０００３】前記したような高性能、高集積な半導体素
子を搭載するパッケージには、具体的には半導体素子と
多端子・狭ピッチで接続ができること、配線密度が高い
こと、高速信号を扱うことができること、パッケージの
入出力端子自体を多端子・狭ピッチ化できること等が求
められている。さらに、これらの条件を満足する高性能
なパッケージを高信頼性の下で簡易な工程で安価に作製
する技術が求められている。A package on which a high-performance, highly-integrated semiconductor device as described above is mounted must be capable of being connected to the semiconductor device with multiple terminals and a narrow pitch, have a high wiring density, and handle high-speed signals. It is required that the number of input / output terminals of the package can be increased and the pitch can be reduced. Further, there is a need for a technique for producing a high-performance package satisfying these conditions at low cost with high reliability and simple steps.
【０００４】パッケージと半導体素子との多端子・狭ピ
ッチによる接続方法としては、ワイヤボンディング法、
ＴＡＢ法、フリップチップ法等がある。また、このよう
な接続技術を有効に機能させる上で、パッケージ側も狭
ピッチ・多端子のインナーリード部分が必要であると共
に、プリント配線基板等の実装ボードとパッケージとの
接続を多端子・狭ピッチ化した上で、接続部の信頼性を
高めることが必要になっている。また、前述したように
ＬＳＩの高速化により、パッケージの電気特性も十分に
考慮する必要が生じている。As a method of connecting a package and a semiconductor element with multiple terminals and a narrow pitch, a wire bonding method,
There are a TAB method, a flip chip method and the like. In order for such connection technology to function effectively, the package side also needs a narrow-pitch, multi-terminal inner lead portion, and the connection between the package and a mounting board, such as a printed wiring board, is multi-terminal, narrow. It is necessary to increase the reliability of the connection part after the pitch. Further, as described above, due to the increase in the speed of the LSI, it is necessary to sufficiently consider the electrical characteristics of the package.
【０００５】ここで、本発明の理解を助けるために、ワ
イヤボンディング法について説明する。通常のワイヤボ
ンディング法にあっては、モールド部品にベアチップ
（モールディングされていない裸のＬＳＩ）を取付け、
このベアチップの接続部分とモールド部品の接続部分と
を接続した後、このモールド部品と、例えば、プリント
配線基板とを金ワイヤを用いて接続していた。しかる
に、このワイヤボンディングによる接続方法は、金同士
の金属間接合であるので、プリント配線基板側の電極パ
ッド表面には、金メッキ処理が施されている必要があ
り、また、十分な接続強度を得るためには十分な金の厚
みが必要となる。何故ならば、金の厚みが十分でない場
合には、十分なワイヤープル強度（ワイヤボンディング
後のワイヤを引っ張った時のワイヤ強度）が得られない
からである。しかしながら、プリント配線基板側に厚い
金メッキを施すことはコスト面からかなり難しいもので
あった。Here, a wire bonding method will be described to help the understanding of the present invention. In a normal wire bonding method, a bare chip (a bare LSI that is not molded) is attached to a molded part,
After connecting the connection portion of the bare chip and the connection portion of the molded component, the molded component is connected to, for example, a printed wiring board using a gold wire. However, since the connection method by wire bonding is metal-to-metal bonding, the surface of the electrode pad on the printed wiring board side needs to be subjected to gold plating, and a sufficient connection strength is obtained. For this purpose, a sufficient thickness of gold is required. This is because if the thickness of gold is not sufficient, sufficient wire pull strength (wire strength when pulling the wire after wire bonding) cannot be obtained. However, it is considerably difficult to apply thick gold plating to the printed wiring board from the viewpoint of cost.
【０００６】そこで、前記したベアチップそのものに突
起（バンプ）を形成し、そこに金を装着し、その金バン
プを有するベアチップの接続部分とプリント配線基板の
接続部分とを接続することで、小型化、高性能化の要求
に応えていたものであった（フリップチップ法）。Therefore, a projection (bump) is formed on the bare chip itself, gold is mounted thereon, and the connection portion of the bare chip having the gold bump is connected to the connection portion of the printed wiring board, thereby reducing the size. And the demand for higher performance (flip chip method).
【０００７】[0007]
【発明が解決しようとする課題】しかるに、このフリッ
プチップ法によると、金バンプを有するベアチップ（裸
のＬＳＩ）の熱膨張率とプリント配線基板の熱膨張率と
が異なるため、（プリント配線基板の熱膨張率は、裸の
ＬＳＩのそれと比べて高い）プリント配線基板に実装さ
れたベアチップがプリント配線基板のソリにより後で外
れてしまうという欠点があった。However, according to the flip chip method, the thermal expansion coefficient of a bare chip (naked LSI) having gold bumps is different from that of a printed wiring board. (The coefficient of thermal expansion is higher than that of a bare LSI.) There is a disadvantage that the bare chip mounted on the printed wiring board comes off later due to warpage of the printed wiring board.
【０００８】一方、プリント配線基板の高密度化へのア
プローチ方法としては、接続用有底孔である非貫通バイ
ヤホール（ブラインドバイヤホール）が可能なビルドア
ップ基板が採用されている。以下、図４、図５を参照し
てその概略につき説明する。On the other hand, as an approach to increasing the density of a printed wiring board, a build-up board capable of forming a non-penetrating via hole (blind via hole) as a bottomed hole for connection is employed. Hereinafter, the outline thereof will be described with reference to FIGS.
【０００９】図４は、従来のプリント配線基板の配線構
造を示す説明図である。図４（Ａ）〜（Ｃ）において、
（Ａ）は、ボンディングパッド２０の平面図、（Ｂ）は
絶縁基板１１に前記したボンディングパッド２０が形成
された側面図、（Ｃ）は、前記した（Ｂ）の状態におい
て、後述するボンディング用のランド部２１bに金ワイ
ヤ２４が接続された状態を示す側面図である。なお、２
１ａはボンディングパッド２０を構成する細幅の外層導
電体、２１bは、この外層導電体２１ａに連続して形成
されている円形のランド部（延長部）、２２は、外層導
電体２１ａに形成された接続用有底孔（バイヤホー
ル）、２３は、外層導電体２１ａにバイヤホール２２を
介して接続された内層導電体である。FIG. 4 is an explanatory view showing a wiring structure of a conventional printed wiring board. 4A to 4C,
(A) is a plan view of the bonding pad 20, (B) is a side view in which the bonding pad 20 is formed on the insulating substrate 11, and (C) is a bonding pad described later in the state of (B). FIG. 6 is a side view showing a state where a gold wire 24 is connected to a land portion 21b of FIG. In addition, 2
1a is a narrow outer layer conductor constituting the bonding pad 20, 21b is a circular land portion (extended portion) formed continuously with the outer layer conductor 21a, and 22 is formed on the outer layer conductor 21a. The connection bottomed hole (via hole) 23 is an inner conductor connected to the outer conductor 21 a via the via hole 22.
【００１０】図４がこのような構成を採っているのは、
次のような理由による。すなわち、高密度化を図るため
に、ボンディングパッド２０にバイヤホール（バイヤイ
ンパッド）２２を設けているものであるが、細幅の外層
導電体２１ａのバイヤホール２２上に、ワイヤ２４を直
接ボンディングすることは、接触面積の関係上強度が確
保出来ないため、そこに示すようにボンディング用の円
形のランド部（延長部）２１bを設ける必要があり、高
密度化を阻害してしまうものである。すなわち、図４の
構成では、本発明の目的の１つである小型化を達成する
ことが出来ない。FIG. 4 adopts such a configuration.
For the following reasons: That is, a via hole (via-in pad) 22 is provided in the bonding pad 20 in order to increase the density, but the wire 24 is directly bonded on the via hole 22 of the narrow outer layer conductor 21a. Since it is not possible to secure the strength due to the contact area, it is necessary to provide a circular land portion (extended portion) 21b for bonding as shown therein, which hinders high density. . That is, the configuration shown in FIG. 4 cannot achieve downsizing, which is one of the objects of the present invention.
【００１１】図５は、従来のプリント配線基板の配線構
造を示す他の説明図であり、前記した図４と同一構成部
分は同一符号を用い、その詳細な説明は省略する。図５
（Ａ）〜（Ｃ）において、（Ａ）は、ボンディングパッ
ド２０の平面図、（Ｂ）は絶縁基板１１に前記したボン
ディングパッド２０が形成された側面図、（Ｃ）は、前
記した（Ｂ）の状態において、後述する円形の外層導電
体２５に金ワイヤ２４が接続された状態を示す側面図で
ある。なお、２６は前記した円形の外層導電体２５に形
成されたバイヤホール、２３は、外層導電体２５にバイ
ヤホール２６を介して接続された内層導電体である。FIG. 5 is another explanatory view showing the wiring structure of a conventional printed wiring board. The same components as those in FIG. 4 are denoted by the same reference numerals, and detailed description thereof will be omitted. FIG.
5A to 5C, FIG. 5A is a plan view of the bonding pad 20, FIG. 5B is a side view of the insulating substrate 11 on which the bonding pad 20 is formed, and FIG. 4) is a side view showing a state in which a gold wire 24 is connected to a circular outer layer conductor 25 described later in the state of FIG. 26 is a via hole formed in the circular outer layer conductor 25, and 23 is an inner layer conductor connected to the outer layer conductor 25 via the via hole 26.
【００１２】この図５も図４と同様、高密度化を図るた
めに、ボンディングパッド２０を構成する円形の外層導
電体２５にバイヤホール（バイヤインパッド）２６を設
け、このバイヤホール２２上に、ワイヤ２４を直接ボン
ディングしているものであるが、この構成でもバイヤホ
ール２６内に金バンプが形成されていないため、ボンデ
ィング強度が出ないものであり、この構成をそのまま用
いることは出来ないものである。すなわち、図５の構成
では、本発明の目的の１つつである信頼性に優れたプリ
ント配線基板を得ることはできないものである。In FIG. 5, similarly to FIG. 4, a via hole (via-in pad) 26 is provided in a circular outer layer conductor 25 constituting the bonding pad 20 in order to increase the density. The wire 24 is directly bonded. However, even in this configuration, since no gold bump is formed in the via hole 26, bonding strength is not obtained, and this configuration cannot be used as it is. It is. That is, with the configuration of FIG. 5, it is not possible to obtain a printed wiring board having excellent reliability, which is one of the objects of the present invention.
【００１３】更にまた、特開平８−３３５７８１号公報
に記載されているように、バイヤインパッド内にスクリ
ーン印刷等の方法によりハンダバンプを形成することに
よって、プリント配線基板を平坦化する方法も提案され
ているが、この構成によると微小径に一定量のハンダを
供給することは難しいといった課題や、金によるワイヤ
ーボンディングを行う際には、前記したようにバイヤホ
ール表面に金メッキ処理が施されている必要があり、ワ
イヤーボンディングに対応した高密度基板を得ることが
甚だ難しいといった問題があった。Further, as described in Japanese Patent Application Laid-Open No. 8-335781, a method of flattening a printed wiring board by forming solder bumps in a via-in pad by a method such as screen printing has been proposed. However, according to this configuration, it is difficult to supply a fixed amount of solder to a small diameter, and when performing wire bonding with gold, the gold plating treatment is performed on the via hole surface as described above. Therefore, there is a problem that it is extremely difficult to obtain a high-density substrate compatible with wire bonding.
【００１４】[0014]
【課題を解決するための手段】本発明は、かかる欠点に
鑑みなされたものであり、絶縁基板１１と、前記絶縁基
板１１の上１１ａ、下面１１ｂの少なくとも一方の面上
に形成した第１の回路パターン１２と、前記第１の回路
パターン１２を形成した面側の前記絶縁基板上に塗布・
形成されており、前記第１の回路パターン１２を露出さ
せるべく接続用有底孔１４が表面側から穿設された絶縁
層１３と、前記絶縁層１３の表面及びこの絶縁層１３に
穿設した前記接続用有底孔１４の上に形成した第２の回
路パターン１５とを備え、前記接続用有底孔１４を介し
て前記第１、第２の回路パターン１２，１５相互を電気
的に接続した多層印刷配線基板１において、前記接続用
有底孔１４の上部及び該接続用有底孔１４近傍の前記第
２の回路パターン１５上に被着部材１６を設けると共
に、前記被着部材１６が設けられた接続用有底孔１４に
装填された前記被着部材１６と同一物質よりなる突起部
１７とを設けた多層印刷配線基板１を提供することによ
り解決したものである。SUMMARY OF THE INVENTION The present invention has been made in view of the above-mentioned drawbacks, and has been made in consideration of the above-mentioned drawbacks. The first substrate formed on at least one of an upper surface 11a and a lower surface 11b of the insulating substrate 11 is provided. A circuit pattern 12 is coated on the insulating substrate on the side on which the first circuit pattern 12 is formed.
An insulating layer 13 having connection bottomed holes 14 formed from the front side to expose the first circuit pattern 12; and a surface of the insulating layer 13 and a hole formed in the insulating layer 13. A second circuit pattern 15 formed on the connection bottomed hole 14, and the first and second circuit patterns 12 and 15 are electrically connected to each other through the connection bottomed hole 14. In the multilayer printed wiring board 1 described above, an attachment member 16 is provided on the second circuit pattern 15 above the connection bottomed hole 14 and near the connection bottomed hole 14, and the attachment member 16 is This problem has been solved by providing the multilayer printed wiring board 1 provided with the attached member 16 loaded in the provided bottomed hole for connection 14 and the projection 17 made of the same substance.
【００１５】[0015]
【発明の実施の形態】以下、本発明を実施するための好
ましい一形態について説明する。図１は、本発明になる
プリント配線基板と他部材とを接続した接続構造の一実
施例を示す側面図、図２は、図１の要部断面図、図３
は、本発明になるプリント配線基板の製造工程を示す説
明図である。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, a preferred embodiment for carrying out the present invention will be described. FIG. 1 is a side view showing an embodiment of a connection structure for connecting a printed wiring board and other members according to the present invention, FIG. 2 is a sectional view of a main part of FIG.
FIG. 3 is an explanatory view showing a manufacturing process of the printed wiring board according to the present invention.
【００１６】図１中１はプリント配線基板であり、例え
ば、後述する如くのエポキシ樹脂、またはガラス繊維強
化エポキシ樹脂等の絶縁基板に、所定の回路パターンを
設けることで形成されている。２は、バイヤホール（接
続有底孔）であり、例えば、これまた後述する如くの銅
で形成されている。３は、バイヤホール２表面に形成さ
れた被着部材（金）、４はバイヤホール２中に装填され
た金バンプ（突起）で、この図中では、レベリング（平
坦化）されている。６は、ベアチップ（モールディング
されていない裸のＬＳＩ）、７は、このベアチップ６上
に設けた、例えば、アルミニュウムの電極、５は、前記
したベアチップ６と前記したバイヤホール２内の金バン
プ４とを接続するための金ワイヤである。In FIG. 1, reference numeral 1 denotes a printed wiring board, which is formed by providing a predetermined circuit pattern on an insulating substrate such as an epoxy resin or a glass fiber reinforced epoxy resin as described later. Numeral 2 is a via hole (connection bottomed hole), which is formed of, for example, copper as described later. Reference numeral 3 denotes an adhered member (gold) formed on the surface of the via hole 2, and 4 denotes a gold bump (projection) loaded in the via hole 2, which is leveled (flattened) in this figure. Reference numeral 6 denotes a bare chip (a bare LSI which is not molded), reference numeral 7 denotes an electrode made of, for example, aluminum provided on the bare chip 6, reference numeral 5 denotes the bare chip 6 and the gold bump 4 in the via hole 2. Is a gold wire for connection.
【００１７】本実施例では、前記した如く、従来のフリ
ップチップ法のように金バンプ４をベアチップ６側に設
けるのではなく、プリント配線基板１側に形成したこと
に特徴があるものである。As described above, this embodiment is characterized in that the gold bumps 4 are formed on the printed wiring board 1 instead of being provided on the bare chip 6 as in the conventional flip chip method.
【００１８】すなわち、本実施例構造によれば、仮にプ
リント配線基板１にソリが発生したとしても、ベアチッ
プ６は、このプリント配線基板１と直接接続されている
のではなく、金ワイヤ５で接続されているので、そのソ
リは金ワイヤ５で吸収され、従って、ベアチップ６とプ
リント配線基板１との電気的接続が外れるようなことは
ない。そして、この金ワイヤ５は、その径がかなり細径
化されていることにより（２０μｍ）、４層以上のビル
ドアップ基板であっても十分に対応可能である。従っ
て、金ワイヤ５を用いても、小型化に際し何等の支障も
ないものである。That is, according to the structure of this embodiment, even if warpage occurs in the printed wiring board 1, the bare chip 6 is not directly connected to the printed wiring board 1, but is connected by the gold wire 5. As a result, the warp is absorbed by the gold wire 5, and therefore, the electrical connection between the bare chip 6 and the printed wiring board 1 does not come off. Since the diameter of the gold wire 5 is considerably reduced (20 μm), it can sufficiently cope with a build-up substrate having four or more layers. Therefore, even if the gold wire 5 is used, there is no problem in downsizing.
【００１９】なお、図２（Ａ）、（Ｂ）の要部断面図で
示されている如く、金バンプ４は、突状部として形成
（Ａ）された構造、レベリング（Ｂ）された構造のどち
らであっても良いものである。要は、用途に応じてその
形状は適宜選択されれば良い。2A and 2B, the gold bump 4 has a structure formed as a projection (A) and a structure formed as a leveling (B). Either one may be used. In short, the shape may be appropriately selected according to the application.
【００２０】次に、本発明になるプリント配線基板の製
造工程につき、図３（Ａ）〜（Ｇ）を参照して説明す
る。図３（Ａ）に示す如く、本実施例に係わる例えば多
層プリント配線基板１は、例えばエポキシ樹脂製，ガラ
ス繊維強化エポキシ樹脂製などの平板状の絶縁基板１１
を基台として用い、この絶縁基板１１の上面１１ａ及び
下面１１ｂの上に内層導電体１２（１２ａ），１２（１
２ａ）を積層（電気メッキ）して、これらの内層導電体
１２ａ，１２ａをエッチング処理して内層回路パターン
１２，１２が形成されている。尚、絶縁基板１１上に内
層回路パターン１２，１２を形成する方法は周知のこと
であり、絶縁基板１１の上面１１ａ及び下面１１ｂの上
に積層（電気メッキ）した銅箔よりなる内層導電体１２
ａ，１２ａに、ドライフィルムを張り付けてフォトマス
クを通して紫外光によって露光し、更に、１％炭酸ソー
ダ水溶液によって現像した後、塩化第二銅水溶液でエッ
チング処理する。そしてエッチング処理を終了後、ドラ
イフィルムを剥離して内層回路パターン１２，１２が得
られるものである。Next, the manufacturing process of the printed wiring board according to the present invention will be described with reference to FIGS. As shown in FIG. 3A, for example, the multilayer printed wiring board 1 according to this embodiment is a flat insulating substrate 11 made of epoxy resin, glass fiber reinforced epoxy resin, or the like.
Is used as a base, and the inner conductors 12 (12a), 12 (1) are formed on the upper surface 11a and the lower surface 11b of the insulating substrate 11.
2a) are laminated (electroplating), and the inner layer conductors 12a, 12a are etched to form inner layer circuit patterns 12, 12. The method of forming the inner layer circuit patterns 12 on the insulating substrate 11 is well known, and the inner layer conductor 12 made of copper foil laminated (electroplated) on the upper surface 11a and the lower surface 11b of the insulating substrate 11 is known.
a and 12a are laminated with a dry film, exposed to ultraviolet light through a photomask, developed with a 1% aqueous sodium carbonate solution, and then etched with a cupric chloride aqueous solution. After the etching process is completed, the inner layer circuit patterns 12, 12 are obtained by peeling off the dry film.
【００２１】次に、図３（Ｂ）に示した如く、内層回路
パターン１２，１２を形成した絶縁基板１１の上面１１
ａ及び下面１１ｂの上に絶縁層１３，１３を塗布・形成
する。これらの絶縁層１３，１３は、図示しない酸化剤
に対して難溶性を示す液状の樹脂を主体とし、この樹脂
（樹脂液）の中に酸化剤に対して可溶性を示す無機粉末
を分散させて積層している。更に、この樹脂（樹脂液）
の中にはこの他機械加工時の耐衝撃性を持たせるための
応力緩和剤とか、添加剤などを少量含ませている。Next, as shown in FIG. 3B, the upper surface 11 of the insulating substrate 11 on which the inner layer circuit patterns 12, 12 are formed.
The insulating layers 13 and 13 are applied and formed on a and the lower surface 11b. These insulating layers 13 and 13 are mainly composed of a liquid resin that is hardly soluble in an oxidizing agent (not shown), and an inorganic powder that is soluble in the oxidizing agent is dispersed in the resin (resin liquid). Laminated. Furthermore, this resin (resin liquid)
In addition, a small amount of a stress relaxing agent or an additive for imparting impact resistance at the time of machining is also contained in the material.
【００２２】上記した絶縁層１３は、後述するようにこ
の絶縁層１３の上に外層導電体１５ａを積層するための
メッキ処理を施す前に、絶縁層１３を化学粗化処理する
に際して有害物を使用することなく、無害な過マンガン
酸塩を主とした酸化剤で化学粗化処理ができるよう、絶
縁層１３の材料が予め選定されている。また、絶縁層１
３内の前記した図示しない無機粉末は、後述するように
酸化剤を用いて絶縁層１３の表面を粗面化する際に、酸
化剤により絶縁層１３の表面に露出した図示しない無機
粉末が溶け出して表面粗さが形成されるものであり、表
面粗さ及びレーザ加工を加味して無機粉末（炭酸カルシ
ウム）の粒径を１５μｍ以下（平均粒径：１μｍ〜５μ
ｍで、より好ましくは２μｍ〜４μｍが良い）に設定し
ている。The above-mentioned insulating layer 13 removes harmful substances when the insulating layer 13 is chemically roughened before plating for laminating the outer conductor 15a on the insulating layer 13 as described later. The material of the insulating layer 13 is preliminarily selected so that chemical roughening treatment can be performed using an harmless permanganate-based oxidizing agent without using it. Also, the insulating layer 1
When the surface of the insulating layer 13 is roughened by using an oxidizing agent as described later, the inorganic powder (not shown) exposed on the surface of the insulating layer 13 is melted by the oxidizing agent. The particle size of the inorganic powder (calcium carbonate) is 15 μm or less (average particle size: 1 μm to 5 μm) in consideration of the surface roughness and laser processing.
m, and more preferably 2 μm to 4 μm).
【００２３】次に、図３（Ｃ）に示した如く、絶縁基板
１１の上面１１ａに形成した内層回路パターン１２と、
後述するように絶縁層１３の上に形成した外層回路パタ
ーン１５とを電気的に接続するために、内層回路パター
ン１２の上方で絶縁層１３の表面側の所定の位置からレ
ーザー光を照射して、接続用有底孔１４を内層回路パタ
ーン１２に到達するまで穿設し、内層回路パターン１２
を露出させる。一般にレーザー光は無機物には余り適さ
ないといわれているが、ここでは、絶縁層１３内に含有
した炭酸カルシウムの粉末の粒径及び含有量を上記した
ように設定し、所定の条件下でレーザー光を照射するこ
とにより、接続用有底孔１４を容易に穿設することがで
きる。Next, as shown in FIG. 3 (C), an inner layer circuit pattern 12 formed on the upper surface 11a of the insulating substrate 11,
In order to electrically connect the outer circuit pattern 15 formed on the insulating layer 13 as described later, a laser beam is irradiated from a predetermined position on the surface of the insulating layer 13 above the inner circuit pattern 12. The connection bottomed hole 14 is drilled until it reaches the inner layer circuit pattern 12.
To expose. It is generally said that laser light is not very suitable for inorganic substances, but here, the particle size and content of the calcium carbonate powder contained in the insulating layer 13 are set as described above, and the laser By irradiating the light, the bottom hole for connection 14 can be easily formed.
【００２４】また、接続用有底孔１４の形状は、内層回
路パターン１２側のランドが細径で、且つ、後述する外
層回路パターン１５側のランドが太径となるように、レ
ーザー光の焦点を若干ずらし、パルス幅の制御、レーザ
ー光のエネルギー密度の制御、パルスエネルギーの制
御、レーザー光学系を加える等により図示角度θ（θ：
約２０°〜約９０°程度）のテーパをつけて、後述する
ように接続用有底孔１４の内壁にメッキ処理よる外層導
電体１５ａを被着し易くしている。この接続用有底孔１
４の形状は４５°〜約８５°の範囲で上方に拡開するこ
とが好ましい形態であり、より好ましくは８５°が良
い。The shape of the connection bottomed hole 14 is such that the land on the inner layer circuit pattern 12 side has a small diameter and the land on the outer layer circuit pattern 15 side described later has a large diameter. Is slightly shifted, the pulse width is controlled, the laser beam energy density is controlled, the pulse energy is controlled, and a laser optical system is added to the angle θ (θ:
A taper of about 20 ° to about 90 °) is provided so that the outer conductor 15a formed by plating can be easily applied to the inner wall of the bottom hole for connection 14 as described later. This connection bottomed hole 1
The shape of 4 is preferably such that it expands upward in the range of 45 ° to about 85 °, more preferably 85 °.
【００２５】内層回路パターン１２と外層回路パターン
１５とを接合するための接続用有底孔１４の形成は、例
えばレーザ法やフォトエッチング法により行う。孔径と
してはΦ３０〜Φ２００μｍであり、レーザ光として
は、内層回路パターン１２のダメージ、絶縁層の変質、
加工精度、加工時間等を勘案して、短パルスの例えば、
ＣＯ2レーザを０．２Ｗ出力で孔径により、１〜３パル
ス照射させることにより形成する。The formation of the bottom hole for connection 14 for joining the inner circuit pattern 12 and the outer circuit pattern 15 is performed by, for example, a laser method or a photoetching method. The hole diameter is Φ30 to Φ200 μm, and the laser light includes damage to the inner circuit pattern 12, deterioration of the insulating layer,
Considering the processing accuracy, processing time, etc.
It is formed by irradiating 1 to 3 pulses of a CO 2 laser with a hole diameter at an output of 0.2 W.
【００２６】次に、図示していないが、次工程での例え
ば外層導電体１５ａの形成が容易に行えるよう、接続用
有底孔１４を設けた後、絶縁基板１１の上面１１ａ及び
下面１１ｂの上に積層した絶縁層１３，１３の表面及び
この絶縁層１３，１３に穿設した接続用有底孔１４を粗
面化するために、過マンガン酸塩を主とした酸化剤を用
いて酸化剤処理（化学粗化処理）を施すものである。Next, although not shown, a bottomed hole 14 for connection is provided so that the outer conductor 15a can be easily formed in the next step, for example, and then the upper surface 11a and the lower surface 11b of the insulating substrate 11 are formed. In order to roughen the surfaces of the insulating layers 13, 13 laminated thereon and the bottomed connection holes 14 formed in the insulating layers 13, 13, oxidation is performed using an oxidizing agent mainly composed of permanganate. The agent is subjected to a chemical treatment (chemical roughening treatment).
【００２７】次に、図３（Ｄ）に示した如く、粗面化し
た絶縁層１３，１３の表面及びこの絶縁層１３に穿設し
た接続用有底孔１４の内壁に、例えば無電解銅メッキ処
理及び電解銅メッキ処理を施して外層回路パターン１
５，１５を形成するための外層導電体１５ａ，１５ａを
積層する。Next, as shown in FIG. 3 (D), the surface of the roughened insulating layers 13 and 13 and the inner wall of the connection bottomed hole 14 formed in the insulating layer 13 are formed, for example, by electroless copper. Outer circuit pattern 1 by plating and electrolytic copper plating
The outer conductors 15a, 15a for forming the layers 5, 15 are laminated.
【００２８】次に、図３（Ｅ）に示した如く、絶縁基板
１１の上面１１ａ側及び下面１１ｂ側に積層した外層導
電体１５ａ，１５ａをエッチング処理して外層回路パタ
ーン１５，１５を形成する。ここでは、絶縁基板１１の
上面１１ａに形成した内層回路パターン１２と、絶縁層
１３上に形成した外層回路パターン１５とが接続用有底
孔１４の内壁に被着した外層導電体１５ａにより電気的
に接続され、且つ、絶縁基板１１の上面１１ａ側の外層
回路パターン１５と絶縁基板１１の下面１１ｂ側の外層
回路パターン１５とが内壁に被着した外層導電体１５ａ
により電気的に接続されるようエッチング処理を施して
いる。Next, as shown in FIG. 3 (E), the outer conductors 15a, 15a laminated on the upper surface 11a side and the lower surface 11b side of the insulating substrate 11 are etched to form outer layer circuit patterns 15, 15. . Here, the inner layer circuit pattern 12 formed on the upper surface 11a of the insulating substrate 11 and the outer layer circuit pattern 15 formed on the insulating layer 13 are electrically connected to each other by the outer layer conductor 15a attached to the inner wall of the bottomed hole 14 for connection. And an outer layer conductor 15a having an outer layer circuit pattern 15 on the upper surface 11a side of the insulating substrate 11 and an outer layer circuit pattern 15 on the lower surface 11b side of the insulating substrate 11 adhered to the inner wall.
The etching process is performed so as to be electrically connected by the above.
【００２９】次に、図３（Ｆ）に示した如く、外層導電
体１５ａ，１５ａ、外層回路パターン１５、１５以外の
部分にソルダーレジストを形成し、しかる後、無電解金
メッキにより外層回路パターン１５、１５及び接続用有
底孔１４の上部の外層導電体１５ａ上に厚み０．０３〜
０．５μｍの金をコーティングすることにより、外層回
路パターン１５及び接続用有底孔１４の上部の外層導電
体１５ａ上に被着部材である金１６が被着されたバイヤ
インパッドを有するプリント配線基板が形成される。Next, as shown in FIG. 3 (F), a solder resist is formed on portions other than the outer layer conductors 15a, 15a and the outer layer circuit patterns 15, 15. Thereafter, the outer layer circuit pattern 15 is formed by electroless gold plating. , 15 and the outer conductor 15 a above the bottom hole for connection 14 on the outer conductor 15 a.
A printed wiring having a via-in pad in which gold 16 as an adhered member is adhered on an outer layer circuit pattern 15 and an outer conductor 15a above the bottom hole for connection 14 by coating with 0.5 μm gold. A substrate is formed.
【００３０】次に、図３（Ｇ）に示した如く、バイヤイ
ンパッドを有するプリント配線基板の接続用有底孔（バ
イヤホール）１４の上部の外層導電体１５ａ上に金を装
填することにより、金バンプ１７が形成された本発明に
なるプリント配線基板１が形成される。なお、この金バ
ンプ１７の形成に際しては、予め、バイヤホール１４の
上部の外層導電体１５ａ上部に金が被着されていること
により、それは円滑に行われるものである。Next, as shown in FIG. 3 (G), gold is loaded on the outer conductor 15a above the connection bottomed hole (via hole) 14 of the printed wiring board having the via-in pad. Then, the printed wiring board 1 according to the present invention on which the gold bumps 17 are formed is formed. When the gold bumps 17 are formed, gold is previously deposited on the outer conductor 15a above the via holes 14, so that the gold bumps 17 can be smoothly formed.
【００３１】ここで、金バンプ１７の形成法について説
明する。まず、例えば、図示しないバンプボンダーを用
いて、Φ２５μｍの金ワイヤーの先端をスパークさせ、
Φ５０μｍの金ボールを形成する。次に、プリント配線
基板が載置されるボンディングステージの温度を１６０
℃、超音波出力を６５０ｍＷ、荷重を５５ｇｆの条件下
で、前記した先にバイヤホール上に形成した金ボールを
接合することにより、バイヤインパッドに金バンプ１７
を有するプリント配線基板１が形成される（図２（Ａ）
参照）。Here, a method of forming the gold bump 17 will be described. First, for example, using a bump bonder (not shown), the tip of a Φ25 μm gold wire is sparked,
A gold ball of Φ50 μm is formed. Next, the temperature of the bonding stage on which the printed wiring board is
C., an ultrasonic output of 650 mW, and a load of 55 gf, by bonding the gold ball previously formed on the via hole to the gold bump 17 on the via-in pad.
Is formed, the printed wiring board 1 having the shape shown in FIG.
reference).
【００３２】次に、金バンプ１７のレベリングについて
説明する。まず、図示しない平面度のあるステージに前
記工程で製作した金バンプ１７を有するプリント配線基
板１を載置し、次に、前記したプリント配線基板１の上
に、例えば、ガラス板のように硬度と平坦度のあるレベ
リング板を置いて、前記したステージとレベリング板で
プリント配線基板１を挟持し、例えば、レベリング板側
より１バンプ当たり１００ｇｆの荷重をかけて、金バン
プ１７のレベリングを行い、所望のレベリングされた金
バンプ１７を得る（図２（Ｂ）参照）。Next, the leveling of the gold bump 17 will be described. First, the printed wiring board 1 having the gold bumps 17 manufactured in the above process is placed on a flatness stage (not shown), and then the hardness is set on the printed wiring board 1 as in a glass plate, for example. A leveling plate having a flatness is placed, and the printed wiring board 1 is sandwiched between the stage and the leveling plate. For example, a load of 100 gf per bump is applied from the leveling plate side to level the gold bumps 17. A desired leveled gold bump 17 is obtained (see FIG. 2B).
【００３３】以上のようにして形成された図２（Ａ）に
示す如くの金バンプ４を有するプリント配線基板１、又
は、図２（Ｂ）に示す如くのレベリングされた金バンプ
４を有するプリント配線基板１にベアチップ６をダイボ
ンディングし、次に図示しないワイヤーボンダーを用い
て、金ワイヤー５によりベアチップ６に設けた例えばア
ルミニュ−ムの電極７と本プリント配線基板１のバイヤ
インパッド２上に形成した金バンプ４とを接合させるこ
とにより、本実施例になる回路が形成される。The printed wiring board 1 having the gold bumps 4 as shown in FIG. 2A formed as described above, or the print having the leveled gold bumps 4 as shown in FIG. 2B The bare chip 6 is die-bonded to the wiring board 1, and then, for example, an aluminum electrode 7 provided on the bare chip 6 by the gold wire 5 and the via-in pad 2 of the printed wiring board 1 using a wire bonder (not shown). The circuit according to the present embodiment is formed by joining the formed gold bumps 4.
【００３４】[0034]
【発明の効果】以上詳述した如く本発明は、絶縁基板
と、前記絶縁基板の上、下面の少なくとも一方の面上に
形成した第１の回路パターンと、前記第１の回路パター
ンを形成した面側の前記絶縁基板上に塗布・形成されて
おり、前記第１の回路パターンを露出させるべく接続用
有底孔が表面側から穿設された絶縁層と、前記絶縁層の
表面及びこの絶縁層に穿設した前記接続用有底孔の上に
形成した第２の回路パターンとを備え、前記接続用有底
孔を介して前記第１、第２の回路パターン相互を電気的
に接続した多層印刷配線基板において、前記接続用有底
孔の上部及び該接続用有底孔近傍の前記第２の回路パタ
ーン上に被着部材を設けると共に、前記被着部材が設け
られた接続用有底孔に装填された前記被着部材と同一物
質よりなる突起部とを設けた構成としたことにより、低
コストで高密度配線可能なプリント配線基板の接続構造
が提供でき、かつ、ワイヤーボンディング性においても
十分な強度を確保することが出来るので、信頼性に優れ
たプリント配線基板を提供することができる。As described in detail above, according to the present invention, an insulating substrate, a first circuit pattern formed on at least one of upper and lower surfaces of the insulating substrate, and the first circuit pattern are formed. An insulating layer, which is coated and formed on the insulating substrate on the surface side, and has a connection bottomed hole formed from the front side to expose the first circuit pattern; and a surface of the insulating layer and the insulating layer. A second circuit pattern formed on the connection bottomed hole formed in the layer, and the first and second circuit patterns are electrically connected to each other through the connection bottomed hole. In the multilayer printed wiring board, an attachment member is provided on the second circuit pattern above the connection bottomed hole and in the vicinity of the connection bottomed hole, and the connection bottomed hole provided with the attachment member. A projection made of the same substance as the adhered member loaded in the hole; With this configuration, it is possible to provide a connection structure for a printed wiring board that enables low-cost, high-density wiring, and that sufficient strength can be ensured even in wire bonding properties. A wiring board can be provided.
【図１】本発明になるプリント配線基板の一実施例を示
す断面図である。FIG. 1 is a sectional view showing one embodiment of a printed wiring board according to the present invention.
【図２】図１の要部断面図である。FIG. 2 is a sectional view of a main part of FIG.
【図３】本発明になるプリント配線基板の製造工程を示
す説明図である。FIG. 3 is an explanatory view showing a manufacturing process of the printed wiring board according to the present invention.
【図４】従来のプリント配線基板の配線構造を示す説明
図である。FIG. 4 is an explanatory view showing a wiring structure of a conventional printed wiring board.
【図５】従来のプリント配線基板の配線構造を示す他の
説明図である。FIG. 5 is another explanatory diagram showing a wiring structure of a conventional printed wiring board.
１ プリント配線基板 ２、１４ 接続用有底孔（バイヤホール） ３ 被着部材（金コーティング） ４ 金バンプ ５ 金ワイヤ ６ ベアチップ ７ 電極 １０ プリント配線基板の接続構造 １１ 絶縁基板 １２ 第１の回路パターン（内層回路パターン） １２ａ 内層導電体 １３ 絶縁層 １５ 第２の回路パターン（外層回路パターン） １５ａ 外層導電体 REFERENCE SIGNS LIST 1 printed wiring board 2, 14 bottomed hole for connection (via hole) 3 adhered member (gold coating) 4 gold bump 5 gold wire 6 bare chip 7 electrode 10 printed wiring board connection structure 11 insulating substrate 12 first circuit pattern (Inner layer circuit pattern) 12a Inner layer conductor 13 Insulating layer 15 Second circuit pattern (outer layer circuit pattern) 15a Outer layer conductor
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5E317 AA01 AA24 BB01 BB11 CC25 CC31 CC53 CD27 CD34 GG09 GG14 5E346 AA12 AA15 AA43 BB16 CC04 CC09 CC32 DD03 DD22 DD32 FF09 FF15 FF31 GG15 HH11 ──────────────────────────────────────────────────続 き Continued on the front page F term (reference) 5E317 AA01 AA24 BB01 BB11 CC25 CC31 CC53 CD27 CD34 GG09 GG14 5E346 AA12 AA15 AA43 BB16 CC04 CC09 CC32 DD03 DD22 DD32 FF09 FF15 FF31 GG15 HH11
Claims (1)
なくとも一方の面上に形成した第１の回路パターンと、
前記第１の回路パターンを形成した面側の前記絶縁基板
上に塗布・形成されており、前記第１の回路パターンを
露出させるべく接続用有底孔が表面側から穿設された絶
縁層と、前記絶縁層の表面及びこの絶縁層に穿設した前
記接続用有底孔の上に形成した第２の回路パターンとを
備え、前記接続用有底孔を介して前記第１、第２の回路
パターン相互を電気的に接続した多層印刷配線基板にお
いて、前記接続用有底孔の上部及び該接続用有底孔近傍
の前記第２の回路パターン上に被着部材を設けると共
に、前記被着部材が設けられた接続用有底孔に装填され
た前記被着部材と同一物質よりなる突起部とを設けたこ
とを特徴とする多層印刷配線基板。An insulating substrate; a first circuit pattern formed on at least one of upper and lower surfaces of the insulating substrate;
An insulating layer that is applied and formed on the insulating substrate on the surface side on which the first circuit pattern is formed, and that has a connection bottomed hole formed from the surface side to expose the first circuit pattern; And a second circuit pattern formed on the surface of the insulating layer and the connection hole with a hole formed in the insulation layer, and the first and second circuit patterns are formed through the connection hole with a bottom. In a multilayer printed wiring board in which circuit patterns are electrically connected to each other, an attaching member is provided on the second circuit pattern above the connecting bottomed hole and in the vicinity of the connecting bottomed hole. A multilayer printed wiring board, comprising: a projection made of the same substance as the adhered member, which is loaded in a connection bottomed hole provided with a member.
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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2000
- 2000-07-24 JP JP2000222001A patent/JP2002043456A/en active Pending
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