JP2002025248A - 半導体集積回路における各回線区間の異なる電圧を補正する回路構造 - Google Patents
半導体集積回路における各回線区間の異なる電圧を補正する回路構造Info
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Abstract
(57)【要約】
【課題】半導体集積回路における各回線区間の異なる電
圧を補正する簡単な回路構造、特に、強誘電体ＲＡＭメ
モリの高レベルのビット線電圧と高レベルのプレート線
電圧との差異を補正する回路構造であって、異なる電圧
（特に書込み電圧および読出し電圧）が標準動作で補正
され、しかもテストモードで互いに独立して判定させる
ことができるものを提供すること。 【解決手段】上記課題は、本発明によれば、ビット線と
プレート線との間に電圧補正トランジスタが設けられる
ことによって解決される。
圧を補正する簡単な回路構造、特に、強誘電体ＲＡＭメ
モリの高レベルのビット線電圧と高レベルのプレート線
電圧との差異を補正する回路構造であって、異なる電圧
（特に書込み電圧および読出し電圧）が標準動作で補正
され、しかもテストモードで互いに独立して判定させる
ことができるものを提供すること。 【解決手段】上記課題は、本発明によれば、ビット線と
プレート線との間に電圧補正トランジスタが設けられる
ことによって解決される。
Description
【０００１】
【発明の属する技術分野】本発明は、強誘電体ＲＡＭメ
モリにおけるビット線上の高レベルのビット線電圧と、
プレート線上の高レベルのプレート線電圧との間の差異
を補正する回路構造に関する。
モリにおけるビット線上の高レベルのビット線電圧と、
プレート線上の高レベルのプレート線電圧との間の差異
を補正する回路構造に関する。
【０００２】
【従来の技術】従来、強誘電体ＲＡＭメモリのプレート
線およびビット線における書込み電圧および読出し電圧
は、プレート線およびビット線に等分に供給を行う発生
器システムによって生成されている。
線およびビット線における書込み電圧および読出し電圧
は、プレート線およびビット線に等分に供給を行う発生
器システムによって生成されている。
【０００３】このような電圧発生器がただ１つの出力電
圧を生成する場合、分離しているビット線およびプレー
ト線を介して複数のメモリバンクまたはメモリセグメン
トに分配される電圧が、ある特定の点で、あるいはメモ
リ回路が特定の作動状態のとき、異なるレベルを有して
いるという事態が高い確率で生じ得る。これは例えばテ
ストモードで検知することができる。
圧を生成する場合、分離しているビット線およびプレー
ト線を介して複数のメモリバンクまたはメモリセグメン
トに分配される電圧が、ある特定の点で、あるいはメモ
リ回路が特定の作動状態のとき、異なるレベルを有して
いるという事態が高い確率で生じ得る。これは例えばテ
ストモードで検知することができる。
【０００４】ＤＥ６９１１９６７９Ｔ２には、半導体メ
モリ向けのセンス増幅器の出力回路が記載されている。
この場合、等化パルスが現われたときでも、すなわち信
号に不確実性が生じたときでも、半導体メモリの出力信
号は一時的に設定レベルに安定して保たれるようにな
る。
モリ向けのセンス増幅器の出力回路が記載されている。
この場合、等化パルスが現われたときでも、すなわち信
号に不確実性が生じたときでも、半導体メモリの出力信
号は一時的に設定レベルに安定して保たれるようにな
る。
【０００５】この目的のため、公知の出力回線では２つ
の逆相の出力信号回線の間に、短時間のあいだ伝導性に
なるトランスファーゲートが介在する。公知の出力回路
の前述した両方の出力信号回線は、通常、相補的につな
がれた２つの差増幅器によって生成される、原則として
常に反対の電位を通す。したがって公知の出力回路で
は、何らかの差異を有している可能性のある２つの名目
上等しい電圧レベルを補正しようとするのではなく、２
つの逆相の出力信号の中間の電位を一時的に生成しよう
としていることになる。
の逆相の出力信号回線の間に、短時間のあいだ伝導性に
なるトランスファーゲートが介在する。公知の出力回路
の前述した両方の出力信号回線は、通常、相補的につな
がれた２つの差増幅器によって生成される、原則として
常に反対の電位を通す。したがって公知の出力回路で
は、何らかの差異を有している可能性のある２つの名目
上等しい電圧レベルを補正しようとするのではなく、２
つの逆相の出力信号の中間の電位を一時的に生成しよう
としていることになる。
【０００６】
【発明が解決しようとする課題】本発明の課題は、半導
体集積回路における各回線区間の異なる電圧を補正する
簡単な回路構造、特に、強誘電体ＲＡＭメモリの高レベ
ルのビット線電圧と高レベルのプレート線電圧との差異
を補正する回路構造であって、異なる電圧（特に書込み
電圧および読出し電圧）が標準動作で補正され、しかも
テストモードで互いに独立して判定させることができる
ものを提供することである。
体集積回路における各回線区間の異なる電圧を補正する
簡単な回路構造、特に、強誘電体ＲＡＭメモリの高レベ
ルのビット線電圧と高レベルのプレート線電圧との差異
を補正する回路構造であって、異なる電圧（特に書込み
電圧および読出し電圧）が標準動作で補正され、しかも
テストモードで互いに独立して判定させることができる
ものを提供することである。
【０００７】
【課題を解決するための手段】この課題は、本発明によ
れば、ビット線とプレート線との間に電圧補正トランジ
スタが設けられることによって解決される。この電圧補
正トランジスタは、半導体回路の通常動作のときに、ビ
ット線上およびプレート線上の書込み電圧および読出し
電圧がともに、高いレベルにある間、制御信号によって
低オームに切換可能であり、それによってビット線とプ
レート線との間の電圧差を補正する。
れば、ビット線とプレート線との間に電圧補正トランジ
スタが設けられることによって解決される。この電圧補
正トランジスタは、半導体回路の通常動作のときに、ビ
ット線上およびプレート線上の書込み電圧および読出し
電圧がともに、高いレベルにある間、制御信号によって
低オームに切換可能であり、それによってビット線とプ
レート線との間の電圧差を補正する。
【０００８】本発明は、以下を提供する。
【０００９】１つの局面において、本発明は、強誘電体
ＲＡＭメモリ（１０）のビット線（１）上の高レベルの
ビット線電圧（ＶＢＬ＿Ｈ）と、プレート線（２）上の
高レベルのプレート線電圧（ＶＰＬ＿Ｈ）との差異を補
正する回路配置物を提供する。ここで、上記ビット線
（１）と上記プレート線（２）との間に電圧補正トラン
ジスタ（５）が設けられており、上記電圧補正トランジ
スタは、半導体回路の通常動作のときに、ビット線
（１）上およびプレート線（２）上の書込み電圧および
読出し電圧がともに高いレベルにある間、制御信号
（６）によって、低オームに切換可能であり、それによ
って上記ビット線（１）と上記プレート線（２）との間
の電圧差を補正することを特徴とする。
ＲＡＭメモリ（１０）のビット線（１）上の高レベルの
ビット線電圧（ＶＢＬ＿Ｈ）と、プレート線（２）上の
高レベルのプレート線電圧（ＶＰＬ＿Ｈ）との差異を補
正する回路配置物を提供する。ここで、上記ビット線
（１）と上記プレート線（２）との間に電圧補正トラン
ジスタ（５）が設けられており、上記電圧補正トランジ
スタは、半導体回路の通常動作のときに、ビット線
（１）上およびプレート線（２）上の書込み電圧および
読出し電圧がともに高いレベルにある間、制御信号
（６）によって、低オームに切換可能であり、それによ
って上記ビット線（１）と上記プレート線（２）との間
の電圧差を補正することを特徴とする。
【００１０】１つの実施形態において、上記電圧補正ト
ランジスタ（５）は、ＭＯＳトランジスタであり、上記
ＭＯＳトランジスタは、そのソース接続部およびそのド
レイン接続部がそれぞれ上記ビット線（１）および上記
プレート線（２）に接続されていて、そして上記ＭＯＳ
トランジスタのゲート接続部に上記制御信号（６）を印
加し得る。
ランジスタ（５）は、ＭＯＳトランジスタであり、上記
ＭＯＳトランジスタは、そのソース接続部およびそのド
レイン接続部がそれぞれ上記ビット線（１）および上記
プレート線（２）に接続されていて、そして上記ＭＯＳ
トランジスタのゲート接続部に上記制御信号（６）を印
加し得る。
【００１１】別の実施形態において、強誘電体ＲＡＭメ
モリの場合において、上記制御信号（６）が反転したテ
ストモード信号（ＴＥＳＴＭＯＤＥ−Ｃ）であり得る。
モリの場合において、上記制御信号（６）が反転したテ
ストモード信号（ＴＥＳＴＭＯＤＥ−Ｃ）であり得る。
【００１２】別の実施形態において、上記電圧補正トラ
ンジスタ（５）が、テストモードのとき、通常動作を行
っていない場合に、真のテストモード信号によって高オ
ームに切換可能であり得る。
ンジスタ（５）が、テストモードのとき、通常動作を行
っていない場合に、真のテストモード信号によって高オ
ームに切換可能であり得る。
【００１３】
【発明を実施する形態】電圧補正トランジスタは、強誘
電体ＲＡＭメモリにおいてビット線上およびプレート線
上の異なる電圧レベルを補償し、そしてテストモードの
ときに高オームに切り換えることができることから、プ
レート線電圧およびビット線電圧を別々に検知すること
が可能である。
電体ＲＡＭメモリにおいてビット線上およびプレート線
上の異なる電圧レベルを補償し、そしてテストモードの
ときに高オームに切り換えることができることから、プ
レート線電圧およびビット線電圧を別々に検知すること
が可能である。
【００１４】好ましくは、電圧補正トランジスタは、そ
のソース接続部およびドレイン接続部がそれぞれビット
線およびプレート線に接続されていて、そのゲート接続
部上に制御信号、すなわち標準動作のときの反転したテ
ストモード信号を印加可能な、ＭＯＳトランジスタであ
る。
のソース接続部およびドレイン接続部がそれぞれビット
線およびプレート線に接続されていて、そのゲート接続
部上に制御信号、すなわち標準動作のときの反転したテ
ストモード信号を印加可能な、ＭＯＳトランジスタであ
る。
【００１５】このように、テストモードのときに電圧補
正トランジスタを高オームに切換可能なことから、テス
トモードにおいてプレート線電圧およびビット線電圧の
分離が達成される。したがって強誘電体ＲＡＭメモリに
おいて、強誘電体メモリセルのより良好な特徴付けが可
能となる。
正トランジスタを高オームに切換可能なことから、テス
トモードにおいてプレート線電圧およびビット線電圧の
分離が達成される。したがって強誘電体ＲＡＭメモリに
おいて、強誘電体メモリセルのより良好な特徴付けが可
能となる。
【００１６】
【実施例】次に、本発明による回路構造の実施例につい
て、図１を参照しながら詳しく説明する。
て、図１を参照しながら詳しく説明する。
【００１７】図１は、部分的にブロック回路図の形で、
集積化された強誘電体ＲＡＭメモリ１０に設けられた本
発明の回路構造を示している。ビット線１を介して分配
されるべき高レベルのビット線電圧ＶＢＬ＿Ｈ、および
プレート線２を介して分配されるべき高いレベルのプレ
ート線電圧ＶＰＬ＿Ｈは、ＶＢＬ＿Ｈ発生器３およびこ
れとは別個のＶＰＬ発生器４によって別個に生成され
る。ＶＢＬ＿Ｈ発生器３およびＶＰＬ発生器４は、外部
の電圧部Ｖext７および８から電圧供給を受ける。
集積化された強誘電体ＲＡＭメモリ１０に設けられた本
発明の回路構造を示している。ビット線１を介して分配
されるべき高レベルのビット線電圧ＶＢＬ＿Ｈ、および
プレート線２を介して分配されるべき高いレベルのプレ
ート線電圧ＶＰＬ＿Ｈは、ＶＢＬ＿Ｈ発生器３およびこ
れとは別個のＶＰＬ発生器４によって別個に生成され
る。ＶＢＬ＿Ｈ発生器３およびＶＰＬ発生器４は、外部
の電圧部Ｖext７および８から電圧供給を受ける。
【００１８】本発明によれば、電圧補正トランジスタ５
が設けられており、この電圧補正トランジスタは、通常
動作のときに、低オームのブリッジをビット線１とプレ
ート線２との間に形成し、テストモードのときに、その
制御接続部６に供給される信号ＴＥＳＴＭＯＤＥによっ
て高オームに切換可能であることから、テストモードの
ときにはプレート線電圧とビット線電圧とが分離されて
いる。それにより、プレート線電圧とビット線電圧とを
別々に検知することができ、したがってビット線および
プレート線と接続された強誘電体メモリセル（この図に
は示さず）をより良好に特徴付けることができる。
が設けられており、この電圧補正トランジスタは、通常
動作のときに、低オームのブリッジをビット線１とプレ
ート線２との間に形成し、テストモードのときに、その
制御接続部６に供給される信号ＴＥＳＴＭＯＤＥによっ
て高オームに切換可能であることから、テストモードの
ときにはプレート線電圧とビット線電圧とが分離されて
いる。それにより、プレート線電圧とビット線電圧とを
別々に検知することができ、したがってビット線および
プレート線と接続された強誘電体メモリセル（この図に
は示さず）をより良好に特徴付けることができる。
【００１９】この実施例における電圧補正トランジスタ
は、図１に示されているようにそのソース接続部および
ドレイン接続部がそれぞれビット線１およびプレート線
２に接続されたＭＯＳトランジスタ５である。このＭＯ
Ｓトランジスタ５は、通常動作のとき、ゲート接続部で
反転したテストモード信号ＴＥＳＴＭＯＤＥ−Ｃを受け
取り、それによって低オームに切り換えられる。
は、図１に示されているようにそのソース接続部および
ドレイン接続部がそれぞれビット線１およびプレート線
２に接続されたＭＯＳトランジスタ５である。このＭＯ
Ｓトランジスタ５は、通常動作のとき、ゲート接続部で
反転したテストモード信号ＴＥＳＴＭＯＤＥ−Ｃを受け
取り、それによって低オームに切り換えられる。
【００２０】
【発明の効果】（半導体集積回路における各回線区間の
異なる電圧を補正する回路構造）本発明は、半導体集積
回路における各回線区間の異なる電圧を補正する回路配
置物に関する。この回路配置物において、ビット線とプ
レート線との間に電圧補正トランジスタが設けられてお
り、この電圧補正トランジスタは、半導体回路の通常動
作のときには制御信号によって低オームに切換可能であ
り、それによって各回線上の異なる電圧を補正する。
異なる電圧を補正する回路構造）本発明は、半導体集積
回路における各回線区間の異なる電圧を補正する回路配
置物に関する。この回路配置物において、ビット線とプ
レート線との間に電圧補正トランジスタが設けられてお
り、この電圧補正トランジスタは、半導体回路の通常動
作のときには制御信号によって低オームに切換可能であ
り、それによって各回線上の異なる電圧を補正する。
【図１】図１は、本発明の１実施形態の回路構成物を示
す。
す。
１ ビット線 ２ プレート線 ３ ＶＢＬ＿Ｈ発生器 ４ ＶＰＬ発生器 ５ 電圧補正トランジスタ ６ 制御信号ＴＥＳＴＭＯＤＥ−Ｃ ７、８ 外部の電圧部Ｖext １０ 強誘電体ＲＡＭメモリ ＶＢＬ＿Ｈ 高レベルのビット線電圧 ＶＰＬ＿Ｈ 高レベルのプレート線電圧
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ゾルタン マニョキ カナダ国 ケイ２エル ３ダブリュー９ オーエヌ， カナタ， タングエイ コー ト 308
Claims (4)
- 【請求項１】 強誘電体ＲＡＭメモリ（１０）のビット
線（１）上の高レベルのビット線電圧（ＶＢＬ＿Ｈ）
と、プレート線（２）上の高レベルのプレート線電圧
（ＶＰＬ＿Ｈ）との差異を補正する回路配置物であっ
て、 該ビット線（１）と該プレート線（２）との間に電圧補
正トランジスタ（５）が設けられており、該電圧補正ト
ランジスタは、半導体回路の通常動作のときに、ビット
線（１）上およびプレート線（２）上の書込み電圧およ
び読出し電圧がともに高いレベルにある間、制御信号
（６）によって、低オームに切換可能であり、それによ
って該ビット線（１）と該プレート線（２）との間の電
圧差を補正することを特徴とする、回路配置物。 - 【請求項２】 前記電圧補正トランジスタ（５）がＭＯ
Ｓトランジスタであり、該ＭＯＳトランジスタは、その
ソース接続部およびそのドレイン接続部がそれぞれ前記
ビット線（１）および前記プレート線（２）に接続され
ていて、そして該ＭＯＳトランジスタのゲート接続部に
前記制御信号（６）を印加し得る、請求項１に記載の回
路配置物。 - 【請求項３】 強誘電体ＲＡＭメモリの場合において、
前記制御信号（６）が反転したテストモード信号（ＴＥ
ＳＴＭＯＤＥ−Ｃ）である、請求項１または２に記載の
回路配置物。 - 【請求項４】 前記電圧補正トランジスタ（５）が、テ
ストモードのとき、通常動作を行っていない場合に、真
のテストモード信号によって高オームに切換可能であ
る、請求項１〜３のいずれか１項に記載の回路配置物。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE10031947A DE10031947B4 (de) | 2000-06-30 | 2000-06-30 | Schaltungsanordnung zum Ausgleich unterschiedlicher Spannungen auf Leitungszügen in integrierten Halbleiterschaltungen |
| DE10031947.5 | 2000-06-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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| Application Number | Title | Priority Date | Filing Date |
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| Country | Link |
|---|---|
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| EP (1) | EP1168356A1 (ja) |
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|---|---|---|---|---|
| DE50307614D1 (de) * | 2002-05-16 | 2007-08-16 | Siemens Ag | Spannungsversorgungsschaltung |
| KR20120010052A (ko) * | 2010-07-23 | 2012-02-02 | 삼성전자주식회사 | 이퀄라이징 기능을 갖는 저항성 메모리 및 이를 포함하는 3차원 반도체 장치 |
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Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000123578A (ja) * | 1998-10-13 | 2000-04-28 | Sharp Corp | 半導体メモリ装置 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2652672B1 (fr) | 1989-10-02 | 1991-12-20 | Sgs Thomson Microelectronics | Memoire a temps de lecture ameliore. |
| US5070385A (en) * | 1989-10-20 | 1991-12-03 | Radiant Technologies | Ferroelectric non-volatile variable resistive element |
| JP2573392B2 (ja) * | 1990-03-30 | 1997-01-22 | 株式会社東芝 | 半導体記憶装置 |
| JP2829135B2 (ja) * | 1990-12-27 | 1998-11-25 | 株式会社東芝 | 半導体記憶装置 |
| US5737260A (en) * | 1996-03-27 | 1998-04-07 | Sharp Kabushiki Kaisha | Dual mode ferroelectric memory reference scheme |
| KR100268875B1 (ko) * | 1998-05-13 | 2000-10-16 | 김영환 | 비휘발성 강유전체 메모리소자의 구동회로 |
| KR100308188B1 (ko) * | 1999-04-27 | 2001-10-29 | 윤종용 | 안정된 감지 마진을 가지는 강유전체 랜덤 액세스 메모리 |
| JP3377762B2 (ja) * | 1999-05-19 | 2003-02-17 | 株式会社半導体理工学研究センター | 強誘電体不揮発性メモリ |
| JP3884193B2 (ja) * | 1999-09-14 | 2007-02-21 | 株式会社東芝 | 半導体記憶装置及びその試験方法 |
| DE19944036C2 (de) * | 1999-09-14 | 2003-04-17 | Infineon Technologies Ag | Integrierter Speicher mit wenigstens zwei Plattensegmenten |
| DE19952311B4 (de) * | 1999-10-29 | 2006-07-13 | Infineon Technologies Ag | Integrierter Speicher mit Speicherzellen vom 2-Transistor/2-Kondensator-Typ |
-
2000
- 2000-06-30 DE DE10031947A patent/DE10031947B4/de not_active Expired - Fee Related
-
2001
- 2001-06-11 EP EP01114211A patent/EP1168356A1/de not_active Withdrawn
- 2001-06-27 JP JP2001195517A patent/JP3781986B2/ja not_active Expired - Fee Related
- 2001-06-28 TW TW090115737A patent/TW512362B/zh not_active IP Right Cessation
- 2001-06-29 CN CNB011217146A patent/CN1150559C/zh not_active Expired - Fee Related
- 2001-06-29 KR KR1020010038163A patent/KR20020002316A/ko not_active IP Right Cessation
- 2001-07-02 US US09/897,280 patent/US6574132B2/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000123578A (ja) * | 1998-10-13 | 2000-04-28 | Sharp Corp | 半導体メモリ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
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| EP1168356A1 (de) | 2002-01-02 |
| CN1150559C (zh) | 2004-05-19 |
| DE10031947A1 (de) | 2002-01-24 |
| TW512362B (en) | 2002-12-01 |
| KR20020002316A (ko) | 2002-01-09 |
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