JP2002025248A - 半導体集積回路における各回線区間の異なる電圧を補正する回路構造 - Google Patents
半導体集積回路における各回線区間の異なる電圧を補正する回路構造Info
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Abstract
圧を補正する簡単な回路構造、特に、強誘電体RAMメ
モリの高レベルのビット線電圧と高レベルのプレート線
電圧との差異を補正する回路構造であって、異なる電圧
(特に書込み電圧および読出し電圧)が標準動作で補正
され、しかもテストモードで互いに独立して判定させる
ことができるものを提供すること。 【解決手段】上記課題は、本発明によれば、ビット線と
プレート線との間に電圧補正トランジスタが設けられる
ことによって解決される。
Description
モリにおけるビット線上の高レベルのビット線電圧と、
プレート線上の高レベルのプレート線電圧との間の差異
を補正する回路構造に関する。
線およびビット線における書込み電圧および読出し電圧
は、プレート線およびビット線に等分に供給を行う発生
器システムによって生成されている。
圧を生成する場合、分離しているビット線およびプレー
ト線を介して複数のメモリバンクまたはメモリセグメン
トに分配される電圧が、ある特定の点で、あるいはメモ
リ回路が特定の作動状態のとき、異なるレベルを有して
いるという事態が高い確率で生じ得る。これは例えばテ
ストモードで検知することができる。
モリ向けのセンス増幅器の出力回路が記載されている。
この場合、等化パルスが現われたときでも、すなわち信
号に不確実性が生じたときでも、半導体メモリの出力信
号は一時的に設定レベルに安定して保たれるようにな
る。
の逆相の出力信号回線の間に、短時間のあいだ伝導性に
なるトランスファーゲートが介在する。公知の出力回路
の前述した両方の出力信号回線は、通常、相補的につな
がれた2つの差増幅器によって生成される、原則として
常に反対の電位を通す。したがって公知の出力回路で
は、何らかの差異を有している可能性のある2つの名目
上等しい電圧レベルを補正しようとするのではなく、2
つの逆相の出力信号の中間の電位を一時的に生成しよう
としていることになる。
体集積回路における各回線区間の異なる電圧を補正する
簡単な回路構造、特に、強誘電体RAMメモリの高レベ
ルのビット線電圧と高レベルのプレート線電圧との差異
を補正する回路構造であって、異なる電圧(特に書込み
電圧および読出し電圧)が標準動作で補正され、しかも
テストモードで互いに独立して判定させることができる
ものを提供することである。
れば、ビット線とプレート線との間に電圧補正トランジ
スタが設けられることによって解決される。この電圧補
正トランジスタは、半導体回路の通常動作のときに、ビ
ット線上およびプレート線上の書込み電圧および読出し
電圧がともに、高いレベルにある間、制御信号によって
低オームに切換可能であり、それによってビット線とプ
レート線との間の電圧差を補正する。
RAMメモリ(10)のビット線(1)上の高レベルの
ビット線電圧(VBL_H)と、プレート線(2)上の
高レベルのプレート線電圧(VPL_H)との差異を補
正する回路配置物を提供する。ここで、上記ビット線
(1)と上記プレート線(2)との間に電圧補正トラン
ジスタ(5)が設けられており、上記電圧補正トランジ
スタは、半導体回路の通常動作のときに、ビット線
(1)上およびプレート線(2)上の書込み電圧および
読出し電圧がともに高いレベルにある間、制御信号
(6)によって、低オームに切換可能であり、それによ
って上記ビット線(1)と上記プレート線(2)との間
の電圧差を補正することを特徴とする。
ランジスタ(5)は、MOSトランジスタであり、上記
MOSトランジスタは、そのソース接続部およびそのド
レイン接続部がそれぞれ上記ビット線(1)および上記
プレート線(2)に接続されていて、そして上記MOS
トランジスタのゲート接続部に上記制御信号(6)を印
加し得る。
モリの場合において、上記制御信号(6)が反転したテ
ストモード信号(TESTMODE−C)であり得る。
ンジスタ(5)が、テストモードのとき、通常動作を行
っていない場合に、真のテストモード信号によって高オ
ームに切換可能であり得る。
電体RAMメモリにおいてビット線上およびプレート線
上の異なる電圧レベルを補償し、そしてテストモードの
ときに高オームに切り換えることができることから、プ
レート線電圧およびビット線電圧を別々に検知すること
が可能である。
のソース接続部およびドレイン接続部がそれぞれビット
線およびプレート線に接続されていて、そのゲート接続
部上に制御信号、すなわち標準動作のときの反転したテ
ストモード信号を印加可能な、MOSトランジスタであ
る。
正トランジスタを高オームに切換可能なことから、テス
トモードにおいてプレート線電圧およびビット線電圧の
分離が達成される。したがって強誘電体RAMメモリに
おいて、強誘電体メモリセルのより良好な特徴付けが可
能となる。
て、図1を参照しながら詳しく説明する。
集積化された強誘電体RAMメモリ10に設けられた本
発明の回路構造を示している。ビット線1を介して分配
されるべき高レベルのビット線電圧VBL_H、および
プレート線2を介して分配されるべき高いレベルのプレ
ート線電圧VPL_Hは、VBL_H発生器3およびこ
れとは別個のVPL発生器4によって別個に生成され
る。VBL_H発生器3およびVPL発生器4は、外部
の電圧部Vext7および8から電圧供給を受ける。
が設けられており、この電圧補正トランジスタは、通常
動作のときに、低オームのブリッジをビット線1とプレ
ート線2との間に形成し、テストモードのときに、その
制御接続部6に供給される信号TESTMODEによっ
て高オームに切換可能であることから、テストモードの
ときにはプレート線電圧とビット線電圧とが分離されて
いる。それにより、プレート線電圧とビット線電圧とを
別々に検知することができ、したがってビット線および
プレート線と接続された強誘電体メモリセル(この図に
は示さず)をより良好に特徴付けることができる。
は、図1に示されているようにそのソース接続部および
ドレイン接続部がそれぞれビット線1およびプレート線
2に接続されたMOSトランジスタ5である。このMO
Sトランジスタ5は、通常動作のとき、ゲート接続部で
反転したテストモード信号TESTMODE−Cを受け
取り、それによって低オームに切り換えられる。
異なる電圧を補正する回路構造)本発明は、半導体集積
回路における各回線区間の異なる電圧を補正する回路配
置物に関する。この回路配置物において、ビット線とプ
レート線との間に電圧補正トランジスタが設けられてお
り、この電圧補正トランジスタは、半導体回路の通常動
作のときには制御信号によって低オームに切換可能であ
り、それによって各回線上の異なる電圧を補正する。
す。
Claims (4)
- 【請求項1】 強誘電体RAMメモリ(10)のビット
線(1)上の高レベルのビット線電圧(VBL_H)
と、プレート線(2)上の高レベルのプレート線電圧
(VPL_H)との差異を補正する回路配置物であっ
て、 該ビット線(1)と該プレート線(2)との間に電圧補
正トランジスタ(5)が設けられており、該電圧補正ト
ランジスタは、半導体回路の通常動作のときに、ビット
線(1)上およびプレート線(2)上の書込み電圧およ
び読出し電圧がともに高いレベルにある間、制御信号
(6)によって、低オームに切換可能であり、それによ
って該ビット線(1)と該プレート線(2)との間の電
圧差を補正することを特徴とする、回路配置物。 - 【請求項2】 前記電圧補正トランジスタ(5)がMO
Sトランジスタであり、該MOSトランジスタは、その
ソース接続部およびそのドレイン接続部がそれぞれ前記
ビット線(1)および前記プレート線(2)に接続され
ていて、そして該MOSトランジスタのゲート接続部に
前記制御信号(6)を印加し得る、請求項1に記載の回
路配置物。 - 【請求項3】 強誘電体RAMメモリの場合において、
前記制御信号(6)が反転したテストモード信号(TE
STMODE−C)である、請求項1または2に記載の
回路配置物。 - 【請求項4】 前記電圧補正トランジスタ(5)が、テ
ストモードのとき、通常動作を行っていない場合に、真
のテストモード信号によって高オームに切換可能であ
る、請求項1〜3のいずれか1項に記載の回路配置物。
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