JP2002011901A - 画像処理装置及び画像形成装置 - Google Patents
画像処理装置及び画像形成装置Info
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- JP2002011901A JP2002011901A JP2000193170A JP2000193170A JP2002011901A JP 2002011901 A JP2002011901 A JP 2002011901A JP 2000193170 A JP2000193170 A JP 2000193170A JP 2000193170 A JP2000193170 A JP 2000193170A JP 2002011901 A JP2002011901 A JP 2002011901A
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Abstract
(57)【要約】
【課題】 多値画素データに基づいて複数のレーザ光発
生手段のそれぞれを駆動するパルス幅変調信号を生成し
て画像を形成する。 【解決手段】 デコーダ3は、2つの半導体レーザの個
数に応じて8ビット画素データを2分した画素データを
入力し、各半導体レーザ用にそれぞれ8ビットの画素デ
ータを生成する。変調部6,7は、入力する画素クロッ
クの周期を略8等分する時間だけ遅延させる複数の遅延
回路を直列に接続した多相クロック発生部1,2から発
生されるクロック信号に同期して、デコーダ3から出力
される各8ビットの画素データを基に、各半導体レーザ
に対応するパルス幅変調信号(MOD1,MOD2)を
生成する。
生手段のそれぞれを駆動するパルス幅変調信号を生成し
て画像を形成する。 【解決手段】 デコーダ3は、2つの半導体レーザの個
数に応じて8ビット画素データを2分した画素データを
入力し、各半導体レーザ用にそれぞれ8ビットの画素デ
ータを生成する。変調部6,7は、入力する画素クロッ
クの周期を略8等分する時間だけ遅延させる複数の遅延
回路を直列に接続した多相クロック発生部1,2から発
生されるクロック信号に同期して、デコーダ3から出力
される各8ビットの画素データを基に、各半導体レーザ
に対応するパルス幅変調信号(MOD1,MOD2)を
生成する。
Description
【0001】
【発明の属する技術分野】本発明は、多値の画素データ
を入力してパルス幅変調信号を生成する画像処理装置に
関するもので、特に2つの半導体レーザを有し、それぞ
れ独立に画素データが与えられ2つの水平ラインを同時
に画像形成する電子写真方式の画像形成装置に関するも
のである。
を入力してパルス幅変調信号を生成する画像処理装置に
関するもので、特に2つの半導体レーザを有し、それぞ
れ独立に画素データが与えられ2つの水平ラインを同時
に画像形成する電子写真方式の画像形成装置に関するも
のである。
【0002】
【従来の技術】マルチレーザ方式、例えば2レーザ方式
の電子写真素装置のレーザ駆動部のブロック図を図2に
示す。図2において、LDa、LDbは半導体レーザで
あり、PDはLDa、LDbから出射されるレーザ光の
光量を検出するためのフォトディテクタである。半導体
レーザLDa、LDbから出射されたレーザビームは、
ポルゴンミラーにより反射されてBDミラー、感光ドラ
ム上を走査する。この走査方向を主走査方向という。こ
のレーザビームがBDミラー上を走査すると反射されて
BD信号検出部に入射され、光電変換されてBD信号が
発生される。このBD信号は、主走査方向の同期信号
(水平同期信号)となり、このBD信号は同期クロック
発生部に同期信号として入力される。同期クロック発生
部では、入力される非同期のクロック信号を、BD信号
に同期精度Jで同期させた同期クロック信号を発生す
る。この同期精度は、電子写真装置では画像品質確保の
ため、一般的には画素クロック周期の1/8程度が必要
である。
の電子写真素装置のレーザ駆動部のブロック図を図2に
示す。図2において、LDa、LDbは半導体レーザで
あり、PDはLDa、LDbから出射されるレーザ光の
光量を検出するためのフォトディテクタである。半導体
レーザLDa、LDbから出射されたレーザビームは、
ポルゴンミラーにより反射されてBDミラー、感光ドラ
ム上を走査する。この走査方向を主走査方向という。こ
のレーザビームがBDミラー上を走査すると反射されて
BD信号検出部に入射され、光電変換されてBD信号が
発生される。このBD信号は、主走査方向の同期信号
(水平同期信号)となり、このBD信号は同期クロック
発生部に同期信号として入力される。同期クロック発生
部では、入力される非同期のクロック信号を、BD信号
に同期精度Jで同期させた同期クロック信号を発生す
る。この同期精度は、電子写真装置では画像品質確保の
ため、一般的には画素クロック周期の1/8程度が必要
である。
【0003】この同期クロック信号に同期して、例えば
FIFOメモリ等から画素データが読み出されビデオデ
ータとして出力される。この場合、FIFOメモリから
の出力データは画素変調部に供給される。画素変調部に
は同期クロック信号も入力されており、入力されたビデ
オデータを、この同期クロックに同期して、半導体レー
ザLDa、LDbのオン時間を制御するPWM信号に変
調して出力する。この画素変調部からの出力に応じて、
各LDドライバは、それぞれ接続された半導体レーザL
Da,LDbのオン/オフを制御する。また半導体レー
ザLDa、LDbは、PDにより検出された光量が所望
の値となるように自動光量制御(APC)が掛けられて
いる。
FIFOメモリ等から画素データが読み出されビデオデ
ータとして出力される。この場合、FIFOメモリから
の出力データは画素変調部に供給される。画素変調部に
は同期クロック信号も入力されており、入力されたビデ
オデータを、この同期クロックに同期して、半導体レー
ザLDa、LDbのオン時間を制御するPWM信号に変
調して出力する。この画素変調部からの出力に応じて、
各LDドライバは、それぞれ接続された半導体レーザL
Da,LDbのオン/オフを制御する。また半導体レー
ザLDa、LDbは、PDにより検出された光量が所望
の値となるように自動光量制御(APC)が掛けられて
いる。
【0004】電子写真装置で記録される画像は通常は6
00dpiが基本であるが、高解像度が必要なプリンタ
モードなどでは2400dpi化処理が行われている。
また、階調が必要な場合は面積階調法がとられ、240
0dpi化された解像度で面積階調を行っている。
00dpiが基本であるが、高解像度が必要なプリンタ
モードなどでは2400dpi化処理が行われている。
また、階調が必要な場合は面積階調法がとられ、240
0dpi化された解像度で面積階調を行っている。
【0005】
【発明が解決しようとしている課題】このような2レー
ザ方式の電子写真装置では、カラー画像では2400d
piであり、更に階調を得ようとすると、マトリックス
サイズを大きくしなくてはならない。このような場合に
は、解像度とのバランスが崩れて画像の品質がとれない
ので、更に、レーザ照射時間の制御単位を小さくする必
要がある。
ザ方式の電子写真装置では、カラー画像では2400d
piであり、更に階調を得ようとすると、マトリックス
サイズを大きくしなくてはならない。このような場合に
は、解像度とのバランスが崩れて画像の品質がとれない
ので、更に、レーザ照射時間の制御単位を小さくする必
要がある。
【0006】入力されるビデオデータのビット数を8ビ
ットとすると、2レーザ方式では、1レーザ当り4ビッ
トとなる。ディザ法のような面積階調法には、画素の右
または左から成長するPWMにより階調制御することが
有効であるが、4ビットビデオデータのうち、右/左に
1ビットを使用し、残り3ビットをデコードすると0〜
7間での値を取り得る。
ットとすると、2レーザ方式では、1レーザ当り4ビッ
トとなる。ディザ法のような面積階調法には、画素の右
または左から成長するPWMにより階調制御することが
有効であるが、4ビットビデオデータのうち、右/左に
1ビットを使用し、残り3ビットをデコードすると0〜
7間での値を取り得る。
【0007】図3は、4ビットを使った2400dpi
処理、右/左PWMのタイミングチャートを示す図であ
る。
処理、右/左PWMのタイミングチャートを示す図であ
る。
【0008】図3に示すように、PWMのときは右/左
PWMのいずれにおいても、解像度600dpiの画素
を7分割しかできないため、2400dpi化処理の画
素変調位相と独立に、2つの半導体レーザの対する画素
信号を生成するのは複雑で実現困難である。デジタルの
処理では通常2nでデータ処理することが一般的である
ので、右/左それぞれ4ビットデータで、右/左とも8
分割のPWMと、2400dpi化処理を行うことがで
きる回路の実現が望まれていた。
PWMのいずれにおいても、解像度600dpiの画素
を7分割しかできないため、2400dpi化処理の画
素変調位相と独立に、2つの半導体レーザの対する画素
信号を生成するのは複雑で実現困難である。デジタルの
処理では通常2nでデータ処理することが一般的である
ので、右/左それぞれ4ビットデータで、右/左とも8
分割のPWMと、2400dpi化処理を行うことがで
きる回路の実現が望まれていた。
【0009】本発明は上記従来例に鑑みてなされたもの
で、入力する画素データに基づいて複数のパルス幅変調
信号を生成できる画像処理装置を提供することを目的と
する。
で、入力する画素データに基づいて複数のパルス幅変調
信号を生成できる画像処理装置を提供することを目的と
する。
【0010】また本発明の目的は、多値画素データに基
づいて複数のレーザ光発生手段のそれぞれを駆動するパ
ルス幅変調信号を生成して画像を形成する画像形成装置
を提供することにある。
づいて複数のレーザ光発生手段のそれぞれを駆動するパ
ルス幅変調信号を生成して画像を形成する画像形成装置
を提供することにある。
【0011】また本発明の目的は、複数のレーザ光発生
手段を有し、各レーザ光により形成されるドットを右又
は左側から成長させて画像を形成できる画像形成装置を
提供することにある。
手段を有し、各レーザ光により形成されるドットを右又
は左側から成長させて画像を形成できる画像形成装置を
提供することにある。
【0012】
【課題を解決するための手段】上記目的を達成するため
に本発明の画像処理装置は以下のような構成を備える。
即ち、入力する画素クロックの周期を略等分する時間だ
け前記画素クロック信号を遅延させる複数の遅延回路を
直列に接続した可変遅延手段と、前記複数の遅延回路の
最初及び最終段の遅延回路の出力信号と、前記入力する
画素クロックとの位相差に応じて前記可変遅延手段にお
ける前記複数の遅延回路のそれぞれの遅延時間を制御す
る遅延時間制御手段と、二分された複数ビットの画素デ
ータのそれぞれをデコードして当該画素のデータの元の
ビット数の画素データを生成するデコード手段と、前記
複数の遅延回路のそれぞれから出力されるクロック信号
と前記デコード手段で生成された前記画素データを基に
パルス幅変調信号を生成するパルス発生手段と、を有す
ることを特徴とする。
に本発明の画像処理装置は以下のような構成を備える。
即ち、入力する画素クロックの周期を略等分する時間だ
け前記画素クロック信号を遅延させる複数の遅延回路を
直列に接続した可変遅延手段と、前記複数の遅延回路の
最初及び最終段の遅延回路の出力信号と、前記入力する
画素クロックとの位相差に応じて前記可変遅延手段にお
ける前記複数の遅延回路のそれぞれの遅延時間を制御す
る遅延時間制御手段と、二分された複数ビットの画素デ
ータのそれぞれをデコードして当該画素のデータの元の
ビット数の画素データを生成するデコード手段と、前記
複数の遅延回路のそれぞれから出力されるクロック信号
と前記デコード手段で生成された前記画素データを基に
パルス幅変調信号を生成するパルス発生手段と、を有す
ることを特徴とする。
【0013】上記目的を達成するために本発明の画像形
成装置は以下のような構成を備える。即ち、複数のレー
ザ光を走査して画像を形成する画像形成装置であって、
複数のレーザ光を発生する複数のレーザ光発生手段と、
画素クロックに同期して入力される多値画素データを格
納する格納手段と、前記画素クロックの周期を略等分す
る時間だけ前記画素クロック信号を遅延させる複数の遅
延回路を直列に接続した可変遅延手段と、前記複数の遅
延回路の最初及び最終段の遅延回路の出力信号と、前記
入力する画素クロックとの位相差に応じて前記可変遅延
手段における前記複数の遅延回路のそれぞれの遅延時間
を制御する遅延時間制御手段と、前記多値画素データの
ビット数を前記複数のレーザ光発生手段の数に対応して
等分したビット数の多値画素データのそれぞれに基づい
て、前記多値画素データの元のビット数の画素データを
生成するデータ生成手段と、前記複数の遅延回路のそれ
ぞれから出力されるクロック信号と前記データ生成手段
で生成された前記画素データを基に、前記複数のレーザ
光発生手段のそれぞれに対応するパルス幅変調信号を生
成するパルス発生手段と、前記パルス幅変調信号に応じ
て前記複数のレーザ光発生手段のそれぞれを駆動する駆
動手段と、を有することを特徴とする。
成装置は以下のような構成を備える。即ち、複数のレー
ザ光を走査して画像を形成する画像形成装置であって、
複数のレーザ光を発生する複数のレーザ光発生手段と、
画素クロックに同期して入力される多値画素データを格
納する格納手段と、前記画素クロックの周期を略等分す
る時間だけ前記画素クロック信号を遅延させる複数の遅
延回路を直列に接続した可変遅延手段と、前記複数の遅
延回路の最初及び最終段の遅延回路の出力信号と、前記
入力する画素クロックとの位相差に応じて前記可変遅延
手段における前記複数の遅延回路のそれぞれの遅延時間
を制御する遅延時間制御手段と、前記多値画素データの
ビット数を前記複数のレーザ光発生手段の数に対応して
等分したビット数の多値画素データのそれぞれに基づい
て、前記多値画素データの元のビット数の画素データを
生成するデータ生成手段と、前記複数の遅延回路のそれ
ぞれから出力されるクロック信号と前記データ生成手段
で生成された前記画素データを基に、前記複数のレーザ
光発生手段のそれぞれに対応するパルス幅変調信号を生
成するパルス発生手段と、前記パルス幅変調信号に応じ
て前記複数のレーザ光発生手段のそれぞれを駆動する駆
動手段と、を有することを特徴とする。
【0014】
【発明の実施の形態】以下、添付図面を参照して本発明
の好適な実施の形態を詳細に説明する。
の好適な実施の形態を詳細に説明する。
【0015】図1は、本発明の実施の形態に係る画像処
理回路の構成を示すブロック図で、この回路は、例えば
図2に示す画素変調部で使用されるのが望ましい。尚、
以下の説明では、図2における電子写真方式の記録装置
の場合で説明するが、本発明はこれに限定されるもので
なく、他の一般的な画素変調回路にも適用可能である。
理回路の構成を示すブロック図で、この回路は、例えば
図2に示す画素変調部で使用されるのが望ましい。尚、
以下の説明では、図2における電子写真方式の記録装置
の場合で説明するが、本発明はこれに限定されるもので
なく、他の一般的な画素変調回路にも適用可能である。
【0016】図1において、SCK1,SCK2は、各
半導体レーザに対応した主走査の同期信号に同期した同
期クロックで、同期クロック発生部から供給されてお
り、これら同期クロックSCK1,SCK2は、その周
期が1画素に相当している画素クロックである。VDA
T1,VDAT2は、これらSCK1,SCK2に同期
して、例えばFIFOメモリ等から読み出された、各半
導体レーザに対応する4ビットのビデオデータである。
これらSCK1,SCK2のそれぞれは、多相クロック
発生部1,2に入力される。
半導体レーザに対応した主走査の同期信号に同期した同
期クロックで、同期クロック発生部から供給されてお
り、これら同期クロックSCK1,SCK2は、その周
期が1画素に相当している画素クロックである。VDA
T1,VDAT2は、これらSCK1,SCK2に同期
して、例えばFIFOメモリ等から読み出された、各半
導体レーザに対応する4ビットのビデオデータである。
これらSCK1,SCK2のそれぞれは、多相クロック
発生部1,2に入力される。
【0017】3はデコーダで、各半導体(LDa,LD
b)のビデオデータに対応した各4ビットデータを、8
ビットのデータ(Dd1,Dd2)に変換している。
4,5はラッチ部で、各半導体レーザに対応して設けら
れ、それぞれデコーダ3により変換された8ビットデー
タを入力してラッチする。6,7は変調部で、各半導体
レーザに対応して設けられ、それぞれ8ビットデータを
変調した変調信号MOD1(半導体レーザLDa用),
MOD2(半導体レーザLDb用)を出力している。
b)のビデオデータに対応した各4ビットデータを、8
ビットのデータ(Dd1,Dd2)に変換している。
4,5はラッチ部で、各半導体レーザに対応して設けら
れ、それぞれデコーダ3により変換された8ビットデー
タを入力してラッチする。6,7は変調部で、各半導体
レーザに対応して設けられ、それぞれ8ビットデータを
変調した変調信号MOD1(半導体レーザLDa用),
MOD2(半導体レーザLDb用)を出力している。
【0018】図6は、多相クロック発生部1(2)の構
成を示すブロック図である。尚、この多相クロック発生
部1の構成は多相クロック発生部2の構成と同じである
ため、その説明を省略する。また以下の説明でも、クロ
ック信号SCK1を入力する多相クロック発生部1の場
合で説明するが、SCK2を入力する多相クロック発生
部2における動作も同様であるため、その説明を省略す
る。
成を示すブロック図である。尚、この多相クロック発生
部1の構成は多相クロック発生部2の構成と同じである
ため、その説明を省略する。また以下の説明でも、クロ
ック信号SCK1を入力する多相クロック発生部1の場
合で説明するが、SCK2を入力する多相クロック発生
部2における動作も同様であるため、その説明を省略す
る。
【0019】多相クロック発生部3に入力されたクロッ
ク信号CKX(SCK)は、可変遅延群16(dl1〜
dl7:16-1〜16-7)及び論理ゲート11及び12に供
給される。可変遅延群16は、それぞれが同一の構成
で、同一の遅延量(遅延時間)の可変遅延回路(16−
1〜16−7)が7個、直列に接続されたものである。
ク信号CKX(SCK)は、可変遅延群16(dl1〜
dl7:16-1〜16-7)及び論理ゲート11及び12に供
給される。可変遅延群16は、それぞれが同一の構成
で、同一の遅延量(遅延時間)の可変遅延回路(16−
1〜16−7)が7個、直列に接続されたものである。
【0020】図9は、各可変遅延回路dlの構成例を示
す回路図で、他の可変遅延回路の構成も同様である。
す回路図で、他の可変遅延回路の構成も同様である。
【0021】図9において、Q1、Q2は同電流値の電
流を流す電流源として機能しているFETである。これ
から供給される電流値は、VBPおよびVBNの電圧値
で制御される。いまIN端子にクロック信号が入力され
ると、Q2、Q3よりなるインバータにより反転され
る。このときQ2、Q3のドライブ電流は、定電流源Q
1、Q4の電流値で決定されており、A点の寄生容量の
充放電による時間がその電流値で可変できる。Q2、Q
3により反転された信号は、Q5、Q6のインバータに
より再び反転及び波形整形されて出力される。尚、可変
遅延群16の各可変遅延回路16-1〜16-7には、それぞれ
VBP,VBN電圧が接続され、同一の遅延量に制御さ
れている。
流を流す電流源として機能しているFETである。これ
から供給される電流値は、VBPおよびVBNの電圧値
で制御される。いまIN端子にクロック信号が入力され
ると、Q2、Q3よりなるインバータにより反転され
る。このときQ2、Q3のドライブ電流は、定電流源Q
1、Q4の電流値で決定されており、A点の寄生容量の
充放電による時間がその電流値で可変できる。Q2、Q
3により反転された信号は、Q5、Q6のインバータに
より再び反転及び波形整形されて出力される。尚、可変
遅延群16の各可変遅延回路16-1〜16-7には、それぞれ
VBP,VBN電圧が接続され、同一の遅延量に制御さ
れている。
【0022】次に、この遅延量制御について説明する。
【0023】この遅延量は、1番目の可変遅延回路dl
1の出力SCK(1)と入力クロックCKX(SCK(0))
と7番目(最後)の可変遅延回路dl7の出力信号SC
K(7)が入力される論理ゲート11及び12により検出
される。ここで論理ゲート11はNANDゲートであ
り、一方の入力端子には、入力したクロック信号SCK
(0)が、もう一方の入力端子には1番目の可変遅延回路
dl1の出力信号SCK(1)を反転した信号が入力され
る。また論理ゲート12はANDゲートであり、一方の
入力端子には、入力したクロック信号SCK(0)の反転
信号が、もう一方の入力端子には7番目の可変遅延回路
dl7の出力信号SCK(7)が入力される。これら論理ゲ
ート11、12の出力はチャージポンプ(CP)13に
供給される。
1の出力SCK(1)と入力クロックCKX(SCK(0))
と7番目(最後)の可変遅延回路dl7の出力信号SC
K(7)が入力される論理ゲート11及び12により検出
される。ここで論理ゲート11はNANDゲートであ
り、一方の入力端子には、入力したクロック信号SCK
(0)が、もう一方の入力端子には1番目の可変遅延回路
dl1の出力信号SCK(1)を反転した信号が入力され
る。また論理ゲート12はANDゲートであり、一方の
入力端子には、入力したクロック信号SCK(0)の反転
信号が、もう一方の入力端子には7番目の可変遅延回路
dl7の出力信号SCK(7)が入力される。これら論理ゲ
ート11、12の出力はチャージポンプ(CP)13に
供給される。
【0024】この動作を説明するためのタイミングチャ
ートを図7に示す。尚、図7において、SCK1(1),
SCK1(7)は、多相クロック発生部1に入力されるク
ロック信号SCK1に基づく信号であることを示してい
る。
ートを図7に示す。尚、図7において、SCK1(1),
SCK1(7)は、多相クロック発生部1に入力されるク
ロック信号SCK1に基づく信号であることを示してい
る。
【0025】図8は、チャージポンプ13の回路構成例
を示す図である。
を示す図である。
【0026】図8において、Q10は基準電圧VB2に
より駆動される定電流源として機能するFETである。
Q21のゲートには、NANDゲート11の出力信号C
が接続されており、この信号Cがロウレベルの区間、即
ち、1番目の可変遅延回路dl1の遅延量に相当する時
間だけオンし、コンデンサC1を充電する(図7のT
1)。またQ22ゲートにはANDゲート12の出力信
号Pが入力されており、この信号Pがハイレベルの区
間、即ち、7番目の可変遅延回路dl7の出力と入力ク
ロック信号SCK1(0)、SCK2(0)との位相差に相当
する時間だけオンし、この間にコンデンサC1を放電す
る(図7のT2)。尚、Q16、Q17、Q18、Q1
9は、Q20、Q21、Q22、Q23と同一に構成さ
れているコピーである。
より駆動される定電流源として機能するFETである。
Q21のゲートには、NANDゲート11の出力信号C
が接続されており、この信号Cがロウレベルの区間、即
ち、1番目の可変遅延回路dl1の遅延量に相当する時
間だけオンし、コンデンサC1を充電する(図7のT
1)。またQ22ゲートにはANDゲート12の出力信
号Pが入力されており、この信号Pがハイレベルの区
間、即ち、7番目の可変遅延回路dl7の出力と入力ク
ロック信号SCK1(0)、SCK2(0)との位相差に相当
する時間だけオンし、この間にコンデンサC1を放電す
る(図7のT2)。尚、Q16、Q17、Q18、Q1
9は、Q20、Q21、Q22、Q23と同一に構成さ
れているコピーである。
【0027】Q23、Q19のゲート電圧は、定電流源
Q10の電流値によって決定されている。Q20、Q1
6のゲートには、Q15のゲート及びソースが接続され
ている。Q15はアンプの出力であり、Q12、Q13
で構成されるアンプには、基準電圧(VCC/2)とQ
17及びQ18のドレインが接続されている。Q17と
Q18のドレイン電流は、Q16を流れる電流とQ19
を流れる電流との関係で決定され、I(Q16)>I
(Q19)の場合は上昇し、I(Q16)<I(Q1
9)の場合は下降する。即ち、I(Q16)=I(Q1
9)の点で安定するようにフィードバックがかかってお
り、チャージポンプ13の充放電電流を等しくしてい
る。従って、チャージポンプ13の出力電圧Vcpは、
“1番目の可変遅延回路dl1(16-1)の遅延量に相当
する時間”と、“7番目の可変遅延回路dl7(16-7)
の出力と入力クロック信号SCK(0)との位相差に相当
する時間”が等しいときに安定する。
Q10の電流値によって決定されている。Q20、Q1
6のゲートには、Q15のゲート及びソースが接続され
ている。Q15はアンプの出力であり、Q12、Q13
で構成されるアンプには、基準電圧(VCC/2)とQ
17及びQ18のドレインが接続されている。Q17と
Q18のドレイン電流は、Q16を流れる電流とQ19
を流れる電流との関係で決定され、I(Q16)>I
(Q19)の場合は上昇し、I(Q16)<I(Q1
9)の場合は下降する。即ち、I(Q16)=I(Q1
9)の点で安定するようにフィードバックがかかってお
り、チャージポンプ13の充放電電流を等しくしてい
る。従って、チャージポンプ13の出力電圧Vcpは、
“1番目の可変遅延回路dl1(16-1)の遅延量に相当
する時間”と、“7番目の可変遅延回路dl7(16-7)
の出力と入力クロック信号SCK(0)との位相差に相当
する時間”が等しいときに安定する。
【0028】前述したように、可変遅延回路16−1〜
16−7の各遅延量は同一である。ここで最終段の遅延
回路dl7(16-7)の出力と入力クロックSCK(0)との位
相差が、可変遅延回路16の遅延量と等しく制御された
ということは、入力クロックに対する7個の可変遅延回
路(16-1〜16-7)の遅延量が、入力クロック周期の1/
8に制御されたといえる。
16−7の各遅延量は同一である。ここで最終段の遅延
回路dl7(16-7)の出力と入力クロックSCK(0)との位
相差が、可変遅延回路16の遅延量と等しく制御された
ということは、入力クロックに対する7個の可変遅延回
路(16-1〜16-7)の遅延量が、入力クロック周期の1/
8に制御されたといえる。
【0029】チャージポンプ13の出力電圧Vcpは、
ローパスフィルタ(LPF)14で平滑化され、バイア
ス変換回路(Ierr)15により可変遅延回路16の
遅延量を制御するための制御電圧VBP,VBNに変換
されて遅延回路16に供給される。これにより可変遅延
回路16の遅延量が制御されている。
ローパスフィルタ(LPF)14で平滑化され、バイア
ス変換回路(Ierr)15により可変遅延回路16の
遅延量を制御するための制御電圧VBP,VBNに変換
されて遅延回路16に供給される。これにより可変遅延
回路16の遅延量が制御されている。
【0030】図10は、このバイアス変換回路(Ier
r)15の構成例を示す回路図である。
r)15の構成例を示す回路図である。
【0031】図10において、入力されたLPF14の
出力電圧Veは、電圧電流変換アンプで誤差電流(Q3
7のドレイン電流)に変換され、基準電圧VB2で与え
られる定電流源Q40のドレイン電流に、この誤差電流
が加減算される。こうして誤差電流が加算された電流値
がQ41に流れ、以下図8の構成と同じ回路を通過し
て、Q47,Q48に同電流を流すように制御されたP
チャンネル用制御電圧VBP、Nチャンネル用制御電圧
VBNが出力される。
出力電圧Veは、電圧電流変換アンプで誤差電流(Q3
7のドレイン電流)に変換され、基準電圧VB2で与え
られる定電流源Q40のドレイン電流に、この誤差電流
が加減算される。こうして誤差電流が加算された電流値
がQ41に流れ、以下図8の構成と同じ回路を通過し
て、Q47,Q48に同電流を流すように制御されたP
チャンネル用制御電圧VBP、Nチャンネル用制御電圧
VBNが出力される。
【0032】このようにして、可変遅延回路16の遅延
量を制御する制御電圧VBP,VBNが作成されて可変
遅延回路16に供給される。
量を制御する制御電圧VBP,VBNが作成されて可変
遅延回路16に供給される。
【0033】次に再び図1に戻り、各半導体に対応する
ビデオデータVDAT1,VDAT2は、デコーダ3に
入力される。更にこのデコーダ3には、変調モード信号
PWMが入力されている。このデコーダ3は、図12に
示す真理値表の様に、入力4ビットデータVDAT1
(VDAT2)及び変調モード信号PWMの信号レベル
に応じて、8ビットデータDd1(7:0),Dd2
(7:0)に変換する。このデコーダ3の出力データD
d1(7:0)、Dd2(7:0)は、それぞれラッチ部
4,5に入力される。
ビデオデータVDAT1,VDAT2は、デコーダ3に
入力される。更にこのデコーダ3には、変調モード信号
PWMが入力されている。このデコーダ3は、図12に
示す真理値表の様に、入力4ビットデータVDAT1
(VDAT2)及び変調モード信号PWMの信号レベル
に応じて、8ビットデータDd1(7:0),Dd2
(7:0)に変換する。このデコーダ3の出力データD
d1(7:0)、Dd2(7:0)は、それぞれラッチ部
4,5に入力される。
【0034】これらラッチ部4(5)は、Dタイプのフ
リップフロップ(DFF)で構成され、このDFFのデ
ータ端子には、Dd1(7:0)(Dd2(7:0))が
供給され、クロック端子にはSCK1(0)(SCK2
(0))が接続されている。
リップフロップ(DFF)で構成され、このDFFのデ
ータ端子には、Dd1(7:0)(Dd2(7:0))が
供給され、クロック端子にはSCK1(0)(SCK2
(0))が接続されている。
【0035】ラッチ部4,5にラッチされた8ビットデ
ータD1(7:0)、D2(7:0)は、それぞれ変調部
6,7に入力される。
ータD1(7:0)、D2(7:0)は、それぞれ変調部
6,7に入力される。
【0036】この変調部6(7)の構成例を図11に示
す。
す。
【0037】図11において、変調部6を例に取ると、
3入力ANDゲート17〜24の3入力端子のうち1つ
は反転入力端子である。ここでANDゲート17の第1
の入力端子には、ラッチ部4の出力D1(0)が接続され
ており、第2の入力端子にはSCK1(0)が、第3の反
転入力端子にはSCK1(1)が接続されており、このA
NDゲート17の出力信号R(8)は、ORゲート25の
入力端子に接続されている。またANDゲート18の第
1の入力端子にはラッチ出力D1(1)が接続されてお
り、第2の入力端子にはSCK1(1)が、第3の反転入
力端子にはSCK1(2)がそれぞれ接続されており、こ
のANDゲート18の出力信号R(7)はORゲート25
の入力端子に接続されている。以下、同様にANDゲー
ト19〜24に関しても図11に示すように配線されて
おり、ORゲート25には、これらANDゲート19〜
24からの信号R(6)〜R(1)が入力されている。但し、
第8のANDゲート24の第3の反転入力端子にはSC
K(0)が入力されている。このように信号R(1)〜R(8)
を入力する8入力ORゲート25の出力MOD1が変調
出力となる。
3入力ANDゲート17〜24の3入力端子のうち1つ
は反転入力端子である。ここでANDゲート17の第1
の入力端子には、ラッチ部4の出力D1(0)が接続され
ており、第2の入力端子にはSCK1(0)が、第3の反
転入力端子にはSCK1(1)が接続されており、このA
NDゲート17の出力信号R(8)は、ORゲート25の
入力端子に接続されている。またANDゲート18の第
1の入力端子にはラッチ出力D1(1)が接続されてお
り、第2の入力端子にはSCK1(1)が、第3の反転入
力端子にはSCK1(2)がそれぞれ接続されており、こ
のANDゲート18の出力信号R(7)はORゲート25
の入力端子に接続されている。以下、同様にANDゲー
ト19〜24に関しても図11に示すように配線されて
おり、ORゲート25には、これらANDゲート19〜
24からの信号R(6)〜R(1)が入力されている。但し、
第8のANDゲート24の第3の反転入力端子にはSC
K(0)が入力されている。このように信号R(1)〜R(8)
を入力する8入力ORゲート25の出力MOD1が変調
出力となる。
【0038】ここで、変調部7は変調部6と同じ構成で
あり、入力信号D(0)〜D(7)とクロック信号SCKが、
D2(7:0)とSCK2(7:0)となるだけである
ので、その説明を省略する。
あり、入力信号D(0)〜D(7)とクロック信号SCKが、
D2(7:0)とSCK2(7:0)となるだけである
ので、その説明を省略する。
【0039】図4は、本実施の形態に係る変調部6の動
作を説明するタイミングチャート、図5は、同じく本実
施の形態に係る変調部7の動作を説明するタイミングチ
ャートである。
作を説明するタイミングチャート、図5は、同じく本実
施の形態に係る変調部7の動作を説明するタイミングチ
ャートである。
【0040】図4及び図5において、対応するビットの
値が“1”の場合におけるANDゲート17〜24の各
出力R(i)(i:i=1〜8)が示されている。これらの図に
おいて、クロック信号SCKの1周期が8個に分割され
て、これら各分割された1/8周期に対応するデータD
(i)の値に応じて、8ビットデータが変調されるのがわ
かる。
値が“1”の場合におけるANDゲート17〜24の各
出力R(i)(i:i=1〜8)が示されている。これらの図に
おいて、クロック信号SCKの1周期が8個に分割され
て、これら各分割された1/8周期に対応するデータD
(i)の値に応じて、8ビットデータが変調されるのがわ
かる。
【0041】図13(A)(B)は、本実施の形態に係
る変調部6,7のそれぞれの出力信号MOD1(MOD
2)のタイミングチャートである。
る変調部6,7のそれぞれの出力信号MOD1(MOD
2)のタイミングチャートである。
【0042】図13(A)は、変調モード信号PWM=
1のとき、各半導体に対応する4ビットデータVDAT
1,VDAT2のそれぞれに対する2400dpi化処
理出力PWMパターンを示し、図13(B)は、PWM
=0のときに、各半導体に対応する4ビットデータVD
AT1,VDAT2のそれぞれに対するPWMパターン
を示している。
1のとき、各半導体に対応する4ビットデータVDAT
1,VDAT2のそれぞれに対する2400dpi化処
理出力PWMパターンを示し、図13(B)は、PWM
=0のときに、各半導体に対応する4ビットデータVD
AT1,VDAT2のそれぞれに対するPWMパターン
を示している。
【0043】以上説明したように、入力4ビットデータ
に対して2400dpi化処理と、画素周期を1/8に
分割したPWMを実現でき、8ビットバスを介して2つ
の半導体レーザを駆動して画像形成を行う電子写真装置
を構成できる。
に対して2400dpi化処理と、画素周期を1/8に
分割したPWMを実現でき、8ビットバスを介して2つ
の半導体レーザを駆動して画像形成を行う電子写真装置
を構成できる。
【0044】なお本発明は、複数の機器(例えばホスト
コンピュータ、インターフェース機器、リーダ、プリン
タなど)から構成されるシステムに適用しても、一つの
機器からなる装置(例えば、複写機、ファクシミリ装置
など)に適用してもよい。
コンピュータ、インターフェース機器、リーダ、プリン
タなど)から構成されるシステムに適用しても、一つの
機器からなる装置(例えば、複写機、ファクシミリ装置
など)に適用してもよい。
【0045】また本発明の目的は、前述した実施形態の
機能を実現するソフトウェアのプログラムコードを記録
した記憶媒体(または記録媒体)を、システムあるいは
装置に供給し、そのシステムあるいは装置のコンピュー
タ(またはCPUやMPU)が記憶媒体に格納されたプ
ログラムコードを読み出し実行することによっても達成
される。この場合、記憶媒体から読み出されたプログラ
ムコード自体が前述した実施形態の機能を実現すること
になり、そのプログラムコードを記憶した記憶媒体は本
発明を構成することになる。また、コンピュータが読み
出したプログラムコードを実行することにより、前述し
た実施形態の機能が実現されるだけでなく、そのプログ
ラムコードの指示に基づき、コンピュータ上で稼働して
いるオペレーティングシステム(OS)などが実際の処
理の一部または全部を行い、その処理によって前述した
実施形態の機能が実現される場合も含まれる。
機能を実現するソフトウェアのプログラムコードを記録
した記憶媒体(または記録媒体)を、システムあるいは
装置に供給し、そのシステムあるいは装置のコンピュー
タ(またはCPUやMPU)が記憶媒体に格納されたプ
ログラムコードを読み出し実行することによっても達成
される。この場合、記憶媒体から読み出されたプログラ
ムコード自体が前述した実施形態の機能を実現すること
になり、そのプログラムコードを記憶した記憶媒体は本
発明を構成することになる。また、コンピュータが読み
出したプログラムコードを実行することにより、前述し
た実施形態の機能が実現されるだけでなく、そのプログ
ラムコードの指示に基づき、コンピュータ上で稼働して
いるオペレーティングシステム(OS)などが実際の処
理の一部または全部を行い、その処理によって前述した
実施形態の機能が実現される場合も含まれる。
【0046】さらに、記憶媒体から読み出されたプログ
ラムコードが、コンピュータに挿入された機能拡張カー
ドやコンピュータに接続された機能拡張ユニットに備わ
るメモリに書込まれた後、そのプログラムコードの指示
に基づき、その機能拡張カードや機能拡張ユニットに備
わるCPUなどが実際の処理の一部または全部を行い、
その処理によって前述した実施形態の機能が実現される
場合も含まれる。
ラムコードが、コンピュータに挿入された機能拡張カー
ドやコンピュータに接続された機能拡張ユニットに備わ
るメモリに書込まれた後、そのプログラムコードの指示
に基づき、その機能拡張カードや機能拡張ユニットに備
わるCPUなどが実際の処理の一部または全部を行い、
その処理によって前述した実施形態の機能が実現される
場合も含まれる。
【0047】以上説明したように本実施の形態によれ
ば、8ビットデータ入力の2レーザ方式の電子写真装置
において、1レーザ当たりの画像データ4ビットを“全
0”、“右(1〜7)”、“全1”、“左(1〜7)の
情報を含む8ビットデータに変換することにより、1画
素周期Toを8分割し、右又は左方向からドットを成長
させる(右/左成長)画素データを生成するPWMを実
現できる。
ば、8ビットデータ入力の2レーザ方式の電子写真装置
において、1レーザ当たりの画像データ4ビットを“全
0”、“右(1〜7)”、“全1”、“左(1〜7)の
情報を含む8ビットデータに変換することにより、1画
素周期Toを8分割し、右又は左方向からドットを成長
させる(右/左成長)画素データを生成するPWMを実
現できる。
【0048】また、2400dpi化処理回路において
も、この8分割の右/左成長PWM回路が兼用可能であ
るので、追加されるのは僅かなデータのデコーダ部だけ
であるため、追加される回路規模を最小限にできる。
も、この8分割の右/左成長PWM回路が兼用可能であ
るので、追加されるのは僅かなデータのデコーダ部だけ
であるため、追加される回路規模を最小限にできる。
【0049】
【発明の効果】以上説明したように本発明によれば、入
力する画素データに基づいて複数のパルス幅変調信号を
生成できる。
力する画素データに基づいて複数のパルス幅変調信号を
生成できる。
【0050】また本発明によれば、多値画素データに基
づいて複数のレーザ光発生手段のそれぞれを駆動するパ
ルス幅変調信号を生成して画像を形成できる。
づいて複数のレーザ光発生手段のそれぞれを駆動するパ
ルス幅変調信号を生成して画像を形成できる。
【0051】また本発明によれば、複数のレーザ光発生
手段を有し、各レーザ光発生手段からのレーザ光により
形成されるドットを右又は左側から成長させて画像を形
成できるという効果がある。
手段を有し、各レーザ光発生手段からのレーザ光により
形成されるドットを右又は左側から成長させて画像を形
成できるという効果がある。
【図1】本実施の形態に係る電子写真方式の画像形成装
置における画素変調回路の構成を説明するブロック図で
ある。
置における画素変調回路の構成を説明するブロック図で
ある。
【図2】2レーザ方式を採用した電子写真装置の画像変
調を説明するブロック図である。
調を説明するブロック図である。
【図3】本発明の課題を説明するためのタイミングチャ
ートである。
ートである。
【図4】本実施の形態に係る変調部6の動作を説明する
タイミングチャートである。
タイミングチャートである。
【図5】本実施の形態に係る変調部7の動作を説明する
タイミングチャートである。
タイミングチャートである。
【図6】本実施の形態に係る多相クロック発生部の構成
を示すブロック図である。
を示すブロック図である。
【図7】本実施の形態に係るチャージポンプにおける動
作を説明するタイミングチャートである。
作を説明するタイミングチャートである。
【図8】本実施の形態に係るチャージポンプの回路例を
示す回路図である。
示す回路図である。
【図9】本実施の形態に係る可変遅延回路の回路例を示
す図である。
す図である。
【図10】本実施の形態に係るバイアス変換回路の回路
例を示す図である。
例を示す図である。
【図11】本実施の形態に係る変調部の回路例を示す図
である。
である。
【図12】本実施の形態に係るデコーダにおけるデコー
ド方法を説明する図である。
ド方法を説明する図である。
【図13】本実施の形態に係る変調部における変調結果
を示すタイミングチャートである。
を示すタイミングチャートである。
───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 2C362 AA03 AA22 AA32 BA56 BA66 BA67 CA09 CA12 CB04 CB08 2H076 AB05 AB06 AB12 AB22 AB67 DA36 5C072 AA03 HA02 HA06 HA13 HB06 UA16 UA20 XA01 XA05 5C074 BB03 CC22 CC26 DD07 DD11 DD16 EE02 EE06 GG09 HH02 5C077 NN17 NP07 PQ01 PQ04 PQ05 PQ22 TT03
Claims (9)
- 【請求項1】 入力する画素クロックの周期を略等分す
る時間だけ前記画素クロック信号を遅延させる複数の遅
延回路を直列に接続した可変遅延手段と、 前記複数の遅延回路の最初及び最終段の遅延回路の出力
信号と、前記入力する画素クロックとの位相差に応じて
前記可変遅延手段における前記複数の遅延回路のそれぞ
れの遅延時間を制御する遅延時間制御手段と、 二分された複数ビットの画素データのそれぞれをデコー
ドして当該画素のデータの元のビット数の画素データを
生成するデコード手段と、 前記複数の遅延回路のそれぞれから出力されるクロック
信号と前記デコード手段で生成された前記画素データを
基にパルス幅変調信号を生成するパルス発生手段と、を
有することを特徴とする画像処理装置。 - 【請求項2】 前記複数の遅延回路の個数は8個であ
り、前記画素データは8ビットであることを特徴とする
請求項1に記載の画像処理装置。 - 【請求項3】 前記遅延時間制御手段は、前記複数の遅
延回路の最初の遅延回路の遅延時間と、前記最終段の遅
延回路の出力信号と前記入力する画素クロックの位相差
に相当する時間が略等しくなるように遅延時間を制御す
ることを特徴とする請求項1又は2に記載の画像処理装
置。 - 【請求項4】 前記画像処理装置は、電子写真方式の画
像記録装置における半導体レーザを駆動するためのパル
ス幅変調信号を生成することを特徴とする請求項1乃至
3のいずれか1項に記載の画像処理装置。 - 【請求項5】 前記パルス幅変調信号は、入力する画素
クロックに対して右側或は左側からドットを成長させる
パルス幅変調信号であることを特徴とする請求項4に記
載の画像処理装置。 - 【請求項6】 複数のレーザ光を走査して画像を形成す
る画像形成装置であって、 複数のレーザ光を発生する複数のレーザ光発生手段と、 画素クロックに同期して入力される多値画素データを格
納する格納手段と、 前記画素クロックの周期を略等分する時間だけ前記画素
クロック信号を遅延させる複数の遅延回路を直列に接続
した可変遅延手段と、 前記複数の遅延回路の最初及び最終段の遅延回路の出力
信号と、前記入力する画素クロックとの位相差に応じて
前記可変遅延手段における前記複数の遅延回路のそれぞ
れの遅延時間を制御する遅延時間制御手段と、 前記多値画素データのビット数を前記複数のレーザ光発
生手段の数に対応して等分したビット数の多値画素デー
タのそれぞれに基づいて、前記多値画素データの元のビ
ット数の画素データを生成するデータ生成手段と、 前記複数の遅延回路のそれぞれから出力されるクロック
信号と前記データ生成手段で生成された前記画素データ
を基に、前記複数のレーザ光発生手段のそれぞれに対応
するパルス幅変調信号を生成するパルス発生手段と、 前記パルス幅変調信号に応じて前記複数のレーザ光発生
手段のそれぞれを駆動する駆動手段と、を有することを
特徴とする画像形成装置。 - 【請求項7】 前記複数のレーザ光発生手段の数は2個
で、前記複数の遅延回路の個数は8個であり、前記画素
データは8ビットであることを特徴とする請求項6に記
載の画像形成装置。 - 【請求項8】 前記遅延時間制御手段は、前記複数の遅
延回路の最初の遅延回路の遅延時間と、前記最終段の遅
延回路の出力信号と前記入力する画素クロックの位相差
に相当する時間が略等しくなるように遅延時間を制御す
ることを特徴とする請求項6又は7に記載の画像形成装
置。 - 【請求項9】 前記パルス幅変調信号は、入力する画素
クロックに対して右側或は左側からドットを成長させる
パルス幅変調信号であることを特徴とする請求項6乃至
8のいずれか1項に記載の画像形成装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000193170A JP2002011901A (ja) | 2000-06-27 | 2000-06-27 | 画像処理装置及び画像形成装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000193170A JP2002011901A (ja) | 2000-06-27 | 2000-06-27 | 画像処理装置及び画像形成装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2002011901A true JP2002011901A (ja) | 2002-01-15 |
Family
ID=18692209
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000193170A Withdrawn JP2002011901A (ja) | 2000-06-27 | 2000-06-27 | 画像処理装置及び画像形成装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2002011901A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN107800978A (zh) * | 2017-10-26 | 2018-03-13 | 天津大学 | 异步复位同步读出的pwm像素架构 |
-
2000
- 2000-06-27 JP JP2000193170A patent/JP2002011901A/ja not_active Withdrawn
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN107800978A (zh) * | 2017-10-26 | 2018-03-13 | 天津大学 | 异步复位同步读出的pwm像素架构 |
CN107800978B (zh) * | 2017-10-26 | 2020-05-12 | 天津大学 | 异步复位同步读出的pwm像素架构 |
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Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
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