JP2002011901A - 画像処理装置及び画像形成装置 - Google Patents

Abstract

(57)【要約】 【課題】 多値画素データに基づいて複数のレーザ光発
生手段のそれぞれを駆動するパルス幅変調信号を生成し
て画像を形成する。 【解決手段】 デコーダ３は、２つの半導体レーザの個
数に応じて８ビット画素データを２分した画素データを
入力し、各半導体レーザ用にそれぞれ８ビットの画素デ
ータを生成する。変調部６，７は、入力する画素クロッ
クの周期を略８等分する時間だけ遅延させる複数の遅延
回路を直列に接続した多相クロック発生部１，２から発
生されるクロック信号に同期して、デコーダ３から出力
される各８ビットの画素データを基に、各半導体レーザ
に対応するパルス幅変調信号（ＭＯＤ１，ＭＯＤ２）を
生成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、多値の画素データ
を入力してパルス幅変調信号を生成する画像処理装置に
関するもので、特に２つの半導体レーザを有し、それぞ
れ独立に画素データが与えられ２つの水平ラインを同時
に画像形成する電子写真方式の画像形成装置に関するも
のである。

【０００２】

【従来の技術】マルチレーザ方式、例えば２レーザ方式
の電子写真素装置のレーザ駆動部のブロック図を図２に
示す。図２において、ＬＤａ、ＬＤｂは半導体レーザで
あり、ＰＤはＬＤａ、ＬＤｂから出射されるレーザ光の
光量を検出するためのフォトディテクタである。半導体
レーザＬＤａ、ＬＤｂから出射されたレーザビームは、
ポルゴンミラーにより反射されてＢＤミラー、感光ドラ
ム上を走査する。この走査方向を主走査方向という。こ
のレーザビームがＢＤミラー上を走査すると反射されて
ＢＤ信号検出部に入射され、光電変換されてＢＤ信号が
発生される。このＢＤ信号は、主走査方向の同期信号
（水平同期信号）となり、このＢＤ信号は同期クロック
発生部に同期信号として入力される。同期クロック発生
部では、入力される非同期のクロック信号を、ＢＤ信号
に同期精度Ｊで同期させた同期クロック信号を発生す
る。この同期精度は、電子写真装置では画像品質確保の
ため、一般的には画素クロック周期の１／８程度が必要
である。

【０００３】この同期クロック信号に同期して、例えば
ＦＩＦＯメモリ等から画素データが読み出されビデオデ
ータとして出力される。この場合、ＦＩＦＯメモリから
の出力データは画素変調部に供給される。画素変調部に
は同期クロック信号も入力されており、入力されたビデ
オデータを、この同期クロックに同期して、半導体レー
ザＬＤａ、ＬＤｂのオン時間を制御するＰＷＭ信号に変
調して出力する。この画素変調部からの出力に応じて、
各ＬＤドライバは、それぞれ接続された半導体レーザＬ
Ｄａ，ＬＤｂのオン／オフを制御する。また半導体レー
ザＬＤａ、ＬＤｂは、ＰＤにより検出された光量が所望
の値となるように自動光量制御（ＡＰＣ）が掛けられて
いる。

【０００４】電子写真装置で記録される画像は通常は６
００ｄｐｉが基本であるが、高解像度が必要なプリンタ
モードなどでは２４００ｄｐｉ化処理が行われている。
また、階調が必要な場合は面積階調法がとられ、２４０
０ｄｐｉ化された解像度で面積階調を行っている。

【０００５】

【発明が解決しようとしている課題】このような２レー
ザ方式の電子写真装置では、カラー画像では２４００ｄ
ｐｉであり、更に階調を得ようとすると、マトリックス
サイズを大きくしなくてはならない。このような場合に
は、解像度とのバランスが崩れて画像の品質がとれない
ので、更に、レーザ照射時間の制御単位を小さくする必
要がある。

【０００６】入力されるビデオデータのビット数を８ビ
ットとすると、２レーザ方式では、１レーザ当り４ビッ
トとなる。ディザ法のような面積階調法には、画素の右
または左から成長するＰＷＭにより階調制御することが
有効であるが、４ビットビデオデータのうち、右／左に
１ビットを使用し、残り３ビットをデコードすると０〜
７間での値を取り得る。

【０００７】図３は、４ビットを使った２４００ｄｐｉ
処理、右／左ＰＷＭのタイミングチャートを示す図であ
る。

【０００８】図３に示すように、ＰＷＭのときは右／左
ＰＷＭのいずれにおいても、解像度６００ｄｐｉの画素
を７分割しかできないため、２４００ｄｐｉ化処理の画
素変調位相と独立に、２つの半導体レーザの対する画素
信号を生成するのは複雑で実現困難である。デジタルの
処理では通常２nでデータ処理することが一般的である
ので、右／左それぞれ４ビットデータで、右／左とも８
分割のＰＷＭと、２４００ｄｐｉ化処理を行うことがで
きる回路の実現が望まれていた。

【０００９】本発明は上記従来例に鑑みてなされたもの
で、入力する画素データに基づいて複数のパルス幅変調
信号を生成できる画像処理装置を提供することを目的と
する。

【００１０】また本発明の目的は、多値画素データに基
づいて複数のレーザ光発生手段のそれぞれを駆動するパ
ルス幅変調信号を生成して画像を形成する画像形成装置
を提供することにある。

【００１１】また本発明の目的は、複数のレーザ光発生
手段を有し、各レーザ光により形成されるドットを右又
は左側から成長させて画像を形成できる画像形成装置を
提供することにある。

【００１２】

【課題を解決するための手段】上記目的を達成するため
に本発明の画像処理装置は以下のような構成を備える。
即ち、入力する画素クロックの周期を略等分する時間だ
け前記画素クロック信号を遅延させる複数の遅延回路を
直列に接続した可変遅延手段と、前記複数の遅延回路の
最初及び最終段の遅延回路の出力信号と、前記入力する
画素クロックとの位相差に応じて前記可変遅延手段にお
ける前記複数の遅延回路のそれぞれの遅延時間を制御す
る遅延時間制御手段と、二分された複数ビットの画素デ
ータのそれぞれをデコードして当該画素のデータの元の
ビット数の画素データを生成するデコード手段と、前記
複数の遅延回路のそれぞれから出力されるクロック信号
と前記デコード手段で生成された前記画素データを基に
パルス幅変調信号を生成するパルス発生手段と、を有す
ることを特徴とする。

【００１３】上記目的を達成するために本発明の画像形
成装置は以下のような構成を備える。即ち、複数のレー
ザ光を走査して画像を形成する画像形成装置であって、
複数のレーザ光を発生する複数のレーザ光発生手段と、
画素クロックに同期して入力される多値画素データを格
納する格納手段と、前記画素クロックの周期を略等分す
る時間だけ前記画素クロック信号を遅延させる複数の遅
延回路を直列に接続した可変遅延手段と、前記複数の遅
延回路の最初及び最終段の遅延回路の出力信号と、前記
入力する画素クロックとの位相差に応じて前記可変遅延
手段における前記複数の遅延回路のそれぞれの遅延時間
を制御する遅延時間制御手段と、前記多値画素データの
ビット数を前記複数のレーザ光発生手段の数に対応して
等分したビット数の多値画素データのそれぞれに基づい
て、前記多値画素データの元のビット数の画素データを
生成するデータ生成手段と、前記複数の遅延回路のそれ
ぞれから出力されるクロック信号と前記データ生成手段
で生成された前記画素データを基に、前記複数のレーザ
光発生手段のそれぞれに対応するパルス幅変調信号を生
成するパルス発生手段と、前記パルス幅変調信号に応じ
て前記複数のレーザ光発生手段のそれぞれを駆動する駆
動手段と、を有することを特徴とする。

【００１４】

【発明の実施の形態】以下、添付図面を参照して本発明
の好適な実施の形態を詳細に説明する。

【００１５】図１は、本発明の実施の形態に係る画像処
理回路の構成を示すブロック図で、この回路は、例えば
図２に示す画素変調部で使用されるのが望ましい。尚、
以下の説明では、図２における電子写真方式の記録装置
の場合で説明するが、本発明はこれに限定されるもので
なく、他の一般的な画素変調回路にも適用可能である。

【００１６】図１において、ＳＣＫ１，ＳＣＫ２は、各
半導体レーザに対応した主走査の同期信号に同期した同
期クロックで、同期クロック発生部から供給されてお
り、これら同期クロックＳＣＫ１，ＳＣＫ２は、その周
期が１画素に相当している画素クロックである。ＶＤＡ
Ｔ１，ＶＤＡＴ２は、これらＳＣＫ１，ＳＣＫ２に同期
して、例えばＦＩＦＯメモリ等から読み出された、各半
導体レーザに対応する４ビットのビデオデータである。
これらＳＣＫ１，ＳＣＫ２のそれぞれは、多相クロック
発生部１，２に入力される。

【００１７】３はデコーダで、各半導体（ＬＤａ，ＬＤ
ｂ）のビデオデータに対応した各４ビットデータを、８
ビットのデータ（Ｄｄ１，Ｄｄ２）に変換している。
４，５はラッチ部で、各半導体レーザに対応して設けら
れ、それぞれデコーダ３により変換された８ビットデー
タを入力してラッチする。６，７は変調部で、各半導体
レーザに対応して設けられ、それぞれ８ビットデータを
変調した変調信号ＭＯＤ１（半導体レーザＬＤａ用），
ＭＯＤ２（半導体レーザＬＤｂ用）を出力している。

【００１８】図６は、多相クロック発生部１（２）の構
成を示すブロック図である。尚、この多相クロック発生
部１の構成は多相クロック発生部２の構成と同じである
ため、その説明を省略する。また以下の説明でも、クロ
ック信号ＳＣＫ１を入力する多相クロック発生部１の場
合で説明するが、ＳＣＫ２を入力する多相クロック発生
部２における動作も同様であるため、その説明を省略す
る。

【００１９】多相クロック発生部３に入力されたクロッ
ク信号ＣＫＸ（ＳＣＫ）は、可変遅延群１６（ｄｌ1〜
ｄｌ7：16-1〜16-7）及び論理ゲート１１及び１２に供
給される。可変遅延群１６は、それぞれが同一の構成
で、同一の遅延量（遅延時間）の可変遅延回路（１６−
１〜１６−７）が７個、直列に接続されたものである。

【００２０】図９は、各可変遅延回路ｄｌの構成例を示
す回路図で、他の可変遅延回路の構成も同様である。

【００２１】図９において、Ｑ１、Ｑ２は同電流値の電
流を流す電流源として機能しているＦＥＴである。これ
から供給される電流値は、ＶＢＰおよびＶＢＮの電圧値
で制御される。いまＩＮ端子にクロック信号が入力され
ると、Ｑ２、Ｑ３よりなるインバータにより反転され
る。このときＱ２、Ｑ３のドライブ電流は、定電流源Ｑ
１、Ｑ４の電流値で決定されており、Ａ点の寄生容量の
充放電による時間がその電流値で可変できる。Ｑ２、Ｑ
３により反転された信号は、Ｑ５、Ｑ６のインバータに
より再び反転及び波形整形されて出力される。尚、可変
遅延群１６の各可変遅延回路16-1〜16-7には、それぞれ
ＶＢＰ，ＶＢＮ電圧が接続され、同一の遅延量に制御さ
れている。

【００２２】次に、この遅延量制御について説明する。

【００２３】この遅延量は、１番目の可変遅延回路ｄｌ
1の出力ＳＣＫ(1)と入力クロックＣＫＸ（ＳＣＫ(0)）
と７番目（最後）の可変遅延回路ｄｌ7の出力信号ＳＣ
Ｋ(7)が入力される論理ゲート１１及び１２により検出
される。ここで論理ゲート１１はＮＡＮＤゲートであ
り、一方の入力端子には、入力したクロック信号ＳＣＫ
(0)が、もう一方の入力端子には１番目の可変遅延回路
ｄｌ1の出力信号ＳＣＫ(1)を反転した信号が入力され
る。また論理ゲート１２はＡＮＤゲートであり、一方の
入力端子には、入力したクロック信号ＳＣＫ(0)の反転
信号が、もう一方の入力端子には７番目の可変遅延回路
ｄｌ7の出力信号ＳＣＫ(7)が入力される。これら論理ゲ
ート１１、１２の出力はチャージポンプ（ＣＰ）１３に
供給される。

【００２４】この動作を説明するためのタイミングチャ
ートを図７に示す。尚、図７において、ＳＣＫ１(1)，
ＳＣＫ１(7)は、多相クロック発生部１に入力されるク
ロック信号ＳＣＫ１に基づく信号であることを示してい
る。

【００２５】図８は、チャージポンプ１３の回路構成例
を示す図である。

【００２６】図８において、Ｑ１０は基準電圧ＶＢ２に
より駆動される定電流源として機能するＦＥＴである。
Ｑ２１のゲートには、ＮＡＮＤゲート１１の出力信号Ｃ
が接続されており、この信号Ｃがロウレベルの区間、即
ち、１番目の可変遅延回路ｄｌ1の遅延量に相当する時
間だけオンし、コンデンサＣ１を充電する（図７のＴ
１）。またＱ２２ゲートにはＡＮＤゲート１２の出力信
号Ｐが入力されており、この信号Ｐがハイレベルの区
間、即ち、７番目の可変遅延回路ｄｌ7の出力と入力ク
ロック信号ＳＣＫ１(0)、ＳＣＫ２(0)との位相差に相当
する時間だけオンし、この間にコンデンサＣ１を放電す
る（図７のＴ２）。尚、Ｑ１６、Ｑ１７、Ｑ１８、Ｑ１
９は、Ｑ２０、Ｑ２１、Ｑ２２、Ｑ２３と同一に構成さ
れているコピーである。

【００２７】Ｑ２３、Ｑ１９のゲート電圧は、定電流源
Ｑ１０の電流値によって決定されている。Ｑ２０、Ｑ１
６のゲートには、Ｑ１５のゲート及びソースが接続され
ている。Ｑ１５はアンプの出力であり、Ｑ１２、Ｑ１３
で構成されるアンプには、基準電圧（ＶＣＣ／２）とＱ
１７及びＱ１８のドレインが接続されている。Ｑ１７と
Ｑ１８のドレイン電流は、Ｑ１６を流れる電流とＱ１９
を流れる電流との関係で決定され、Ｉ（Ｑ１６）＞Ｉ
（Ｑ１９）の場合は上昇し、Ｉ（Ｑ１６）＜Ｉ（Ｑ１
９）の場合は下降する。即ち、Ｉ（Ｑ１６）＝Ｉ（Ｑ１
９）の点で安定するようにフィードバックがかかってお
り、チャージポンプ１３の充放電電流を等しくしてい
る。従って、チャージポンプ１３の出力電圧Ｖｃｐは、
“１番目の可変遅延回路ｄｌ1（16-1）の遅延量に相当
する時間”と、“７番目の可変遅延回路ｄｌ7（16-7）
の出力と入力クロック信号ＳＣＫ(0)との位相差に相当
する時間”が等しいときに安定する。

【００２８】前述したように、可変遅延回路１６−１〜
１６−７の各遅延量は同一である。ここで最終段の遅延
回路ｄｌ7(16-7)の出力と入力クロックＳＣＫ(0)との位
相差が、可変遅延回路１６の遅延量と等しく制御された
ということは、入力クロックに対する７個の可変遅延回
路（16-1〜16-7）の遅延量が、入力クロック周期の１／
８に制御されたといえる。

【００２９】チャージポンプ１３の出力電圧Ｖｃｐは、
ローパスフィルタ（ＬＰＦ）１４で平滑化され、バイア
ス変換回路（Ｉｅｒｒ）１５により可変遅延回路１６の
遅延量を制御するための制御電圧ＶＢＰ，ＶＢＮに変換
されて遅延回路１６に供給される。これにより可変遅延
回路１６の遅延量が制御されている。

【００３０】図１０は、このバイアス変換回路（Ｉｅｒ
ｒ）１５の構成例を示す回路図である。

【００３１】図１０において、入力されたＬＰＦ１４の
出力電圧Ｖｅは、電圧電流変換アンプで誤差電流（Ｑ３
７のドレイン電流）に変換され、基準電圧ＶＢ２で与え
られる定電流源Ｑ４０のドレイン電流に、この誤差電流
が加減算される。こうして誤差電流が加算された電流値
がＱ４１に流れ、以下図８の構成と同じ回路を通過し
て、Ｑ４７，Ｑ４８に同電流を流すように制御されたＰ
チャンネル用制御電圧ＶＢＰ、Ｎチャンネル用制御電圧
ＶＢＮが出力される。

【００３２】このようにして、可変遅延回路１６の遅延
量を制御する制御電圧ＶＢＰ，ＶＢＮが作成されて可変
遅延回路１６に供給される。

【００３３】次に再び図１に戻り、各半導体に対応する
ビデオデータＶＤＡＴ１，ＶＤＡＴ２は、デコーダ３に
入力される。更にこのデコーダ３には、変調モード信号
ＰＷＭが入力されている。このデコーダ３は、図１２に
示す真理値表の様に、入力４ビットデータＶＤＡＴ１
（ＶＤＡＴ２）及び変調モード信号ＰＷＭの信号レベル
に応じて、８ビットデータＤｄ1（７：０），Ｄｄ2
（７：０）に変換する。このデコーダ３の出力データＤ
ｄ1（７：０）、Ｄｄ2（７：０）は、それぞれラッチ部
４，５に入力される。

【００３４】これらラッチ部４（５）は、Ｄタイプのフ
リップフロップ（ＤＦＦ）で構成され、このＤＦＦのデ
ータ端子には、Ｄｄ1（７：０）（Ｄｄ2（７：０））が
供給され、クロック端子にはＳＣＫ１(0)（ＳＣＫ２
(0)）が接続されている。

【００３５】ラッチ部４，５にラッチされた８ビットデ
ータＤ1（７：０）、Ｄ2（７：０）は、それぞれ変調部
６，７に入力される。

【００３６】この変調部６（７）の構成例を図１１に示
す。

【００３７】図１１において、変調部６を例に取ると、
３入力ＡＮＤゲート１７〜２４の３入力端子のうち１つ
は反転入力端子である。ここでＡＮＤゲート１７の第１
の入力端子には、ラッチ部４の出力Ｄ１(0)が接続され
ており、第２の入力端子にはＳＣＫ１(0)が、第３の反
転入力端子にはＳＣＫ１(1)が接続されており、このＡ
ＮＤゲート１７の出力信号Ｒ(8)は、ＯＲゲート２５の
入力端子に接続されている。またＡＮＤゲート１８の第
１の入力端子にはラッチ出力Ｄ１(1)が接続されてお
り、第２の入力端子にはＳＣＫ１(1)が、第３の反転入
力端子にはＳＣＫ１(2)がそれぞれ接続されており、こ
のＡＮＤゲート１８の出力信号Ｒ(7)はＯＲゲート２５
の入力端子に接続されている。以下、同様にＡＮＤゲー
ト１９〜２４に関しても図１１に示すように配線されて
おり、ＯＲゲート２５には、これらＡＮＤゲート１９〜
２４からの信号Ｒ(6)〜Ｒ(1)が入力されている。但し、
第８のＡＮＤゲート２４の第３の反転入力端子にはＳＣ
Ｋ(0)が入力されている。このように信号Ｒ(1)〜Ｒ(8)
を入力する８入力ＯＲゲート２５の出力ＭＯＤ１が変調
出力となる。

【００３８】ここで、変調部７は変調部６と同じ構成で
あり、入力信号Ｄ(0)〜Ｄ(7)とクロック信号ＳＣＫが、
Ｄ２（７：０）とＳＣＫ２（７：０）となるだけである
ので、その説明を省略する。

【００３９】図４は、本実施の形態に係る変調部６の動
作を説明するタイミングチャート、図５は、同じく本実
施の形態に係る変調部７の動作を説明するタイミングチ
ャートである。

【００４０】図４及び図５において、対応するビットの
値が“１”の場合におけるＡＮＤゲート１７〜２４の各
出力Ｒ(i)（i:i=1〜8）が示されている。これらの図に
おいて、クロック信号ＳＣＫの１周期が８個に分割され
て、これら各分割された１／８周期に対応するデータＤ
(i)の値に応じて、８ビットデータが変調されるのがわ
かる。

【００４１】図１３（Ａ）（Ｂ）は、本実施の形態に係
る変調部６，７のそれぞれの出力信号ＭＯＤ１（ＭＯＤ
２）のタイミングチャートである。

【００４２】図１３（Ａ）は、変調モード信号ＰＷＭ＝
１のとき、各半導体に対応する４ビットデータＶＤＡＴ
１，ＶＤＡＴ２のそれぞれに対する２４００ｄｐｉ化処
理出力ＰＷＭパターンを示し、図１３（Ｂ）は、ＰＷＭ
＝０のときに、各半導体に対応する４ビットデータＶＤ
ＡＴ１，ＶＤＡＴ２のそれぞれに対するＰＷＭパターン
を示している。

【００４３】以上説明したように、入力４ビットデータ
に対して２４００ｄｐｉ化処理と、画素周期を１／８に
分割したＰＷＭを実現でき、８ビットバスを介して２つ
の半導体レーザを駆動して画像形成を行う電子写真装置
を構成できる。

【００４４】なお本発明は、複数の機器（例えばホスト
コンピュータ、インターフェース機器、リーダ、プリン
タなど）から構成されるシステムに適用しても、一つの
機器からなる装置（例えば、複写機、ファクシミリ装置
など）に適用してもよい。

【００４５】また本発明の目的は、前述した実施形態の
機能を実現するソフトウェアのプログラムコードを記録
した記憶媒体（または記録媒体）を、システムあるいは
装置に供給し、そのシステムあるいは装置のコンピュー
タ（またはＣＰＵやＭＰＵ）が記憶媒体に格納されたプ
ログラムコードを読み出し実行することによっても達成
される。この場合、記憶媒体から読み出されたプログラ
ムコード自体が前述した実施形態の機能を実現すること
になり、そのプログラムコードを記憶した記憶媒体は本
発明を構成することになる。また、コンピュータが読み
出したプログラムコードを実行することにより、前述し
た実施形態の機能が実現されるだけでなく、そのプログ
ラムコードの指示に基づき、コンピュータ上で稼働して
いるオペレーティングシステム（ＯＳ）などが実際の処
理の一部または全部を行い、その処理によって前述した
実施形態の機能が実現される場合も含まれる。

【００４６】さらに、記憶媒体から読み出されたプログ
ラムコードが、コンピュータに挿入された機能拡張カー
ドやコンピュータに接続された機能拡張ユニットに備わ
るメモリに書込まれた後、そのプログラムコードの指示
に基づき、その機能拡張カードや機能拡張ユニットに備
わるＣＰＵなどが実際の処理の一部または全部を行い、
その処理によって前述した実施形態の機能が実現される
場合も含まれる。

【００４７】以上説明したように本実施の形態によれ
ば、８ビットデータ入力の２レーザ方式の電子写真装置
において、１レーザ当たりの画像データ４ビットを“全
０”、“右（１〜７）”、“全１”、“左（１〜７）の
情報を含む８ビットデータに変換することにより、１画
素周期Ｔｏを８分割し、右又は左方向からドットを成長
させる（右／左成長）画素データを生成するＰＷＭを実
現できる。

【００４８】また、２４００ｄｐｉ化処理回路において
も、この８分割の右／左成長ＰＷＭ回路が兼用可能であ
るので、追加されるのは僅かなデータのデコーダ部だけ
であるため、追加される回路規模を最小限にできる。

【００４９】

【発明の効果】以上説明したように本発明によれば、入
力する画素データに基づいて複数のパルス幅変調信号を
生成できる。

【００５０】また本発明によれば、多値画素データに基
づいて複数のレーザ光発生手段のそれぞれを駆動するパ
ルス幅変調信号を生成して画像を形成できる。

【００５１】また本発明によれば、複数のレーザ光発生
手段を有し、各レーザ光発生手段からのレーザ光により
形成されるドットを右又は左側から成長させて画像を形
成できるという効果がある。

【図面の簡単な説明】

【図１】本実施の形態に係る電子写真方式の画像形成装
置における画素変調回路の構成を説明するブロック図で
ある。

【図２】２レーザ方式を採用した電子写真装置の画像変
調を説明するブロック図である。

【図３】本発明の課題を説明するためのタイミングチャ
ートである。

【図４】本実施の形態に係る変調部６の動作を説明する
タイミングチャートである。

【図５】本実施の形態に係る変調部７の動作を説明する
タイミングチャートである。

【図６】本実施の形態に係る多相クロック発生部の構成
を示すブロック図である。

【図７】本実施の形態に係るチャージポンプにおける動
作を説明するタイミングチャートである。

【図８】本実施の形態に係るチャージポンプの回路例を
示す回路図である。

【図９】本実施の形態に係る可変遅延回路の回路例を示
す図である。

【図１０】本実施の形態に係るバイアス変換回路の回路
例を示す図である。

【図１１】本実施の形態に係る変調部の回路例を示す図
である。

【図１２】本実施の形態に係るデコーダにおけるデコー
ド方法を説明する図である。

【図１３】本実施の形態に係る変調部における変調結果
を示すタイミングチャートである。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2C362 AA03 AA22 AA32 BA56 BA66 BA67 CA09 CA12 CB04 CB08 2H076 AB05 AB06 AB12 AB22 AB67 DA36 5C072 AA03 HA02 HA06 HA13 HB06 UA16 UA20 XA01 XA05 5C074 BB03 CC22 CC26 DD07 DD11 DD16 EE02 EE06 GG09 HH02 5C077 NN17 NP07 PQ01 PQ04 PQ05 PQ22 TT03

Claims (9)

【特許請求の範囲】
1. 【請求項１】 入力する画素クロックの周期を略等分す
   る時間だけ前記画素クロック信号を遅延させる複数の遅
   延回路を直列に接続した可変遅延手段と、 前記複数の遅延回路の最初及び最終段の遅延回路の出力
   信号と、前記入力する画素クロックとの位相差に応じて
   前記可変遅延手段における前記複数の遅延回路のそれぞ
   れの遅延時間を制御する遅延時間制御手段と、 二分された複数ビットの画素データのそれぞれをデコー
   ドして当該画素のデータの元のビット数の画素データを
   生成するデコード手段と、 前記複数の遅延回路のそれぞれから出力されるクロック
   信号と前記デコード手段で生成された前記画素データを
   基にパルス幅変調信号を生成するパルス発生手段と、を
   有することを特徴とする画像処理装置。
2. 【請求項２】 前記複数の遅延回路の個数は８個であ
   り、前記画素データは８ビットであることを特徴とする
   請求項１に記載の画像処理装置。
3. 【請求項３】 前記遅延時間制御手段は、前記複数の遅
   延回路の最初の遅延回路の遅延時間と、前記最終段の遅
   延回路の出力信号と前記入力する画素クロックの位相差
   に相当する時間が略等しくなるように遅延時間を制御す
   ることを特徴とする請求項１又は２に記載の画像処理装
   置。
4. 【請求項４】 前記画像処理装置は、電子写真方式の画
   像記録装置における半導体レーザを駆動するためのパル
   ス幅変調信号を生成することを特徴とする請求項１乃至
   ３のいずれか１項に記載の画像処理装置。
5. 【請求項５】 前記パルス幅変調信号は、入力する画素
   クロックに対して右側或は左側からドットを成長させる
   パルス幅変調信号であることを特徴とする請求項４に記
   載の画像処理装置。
6. 【請求項６】 複数のレーザ光を走査して画像を形成す
   る画像形成装置であって、 複数のレーザ光を発生する複数のレーザ光発生手段と、 画素クロックに同期して入力される多値画素データを格
   納する格納手段と、 前記画素クロックの周期を略等分する時間だけ前記画素
   クロック信号を遅延させる複数の遅延回路を直列に接続
   した可変遅延手段と、 前記複数の遅延回路の最初及び最終段の遅延回路の出力
   信号と、前記入力する画素クロックとの位相差に応じて
   前記可変遅延手段における前記複数の遅延回路のそれぞ
   れの遅延時間を制御する遅延時間制御手段と、 前記多値画素データのビット数を前記複数のレーザ光発
   生手段の数に対応して等分したビット数の多値画素デー
   タのそれぞれに基づいて、前記多値画素データの元のビ
   ット数の画素データを生成するデータ生成手段と、 前記複数の遅延回路のそれぞれから出力されるクロック
   信号と前記データ生成手段で生成された前記画素データ
   を基に、前記複数のレーザ光発生手段のそれぞれに対応
   するパルス幅変調信号を生成するパルス発生手段と、 前記パルス幅変調信号に応じて前記複数のレーザ光発生
   手段のそれぞれを駆動する駆動手段と、を有することを
   特徴とする画像形成装置。
7. 【請求項７】 前記複数のレーザ光発生手段の数は２個
   で、前記複数の遅延回路の個数は８個であり、前記画素
   データは８ビットであることを特徴とする請求項６に記
   載の画像形成装置。
8. 【請求項８】 前記遅延時間制御手段は、前記複数の遅
   延回路の最初の遅延回路の遅延時間と、前記最終段の遅
   延回路の出力信号と前記入力する画素クロックの位相差
   に相当する時間が略等しくなるように遅延時間を制御す
   ることを特徴とする請求項６又は７に記載の画像形成装
   置。
9. 【請求項９】 前記パルス幅変調信号は、入力する画素
   クロックに対して右側或は左側からドットを成長させる
   パルス幅変調信号であることを特徴とする請求項６乃至
   ８のいずれか１項に記載の画像形成装置。