JP2001524753A - ダメージフリー被覆刻設堆積法 - Google Patents

ダメージフリー被覆刻設堆積法

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Abstract

(57)【要約】 堆積層のイオンが衝突することによって浸食および汚染されないように、刻設された層が適用された表面が保護される、イオン堆積スパッタリング法を用いて刻設された材料層を半導体の特徴表面に適用する方法であって、ａ）刻設された層の第１の部分を、前記刻設された層が適用される表面が前記半導体の特徴の性能または寿命に有害な量で浸食または汚染されない程度に基板バイアスを十分低くして適用するステップと、ｂ）前記刻設された層の次の部分を、さらなる層材料を堆積させながら、前記第１の部分からの形状を刻設することができる程度に基板バイアスを十分高くして適用するステップとを含む半導体の特徴表面に刻設された材料層を適用する方法が開示されている。この方法は、半導体の特徴表面上にバリヤ層、ウェッティング層、および導電層を刻設するのに特に適しており、導電層が銅である場合は特に有益である。バリヤ層を適用する際、標準的なスパッタリング技術かもしくはイオン堆積プラズマ法を用いて、バリヤ層材料の第１の部分が基板表面上に堆積されているが、このときさらに、デバイス性能または寿命に有害な量でイオンに衝突された表面がスパッタリングされない程度に十分低い基板バイアス電圧（印加されていない基板電圧を含む）をかける。引き続き、バリヤ層材料の第１の部分をリスパッタリング（刻設）させる、より高い基板バイアス電圧で、イオン堆積スパッタリングを用いてバリヤ材料の第２の部分を適用しながら、新しい堆積材料のより異方性な堆積が可能となる。バリヤ層を参照して上述したものと同じ刻設技術を用いて、特徴に適用される導電材料、特に銅のシード層が形成される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、下地表面へのダメージや汚染の可能性をなくすか、もしくはその可
能性をかなり低下させるように、高アスペクト比の半導体特徴（ｆｅａｔｕｒｅ
ｓ）の壁を覆う刻設された被覆（ｓｃｕｌｐｔｕｒｅｄ ｃｏａｔｉｎｇ）をス
パッタリングする方法に関する。
【０００２】
【従来の技術】
半導体のパターン化された金属特徴の特徴サイズが縮小されるにつれ、当該分
野で既知の技術を用いては、多層冶金処理を施すことが特に困難となっている。
さらに、現在好適な冶金とされるアルミニウムを、それに比べて抵抗率が低くさ
らにエレクトロマイグレーション耐性が高いために、いくつかの応用において銅
に切り替えることも、将来の技術的要求に含まれている。ブランケットメタルを
パターニングするためによく用いられる標準的な反応性イオンエッチング法では
、温度が低い（約２００℃を下回る温度）状態では銅が揮発性の分解物を発生し
ないため、銅を扱う場合には特に困難となる。それに替わる堆積リフトオフ技術
は、銅がリフトオフ溶剤によって腐食しやすければ、銅構造における適応可能性
において制限される。したがって、銅からなる素子を形成するための主要な処理
は、食刻構造であり、埋め込まれた状態のトレンチおよび／またはバイアを充填
する必要がある。
【０００３】 ０．５ミクロン（μ）以下の範囲にある特徴サイズを有する食刻された多層構
造を製造するための通常の工程は、以下の工程からなる。すなわち、誘電体材料
を全面堆積する工程、誘電体材料をパターニングして開口を形成する工程、誘電
体材料の表面全体へバリヤ層を設ける工程、開口を充填するのに十分な厚みをも
つ導電材料を基板へ堆積する工程、化学的技術、機械的技術、もしくは化学機械
研磨などのようなこれらの技術を組み合わせた技術を用いて基板表面から余分に
堆積した導電材料を除去する工程である。特徴サイズがおよそ０．２５μより小
さいものである場合、通常、化学的気相堆積法（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖ
ａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、蒸着法、電気めっき法、もしくはイオン堆
積スパッタリング法から選択された方法を用いて、バリヤ層および／または導電
充填層が堆積される。化学気相成長法は、本質的に完全にコンフォーマルなもの
であるが、特に特徴が高アスペクト比の場合、充填された開口の中心にボイドを
生じる傾向がある。さらに、蒸着源からの汚染物が堆積された導電材料で見つけ
られることが多く、これは密着性や他の膜特性に影響を及ぼす場合がある。蒸着
法は、特徴の深さが浅いものを被覆するには問題はないが、高アスペクト比の特
徴を充填するには、蒸着技術の堆積速度が特に遅く、またステップカバレージが
劣ることもあって、一般に実用的ではない。電気めっき法は、コンタクトバイア
を充填する方法として最近有望視されてきたが、適切なシード層が電気めっきを
施す前に堆積されなければ、電気めっきを施した銅の結晶方向はエレクトロマイ
グレーションを減少させるためには最適なものでなくなる。スパッタリングした
銅を用いて、電気めっきした銅かもしくはＣＶＤを施した銅の充填層が全体に適
用されたシード層を設けることにより、結晶構造が改良されてデバイス特性が向
上する。
【０００４】 銅を用いた応用にどのような技術を用いようとも、それを適用する前に、銅を
隣接する材料に拡散しないようにするバリヤ層を設けることが必要となる。バリ
ヤ層は、連続したもので、かつ銅原子を拡散させてしまうような開口をまったく
含んでいないものである必要がある。バリヤ層が、アスペクト比が３：１よりも
大きいものであり、かつ特徴のサイズが０．５μｍ以下である特徴の表面を被覆
しなければない場合、このようにバリヤ層を連続させて形成することは非常に困
難である。バリヤ層を設けるための好適な方法は、プラズマスパッタリングを用
いた物理的気相堆積法（ＰＶＤ：Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉ
ｔｉｏｎ）であり、この方法を用いると堆積速度が速くなるため、ＰＶＤ法の中
では好ましい方法のものである。蒸着を実行するのに必要な装置が簡単であるた
め、可能であれば、従来のプラズマスパッタリングが使用される。特に小さな特
徴サイズ、例えば０．２５μよりも小さな特徴のサイズが含まれる場合、イオン
堆積プラズマ（ＩＭＰ）スパッタリング技術を用いることが必要な場合がある。
【０００５】 被覆層を刻設するのが困難であるため、高アスペクト比で寸法が小さな特徴に
適合する層がバリヤ層かまたは主に導電層であるかにかかわらず、多くの技術が
開発され、適切な形状を有する被覆層を提供する試みがなされてきた。
【０００６】 １９７４年５月１７日に発行されたＲｕｄｏｌｐｈ Ｅｓｃｈｂａｃｈの米国
特許第５，３１２，５０９号公報には、高純度金属の低温化学気相成長（ＣＶＤ
）用の製造システムが開示されている。さらに詳しく言えば、エッチングされた
パターンを含む半導体基板がプラズマ洗浄され、接着層や核生成シード層でスパ
ッタ被覆されて、ＣＶＤ法を用いて導電層が設けられる。ＣＶＤ法で堆積された
金属は、コンピュータガイダンスシステムを用いて制御されるリアクタと基板の
状態を種々に組み合わせて形成される。このような製造システムは、低温で純銅
をＣＶＤ堆積する際に用いることが推奨されている。
【０００７】 １９８５年４月３０日に発行されたＰｒｅｍ Ｎａｔｈの米国特許第４，５１
４，４３７号公報には、インジウム錫酸化物などの薄膜を基板に堆積させるため
の方法および装置が開示されている。この堆積工程は、電子、半導体、光電池デ
バイスの製造において一つのステップからなる。固体材料源を蒸発させるために
電子ビームが用いられ、反応ガスからイオン化可能なプラズマを供給するために
電磁エネルギーが用いられる。蒸発させた固体材料をプラズマを介して通過させ
ることで、基板に堆積させる前に活性化される。このようにして、固体材料と反
応ガスが励起され、新しく形成された化合物を基板に堆積させる前にそれらを相
互作用させることが容易になる。
【０００８】 １９９０年７月３１に発行されたＬｕ等の米国特許第４，９４４，９６１号公
報には、半導体ウェハなどの基板上に金属もしくは金属合金を部分的にイオン化
したビームで堆積するためのプロセスが記載されている。るつぼの出口でるつぼ
から蒸発した金属が部分的にイオン化され、イオン化された蒸気はバイアスをか
けて基板に引きつけられる。基板温度を制御することで、トレンチやバイアなど
の階段状の表面が非コンフォーマルなカバレージになるとされている。さらに高
い温度が使用される場合、階段状の表面は平坦化される。ここに挙げられた例は
、アルミニウムの堆積であり、非コンフォーマルな堆積法が、約１５０℃から約
２００℃の範囲にある基板温度で実行され、さらに平坦化堆積法が約２５０℃か
ら約３５０℃の範囲にある基板温度で実行されている。
【０００９】 １９９０年１２月１１日に発行された米国特許第４，９７６，８３９号公報に
は、不活性ガスや窒素からなる他のガスに対して１容量％から５容量％の割合の
酸素を含む混合ガスで反応スパッタリングさせて形成した５００Åから２，００
０Åの厚みを有する窒化チタンバリヤ層が開示されている。ここでは、窒化チタ
ンバリヤ層を堆積させる間のシリコン基板の温度は、スパッタリング中約３５０
℃から約５００℃の範囲にあり、窒化チタン膜の抵抗率は、「１００μΩ−ｃｍ
よりも小さい」ものであった。
【００１０】 １９９３年９月２１日に発行されたＢｒａｒｅｎ等の米国特許第５，２４６，
８８５号公報では、高アスペクト比の特徴を充填するためにレーザアブレーショ
ンシステムの使用が提案されている。合金、グレード層および純金属は、エネル
ギービームを用いて２以上の材料からなるターゲットをアブレーションして、あ
る特定の角度でターゲットに衝突させることによって堆積される。アブレーショ
ンされた材料は、主にアブレーションされた材料のイオンからなるプラズマを作
り出すものとされ、プラズマは材料が堆積される予定の表面の方向に高い指向性
をもつようにされる。好適なエネルギービーム源は、ＵＶレーザである。堆積表
面の加熱はビームにより堆積される全エネルギーに制限され、これは最小限に抑
えるべきであるとされている。
【００１１】 Ｊ．Ｖａｃ．Ｓｃｉ．Ｔｅｃｈｎｏｌ．Ｂ．のＶｏｌ．１２，Ｎｏ．１，Ｊａ
ｎ／Ｆｅｂ １９９４で発表されたＳ．Ｍ．ＲｏｓｓｎａｇｅｌおよびＪ．Ｈｏ
ｐｗｏｏｄによる「イオン化されたマグネトロンスパッタリング放電からのメタ
ルイオン堆積（Ｍｅｔａｌ ｉｏｎ ｄｅｐｏｓｉｔｉｏｎ ｆｒｏｍ ｉｏｎ
ｉｚｅｄ ｍａｇｎｅｔｒｏｎ ｓｐｕｔｔｅｒｉｎｇ ｄｉｓｃｈａｒｇｅ）
」と題した１９９３年の論文において、従来のマグネトロンスパッタリングとス
パッタリング陰極と基板間の領域にある高密度の誘電結合ＲＦプラズマを組み合
わせる技術が記載されている。ここで挙げられている例のうちの１つは、反応ス
パッタリングを用いて窒化チタン膜を堆積する例であり、この例ではアルゴンガ
スおよび窒素ガスを組み合わせて形成したプラズマと組み合わせてチタン陰極が
用いられている。生成される膜の抵抗率は、約２００μΩ−ｃｍから約７５μΩ
−ｃｍの範囲のものであり、より低い抵抗率の膜を発生させるためにはイオンエ
ネルギーをさらに大きくしなければならない。しかしながら、イオンエネルギー
を大きくすればするほど、膜にかかる応力もさらに大きくなってしまう。膜の剥
離は７００Åを超える厚みに共通しており、回路外形の特徴での堆積が裂けて層
間剥離することになる。
【００１２】 Ｊ．Ｖａｃ．Ｓｃｉ．Ｔｅｃｈｎｏｌ．Ｂ １４（３），Ｍａｙ／Ｊｕｎ １
９９６のＳ．Ｍ．ＲｏｓｓｎａｇｅｌおよびＪ．Ｈｏｐｗｏｏｄによる「拡散バ
リヤ、接着層およびシード層適用時に原子量の大きい不応性のある薄膜を堆積す
る方法（Ｔｈｉｎ，ｈｉｇｈ ａｔｏｍｉｃ ｗｅｉｇｈｔ ｒｅｆｒａｃｔｏ
ｒｙ ｆｉｌｍ ｄｅｐｏｓｉｔｉｏｎ ｆｏｒ ｄｉｆｆｕｓｉｏｎ ｂａｒ
ｒｉｅｒ，ａｄｈｅｓｉｏｎ ｌａｙｅｒ，ａｎｄ ｓｅｅｄ ｌａｙｅｒ ａ
ｐｐｌｉｃａｔｉｏｎｓ）」と題した論文には、拡散バリヤを堆積させる際、指
向性の程度を制御することが可能な技術が記載されている。さらに詳しく言えば
、この論文にはタンタル（Ｔａ）を堆積させる方法が記載されており、この方法
によりタンタル原子を相互接続用のバイアおよびトレンチの急勾配の側壁に堆積
させることができる。この方法は、堆積する原子の指向性を高めて、低圧で従来
のコリメートされていないマグネトロンスパッタリングを用いる。指向性を高め
るためには、陰極とワークピース表面との間の距離（スロー（ｔｈｒｏｗ））を
長くし、スパッタリング中のアルゴンの圧力を下げる。商用陰極（Ａｐｐｌｉｅ
ｄ Ｍａｔｅｒｉａｌｓ Ｅｎｄｕｒａ（登録商標）クラス：直径３０ｃｍの円
形板陰極）に堆積された膜と回転磁石で規定された浸食経路に対して、２５ｃｍ
のスローは挿間されるコリメータの１．０に近いアスペクト比にほぼ等しいもの
とされる。本願開示において、従来のコリメートされていない低圧マグネトロン
スパッタリングとともにこのような「ロングスロー」技術の使用は、「ガンマス
パッタリング」と呼ばれる。ガンマスパッタリングを用いることで、トレンチの
特徴が０．５μｍ幅のものに対してアスペクト比が２．８：１のトレンチの側壁
上にコンフォーマルな薄い被膜を堆積することができる。しかしながら、ガンマ
スパッタリングされたＴａＮ膜が比較的高い膜の残留圧縮応力を示し、これによ
りＴａ膜または窒化タンタル（例えば、Ｔａ2ＮまたはＴａＮ）膜は下地基板（ 通常、酸化シリコン誘電体）から剥離してしまう可能性がある。その代わりに、
膜が剥離しなくても、膜応力により基板（通常、シリコンウェハ）表面上の特徴
が歪んだり、もしくは薄いウェハが変形してしまうこともある。
【００１３】 １９９４年１０月１１日に発行されたＨｏ等の米国特許第５，３５４，７１２
号公報には、集積回路の相互接続構造を形成するための方法が記載されている。
スパッタリングされる窒化チタン（ＴｉＮ）などの導電材料のバリヤ層が、誘電
体層により画定されるトレンチ表面上に配置されることが好ましい。ＴｉＮによ
り次に金属を堆積するためのシード層が設けられる。ＣＶＤ技術を用いて導電性
のバリヤ層上に銅のコンフォーマル層が選択的に堆積される。
【００１４】 １９９６年１２月１７日に発行されたＪｏｓｈｉ等の米国特許第５，５８５，
７６３号公報には、不応性金属を被せた抵抗率が低い金属導電体のラインおよび
バイアが開示されている。さらに詳しく言えば、物理気相成長法（例えば、蒸着
法またはコリメートスパッタ法）を用いて低抵抗率の金属が設けられ、その後、
不応性の金属キャップの化学気相成長（ＣＶＤ）が施される。推奨されている相
互接続金属には、ＡｌxＣｕy（ここで、ｘおよびｙの合計は１であり、ｘおよび
ｙは共に０以上である）が含まれている。
【００１５】 コリメートスパッタ法に必要な装置は、一般に、時間の経過中コリメータ上に
スパッタリングされる材料の立ち上がりが一定のものであるため、維持および制
御がともに困難なものとなる。コリメートスパッタ法は、１９９５年１２月２６
日に発行されたＡｃｔｏｒ等の米国特許第５，４７８，４５５号公報に記載され
ている。スパッタリングまたは蒸着にかかわらず、基板に到達するスパッタリン
グされた流束が減少するため、コリメートは本質的に堆積処理が低速になる。
【００１６】 １９９７年５月１３日に出願された本発明の出願人による米国特許出願第０８
／８５５，０５９号には、スパッタリング技術を用いて銅で半導体のワークピー
ス表面上の特徴を充填する方法が記載されている。基板表面の温度は、銅層を形
成している間、特定の温度域内に制御される。スパッタリング法は、ガンマスパ
ッタリング法、コヒーレントスパッタリング法、ＩＭＰ（イオンメタルプラズマ
）法や従来のスパッタリング法を含む多数の使用可能なスパッタリング法から選
択され、これらすべてが詳細に記載されている。米国特許出願第０８／８５５，
０５９号の内容全体を参照により本願明細書に引用したものとする。
【００１７】 本発明の譲受人に譲渡され、その内容全体を参照により本願明細書に引用する
１９９５年８月７日に出願されたＸｕ等の米国特許出願第０８／５１１，８２５
号には、キャリア層として作用する窒化チタンからなるバリヤ層を形成する方法
が記載されている。キャリア層により、高アスペクト比のバイア、ホールまたは
トレンチなどの孔を充填して、従来技術の方法と比較して低温でキャリア層上に
設けられる導電膜が平坦化できる。Ｘｕ等の好適な実施形態のキャリア層は、Ｔ
ｉ／ＴｉＮ／Ｔｉからなる３層構造のものであり、これはイオン堆積（またはイ
オンメタルプラズマ）スパッタリング技術を用いて堆積される。本出願の図１に
は、Ｘｕ等のキャリア層を含むコンタクトバイアの断面の略図を示している。さ
らに詳しく言えば、図１は、高アスペクト比の孔１１３に形成された例示的なコ
ンタクト１１８を示している。具体的に言うと、孔１１３のアスペクト比は約５
：１であり、ここで幅寸法１２０は約０．２５μで、寸法１２２は約１．２μで
ある。コンタクト１１８は、少なくとも２つのサブエレメントからなる。すなわ
ち、バリヤ層としても作用するキャリア層１００と、キャリア層１００上に堆積
された導電材料１１９であり、これらはキャリア層が形成された後に残る孔の容
積を充填するためのものである。
【００１８】 キャリア／バリヤ層１００を参照すると、この３層からなる構造は、二酸化シ
リコン層１１１とシリコン基板１１０の両表面上に設けられる前に、ターゲット
からスパッタされ部分的にイオン化（１０％から１００％のイオン化）されたチ
タンからなる第１の副層１１２から形成される。ターゲットを離れた後基板上に
堆積する前にターゲット材料がイオン化される技術は、「イオン堆積スパッタリ
ング法」か、もしくは「イオンメタルプラズマ（ＩＭＰ）」スパッタリング法と
呼ばれる。第２の副層１１４は、部分的にイオン化され窒素と反応させたスパッ
タリングされたチタン層であり、第１の副層１１２上に堆積させる前に窒化チタ
ンを形成する。第３の副層１１６は、部分的にイオン化された状態で堆積させた
、スパッタリングしたチタンと窒化チタンの両方からなる層である。
【００１９】 キャリア／バリヤ層が一旦堆積されると、およそ８００Åの厚みを有するコン
フォーマル層が形成され、導電材料１１９で充填すべき孔の中に内部容積１１７
を残す。コンフォーマルキャリア／バリヤ層１００は、部分的にイオン化されス
パッタリングされたチタンと窒化チタンを用いて堆積されたもので、部分的にイ
オン化された材料は、基板の支持プラテン（図示せず）上にある電界により孔の
基板１１０と１１１の方向へと向けられたものである。部分的にイオン化されス
パッタリングされた材料と基板上に電界を設けるために用いる装置は、Ｘｕ等の
特許出願に詳細に記載されており、以下により一般的な用語で記載される。
【００２０】 Ｘｕ等の図１に記載されたコンフォーマルキャリア／バリヤ層１００は、基板
を配置した、十分な電界（バイアス）を支持プラテン（図示せず）にかけて、バ
イアスを基板自体に与えることだけで達成される。通常、基板のバイアスは約−
７０Ｖである。
【００２１】 層１１２を形成している間に約−７０Ｖの基板バイアスをかけると、下地のシ
リコン基板１１０と二酸化シリコン側壁基板１１１にイオンが強い衝撃を与える
ことになり、結果としてこれらの表面を同時にスパッタリングすることになるこ
とが分かった。シリコン基板１１０と二酸化シリコン基板１１１からスパッタリ
ングされた原子は、他の材料の周辺表面と共にバリヤ層１１２の組成をも汚染し
てしまう。本発明は、周辺表面をほとんど汚染もしくは乱さずに、スパッタリン
グされたキャリア／バリヤ層１００を堆積させて、所望の形状に刻設する方法を
提供する。
【００２２】
【課題を解決するための手段】
本発明では、堆積層のイオンが衝突することによって浸食および汚染しないよ
うに、刻設された層が適用された表面が保護されるているイオン堆積スパッタリ
ング法を用いて、刻設された材料層を半導体の特徴表面に適用する方法であって
、 ａ）従来のスパッタリング法またはイオン堆積スパッタリング法を用いて刻設
された層の第１の部分を、前記刻設された層が適用される表面が前記半導体の特
徴の性能または寿命に有害な量で浸食または汚染されない程度に基板バイアスを
十分低くして適用するステップと、 ｂ）イオン堆積スパッタリングを用いて前記刻設された層の次の部分を、さら
なる層材料を堆積させながら、前記第１の部分からの形状を刻設することができ
る程度に基板バイアスを十分高くして適用するステップとからなる半導体の特徴
表面に刻設した材料層を適用する方法が開示されている。
【００２３】 この方法は、半導体の特徴表面上にバリヤ層、ウェッティング層、および導電
層を刻設することに特に適している。例えば、導電層がタングステンであり、バ
リヤ層がチタンの場合、チタン層を堆積するための方法を用いることで、コンタ
クトバイアの底面に隣接した表面からスパッタリングオフされる不純物によって
チタンが汚染されないため、コンタクトの抵抗率が大きくなることを防ぐ。導電
層がアルミニウムであり、下地層がチタンウェッティング層である場合、チタン
を堆積するための方法を用いることにより、チタンを堆積中に隣接した二酸化シ
リコン表面からスパッタリングオフされた酸素によってチタンウェッティング層
が汚染されない。汚染されていないチタン層上に引き続き適用されるアルミニウ
ム層が、よりよい状態でチタン層に流れることになる。例えば、導電層が銅であ
り、下地層がタンタルバリヤ層である場合、この方法を用いることによって、特
徴のサイズが小さくアスペクト比が高くても、汚染されていないコンフォーマル
なタンタルバリヤ層を堆積することができる。
【００２４】 下地層が銅の場合、銅を分離するために適切なバリヤ層が用いられていなけれ
ば、銅の表面の拡散特性によって隣接材料に拡散されるため、コンフォーマルな
タンタルバリヤ層が比較的均一な厚みをもつことが非常に重要なこととなる。銅
が隣接した材料内に拡散されないようにするために、銅を分離させるために用い
るバリヤ層は連続したものでなければならなく、特徴の外形にもよるが、層はコ
ンフォーマルなもので、その最小厚みが少なくとも約５Åのものが好ましい。例
えば、トレンチやコンタクトバイアのような特徴のアスペクト比が高く（通常、
約３：１より大きい）、特徴サイズが小さい場合（通常、トレンチまたはバイア
の底面の最大寸法は約０．５μ以下のものである）、トレンチまたはバイアのベ
ース部付近の壁のバリヤ層の厚みは薄くなる傾向にあるが、この例に限られたも
のではない。アスペクト比が大きくなればなるほど、薄膜効果も高くなる。層の
堆積がコンフォーマルなものでないため、その薄くなった部分を補うためにさら
に材料を堆積させると、特徴の開口部付近の特徴内に大きなオーバハング（肩部
）が生じてしまう。このオーバハングにより、導電材料で特徴を充填しにくくな
り、バイア／コンタクトまたはライン抵抗が増大してしまうこともある。よりコ
ンフォーマルな層を堆積させるために、イオン堆積プラズマ技術を用いることが
必要となる。さらに、特徴表面上にバリヤ層の刻設された厚みを設けるために、
バリヤ層の堆積中、特徴表面をバイアスする必要がある。
【００２５】 堆積中に、周辺表面やバリヤ層またはウェッティング層自体を汚染しないよう
にするために、バリヤ層またはウェッティング層は以下のように堆積される。す
なわち、従来のスパッタリング技術を用いるかもしくはイオン堆積プラズマ法の
いずれかを用いて第１の材料部分が基板表面に堆積されるが、このときイオン化
されたバリヤ層材料が引きつけられる方向の表面が、デバイス性能または寿命に
有害な量でスパッタリングされない程度に十分低くした基板バイアス電圧と組み
合せる。通常、基板バイアス電圧は、約−２０Ｖよりも低いものでなければなら
ない。基板にバイアスをかけるための基板支持プラテンには電力をまったく印加
しない場合に優れた結果が得られる。最初の堆積は、約１０ｍＴよりも大きい真
空チャンバ圧で実行されることが好ましい。バリヤ層またはウェッティング層は
、この分野で一般に使用される温度で堆積することも可能である。
【００２６】 バリヤ層の材料の第１の部分を堆積した後、特徴の表面上にさらにバリヤ層材
料を堆積する間、バイアス電圧は増大される。より高いバイアス電圧を印加する
ことによって、バリヤ層またはウェッティング層材料の第１の部分（より低い基
板バイアス電圧で堆積されたもの）をリスパッタリング（刻設）しながら、新し
く堆積する材料のより異方性の堆積を可能にすることができる。トレンチまたは
バイアの表面上に低いバイアス電圧で堆積された材料により、より高いバイアス
電圧でスパッタリング堆積している間、バリヤ層材料またはウェッティング層材
料の下にある基板表面を保護することができる。これにより、イオン化材料を衝
突させることによって基板に生じる基板内の破壊をなくし、デバイスを機能的に
破壊しないようにする。また、バリヤ層またはウェッティング層を適用する間、
隣接した表面からスパッタリングされた材料によりバリヤ層またはウェッティン
グ層に生じる汚染を減少させるか、またはそれを排除する。
【００２７】 対象となる特徴の外形を最適にする条件を変化させながら、基板バイアスをか
けない堆積ステップと基板バイアスをかける堆積ステップとを複合して組み合わ
せるか、もしくはバイアス電力をしだいに上げていくことによって、バリヤ層が
刻設されてもよい。
【００２８】 導電材料のシード層、特に、特徴に適用される銅のシード層は、バリヤ層やウ
ェッティング層を参照して上述したものと同じ刻設方法で達成されることもある
。銅の充填が電気めっき法、化学的気相堆積法（ＣＶＤ）、ＰＶＤ（例えば、出
願人の同時継続出願第０８／８５５，０５９号に記載された銅の堆積技術など）
か、もしくはこれらの方法を組み合わせて達成される場合に、銅のシード層を刻
設することは特に重要なものとなる。すなわち、連続したコンフォーマルなシー
ド層を有する必要がある。銅のシード層を刻設しなければ、通常、コンタクトバ
イアの頂部にかなりのオーバハングが生じてしまう。このようなオーバハングに
より、バイアを完全に充填する前にバイアの開口部を塞いでしまい、コンタクト
の内部にボイドが残ってしまう。銅のシード層をスパッタリングしすぎてしまう
と、バイアの底部にシード層がない部分を作ってしまう。銅のシード層がなくな
ると、その領域に銅が成長しなくなるため、バイアの底部にボイドが形成されて
しまう。（銅の充填物が電気めっき法を用いて堆積される場合、銅のシード層が
まったくない領域には電気めっき用の電流がない。）本方法は、連続したコンフ
ォーマルなシード層を提供するものである。基板の温度は、銅のシード層を堆積
させ刻設する間、非常に重要なもので、これによりバリヤ層表面から銅がディウ
ェッティングしないようになる。銅のシード層を堆積および刻設する間の基板の
温度は、約５００℃より低いものが好ましく、約２００℃よりも低いものがさら
に好ましい。
【００２９】
【発明の実施の形態】
薄膜のバリヤ層、ウェッティング層および導電材料のシード層を半導体の特徴
表面に適用するには、特徴の性能を最適なものにする場合、層を特徴の形状に合
わせる必要がある。
【００３０】 物理的気相堆積（ＰＶＤ）技術を用いてこのような薄膜を形状合わせする技術
は、ＰＶＤを用いると多くの望ましい材料特性が得られるため、近年特に関心を
集めてきた。ＩＭＰとしても知られるイオン堆積スパッタリング法を用いて、高
アスペクト比で小さな特徴サイズを有する特徴に材料層をＰＶＤ法で適用するこ
とが可能であった。しかしながら、イオン堆積スパッタリング法は、イオン堆積
スパッタリングを施した材料と接触する下地層がスパッタリングされて浸食され
るという逆効果の副作用も有していた。さらに、下地層から浸食された材料が特
徴表面付近を汚染してしまう可能性もあった。
【００３１】 半導体の特徴表面上にイオン堆積スパッタリングを施し刻設された材料層を適
用する本発明の方法によって、イオン堆積層が堆積される基板がスパッタリング
されることがなくなる。この方法は、バイアの底面にバリヤ層を堆積する際に特
に有益であり、バリヤ層の堆積中に隣接した表面から汚染されると、コンタクト
の抵抗率が最終的に高くなってしまう可能性がある。この方法は、導電層として
用いられる材料が隣接する誘電体材料内に拡散されないようにするために、コン
フォーマルで比較的均一な堆積を行う必要がある場合、バリヤ層を堆積する際に
特に有益である。この方法は、ウェッティング層が汚染されるとウェッティング
機能を働かせるための層の性能に影響を及ぼす場合、ウェッティング層を堆積す
る際に特に有益である。この方法は、導電性のシード層が汚染されると引き続き
堆積される導電材料に適切な結晶構造が形成できなくなる場合、導電性のシード
層を堆積する際に特に有益である。さらに、特徴サイズが小さくアスペクト比が
高く、連続してコンフォーマルな導電材料のシード層を特徴表面上に形成する必
要がある場合、コンフォーマル層を刻設することが可能であることは、導電材料
が銅である場合など、特に利点となる。
【００３２】 銅が隣接した材料内に拡散されないようにするために、銅を分離するために用
いるバリヤ層は連続的なものである必要があり、さらに特徴の形状にもよるが、
厚みが少なくとも約５Åの最小厚みを有する、コンフォーマルかつ実質的に均一
なものであることが好ましい。特徴サイズが小さくアスペクト比が大きい場合、
特徴の底面に向かって、トレンチ表面やコンタクトバイア表面などの特徴に適用
されるバリヤ層が薄くなっていく傾向にある。底面付近の特徴壁の上にバリヤ層
を所望する最小厚みに仕上げていくために、バリヤ層を堆積するためのイオン堆
積プラズマ技術を用いる必要がある。さらに、バリヤ層が適用される表面にバイ
アスをかけて、刻設された実質的に均一かつコンフォーマルな被覆形状を得るよ
うに、バリヤ層の材料を形成する必要がある。バリヤ層を堆積する間、周辺の表
面やバリヤ層材料自体が汚染されないようにすることが重要である。バリヤ層上
に銅層を堆積させる間の下地層の銅による汚染や銅層自体の汚染に関しても、同
じことが当てはまる。下地基板材料がスパッタリングされると、バリヤ層の特性
にダメージを与え破壊してしまうか、銅のシード層を害してしまう（例えば、銅
などの抵抗率が低い材料は不純物に極端に敏感である）。下地基板材料をスパッ
タリングしないようにするためには、堆積するイオン化された材料が引きつけら
れる方向にある表面が、デバイス性能や寿命に有害な量でスタッパリングされな
い程度に十分低い基板バイアス電圧を用いて、特徴の表面上に保護材料層を最初
にスタッパリングして堆積する必要がある。バリヤ層材料の少なくとも一部を堆
積した後、バイアス電圧を上げて以前に堆積されたバリヤ材料と新しく堆積する
バリヤ材料の両方を刻設しやすくする。銅のシード層を堆積する間、これと同じ
技術を用いて、下地材料層が銅汚染されないようにする。
【００３３】 しかしながら、本発明の方法は、銅が導電層である応用に限ったものではない
。バリヤ層、導電性のシード層および充填層を堆積する間、下地層を浸食しない
ようにするには、例えば、Ｔｉ／ＴｉＮバリヤ層を組み合わせて使用するアルミ
ニウム導電層などの他のシステムに応用することも可能である。
【００３４】 Ｉ．定義 詳細な記載の序文として、本願明細書および添付の請求の範囲に用いている単
数形「ａ」、「ａｎ」、「ｔｈｅ」は、他に明確な表記がない限り、複数のもの
も含むことに留意されたい。したがって、例えば、「半導体（ａ ｓｅｍｉｃｏ
ｎｄｕｃｔｏｒ）」という用語は、半導体の性質を示す特性をもつ既知のさまざ
まな種類の材料を含むものであり、「プラズマ（ａ ｐｌａｓｍａ）」という表
記は、ＲＦもしくはＤＣグロー放電により活性化されたある種のガスやガス反応
物を含み、さらに「銅」、「アルミニウム」「タングステン」という表記は、そ
れらの合金も含んでいる。さらに詳しく言えば、本願明細書では、「ＴｉＮ」、
「ＴａＮ」、「ＭｏＮ」、「ＷＮ」、「ＴｉＳｉＮ」、「ＴａＳｉＮ」、「Ｍｏ
ＳｉＮ」、「ＷＳｉＮ」などのような化合物の表記は、ここに挙げた要素の組み
合わせを含むすべての化合物を含むものであり、特定の化学量論組成に限定する
ものではない。
【００３５】 本発明の記載において特に重要な特別な用語を以下に定義する。
【００３６】 「アルミニウム」という用語は、半導体業界で通常用いられる種類のアルミニ
ウム合金を含む。このような合金は、例えば、アルニウム−銅合金やアルミニウ
ム−銅−シリコン合金を含む。通常このようなアルミニウム合金は、およそ０．
５％銅からなる。
【００３７】 「異方性堆積」という用語は、材料の堆積が同じ速度ですべての方向に進まな
いことを指す。堆積が一方向にのみ生じれば、堆積プロセスはその方向に完全に
異方性であるとされる。
【００３８】 「アスペクト比」という用語は、電気コンタクトが配置される特定の開口の幅
寸法に対する高さ寸法の比を指す。例えば、通常複数の層を介して筒状に延びる
バイア開口は高さと直径をもち、アスペクト比は筒状部分の高さを直径で除算し
たものである。トレンチのアスペクト比は、トレンチの高さをベース部でのトレ
ンチの最小幅で除算したものである。
【００３９】 「銅」という用語は、銅およびその合金を指すもので、合金の銅含有量は少な
くとも８０原子％である。合金は２つの要素成分よりも多くの成分からなること
もある。
【００４０】 「特徴」という用語は、基板表面の外形を構成するコンタクト、バイア、トレ
ンチや他の構成物を指す。
【００４１】 「イオン堆積プラズマスパッタリンスされた」という用語と「イオンメタルプ
ラズマ（ＩＭＰ）」という用語は、スパッタ堆積法、好ましくはマグネトロンス
パッタ堆積法を指し、この堆積法では高密度の誘電結合ＲＦプラズマがスパッタ
リング陰極と基板支持電極との間に作り出され、スパッタリングされた放出の少
なくとも一部が基板表面に到達するときにはイオン状態になっている。
【００４２】 「イオン堆積プラズマスパッタリングされた銅」もしくは「ＩＭＰスパッタリ
ングされた銅」もしくは「ＩＭＰ銅」という用語は、ＩＭＰスパッタ堆積プロセ
スを用いてスパッタリングされた銅堆積物を指す。
【００４３】 「反応性イオン堆積プラズマスパッタリング」もしくは「反応性イオンメタル
プラズマ（ＩＭＰ）」という用語は、イオン堆積プラズマスパッタリング法を指
し、この方法では反応ガスがスパッタリング中に供給されて、スパッタリングさ
れるイオン化材料と反応し、反応ガス要素を含むイオン堆積スパッタリングされ
た化合物を発生する。
【００４４】 「シード層」という用語は、密着性を促進させて核生成を高め、次の堆積（通
常は同じ材料）中に所望の結晶指向性を得るために堆積される層を指す。以下に
記載する好適な実施形態を参照すると、ＩＭＰスパッタリング手段を用いて銅シ
ード層が堆積され、ここに記載した方法を用いて刻設すると、電気めっき法によ
り引き続き銅を適用する間、確実に適切な核生成を行う薄いシード層が得られる
。
【００４５】 「ＳＥＭ」という用語は、走査形電子顕微鏡を指す。
【００４６】 「従来のスパッタリング」もしくは「標準的なスパッタリング」という用語は
、基板上に薄膜層を形成する方法を指し、この方法では、ターゲットがスパッタ
リングされ、ターゲットからスパッタリングされた材料はターゲットと基板との
間を通過して、基板上に薄膜層を形成し、ターゲットからスパッタリングされた
ターゲット材料のほとんどの部分をイオン化するための手段を設けずに、基板に
到達させる。従来のスパッタリングを提供するよう構成される１つの装置が、米
国特許第５，３２０，７２８号公報に記載されており、この開示は参照により本
願明細書に引用したものとする。このような従来のスパッタリング構造において
、イオン化されるターゲット材料のパーセンテージは、ターゲットからスパッタ
リングされたうちの１０％よりも低く、さらに一般的には１％よりも低いもので
ある。
【００４７】 ＩＩ．本発明を実行するための装置 本発明の刻設方法は、アプライドマテリアルズ社（Ａｐｐｌｉｅｄ Ｍａｔｅ
ｒｉａｌｓ，Ｉｎｃ．）（カリフォルニア州、サンタクララ）から入手可能なＣ
ｅｎｔｕｒａ（登録商標）かもしくはＥｎｄｕｒａ（登録商標）Ｉｎｔｅｇｒａ
ｔｅｄ Ｐｒｏｃｅｓｓｉｎｇ Ｓｙｓｔｅｍで実行される。Ｅｎｄｕｒａ（登
録商標）のシステムは、米国特許第５，１８６，７１８号公報および第５，２３
６，８６８号公報において示され記載されており、その開示は参照により本願明
細書に引用したものとする。
【００４８】 本発明のバリヤ層構造を形成するために、図２に示した処理要素は、Ｅｎｄｕ
ｒａ（登録商標）Ｉｎｔｅｇｒａｔｅｄ Ｐｒｏｃｅｓｓｉｎｇ Ｓｙｓｔｅｍ
内に含まれた低圧プロセスチャンバのうちの１つで動作される。図２を参照する
と、本発明のバリヤ層を形成するための低圧プロセスチャンバは、標準的なスパ
ッタリングマグネット２１０（スパッタリングプラズマを閉じ込めてスパッタリ
ング速度を上げる）と、直径が約１４インチ（３５．５ｃｍ）のタンタルスパッ
タリングターゲット陰極とともに、約０．５ｋＷから約８ｋＷの範囲にあるこの
陰極に印加するＤＣ電力を用いる。基板は、８インチ（２００ｍｍ）直径のシリ
コンウェハのもので、シリコンウェハの上にある二酸化シリコン誘電体の１．２
μｍの厚みを有する層を有する。誘電体層は、底面直径が０．３５μｍであり、
高さが１．２μｍのコンタクトバイアを含むようにパターニングされたものであ
る。基板ウェハは、ターゲット陰極２１２から約５インチ（１３ｃｍ）離れた距
離に配置されたものである。約１００ｋＨｚから約６０ＭＨｚの範囲（好ましく
は約２ＭＨｚから約１３．５６ＭＨｚ）にあるＲＦ電力２１３を、約０．５ｋＷ
から約６ｋＷの範囲（好ましくは約１．５ｋＷから約４ｋＷの範囲）にあるワッ
ト数で一回転または複数回転の金属コイルストリップに印加することにより、タ
ーゲット陰極２１２と基板２１８の間の領域に高密度の誘電結合ＲＦプラズマが
発生したものである。ストリップコイルは、３回転から４回転よりも少ないもの
からなることが好ましい。
【００４９】 ＲＦ電力を基板が設置されるプラテンに通常印加することによって、基板に０
Ｖから−３００Ｖ ＤＣの範囲の基板バイアス電圧が印加される。バイアス電圧
が印加されるとき、プラズマから基板にイオンを引き付けるＤＣ基板バイアスが
作り出される。
【００５０】 ＩＩＩ．トレンチまたはバイア内でのバリヤ層の形成 実施例１： 図３は、シリコンウェハ基板３１０と、その上に堆積させた二酸化シリコン誘
電体層３１１のＳＥＭ側面図の略図を示すものである。二酸化シリコン層３１１
は、底面寸法３２０が０．３５μｍであり、高さ寸法３２２が１．２μｍである
バイア３１３を含むようにパターニングされたものである。イオン堆積プラズマ
処理を用いてバイア３１３の表面３１４上にタンタルバリヤ層３１２が適用され
たものである。さらに詳しく言えば、ターゲットへのＤＣ電力は２ｋＷで、コイ
ル（２ＭＨｚ）へのＲＦ電力は１．５ｋＷであり、基板へのバイアスは、全体を
堆積している間、約−７０Ｖ（約２００Ｗ）のものである。真空室の圧力は約４
０ｍＴで、タンタルバリヤ層３１２の堆積時の基板温度は約７５℃である。堆積
させたタンタルバリヤ層３１２は、バイア３１３の上面の厚み３２４が約９００
Åであり、バイア３１３の内壁の厚みが約１５０Åであり、バイア３１３の上側
開口部３２６には余分な立ち上がりはない。バイアの壁の上側部分の層の厚みは
良好に制御されるが、基板バイアスを高くするとバイア３１３の底面３１６に破
壊部分３２８が生じてしまうため、タンタル層は非常に薄いか、もしくは破壊部
分３２８の位置には存在せず、さらに下地シリコン基板３１０内に入り込んでい
るか、もしくはそれらのいずれかである。タンタルを堆積させるようにリスパッ
タリングを行うと、バイア３１３の底面３１６の付近に立ち上がり３２９が生じ
てしまう。このようにして生じた構造は、通常コンタクト構造の漏洩や低抵抗率
などにつながるため、受け入れがたいものである。当業者であれば、含まれる特
徴にもよるが、破壊されなければまったく逆の影響をデバイスの機能に及ぼすこ
とは予想できることであろう。
【００５１】 実施例２： 図４は、シリコンウェハ基板４１０と、その上に堆積させた二酸化シリコン誘
電体層４１１のＳＥＭ側面図の略図を示すものである。二酸化シリコン層４１１
は、底面寸法４２０が０．３５μｍであり、高さ寸法４２２が１．２μｍである
バイア４１３を含むようにパターニングされたものである。イオン堆積プラズマ
処理を用いてバイア４１３の表面４１４上にタンタルバリヤ層４１２が適用され
たものである。さらに詳しく言えば、ターゲットへのＤＣ電力は２ｋＷで、コイ
ル（２ＭＨｚ）へのＲＦ電力は１．５ｋＷである。この場合、基板へのバイアス
はない。真空室の圧力は約４０ｍＴで、タンタルバリヤ層４１２の堆積時の基板
温度は約７５℃である。タンタルは、約６０秒間堆積される。基板バイアスをか
けないことにより、バイア４１３の底面４１６に大量のタンタルが堆積される。
タンタル層４１２は、基板表面上に約１，２００Åの厚み部分４２４をもち、開
口部４２６の付近ではバイア４１３の壁には約４００Åの厚みがあり、さらに底
面４１６の方向に向かうほど薄くなっている。タンタル層４１２の厚みは、（存
在すれば）バイア４１３の底面４１６の付近の角４１５で最小になっている。バ
イア４１３の底面４１６でのタンタル層４１２の平均的な厚みは、約３００Åで
ある。角４１５のバリヤ層４１２が薄いため、引き続き適用する銅の充填物（図
示せず）を二酸化シリコン誘電体層４１１とシリコン基板４１０内に堆積させて
しまう原因となる。
【００５２】 アルミニウムの充填物と接触する窒化チタンバリヤ層を薄くすることは、アル
ミニウムが誘電体として半導体産業で通常使用される種類の二酸化シリコン絶縁
層との境界面を形成するため、銅の充填物と接触するタンタルバリヤ層が薄くな
ることほど特に問題となることではない。しかしながら、例えばチタンウェッテ
ィング層が、コンタクトバイア内のアルミニウム充填物の下地であるウェッティ
ング層として用いられる。チタンは、周辺の表面からスパッタリングされる材料
によって堆積中に汚染されると、アルミニウムの充填中、ウェッティング層とし
て作用する能力が減少することになる。
【００５３】 導電材料が銅の場合、タンタルバリヤ層かもしくは窒化タンタルバリヤ層が適
用される下地表面をスパッタリングすることによる汚染問題が生じる可能性があ
るだけでなく、さらに、バリヤ層が非常に薄くなれば、二酸化シリコン層内に銅
が拡散されて、最終的にデバイスの故障へとつながることになる。銅が導電性の
充填材料として用いられる場合、孔の表面全体にキャリヤ／バリヤ層の厚みが確
実により一定なものとなるようにする手段を見付けることが重要である。これに
より、コンタクトバイアの頂部にオーバハングを形成することなく、バイアの開
口を塞いだり銅の充填物の上にボイドを形成することもなくなる。さらに、連続
したコンフォーマルなバリヤ層により、バリヤ層によって銅から分離された隣接
層内に銅が拡散されないようになる。再度述べるが、連続したコンフォーマルな
バリヤ層またはウェッティング層の形成方法を決める際に考慮すべき重要な点は
、堆積プロセスの結果として生じる隣接表面の汚染量である。
【００５４】 実施例３： 図５は、シリコンウェハ基板５１０と、その上に堆積させた二酸化シリコン誘
電体層５１１のＳＥＭ側面図の略図を示すものである。二酸化シリコン層５１１
は、底面寸法５２０が０．３５μｍであり、高さ寸法２２が１．２μｍであるバ
イア５１３を含むようにパターニングされたものである。イオン堆積プラズマ処
理を用いてバイア５１３の表面５１４上にタンタルバリヤ層５１２が適用された
ものである。さらに詳しく言えば、ターゲットへのＤＣ電力は２ｋＷで、コイル
（２ＭＨｚ）へのＲＦ電力は１．５ｋＷで、真空室の圧力は約４０ｍＴで、さら
に基板温度は約２５℃のものを用いて最初タンタルが堆積される。タンタルバリ
ヤ層５１２の材料は、基板のバイアス電力をかけずに約１５秒間適用される。
【００５５】 基板バイアスを、−６０Ｖ（約２５０Ｗ）までかけ、イオン堆積プラズマ法を
用いて約４５秒間タンタルがさらに適用される。真空室の圧力は約４０ｍＴであ
り、基板温度は約２５℃である。この２度目の堆積期間中、第１の堆積期間から
のタンタルがリスパッタリングされ、バイア５１３の上側開口部５２６の領域か
ら余分なタンタルが除去されて、バイア５１３の底部５１６の付近の領域に再度
形作られる。最終的なバイア構造は、図５に示すようなものであり、タンタルバ
リヤ層は、バイア５１３の上側基板表面上の厚み部分５２４は約１，０００Åの
比較的均一な厚みであり、開口部５２６にはオーバハングがなく、さらにバイア
５１３の内壁には約１５０Åの均一な厚みを有する。バリヤ層５１を堆積する間
、下地のシリコン基板５１０にも、二酸化シリコン層５１１にもまったくダメー
ジを及ぼすことがない。
【００５６】 このようなイオン堆積プラズマスパッタリング技術は、対象となる特徴の外形
に最適となるように条件を変えながら、バイアスなしの堆積ステップとバイアス
をかける堆積ステップを複合させて用いられるよう設計される。基板バイアスは
、所望の刻設を得るように立ち上げられたり立ち下げられたりすることもある。
この技術を、例えば、Ｔａ、ＴａＮ、ＴａＳｉＮ、Ｍｏ、ＭｏＮ、ＭｏＳｉＮ、
ＴｉＮ、ＴｉＳｉＮ、Ｗ、ＷＮ、ＷＳｉＮなどのバリヤ層や、例えば、Ｔａ、Ｍ
ｏ、Ｔｉなどのウェッティング層を含むあらゆるイオン堆積プラズマスパッタリ
ングされた層に応用することができる。また、この技術は、例えば、Ｃｕ、Ｎｉ
、Ａｇ、Ａｕ、Ａｌ、Ｗ、Ｐｔのような金属製の導電材料のシード層を適用する
際にも用いることができる。特に、本願出願人により、この技術を用いて銅のシ
ード層を堆積させ、銅の堆積がタンタルバリヤ層を堆積している間に示したもの
と同じ厚みの側面パターンになることが分かっている。
【００５７】 本発明の方法は、上述したように、バイアの開口部の上側の縁部（肩部）に立
ち上がりがあることで完全に充填する前に開口部が塞がれてしまう可能性がある
ため、コンタクトバイア内の銅の堆積物を刻設するために用いる場合特に有益で
ある。さらに、バイアの底面であまりスパッタリングを行いすぎると、底面から
すべての銅シード層をリスパッタリングして、タンタルバリヤ層を剥き出しにし
てしまう可能性がある。引き続き銅の充填物を適用しても、シード層がないとこ
ろには充填物は成長せず、コンタクトの底面にボイドができてしまう。例えば、
銅の充填物が電気めっきされる場合、電気めっきされた銅は、この領域に電気め
っきするための電流がないため、シード層がないところには成長しない。本発明
の刻設方法は、このような問題を解決し、さらに銅のシード層を堆積している間
、隣接する表面が汚染されないようにするものである。
【００５８】 上述した好適な実施形態は、本発明の範囲を制限するものではなく、本発明の
開示より当業者がこれらの実施形態を本発明の請求の範囲の主題に対応するよう
に発展させることができるものである。
【図面の簡単な説明】
【図１】 金属製の導電層で覆われた多層構造のバリヤ層を含むコンタクトバイアの断面
を示す概略図である。本発明の譲受人に譲渡されたＸｕ等の米国特許出願第０８
／５１１，８２５号からの従来技術である。
【図２】 基板に堆積させてイオン化した材料を基板に引き付ける前に、スパッタリング
したターゲット原子のイオン化を行うために用いることができる種類の装置を概
略的に示したものである。Ｘｕ等の米国特許出願第０８／５１１，８２５号から
の従来技術である。
【図３】 基板バイアスを用いてイオン化した原子を引き付けるコンタクトバイアの断面
の概略図である。衝突イオンがコンタクトのベース部を浸食している。
【図４】 図３に示した種類の概略図であるが、基板バイアスを用いずにイオン化したタ
ーゲット原子を引き付けるものである。バイアの開口部付近で材料の厚めの立ち
上がりが生じている。バイアの底面に比較的厚めのターゲット材料層が堆積され
ているが、底面付近のバイアの壁にある堆積された層の厚みは非常に薄いもので
ある。
【図５】 図３および図４に示した種類の概略図であるが、本発明の技術を用いることに
よって、コンタクトのベース部が浸食かつ汚染されず、またバイアの壁上に堆積
されたターゲット材料の刻設された平坦な層が得られるものである。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヤオ， ゴングダ アメリカ合衆国， カリフォルニア州， フリーモント， ワインディング レーン 44875 (72)発明者 ディン， ペイジュン アメリカ合衆国， カリフォルニア州， サン ノゼ， ダヴリュー． リヴァーサ イド ウェイ 1020 (72)発明者 チェン， フセン アメリカ合衆国， カリフォルニア州， クパティノ， ポータル プラザ 19910 (72)発明者 チン， バリー アメリカ合衆国， カリフォルニア州， サラトガ， カンバーランド ドライヴ 13174 (72)発明者 コハラ， ジェネ アメリカ合衆国， カリフォルニア州， フリーモント， ハスティングス ストリ ート 38680 ナンバーエー−203 (72)発明者 キュー， ツェン アメリカ合衆国， カリフォルニア州， フォスター シティ， ハドソン ベイ ストリート 279 (72)発明者 チャン， ホン アメリカ合衆国， カリフォルニア州， フリーモント， パウニー ドライヴ 45020 Ｆターム(参考） 4M104 AA01 BB04 BB13 BB14 BB16 BB17 BB18 BB25 BB26 BB27 BB28 BB30 BB31 BB32 BB33 DD16 DD37 DD38 DD39 DD43 DD52 FF13 FF17 FF18 FF22 HH20 5F033 HH07 HH08 HH11 HH13 HH14 HH18 HH19 HH20 HH21 HH27 HH28 HH29 HH30 HH32 HH33 HH34 JJ01 JJ07 JJ08 JJ11 JJ13 JJ14 JJ18 JJ19 JJ20 JJ21 JJ27 JJ28 JJ29 JJ30 JJ31 JJ32 JJ33 JJ34 KK01 MM05 MM13 NN06 NN07 PP06 PP15 PP17 PP27 QQ37 RR04 XX34 【要約の続き】 量でイオンに衝突された表面がスパッタリングされない 程度に十分低い基板バイアス電圧（印加されていない基 板電圧を含む）をかける。引き続き、バリヤ層材料の第 １の部分をリスパッタリング（刻設）させる、より高い 基板バイアス電圧で、イオン堆積スパッタリングを用い てバリヤ材料の第２の部分を適用しながら、新しい堆積 材料のより異方性な堆積が可能となる。バリヤ層を参照 して上述したものと同じ刻設技術を用いて、特徴に適用 される導電材料、特に銅のシード層が形成される。

Claims (30)

    【特許請求の範囲】
  1. 【請求項１】 堆積層のイオンが衝突することによって浸食および汚染され
    ないように、刻設された層が適用された表面が保護されるイオン堆積スパッタリ
    ング法を用いて刻設された材料層を半導体の特徴表面に適用する方法であって、 ａ）従来のスパッタリング法またはイオン堆積スパッタリング法を用いて刻設
    された層の第１の部分を、前記刻設された層が適用される表面が前記半導体の特
    徴の性能または寿命に有害な量で浸食または汚染されない程度に基板バイアスを
    十分低くして適用するステップと、 ｂ）イオン堆積スパッタリングを用いて前記刻設された層の次の部分を、さら
    なる層材料を堆積させながら、前記第１の部分からの形状を刻設することができ
    る程度に基板バイアスを十分高くして適用するステップと を含む半導体の特徴表面に刻設された材料層を適用する方法。
  2. 【請求項２】 前記刻設された層の厚みは、実質的に均一である請求項１に
    記載の方法。
  3. 【請求項３】 前記刻設された層は、バリヤ層かまたはウェッティング層で
    ある請求項１または２に記載の方法。
  4. 【請求項４】 前記半導体の特徴表面のあらゆる場所での前記バリヤ層かま
    たはセッティング層の最小厚みは、約５Åである請求項３に記載の方法。
  5. 【請求項５】 前記半導体の特徴のアスペクト比は少なくとも１であり、約
    ５μｍよりも小さいサイズである請求項４に記載の方法。
  6. 【請求項６】 前記半導体の特徴のアスペクト比は少なくとも３であり、約
    ０．５μｍよりも小さいサイズである請求項５に記載の方法。
  7. 【請求項７】 前記バリヤ層は、Ｔａ、ＴａＮ、ＴａＳｉＮ、Ｍｏ、ＭｏＮ
    、ＭｏＳｉＮ、ＴｉＮ、ＴｉＳｉＮ、Ｗ、ＷＮ、ＷＳｉＮおよびそれらの組み合
    わせからなる群から選択された材料からなる請求項３に記載の方法。
  8. 【請求項８】 前記ウェッティング層は、Ｔａ、Ｍｏ、Ｔｉおよびそれらの
    組み合わせからなる群から選択された材料からなる請求項３に記載の方法。
  9. 【請求項９】 前記バリヤ層は、Ｔｉ、ＴｉＮおよびそれらの組み合わせか
    らなる群から選択される請求項３に記載の方法。
  10. 【請求項１０】 前記刻設された層は、導電材料のシード層である請求項１
    または２の方法。
  11. 【請求項１１】 前記導電材料は、Ｃｕ、Ａｌ、Ａｇ、Ｎｉ、Ａｕ、Ｗ、Ｐ
    ｔからなる群から選択される請求項１０に記載の方法。
  12. 【請求項１２】 前記導電材料は、銅である請求項１１に記載の方法。
  13. 【請求項１３】 前記半導体の特徴表面のあらゆる場所での前記シード層の
    最小厚みは、約５Åである請求項７に記載の方法。
  14. 【請求項１４】 前記半導体の特徴のアスペクト比は少なくとも１であり、
    約５μｍよりも小さいサイズである請求項１３に記載の方法。
  15. 【請求項１５】 前記半導体の特徴のアスペクト比は少なくとも３であり、
    約０．５μｍよりも小さいサイズである請求項１４に記載の方法。
  16. 【請求項１６】 前記刻設された層の前記第１の部分を堆積する間にかけら
    れた前記基板バイアスは、約−２０Ｖよりも小さい請求項１または２に記載の方
    法。
  17. 【請求項１７】 前記刻設された層の前記第１の部分を堆積する間、基板バ
    イアスをかけない請求項１または２に記載の方法。
  18. 【請求項１８】 前記刻設された層の前記次の部分を堆積する間にかける前
    記基板バイアスは、約−２０Ｖよりも大きい請求項１または２に記載の方法。
  19. 【請求項１９】 前記刻設された層の前記次の部分を堆積する間にかける前
    記基板バイアスは、約−２０Ｖよりも大きい請求項１７に記載の方法。
  20. 【請求項２０】 前記刻設された層の前記第１の部分は、少なくとも約１ｍ
    Ｔのプロセスチャンバ圧でＩＭＰ技術を用いて堆積される請求項１８に記載の方
    法。
  21. 【請求項２１】 前記刻設された層の前記第１の部分は、少なくとも約１ｍ
    Ｔのプロセスチャンバ圧でＩＭＰ技術を用いて堆積される請求項１９に記載の方
    法。
  22. 【請求項２２】 前記刻設された層の前記第１の部分は、少なくとも約１０
    ｍＴのプロセスチャンバ圧でＩＭＰ技術を用いて堆積される請求項２０に記載の
    方法。
  23. 【請求項２３】 前記刻設された層の前記第１の部分は、少なくとも約１０
    ｍＴのプロセスチャンバ圧でＩＭＰ技術を用いて堆積される請求項２１に記載の
    方法。
  24. 【請求項２４】 前記刻設された層の前記第１の部分は、１０ｍＴ以下のプ
    ロセスチャンバ圧で標準的なスパッタリング技術を用いて堆積される請求項１８
    に記載の方法。
  25. 【請求項２５】 前記刻設された層の前記第２の部分は、少なくとも約１ｍ
    Ｔのプロセスチャンバ圧でＩＭＰ技術を用いて堆積される請求項１８に記載の方
    法。
  26. 【請求項２６】 前記刻設された層の前記第２の部分は、少なくとも約１ｍ
    Ｔのプロセスチャンバ圧でＩＭＰ技術を用いて堆積される請求項１９に記載の方
    法。
  27. 【請求項２７】 前記刻設された層の前記第２の部分は、少なくとも約１０
    ｍＴのプロセスチャンバ圧でＩＭＰ技術を用いて堆積される請求項２０に記載の
    方法。
  28. 【請求項２８】 前記刻設された層の前記第１の部分は、少なくとも約１０
    ｍＴのプロセスチャンバ圧でＩＭＰ技術を用いて堆積される請求項２１に記載の
    方法。
  29. 【請求項２９】 前記銅のシード層を適用する間の前記基板の温度は、約５
    ００℃よりも低い請求項１２に記載の方法。
  30. 【請求項３０】 前記基板の温度は約２００℃よりも低い請求項２９に記載
    の方法。
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