JP2001358298A - Semiconductor integrated circuit device - Google Patents
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】この発明は半導体集積回路装
置に関し、さらに詳しくは、ウエハ検査において隣接す
るチップと同時に測定が行われる半導体集積回路装置に
関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit device, and more particularly, to a semiconductor integrated circuit device in which measurement is performed simultaneously with adjacent chips in wafer inspection.
【0002】[0002]
【従来の技術】一般に、DRAM混載LSIのウエハ検
査では、1回の測定で複数のチップが同時に測定され
る。これにより、測定時間が短縮される。以下、このよ
うな測定を「同測ウエハ検査」という。2. Description of the Related Art Generally, in a wafer inspection of a DRAM embedded LSI, a plurality of chips are simultaneously measured by one measurement. Thereby, the measurement time is shortened. Hereinafter, such measurement is referred to as “simultaneous wafer inspection”.
【0003】図8に示すように、同測ウエハ検査では、
隣接するチップ801,802のパッドP81,P82
に検査用プローブ803を同時に接触させて、チップ8
01,802に対して同時に測定を行う。As shown in FIG. 8, in the same measurement wafer inspection,
Pads P81 and P82 of adjacent chips 801 and 802
The inspection probe 803 is brought into contact with the
01 and 802 are measured simultaneously.
【0004】しかし、同測ウエハ検査では、チップ80
1,802の互いに隣接する辺に沿って配置されたパッ
ドP83,P84に対しては検査用プローブ803を接
触させることは不可能である。したがって、パッドP8
3,P84はフローティング状態となる。However, in the same wafer inspection, the chip 80
It is impossible to bring the inspection probe 803 into contact with the pads P83 and P84 arranged along the mutually adjacent sides of the test probes 1 and 802. Therefore, pad P8
3, P84 is in a floating state.
【0005】ところが、LSIのリーク電流等の特性を
正確に評価するためには、全てのパッドをLレベル(論
理ローレベル)またはHレベル(論理ハイレベル)に固
定しておく必要がある。However, in order to accurately evaluate the characteristics such as the leak current of the LSI, it is necessary to fix all the pads to L level (logic low level) or H level (logic high level).
【0006】そこで、同測ウエハ検査時にプローブを接
触させることができないパッドP83,P84に対して
は、プルダウンまたはプルアップ機能を有する入力セル
が設けられる。これにより、パッドP83,P84の電
圧をLレベルまたはHレベルに固定している。Accordingly, input cells having a pull-down or pull-up function are provided for the pads P83 and P84 to which the probe cannot be brought into contact during the same wafer inspection. Thus, the voltages of the pads P83 and P84 are fixed at the L level or the H level.
【0007】図9は、プルダウン機能を有する入力セル
の構成を示す図である。図9に示す入力セル900は、
NチャネルMOSトランジスタ901と、入力バッファ
902とを備える。NチャネルMOSトランジスタ90
1は、パッドP83,P84と接地ノードGNDとの間
に設けられる。NチャネルMOSトランジスタ901の
ゲートは、電源電圧を受ける電源ノードVDDに接続さ
れる。したがって、NチャネルMOSトランジスタ90
1は、常に導通状態となる。これにより、図10に示す
ように、ウエハ検査時におけるパッドP83,84の電
圧はLレベルに固定される。FIG. 9 is a diagram showing a configuration of an input cell having a pull-down function. The input cell 900 shown in FIG.
An N-channel MOS transistor 901 and an input buffer 902 are provided. N channel MOS transistor 90
1 is provided between the pads P83 and P84 and the ground node GND. The gate of N channel MOS transistor 901 is connected to power supply node VDD receiving a power supply voltage. Therefore, N-channel MOS transistor 90
1 is always conductive. Thereby, as shown in FIG. 10, the voltages of pads P83 and 84 at the time of wafer inspection are fixed at the L level.
【0008】[0008]
【発明が解決しようとする課題】図9に示した入力セル
を設けた場合、ウエハ検査後の通常動作時においてパッ
ドP83,P84にLレベルの信号が入力されたときに
は、NチャネルMOSトランジスタ901のソースとド
レインとが同じ電位となる。したがって、図10に示す
ように、NチャネルMOSトランジスタ901を通じて
電流I91は流れない。In the case where the input cell shown in FIG. 9 is provided, when an L-level signal is input to pads P83 and P84 during normal operation after wafer inspection, N-channel MOS transistor 901 is turned off. The source and the drain have the same potential. Therefore, as shown in FIG. 10, no current I91 flows through N channel MOS transistor 901.
【0009】一方、ウエハ検査後の通常動作時において
パッドP83,P84にHレベルの信号が入力されたと
きには、NチャネルMOSトランジスタ901のソース
とドレインとの間に電位差が生じる。この結果、Nチャ
ネルMOSトランジスタ901を通じて電流I91が流
れる。この電流I91は、無駄な電流消費となる。これ
は、プルアップ機能を有する入力セルについても同様で
ある。したがって、このような入力セルを有するLSI
を、携帯機器等のように省電力化が要求される機器に適
用するのは望ましくない。On the other hand, when an H-level signal is input to pads P83 and P84 during normal operation after wafer inspection, a potential difference occurs between the source and drain of N-channel MOS transistor 901. As a result, current I91 flows through N channel MOS transistor 901. This current I91 results in wasteful current consumption. The same applies to an input cell having a pull-up function. Therefore, an LSI having such an input cell
It is not desirable to apply to a device requiring power saving such as a portable device.
【0010】この発明は、以上のような問題を解決する
ためになされたものであり、その目的は、通常動作時に
おける消費電流を低減することができる半導体集積回路
装置を提供することである。SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object of the present invention is to provide a semiconductor integrated circuit device capable of reducing current consumption during normal operation.
【0011】[0011]
【課題を解決するための手段】この発明の1つの局面に
従うと、半導体集積回路装置は、ウエハ検査において隣
接するチップと同時に測定が行われる半導体集積回路装
置であって、第1のパッドと、スイッチとを備える。According to one aspect of the present invention, a semiconductor integrated circuit device is a semiconductor integrated circuit device in which measurement is performed simultaneously with an adjacent chip in a wafer inspection, wherein a first pad, A switch.
【0012】第1のパッドは、ウエハ検査において同時
に測定が行われるチップと隣接する辺に沿って設けら
れ、ウエハ検査における測定時に検査用プローブが接触
されないパッドである。スイッチは、第1のパッドと接
地ノードとの間に設けられ、ウエハ検査における測定時
には第1のパッドと接地ノードとを接続状態にする一
方、通常動作時には第1のパッドと接地ノードとを非接
続にする。The first pad is provided along a side adjacent to a chip to be measured at the same time in wafer inspection, and is a pad to which an inspection probe is not contacted during measurement in wafer inspection. The switch is provided between the first pad and the ground node, and connects the first pad and the ground node during measurement in wafer inspection, while disconnecting the first pad and the ground node during normal operation. Connect.
【0013】上記半導体集積回路装置においては、ウエ
ハ検査における測定時には、第1のパッドと接地ノード
とが接続状態となる。これにより、第1のパッドの電圧
レベルは接地電圧レベルに固定される。したがって、リ
ーク電流などの特性を正確に評価することができる。一
方、通常動作時には、第1のパッドと接地ノードとが非
接続状態となる。これにより、第1のパッドからスイッ
チを介して接地ノードに流れる電流が抑制される。この
結果、通常動作時における消費電流を低減することがで
きる。In the above semiconductor integrated circuit device, the first pad and the ground node are connected at the time of measurement in wafer inspection. As a result, the voltage level of the first pad is fixed at the ground voltage level. Therefore, characteristics such as leak current can be accurately evaluated. On the other hand, during normal operation, the first pad and the ground node are in a disconnected state. This suppresses the current flowing from the first pad to the ground node via the switch. As a result, current consumption during normal operation can be reduced.
【0014】好ましくは上記半導体集積回路装置はさら
に、第2のパッドを備える。第2のパッドには、ウエハ
検査における測定時には検査用プローブを通じて電源電
圧が与えられ、通常動作時には外部から接地電圧が与え
られる。また、上記スイッチは、NチャネルMOSトラ
ンジスタを含む。NチャネルMOSトランジスタは、第
1のパッドと接地ノードとの間に接続され、第2のパッ
ドの電圧をゲートに受ける。Preferably, the semiconductor integrated circuit device further includes a second pad. The power supply voltage is applied to the second pad through an inspection probe during measurement in wafer inspection, and the ground voltage is externally applied during normal operation. Further, the switch includes an N-channel MOS transistor. The N-channel MOS transistor is connected between the first pad and a ground node, and receives the voltage of the second pad at its gate.
【0015】上記半導体集積回路装置においては、ウエ
ハ検査における測定時には、NチャネルMOSトランジ
スタは導通状態となる。この結果、第1のパッドの電圧
レベルは接地電圧レベルに固定される。一方、通常動作
時には、NチャネルMOSトランジスタは非導通状態と
なり、第1のパッドからNチャネルMOSトランジスタ
を介して接地ノードに流れる電流が低減される。In the above-mentioned semiconductor integrated circuit device, the N-channel MOS transistor is turned on at the time of measurement in wafer inspection. As a result, the voltage level of the first pad is fixed at the ground voltage level. On the other hand, during normal operation, the N-channel MOS transistor is turned off, and the current flowing from the first pad to the ground node via the N-channel MOS transistor is reduced.
【0016】好ましくは、上記半導体集積回路装置はさ
らに、第2のパッドと、プルダウン抵抗とを備える。第
2のパッドには、ウエハ検査における測定時には検査用
プローブを通じて電源電圧が与えられる。プルダウン抵
抗は、第2のパッドと接地ノードとの間に接続される。
また、上記スイッチは、NチャネルMOSトランジスタ
を含む。NチャネルMOSトランジスタは、第1のパッ
ドと接地ノードとの間に接続され、第2のパッドの電圧
をゲートに受ける。Preferably, the semiconductor integrated circuit device further includes a second pad and a pull-down resistor. A power supply voltage is applied to the second pad through an inspection probe during measurement in wafer inspection. A pull-down resistor is connected between the second pad and a ground node.
Further, the switch includes an N-channel MOS transistor. The N-channel MOS transistor is connected between the first pad and a ground node, and receives the voltage of the second pad at its gate.
【0017】上記半導体集積回路では、第2のパッドが
外部に対してフローティング状態のときには、プルダウ
ン抵抗によって、第2のパッドの電圧レベルが接地電圧
レベルに固定される。したがって、通常動作時に外部か
ら第2のパッドに接地電圧を与えるためのピンを設ける
必要がない。In the above semiconductor integrated circuit, when the second pad is in a floating state with respect to the outside, the voltage level of the second pad is fixed to the ground voltage level by the pull-down resistor. Therefore, there is no need to provide a pin for applying a ground voltage to the second pad from outside during normal operation.
【0018】この発明のもう1つの局面に従うと、半導
体集積回路装置は、ウエハ検査において隣接するチップ
と同時に測定が行われる半導体集積回路装置であって、
第1のパッドと、スイッチとを備える。According to another aspect of the present invention, there is provided a semiconductor integrated circuit device in which measurement is performed simultaneously with an adjacent chip in a wafer inspection,
A first pad; and a switch.
【0019】第1のパッドは、ウエハ検査において同時
に測定が行われるチップと隣接する辺に沿って設けら
れ、ウエハ検査における測定時に検査用プローブが接触
されないパッドである。スイッチは、第1のパッドと電
源電圧を受ける電源ノードとの間に設けられ、ウエハ検
査における測定時には第1のパッドと電源ノードとを接
続状態にする一方、通常動作時には第1のパッドと電源
ノードとを非接続にする。The first pad is provided along a side adjacent to a chip to be measured at the same time in the wafer inspection, and is a pad that does not come into contact with the inspection probe during the measurement in the wafer inspection. The switch is provided between the first pad and a power supply node receiving a power supply voltage, and connects the first pad and the power supply node during measurement in wafer inspection, and connects the first pad to the power supply during normal operation. Disconnect the node.
【0020】上記半導体集積回路装置においては、ウエ
ハ検査における測定時には、第1のパッドと電源ノード
とが接続状態となる。これにより、第1のパッドの電圧
レベルは電源電圧レベルに固定される。したがって、リ
ーク電流などの特性を正確に評価することができる。一
方、通常動作時には、第1のパッドと電源ノードとが非
接続状態となる。これにより、電源ノードからスイッチ
を介して第1のパッドに流れる電流が抑制される。この
結果、通常動作時における消費電流を低減することがで
きる。In the above semiconductor integrated circuit device, the first pad and the power supply node are connected at the time of measurement in the wafer inspection. Thereby, the voltage level of the first pad is fixed at the power supply voltage level. Therefore, characteristics such as leak current can be accurately evaluated. On the other hand, during normal operation, the first pad and the power supply node are in a disconnected state. Thus, the current flowing from the power supply node to the first pad via the switch is suppressed. As a result, current consumption during normal operation can be reduced.
【0021】好ましくは、上記半導体集積回路装置はさ
らに、第2のパッドを備える。第2のパッドには、ウエ
ハ検査における測定時には検査用プローブを通じて接地
電圧が与えられ、通常動作時には外部から電源電圧が与
えられる。また、上記スイッチは、PチャネルMOSト
ランジスタを含む。PチャネルMOSトランジスタは、
第1のパッドと電源ノードとの間に接続され、第2のパ
ッドの電圧をゲートに受ける。Preferably, the semiconductor integrated circuit device further includes a second pad. The ground voltage is applied to the second pad through an inspection probe during measurement in wafer inspection, and a power supply voltage is externally applied during normal operation. Further, the switch includes a P-channel MOS transistor. P-channel MOS transistor
It is connected between the first pad and the power supply node, and receives the voltage of the second pad at its gate.
【0022】上記半導体集積回路装置においては、ウエ
ハ検査における測定時には、PチャネルMOSトランジ
スタは導通状態となる。この結果、第1のパッドの電圧
レベルは電源電圧レベルに固定される。一方、通常動作
時には、PチャネルMOSトランジスタは非導通状態と
なり、電源ノードからPチャネルMOSトランジスタを
介して第1のパッドに流れる電流が低減される。In the above-mentioned semiconductor integrated circuit device, the P-channel MOS transistor is turned on at the time of measurement in wafer inspection. As a result, the voltage level of the first pad is fixed at the power supply voltage level. On the other hand, during normal operation, the P-channel MOS transistor is turned off, and the current flowing from the power supply node to the first pad via the P-channel MOS transistor is reduced.
【0023】好ましくは、上記半導体集積回路装置はさ
らに、第2のパッドと、プルアップ抵抗とを備える。第
2のパッドには、ウエハ検査における測定時には検査用
プローブを通じて接地電圧が与えられる。プルアップ抵
抗は、第2のパッドと電源ノードとの間に接続される。
また、上記スイッチは、PチャネルMOSトランジスタ
を含む。PチャネルMOSトランジスタは、第1のパッ
ドと電源ノードとの間に接続され、第2のパッドの電圧
をゲートに受ける。Preferably, the semiconductor integrated circuit device further includes a second pad and a pull-up resistor. The ground voltage is applied to the second pad through an inspection probe during measurement in wafer inspection. The pull-up resistor is connected between the second pad and the power supply node.
Further, the switch includes a P-channel MOS transistor. The P-channel MOS transistor is connected between the first pad and the power supply node, and receives the voltage of the second pad at its gate.
【0024】上記半導体集積回路では、第2のパッドが
外部に対してフローティング状態のときには、プルアッ
プ抵抗によって、第2のパッドの電圧レベルが電源電圧
レベルに固定される。したがって、通常動作時に外部か
ら第2のパッドに電源電圧を与えるためのピンを設ける
必要がない。In the semiconductor integrated circuit, when the second pad is in a floating state with respect to the outside, the voltage level of the second pad is fixed to the power supply voltage level by the pull-up resistor. Therefore, there is no need to provide a pin for externally applying a power supply voltage to the second pad during normal operation.
【0025】[0025]
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して詳しく説明する。なお、図中同一ま
たは相当部分には同一符号を付し、その説明は繰り返さ
ない。Embodiments of the present invention will be described below in detail with reference to the drawings. In the drawings, the same or corresponding portions have the same reference characters allotted, and description thereof will not be repeated.
【0026】(第1の実施形態)図1は、この発明の第
1の実施形態による半導体集積回路の構成を示すブロッ
ク図である。図1を参照して、この半導体集積回路は、
入力セル10,20と、ロジック回路部30と、パッド
P1a,P1b,P2,Pc,Pdを備える。入力セル
10,20、ロジック回路部30、およびパッドP1
a,P1b,P2,Pc,Pdは、同一チップ1上に形
成される。(First Embodiment) FIG. 1 is a block diagram showing a configuration of a semiconductor integrated circuit according to a first embodiment of the present invention. Referring to FIG. 1, this semiconductor integrated circuit has
Input cells 10 and 20, a logic circuit unit 30, and pads P1a, P1b, P2, Pc, and Pd are provided. Input cells 10, 20, logic circuit section 30, and pad P1
a, P1b, P2, Pc, and Pd are formed on the same chip 1.
【0027】パッドP1aは、チップ1の辺L1に沿っ
て配置される。パッドP2,Pcは、チップ1の辺L2
に沿って配置される。パッドP1bは、チップ1の辺L
3に沿って配置される。パッドPdは、チップ1の辺L
4に沿って配置される。The pad P1a is arranged along the side L1 of the chip 1. The pads P2 and Pc are connected to the side L2 of the chip 1.
It is arranged along. The pad P1b is located on the side L of the chip 1.
3 are arranged. The pad Pd is connected to the side L of the chip 1
4 are arranged.
【0028】入力セル10は、パッドP1a,P1bの
各々に対応して設けられ、バッファBF1と、Nチャネ
ルMOSトランジスタNT1とを含む。バッファBF1
は、外部からパッドP1a,P1bに与えられた信号を
整形、増幅してロジック回路部30へ伝送する。Nチャ
ネルMOSトランジスタNT1は、パッドP1a,P1
bと接地ノードGNDとの間に接続される。Nチャネル
MOSトランジスタNT1のゲートには、入力セル20
からの信号CTが与えられる。なお、図1では、複数の
入力セル10のうちの1つの内部構成のみを示している
が、他の入力セル10も同様の内部構成を有している。Input cell 10 is provided corresponding to each of pads P1a and P1b, and includes a buffer BF1 and an N-channel MOS transistor NT1. Buffer BF1
, Shapes, amplifies, and transmits signals externally applied to the pads P1a, P1b to the logic circuit unit 30. The N-channel MOS transistor NT1 has pads P1a, P1
b and the ground node GND. The input cell 20 is connected to the gate of the N-channel MOS transistor NT1.
Is provided. Although FIG. 1 shows only one internal configuration of the plurality of input cells 10, the other input cells 10 have the same internal configuration.
【0029】入力セル20は、バッファBF2を含む。
バッファBF2は、外部からパッドP2に与えられる信
号を整形、増幅して出力する。バッファBF2の出力
は、制御信号CT2として入力セル10内のNチャネル
MOSトランジスタNT1のゲートに与えられる。The input cell 20 includes a buffer BF2.
The buffer BF2 shapes, amplifies, and outputs a signal externally applied to the pad P2. The output of buffer BF2 is provided as a control signal CT2 to the gate of N-channel MOS transistor NT1 in input cell 10.
【0030】図2は、図1に示した半導体集積回路のウ
エハ検査における検査用プローブの接触状態を示す図で
ある。図2を参照して、ウエハ状態においては、図1に
示した半導体集積回路のチップ1は、他のチップ100
に隣接して形成されている。さらに詳しく説明すると、
チップ1の辺L1は、スクライブ線101を介してチッ
プ100の辺L100と隣接している。FIG. 2 is a diagram showing a contact state of an inspection probe in a wafer inspection of the semiconductor integrated circuit shown in FIG. Referring to FIG. 2, in a wafer state, chip 1 of the semiconductor integrated circuit shown in FIG.
Are formed adjacent to each other. To elaborate further,
The side L1 of the chip 1 is adjacent to the side L100 of the chip 100 via the scribe line 101.
【0031】ウエハ検査では、1回の測定でチップ1と
チップ100とが同時に測定される。このように複数の
チップを1回で同時に測定するウエハ検査を「同測ウエ
ハ検査」という。同測ウエハ検査では、チップ1の辺L
4に配置されたパッドPd、チップ100の辺L101
に配置されたパッドPe、チップ1の辺L2に配置され
たパッドP2,Pc、およびチップ100の辺L102
に配置されたパッドPfに対して検査用プローブ200
を同時に接触させて、チップ1,100に対する測定を
同時に行う。検査用プローブ200は、テスタ(図示せ
ず)に接続され、テスタからのテスト信号をパッドP
d,Pe,P2,Pc,Pfに、パッドPd,Pe,P
2,Pc,Pfからの出力信号をテスタに伝送する。In the wafer inspection, the chip 1 and the chip 100 are measured simultaneously by one measurement. Such a wafer inspection in which a plurality of chips are simultaneously measured at one time is referred to as “same measurement wafer inspection”. In the same wafer inspection, the side L of the chip 1
4, the pad Pd, the side L101 of the chip 100
Pe, the pads P2 and Pc disposed on the side L2 of the chip 1, and the side L102 of the chip 100
Probe 200 for the pad Pf
Are simultaneously brought into contact with each other to simultaneously measure the chips 1 and 100. The inspection probe 200 is connected to a tester (not shown), and applies a test signal from the tester to a pad P.
d, Pe, P2, Pc, Pf, and pads Pd, Pe, P
2, the output signals from Pc and Pf are transmitted to the tester.
【0032】ところが、同測ウエハ検査では、他のチッ
プに隣接する辺に沿って配置されたパッドに対しては検
査用プローブを接触させることは不可能である。チップ
1においては、チップ100に隣接する辺L1に沿って
配置されたパッドP1aおよび辺L1に対向する辺L3
に沿って配置されたパッドP1bに対しては検査用プロ
ーブを接触させることは不可能である。すなわち、パッ
ドP1a,P1bは、同測ウエハ検査における測定時に
検査用プローブが接触されないパッドである。However, in the same measurement wafer inspection, it is impossible to bring the inspection probe into contact with a pad arranged along a side adjacent to another chip. In the chip 1, the pad P1a arranged along the side L1 adjacent to the chip 100 and the side L3 facing the side L1
It is impossible to bring the inspection probe into contact with the pad P1b arranged along. That is, the pads P1a and P1b are pads that do not come into contact with the inspection probe during measurement in the same wafer inspection.
【0033】次に、以上のように構成された半導体集積
回路の動作について、図3を参照しつつ説明する。以
下、(1)ウエハ検査時、(2)通常動作時、に分けて
説明する。Next, the operation of the semiconductor integrated circuit configured as described above will be described with reference to FIG. Hereinafter, (1) wafer inspection and (2) normal operation will be described separately.
【0034】(1)ウエハ検査時 検査用プローブを通じてパッドP2に電源電圧が与えら
れる。これにより、パッドP2および制御信号CTは、
Hレベル(論理ハイレベル)となる。Hレベルの制御信
号CTを受けて、入力セル10内のNチャネルMOSト
ランジスタNT1が導通状態になる。これにより、パッ
ドP1a,P1bの電圧レベルは接地電圧レベル(Lレ
ベル)に固定される。ここで、Lレベルとは、論理ロー
レベルのことをいう。(1) At the time of wafer inspection A power supply voltage is applied to the pad P2 through an inspection probe. Thereby, the pad P2 and the control signal CT are
It becomes H level (logic high level). Receiving H-level control signal CT, N-channel MOS transistor NT1 in input cell 10 is rendered conductive. Thus, the voltage levels of pads P1a and P1b are fixed to the ground voltage level (L level). Here, the L level means a logic low level.
【0035】同測ウエハ検査では、パッドP1a,P1
bには検査用プローブが接触されないため、パッドP1
a,P1bは外部に対してフローティング状態となる。
しかし、NチャネルMOSトランジスタNT1が導通状
態になり、パッドP1a,P1bの電圧レベルはLレベ
ルに固定される。したがって、特性の評価を正確に行う
ことができる。In the same wafer inspection, the pads P1a, P1
Since the inspection probe does not come into contact with b, the pad P1
a and P1b are in a floating state with respect to the outside.
However, N channel MOS transistor NT1 is rendered conductive, and the voltage levels of pads P1a and P1b are fixed at L level. Therefore, the characteristics can be accurately evaluated.
【0036】(2)通常動作時 通常動作時とは、ウエハ検査が終了した後、完成品とし
て動作するときのことをいう。(2) During Normal Operation The normal operation refers to a time when the device is operated as a completed product after the wafer inspection is completed.
【0037】このとき、外部からパッドP2に対して接
地電圧が与えられる。これにより、パッドP2および制
御信号CTは、Lレベルとなる。Lレベルの制御信号C
Tを受けて、入力セル10内のNチャネルMOSトラン
ジスタNT1は、非導通状態となる。したがって、外部
から端子P1a,P1bに対して与えられる信号のレベ
ルにかかわらず、パッドP1a,P1bからNチャネル
MOSトランジスタNT1を通じて接地ノードGNDに
流れる電流I1が抑制される。これにより、通常動作時
における消費電流が低減される。At this time, a ground voltage is externally applied to pad P2. As a result, the pad P2 and the control signal CT become L level. L level control signal C
Upon receiving T, N-channel MOS transistor NT1 in input cell 10 is turned off. Therefore, regardless of the level of a signal externally applied to terminals P1a and P1b, current I1 flowing from pad P1a and P1b to ground node GND through N-channel MOS transistor NT1 is suppressed. As a result, current consumption during normal operation is reduced.
【0038】以上のように、この発明の第1の実施形態
による半導体集積回路では、NチャネルMOSトランジ
スタNT1と、パッドP2と、入力セル20とを設けた
ため、通常動作時にパッドP1a,P1bからNチャネ
ルMOSトランジスタNT1を介して接地ノードGND
に流れる電流I1を抑制することができる。これによ
り、通常動作時の消費電流を低減することができる。As described above, in the semiconductor integrated circuit according to the first embodiment of the present invention, the N-channel MOS transistor NT1, the pad P2, and the input cell 20 are provided. Ground node GND via channel MOS transistor NT1
Can be suppressed. As a result, current consumption during normal operation can be reduced.
【0039】(第2の実施形態)この発明の第2の実施
形態による半導体集積回路は、図1に示した入力セル2
0に代えて、図4に示す入力セル40を備えることを特
徴とする。(Second Embodiment) A semiconductor integrated circuit according to a second embodiment of the present invention will be described with reference to FIG.
It is characterized by including an input cell 40 shown in FIG.
【0040】図4を参照して、入力セル40は、バッフ
ァBF2と、NチャネルMOSトランジスタNT2とを
含む。NチャネルMOSトランジスタNT2は、パッド
P2と接地ノードGNDとの間に接続される。また、N
チャネルMOSトランジスタNT2のゲートは、電源ノ
ードVDDに接続される。Referring to FIG. 4, input cell 40 includes a buffer BF2 and an N-channel MOS transistor NT2. N-channel MOS transistor NT2 is connected between pad P2 and ground node GND. Also, N
The gate of the channel MOS transistor NT2 is connected to the power supply node VDD.
【0041】以上のように構成された半導体集積回路で
は、NチャネルMOSトランジスタNT2は、常に導通
状態となる。したがって、仮に、パッドP2が外部とフ
ローティング状態であっても、NチャネルMOSトラン
ジスタNT2がプルダウン抵抗として作用するため、パ
ッドP2および制御信号CTはLレベルに固定される。
これに応じて、NチャネルMOSトランジスタNT1は
非導通状態となる。すなわち、通常動作時に外部からパ
ッドP2に対して接地電圧を与えることなく、第1の実
施形態と同様の効果を得ることができる。In the semiconductor integrated circuit configured as described above, N-channel MOS transistor NT2 is always in a conductive state. Therefore, even if pad P2 is in a floating state with the outside, N-channel MOS transistor NT2 acts as a pull-down resistor, so that pad P2 and control signal CT are fixed at L level.
In response, N-channel MOS transistor NT1 is turned off. That is, the same effect as in the first embodiment can be obtained without applying a ground voltage to the pad P2 from the outside during the normal operation.
【0042】このため、第2の実施形態による半導体集
積回路では、図5に示すように、パッドP2は、リード
フレーム50とボンディングされていない。すなわち、
この半導体集積回路では、パッドP2に対して外部から
接地電圧を与えるためのピンを設ける必要がない。Therefore, in the semiconductor integrated circuit according to the second embodiment, the pad P2 is not bonded to the lead frame 50 as shown in FIG. That is,
In this semiconductor integrated circuit, there is no need to provide a pin for externally applying a ground voltage to the pad P2.
【0043】(第3の実施形態)この発明の第3の実施
形態による半導体集積回路は、図1に示した入力セル1
0,20に代えて、図6に示す入力セル60,70を備
えることを特徴とする。(Third Embodiment) A semiconductor integrated circuit according to a third embodiment of the present invention will be described with reference to FIG.
It is characterized in that input cells 60 and 70 shown in FIG. 6 are provided instead of 0 and 20.
【0044】入力セル60は、PチャネルMOSトラン
ジスタPT1と、バッファBF1とを含む。Pチャネル
MOSトランジスタPT1は、電源電圧を受ける電源ノ
ードVDDとパッドP1a,P1bとの間に接続され、
制御信号CTをゲートに受ける。Input cell 60 includes a P-channel MOS transistor PT1 and a buffer BF1. P channel MOS transistor PT1 is connected between power supply node VDD receiving a power supply voltage and pads P1a and P1b,
The control signal CT is received by the gate.
【0045】入力セル70は、PチャネルMOSトラン
ジスタPT2と、バッファBF2とを含む。Pチャネル
MOSトランジスタPT2は、電源ノードVDDとパッ
ドP2との間に接続され、接地電圧をゲートに受ける。Input cell 70 includes a P-channel MOS transistor PT2 and a buffer BF2. P-channel MOS transistor PT2 is connected between power supply node VDD and pad P2, and receives a ground voltage at its gate.
【0046】次に、以上のように構成された半導体集積
回路の動作について、図7を参照しつつ説明する。以
下、(1)ウエハ検査時、(2)通常動作時、に分けて
説明する。Next, the operation of the semiconductor integrated circuit configured as described above will be described with reference to FIG. Hereinafter, (1) wafer inspection and (2) normal operation will be described separately.
【0047】(1)ウエハ検査時 検査用プローブを通じてパッドP2に接地電圧が与えら
れる。これにより、パッドP2および制御信号CTは、
Lレベルとなる。Lレベルの制御信号CTを受けて、入
力セル10内のPチャネルMOSトランジスタPT1が
導通状態になる。これにより、パッドP1a,P1bの
電圧レベルは電源電圧レベル(Hレベル)に固定され
る。(1) At the time of wafer inspection A ground voltage is applied to pad P2 through an inspection probe. Thereby, the pad P2 and the control signal CT are
It becomes L level. Receiving L-level control signal CT, P-channel MOS transistor PT1 in input cell 10 is rendered conductive. Thus, the voltage levels of pads P1a and P1b are fixed at the power supply voltage level (H level).
【0048】同測ウエハ検査では、パッドP1a,P1
bには検査用プローブが接触されないため、パッドP1
a,P1bは外部に対してフローティング状態となる。
しかし、PチャネルMOSトランジスタPT1が導通状
態になり、パッドP1a,P1bの電圧レベルはHレベ
ルに固定される。したがって、特性の評価を正確に行う
ことができる。In the same wafer inspection, the pads P1a, P1
Since the inspection probe does not come into contact with b, the pad P1
a and P1b are in a floating state with respect to the outside.
However, P channel MOS transistor PT1 is rendered conductive, and the voltage levels of pads P1a and P1b are fixed at H level. Therefore, the characteristics can be accurately evaluated.
【0049】(2)通常動作時 この半導体集積回路では、PチャネルMOSトランジス
タPT2は常に導通状態となる。したがって、第2の実
施形態におけるのと同様、パッドP2は、リードフレー
ムとボンディングされていない。しかし、パッドP2が
外部とフローティング状態であっても、PチャネルMO
SトランジスタPT2がプルアップ抵抗として作用する
ため、パッドP2および制御信号CTはHレベルに固定
される。これに応じて、PチャネルMOSトランジスタ
PT1は非導通状態となる。したがって、外部から端子
P1a,P1bに対して与えられる信号のレベルにかか
わらず、電源ノードVDDからPチャネルMOSトラン
ジスタPT1を介してパッドP1a,P1bに流れる電
流I2が抑制される。これにより、通常動作時における
消費電流が低減される。(2) Normal operation In this semiconductor integrated circuit, the P-channel MOS transistor PT2 is always in a conductive state. Therefore, as in the second embodiment, the pad P2 is not bonded to the lead frame. However, even if the pad P2 is floating with the outside, the P-channel MO
Since S transistor PT2 acts as a pull-up resistor, pad P2 and control signal CT are fixed at H level. In response, P-channel MOS transistor PT1 is turned off. Therefore, regardless of the level of a signal externally applied to terminals P1a and P1b, current I2 flowing from power supply node VDD to pads P1a and P1b via P-channel MOS transistor PT1 is suppressed. As a result, current consumption during normal operation is reduced.
【0050】以上のように、この発明の第3の実施形態
による半導体集積回路では、PチャネルMOSトランジ
スタPT1と、パッドP2と、入力セル70とを設けた
ため、通常動作時に電源ノードVDDからPチャネルM
OSトランジスタPT1を介してパッドP1a,P1b
に流れる電流I2を抑制することができる。これによ
り、通常動作時の消費電流を低減することができる。As described above, in the semiconductor integrated circuit according to the third embodiment of the present invention, the P-channel MOS transistor PT1, the pad P2, and the input cell 70 are provided. M
Pads P1a, P1b via OS transistor PT1
Can be suppressed. As a result, current consumption during normal operation can be reduced.
【0051】また、PチャネルMOSトランジスタPT
2を設けたため、パッドP2に対して外部から電源電圧
を与えるためのピンを設ける必要がない。P channel MOS transistor PT
2, there is no need to provide a pin for externally supplying a power supply voltage to the pad P2.
【0052】[0052]
【発明の効果】この発明の1つの局面に従った半導体集
積回路装置は、ウエハ検査における測定時には第1のパ
ッドと接地ノードとを接続状態にする一方、通常動作時
には第1のパッドと接地ノードとを非接続にするスイッ
チを設けたため、通常動作時に第1のパッドからスイッ
チを介して接地ノードに流れる電流が抑制される。これ
により、通常動作時の消費電流を低減することができ
る。According to the semiconductor integrated circuit device of one aspect of the present invention, the first pad is connected to the ground node during measurement in wafer inspection, while the first pad is connected to the ground node during normal operation. Is provided, a current flowing from the first pad to the ground node via the switch during normal operation is suppressed. As a result, current consumption during normal operation can be reduced.
【0053】また、プルダウン抵抗を設けたため、通常
動作時に外部から第2のパッドに接地電圧を与えるため
のピンを設ける必要がない。Further, since the pull-down resistor is provided, there is no need to provide a pin for applying a ground voltage to the second pad from outside during normal operation.
【0054】この発明のもう1つの局面に従った半導体
集積回路装置は、ウエハ検査における測定時には第1の
パッドと電源ノードとを接続状態にする一方、通常動作
時には第1のパッドと電源ノードとを非接続にするスイ
ッチを設けたため、通常動作時に電源ノードからスイッ
チを介して第1のパッドに流れる電流が抑制される。こ
れにより、通常動作時の消費電流を低減することができ
る。In a semiconductor integrated circuit device according to another aspect of the present invention, the first pad and the power supply node are connected during measurement in wafer inspection, while the first pad and the power supply node are connected during normal operation. Is provided, a current flowing from the power supply node to the first pad via the switch during normal operation is suppressed. As a result, current consumption during normal operation can be reduced.
【0055】また、プルアップ抵抗を設けたため、通常
動作時に外部から第2のパッドに電源電圧を与えるため
のピンを設ける必要がない。Further, since the pull-up resistor is provided, there is no need to provide a pin for externally applying a power supply voltage to the second pad during normal operation.
【図1】この発明の第1の実施形態による半導体集積回
路の構成を示すブロック図である。FIG. 1 is a block diagram showing a configuration of a semiconductor integrated circuit according to a first embodiment of the present invention.
【図2】図1に示した半導体集積回路のウエハ検査にお
ける検査用プローブの接触状態を示す図である。FIG. 2 is a diagram showing a contact state of an inspection probe in a wafer inspection of the semiconductor integrated circuit shown in FIG.
【図3】図1に示した半導体集積回路の動作を説明する
ためのタイミングチャートである。FIG. 3 is a timing chart for explaining an operation of the semiconductor integrated circuit shown in FIG. 1;
【図4】この発明の第2の実施形態による半導体集積回
路における入力セルの構成を示すブロック図である。FIG. 4 is a block diagram showing a configuration of an input cell in a semiconductor integrated circuit according to a second embodiment of the present invention.
【図5】この発明の第2の実施形態による半導体集積回
路におけるパッドとリードフレームとのワイヤリングの
関係を示す図である。FIG. 5 is a diagram showing a wiring relationship between a pad and a lead frame in a semiconductor integrated circuit according to a second embodiment of the present invention.
【図6】この発明の第3の実施形態による半導体集積回
路における入力セルの構成を示すブロック図である。FIG. 6 is a block diagram showing a configuration of an input cell in a semiconductor integrated circuit according to a third embodiment of the present invention.
【図7】この発明の第3の実施形態による半導体集積回
路の動作を説明するためのタイミングチャートである。FIG. 7 is a timing chart for explaining an operation of the semiconductor integrated circuit according to the third embodiment of the present invention;
【図8】同測ウエハ検査における検査用プローブの接触
状態を示す図である。FIG. 8 is a view showing a contact state of an inspection probe in the same wafer inspection.
【図9】従来のプルダウン機能を有する入力セルの構成
を示すブロック図である。FIG. 9 is a block diagram showing a configuration of a conventional input cell having a pull-down function.
【図10】図9に示した入力セルを有する半導体集積回
路の動作を示すタイミングチャートである。10 is a timing chart showing an operation of the semiconductor integrated circuit having the input cell shown in FIG.
P1a,P1b,P2 パッド NT1,NT2 NチャネルMOSトランジスタ PT1,PT2 PチャネルMOSトランジスタ 1,100 チップ 200 検査用プローブ P1a, P1b, P2 Pad NT1, NT2 N-channel MOS transistor PT1, PT2 P-channel MOS transistor 1,100 Chip 200 Inspection probe
Claims (6)
時に測定が行われる半導体集積回路装置であって、 ウエハ検査において同時に測定が行われるチップと隣接
する辺に沿って設けられ、ウエハ検査における測定時に
検査用プローブが接触されない第1のパッドと、 前記第1のパッドと接地ノードとの間に設けられ、ウエ
ハ検査における測定時には前記第1のパッドと接地ノー
ドとを接続状態にする一方、通常動作時には前記第1の
パッドと接地ノードとを非接続にするスイッチとを備え
ることを特徴とする半導体集積回路装置。1. A semiconductor integrated circuit device for performing measurement simultaneously with an adjacent chip in a wafer inspection, the semiconductor integrated circuit device being provided along a side adjacent to a chip simultaneously measured in the wafer inspection, and inspecting at the time of measurement in the wafer inspection. A first pad that is not in contact with the first probe, and a first pad that is provided between the first pad and a ground node. The first pad and the ground node are connected during measurement in a wafer inspection, and during normal operation, A semiconductor integrated circuit device comprising: a switch for disconnecting the first pad from a ground node.
おいて、 ウエハ検査における測定時には前記検査用プローブを通
じて電源電圧が与えられ、通常動作時には外部から接地
電圧が与えられる第2のパッドをさらに備え、 前記スイッチは、前記第1のパッドと接地ノードとの間
に接続され、前記第2のパッドの電圧をゲートに受ける
NチャネルMOSトランジスタを含むことを特徴とする
半導体集積回路装置。2. The semiconductor integrated circuit device according to claim 1, further comprising a second pad to which a power supply voltage is applied through said inspection probe during measurement in wafer inspection, and to which an external ground voltage is applied during normal operation. The semiconductor integrated circuit device, wherein the switch includes an N-channel MOS transistor connected between the first pad and a ground node and receiving a voltage of the second pad at a gate.
おいて、 ウエハ検査における測定時に前記検査用プローブを通じ
て電源電圧が与えられる第2のパッドと、 前記第2のパッドと接地ノードとの間に接続されたプル
ダウン抵抗とをさらに備え、 前記スイッチは、前記第1のパッドと接地ノードとの間
に接続され、前記第2のパッドの電圧をゲートに受ける
NチャネルMOSトランジスタを含むことを特徴とする
半導体集積回路装置。3. The semiconductor integrated circuit device according to claim 1, wherein a power supply voltage is supplied through said inspection probe at the time of measurement in a wafer inspection, and between said second pad and a ground node. Further comprising a pull-down resistor connected thereto, wherein the switch is connected between the first pad and a ground node, and includes an N-channel MOS transistor receiving a voltage of the second pad at a gate. Semiconductor integrated circuit device.
時に測定が行われる半導体集積回路装置であって、 ウエハ検査において同時に測定が行われるチップと隣接
する辺に沿って設けられ、ウエハ検査における測定時に
検査用プローブが接触されない第1のパッドと、 前記第1のパッドと電源電圧を受ける電源ノードとの間
に設けられ、ウエハ検査における測定時には前記第1の
パッドと電源ノードとを接続状態にする一方、通常動作
時には前記第1のパッドと電源ノードとを非接続にする
スイッチとを備えることを特徴とする半導体集積回路装
置。4. A semiconductor integrated circuit device for performing measurement simultaneously with an adjacent chip in a wafer inspection, the semiconductor integrated circuit device being provided along a side adjacent to the chip simultaneously measured in the wafer inspection, and inspecting at the time of measurement in the wafer inspection. A first pad that is not in contact with the first probe and a power supply node that receives a power supply voltage between the first pad and a power supply node that receives a power supply voltage. And a switch for disconnecting the first pad and a power supply node during a normal operation.
おいて、 ウエハ検査における測定時には前記検査用プローブを通
じて接地電圧が与えられ、通常動作時には外部から電源
電圧が与えられる第2のパッドをさらに備え、 前記スイッチは、前記第1のパッドと前記電源ノードと
の間に接続され、前記第2のパッドの電圧をゲートに受
けるPチャネルMOSトランジスタを含むことを特徴と
する半導体集積回路装置。5. The semiconductor integrated circuit device according to claim 4, further comprising a second pad to which a ground voltage is applied through said inspection probe during measurement in a wafer inspection, and to which a power supply voltage is externally applied during a normal operation. The semiconductor integrated circuit device, wherein the switch includes a P-channel MOS transistor connected between the first pad and the power supply node, the gate of which receives a voltage of the second pad at a gate.
おいて、 ウエハ検査における測定時に前記検査用プローブを通じ
て接地電圧が与えられる第2のパッドと、 前記第2のパッドと電源ノードとの間に接続されたプル
アップ抵抗とをさらに備え、 前記スイッチは、前記第1のパッドと前記電源ノードと
の間に接続され、前記第2のパッドの電圧をゲートに受
けるPチャネルMOSトランジスタを含むことを特徴と
する半導体集積回路装置。6. The semiconductor integrated circuit device according to claim 4, wherein a second pad to which a ground voltage is applied through the inspection probe at the time of measurement in a wafer inspection, and a power supply node between the second pad and the power supply node. Further comprising a pull-up resistor connected thereto, wherein the switch includes a P-channel MOS transistor connected between the first pad and the power supply node and receiving a voltage of the second pad at a gate. A semiconductor integrated circuit device characterized by the above-mentioned.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000174597A JP2001358298A (en) | 2000-06-12 | 2000-06-12 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2000174597A JP2001358298A (en) | 2000-06-12 | 2000-06-12 | Semiconductor integrated circuit device |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001358298A true JP2001358298A (en) | 2001-12-26 |
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ID=18676600
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000174597A Pending JP2001358298A (en) | 2000-06-12 | 2000-06-12 | Semiconductor integrated circuit device |
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Country | Link |
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JP (1) | JP2001358298A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100502035B1 (en) * | 2001-09-17 | 2005-07-25 | 인피네온 테크놀로지스 아게 | Method and apparatus for reducing the current consumption of an electronic circuit |
-
2000
- 2000-06-12 JP JP2000174597A patent/JP2001358298A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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KR100502035B1 (en) * | 2001-09-17 | 2005-07-25 | 인피네온 테크놀로지스 아게 | Method and apparatus for reducing the current consumption of an electronic circuit |
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