JP2001357675A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2001357675A JP2001357675A JP2000179300A JP2000179300A JP2001357675A JP 2001357675 A JP2001357675 A JP 2001357675A JP 2000179300 A JP2000179300 A JP 2000179300A JP 2000179300 A JP2000179300 A JP 2000179300A JP 2001357675 A JP2001357675 A JP 2001357675A
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- precharge
- signal
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】
【課題】 プリチャージとワードの切り替え時点を、セ
ンスアンプの近端側より遠端側を早くすることにより、
センスアンプ遠端側のメモリセルからの読み出し速度を
速め、半導体記憶装置のアクセスタイムの高速化を図
る。 【解決手段】 半導体チップ１上に、ワード選択信号入
力バッファ２、ブロック選択信号入力バッファ３、デジ
ット選択信号入力バッファ４があり、それらの各信号を
デコードするデコーダ５〜７と、デコーダの各出力信号
のドライバ８〜１０と、情報を記憶するメモリブロック
ＢＬと、メモリブロック内のメモリセルの列を選択する
ゲート回路Ｇが有る。ワード選択信号とブロック選択信
号のドライバ８，９が、センスアンプ(近端プリチャー
ジ部１２内に設置される)から最も遠距離にある遠端プ
リチャージ部１３寄りのチップ１中央部にレイアウトさ
れる。
ンスアンプの近端側より遠端側を早くすることにより、
センスアンプ遠端側のメモリセルからの読み出し速度を
速め、半導体記憶装置のアクセスタイムの高速化を図
る。 【解決手段】 半導体チップ１上に、ワード選択信号入
力バッファ２、ブロック選択信号入力バッファ３、デジ
ット選択信号入力バッファ４があり、それらの各信号を
デコードするデコーダ５〜７と、デコーダの各出力信号
のドライバ８〜１０と、情報を記憶するメモリブロック
ＢＬと、メモリブロック内のメモリセルの列を選択する
ゲート回路Ｇが有る。ワード選択信号とブロック選択信
号のドライバ８，９が、センスアンプ(近端プリチャー
ジ部１２内に設置される)から最も遠距離にある遠端プ
リチャージ部１３寄りのチップ１中央部にレイアウトさ
れる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に半導体記憶装置の読み出し速度を高速化でき
るようにレイアウトした半導体記憶装置に関するもので
ある。
関し、特に半導体記憶装置の読み出し速度を高速化でき
るようにレイアウトした半導体記憶装置に関するもので
ある。
【０００２】
【従来の技術】半導体メモリにおいては、高集積化・大
容量化が不断に進められており、デジット線対には、多
くのメモリセルが接続されるようになってきている。そ
のために、デジット線に付加される容量が大きくなり、
アクセスが遅れ、高速動作が阻害されるようになってき
ている。そこで、プリチャージ回路をデジット線の両端
に付加し、書き込み後のリカバリー（プリチャージ）を
高速化させるなどの工夫がなされている。しかしなが
ら、従来の制御方法およびレイアウト構造では、このプ
リチャージのＯＦＦが遅れるなどして、読み出し動作の
高速化が難しいという問題があった。
容量化が不断に進められており、デジット線対には、多
くのメモリセルが接続されるようになってきている。そ
のために、デジット線に付加される容量が大きくなり、
アクセスが遅れ、高速動作が阻害されるようになってき
ている。そこで、プリチャージ回路をデジット線の両端
に付加し、書き込み後のリカバリー（プリチャージ）を
高速化させるなどの工夫がなされている。しかしなが
ら、従来の制御方法およびレイアウト構造では、このプ
リチャージのＯＦＦが遅れるなどして、読み出し動作の
高速化が難しいという問題があった。
【０００３】図６は、従来の半導体記憶装置のチップの
レイアウト図である。半導体チップ１上には、ワード選
択信号入力バッファ２、ブロック選択信号入力バッファ
３、列選択信号入力バッファ４の各入力バッファが設け
られており、各入力バッファにはそれぞれの出力信号を
デコードするワード信号用デコーダ５と、ブロック信号
用デコーダ６と、列信号用デコーダ７が備えられてい
る。そして、それぞれのデコーダの出力端には各デコー
ダの出力信号のバッファとして機能するワード信号用ド
ライバ８、ブロック信号用ドライバ９、列信号用ドライ
バ１０が設置されている。これらドライバ８〜１０はチ
ップの長辺に添ってそれぞれ配置されている。
レイアウト図である。半導体チップ１上には、ワード選
択信号入力バッファ２、ブロック選択信号入力バッファ
３、列選択信号入力バッファ４の各入力バッファが設け
られており、各入力バッファにはそれぞれの出力信号を
デコードするワード信号用デコーダ５と、ブロック信号
用デコーダ６と、列信号用デコーダ７が備えられてい
る。そして、それぞれのデコーダの出力端には各デコー
ダの出力信号のバッファとして機能するワード信号用ド
ライバ８、ブロック信号用ドライバ９、列信号用ドライ
バ１０が設置されている。これらドライバ８〜１０はチ
ップの長辺に添ってそれぞれ配置されている。
【０００４】また、チップ中央部にはメモリブロックＢ
Ｌ０〜ＢＬ３１がレイアウトされている。各メモリブロ
ックＢＬ０〜ＢＬ３１には、メモリセルアレイであるメ
モリセル部１１と近端プリチャージ部１２と遠端プリチ
ャージ部１３とが備えられている。近端プリチャージ部
１２にはプリチャージ回路の外センスアンプが設置され
ている。そして、各近端プリチャージ部１２には、その
メモリブロックのメモリセルの列を選択する列選択用プ
リチャージ制御ＮＡＮＤゲートＧ0 〜Ｇ15の出力信号が
入力されている。
Ｌ０〜ＢＬ３１がレイアウトされている。各メモリブロ
ックＢＬ０〜ＢＬ３１には、メモリセルアレイであるメ
モリセル部１１と近端プリチャージ部１２と遠端プリチ
ャージ部１３とが備えられている。近端プリチャージ部
１２にはプリチャージ回路の外センスアンプが設置され
ている。そして、各近端プリチャージ部１２には、その
メモリブロックのメモリセルの列を選択する列選択用プ
リチャージ制御ＮＡＮＤゲートＧ0 〜Ｇ15の出力信号が
入力されている。
【０００５】この図では説明を簡略化するために、それ
ぞれ、ワード選択信号が３ビット、ブロック選択信号と
列選択信号が４ビット信号であるとされている。ワード
選択信号入力バッファ２からの出力は、ワード信号用デ
コーダ５でデコードされてワード信号用ドライバ８へ入
力され、ワード信号線１４を通じて、各メモリブロック
ＢＬ０〜ＢＬ３１内の８本のワード線へ接続されてい
る。
ぞれ、ワード選択信号が３ビット、ブロック選択信号と
列選択信号が４ビット信号であるとされている。ワード
選択信号入力バッファ２からの出力は、ワード信号用デ
コーダ５でデコードされてワード信号用ドライバ８へ入
力され、ワード信号線１４を通じて、各メモリブロック
ＢＬ０〜ＢＬ３１内の８本のワード線へ接続されてい
る。
【０００６】同様に、ブロック選択信号入力バッファ３
からの出力は、ブロック信号用デコーダ６でデコードさ
れてブロック信号用ドライバ９へ入力され、その出力信
号はブロック選択信号線１５を通して、ＢＬ０〜ＢＬ３
１の各メモリブロックの遠端プリチャージ部１３および
ＮＡＮＤゲートＧ0 〜Ｇ15の一方の入力端子へ共通に入
力されている。
からの出力は、ブロック信号用デコーダ６でデコードさ
れてブロック信号用ドライバ９へ入力され、その出力信
号はブロック選択信号線１５を通して、ＢＬ０〜ＢＬ３
１の各メモリブロックの遠端プリチャージ部１３および
ＮＡＮＤゲートＧ0 〜Ｇ15の一方の入力端子へ共通に入
力されている。
【０００７】列選択信号入力バッファ４からの出力は、
列信号用デコーダ７でデコードされて列信号用ドライバ
１０を介してＮＡＮＤゲートＧ0 〜Ｇ15のそれぞれのも
う一方の入力端子に入力されている。このような構成に
より、一つのチップ上では、３２個のメモリブロックに
対して、８本のワード線のいずれか一つが選択されて、
全てのメモリブロックのメモリセルの１行が選択され、
１６本のブロック選択信号線１５により、いずれか二つ
のメモリブロックに接続されているＮＡＮＤゲートが選
択される。
列信号用デコーダ７でデコードされて列信号用ドライバ
１０を介してＮＡＮＤゲートＧ0 〜Ｇ15のそれぞれのも
う一方の入力端子に入力されている。このような構成に
より、一つのチップ上では、３２個のメモリブロックに
対して、８本のワード線のいずれか一つが選択されて、
全てのメモリブロックのメモリセルの１行が選択され、
１６本のブロック選択信号線１５により、いずれか二つ
のメモリブロックに接続されているＮＡＮＤゲートが選
択される。
【０００８】
【発明が解決しようとする課題】上述した従来の半導体
記憶装置では、遠端プリチャージ部１３はブロック信号
用ドライバ９から最も離れた位置に配置されている。そ
のため、例えば読み出しのためにプリチャージ回路のプ
リチャージ動作を停止させる際にその信号の伝達に時間
がかかり、近端側プリチャージ部１２よりもプリチャー
ジ動作の停止時刻が遅くなる。また、メモリブロックＢ
Ｌの遠端プリチャージ側のメモリセルのワード線は、ワ
ード信号用ドライバ８から遠い位置に配置されている。
そのため、例えば読み出しのためにワード線を選択する
時刻が近端側プリチャージ部１２寄りのワード線の選択
よりも遅くなる。一方、メモリセルのディジット線に読
み出された信号のセンスアンプへの伝達は、遠端プリチ
ャージ部１３寄りのメモリセルを読み出した場合の方が
近端プリチャージ部１２寄りのメモリセルを読み出した
場合よりも時間がかかる。すなわち、従来例のレイアウ
トでは、読み出し信号の伝達に時間がかかる遠端プリチ
ャージ部１３寄りのメモリセル部の方が近端プリチャー
ジ部１２寄りのメモリセル部よりも、読み出しのための
動作を開始する時刻が遅くなっており、このために高速
動作を実現することが困難であった。
記憶装置では、遠端プリチャージ部１３はブロック信号
用ドライバ９から最も離れた位置に配置されている。そ
のため、例えば読み出しのためにプリチャージ回路のプ
リチャージ動作を停止させる際にその信号の伝達に時間
がかかり、近端側プリチャージ部１２よりもプリチャー
ジ動作の停止時刻が遅くなる。また、メモリブロックＢ
Ｌの遠端プリチャージ側のメモリセルのワード線は、ワ
ード信号用ドライバ８から遠い位置に配置されている。
そのため、例えば読み出しのためにワード線を選択する
時刻が近端側プリチャージ部１２寄りのワード線の選択
よりも遅くなる。一方、メモリセルのディジット線に読
み出された信号のセンスアンプへの伝達は、遠端プリチ
ャージ部１３寄りのメモリセルを読み出した場合の方が
近端プリチャージ部１２寄りのメモリセルを読み出した
場合よりも時間がかかる。すなわち、従来例のレイアウ
トでは、読み出し信号の伝達に時間がかかる遠端プリチ
ャージ部１３寄りのメモリセル部の方が近端プリチャー
ジ部１２寄りのメモリセル部よりも、読み出しのための
動作を開始する時刻が遅くなっており、このために高速
動作を実現することが困難であった。
【０００９】本発明の課題は、上述した従来技術の問題
点を解決することであって、その目的は、プリチャージ
とワードの切り替え時点を、センスアンプの近端側より
遠端側が遅くなることがないようにして、センスアンプ
遠端側のメモリセルからの読み出しを高速化させ、アク
セスタイムの速い半導体記憶装置を提供できるようにす
ることである。
点を解決することであって、その目的は、プリチャージ
とワードの切り替え時点を、センスアンプの近端側より
遠端側が遅くなることがないようにして、センスアンプ
遠端側のメモリセルからの読み出しを高速化させ、アク
セスタイムの速い半導体記憶装置を提供できるようにす
ることである。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
め、本発明によれば、列方向に配列されたメモリセル
と、各メモリセルに接続された一対のディジット線と、
前記ディジット線と交差して敷設され各メモリセルを選
択するたワード線と、前記ディジット線の一端に配置さ
れたセンスアンプと、前記ディジット線の前記センスア
ンプの近傍に配置された近端側プリチャージ回路と、前
記ディジット線の前記センスアンプと反対側の端部に配
置された遠端側プリチャージ回路と、を備えた半導体記
憶装置において、読み出し動作時の遠端側プリチャージ
回路のプリチャージ動作の終了時点が近端側プリチャー
ジ回路のそれと同時かそれより早いことを特徴とする半
導体記憶装置、が提供される。そして、好ましくは、読
み出し動作時における遠端側プリチャージ回路に近い側
のワード線の選択信号の方が近端側プリチャージ回路に
近い側のワード線の選択信号より早く立ち上がるように
なされる。
め、本発明によれば、列方向に配列されたメモリセル
と、各メモリセルに接続された一対のディジット線と、
前記ディジット線と交差して敷設され各メモリセルを選
択するたワード線と、前記ディジット線の一端に配置さ
れたセンスアンプと、前記ディジット線の前記センスア
ンプの近傍に配置された近端側プリチャージ回路と、前
記ディジット線の前記センスアンプと反対側の端部に配
置された遠端側プリチャージ回路と、を備えた半導体記
憶装置において、読み出し動作時の遠端側プリチャージ
回路のプリチャージ動作の終了時点が近端側プリチャー
ジ回路のそれと同時かそれより早いことを特徴とする半
導体記憶装置、が提供される。そして、好ましくは、読
み出し動作時における遠端側プリチャージ回路に近い側
のワード線の選択信号の方が近端側プリチャージ回路に
近い側のワード線の選択信号より早く立ち上がるように
なされる。
【００１１】
【発明の実施の形態】次に、本発明の実施の形態につい
て実施例に即して説明する。図１は、本発明の第１の実
施例を示す図であり、図１において、図６に示した従来
例の部分と同等の部分には、同じ参照番号が付せられて
いるので重複する説明は省略する。本実施例の図６に示
した従来例と相違する点は、本実施例においては、ワー
ド信号用ドライバ８とブロック信号用ドライバ９が、半
導体チップ１の中央部分にレイアウトされている点であ
る。
て実施例に即して説明する。図１は、本発明の第１の実
施例を示す図であり、図１において、図６に示した従来
例の部分と同等の部分には、同じ参照番号が付せられて
いるので重複する説明は省略する。本実施例の図６に示
した従来例と相違する点は、本実施例においては、ワー
ド信号用ドライバ８とブロック信号用ドライバ９が、半
導体チップ１の中央部分にレイアウトされている点であ
る。
【００１２】図２は、本発明の第１の実施例の一つのメ
モリブロックの回路図であり、図３は、メモリブロック
の書き込みと読み出しのタイミングチャートである。本
実施例は、下記に説明するセンスアンプ遠端側のプリチ
ャージ回路（以下、遠端プリチャージ回路と記す）をブ
ロック信号用ドライバ９から伝達される信号により制御
し、センスアンプ近端側のプリチャージ回路（以下、近
端プリチャージ回路と記す）をブロック信号用ドライバ
９と列信号用ドライバ１０から伝達される信号により制
御する例である。
モリブロックの回路図であり、図３は、メモリブロック
の書き込みと読み出しのタイミングチャートである。本
実施例は、下記に説明するセンスアンプ遠端側のプリチ
ャージ回路（以下、遠端プリチャージ回路と記す）をブ
ロック信号用ドライバ９から伝達される信号により制御
し、センスアンプ近端側のプリチャージ回路（以下、近
端プリチャージ回路と記す）をブロック信号用ドライバ
９と列信号用ドライバ１０から伝達される信号により制
御する例である。
【００１３】図２に示すように、各メモリブロックには
例えば１６対のディジット線Ｄ０Ｔ（真）、Ｄ０Ｂ
（偽）；・・・；Ｄ１５Ｔ、Ｄ１５Ｂが敷設されてい
る。各ディジット線対には、遠端プリチャージ部１３に
おいて、それぞれ、ｐチャンネル型トランジスタ（以
下、トランジスタと記す）１７、１８のドレインが接続
され、トランジスタ１７、１８のソースは、電源に接続
されている。
例えば１６対のディジット線Ｄ０Ｔ（真）、Ｄ０Ｂ
（偽）；・・・；Ｄ１５Ｔ、Ｄ１５Ｂが敷設されてい
る。各ディジット線対には、遠端プリチャージ部１３に
おいて、それぞれ、ｐチャンネル型トランジスタ（以
下、トランジスタと記す）１７、１８のドレインが接続
され、トランジスタ１７、１８のソースは、電源に接続
されている。
【００１４】また、トランジスタ１７、１８のドレイン
には、イコライズの機能を持つトランジスタ１９のソー
ス、ドレインがそれぞれ接続されていて、そのゲート
は、トランジスタ１７、１８のゲートと接続されてい
る。このゲートに接続されている遠端プリチャージ制御
線２０は、プリチャージ制御回路４０を介してブロック
選択信号線１５に接続されている。
には、イコライズの機能を持つトランジスタ１９のソー
ス、ドレインがそれぞれ接続されていて、そのゲート
は、トランジスタ１７、１８のゲートと接続されてい
る。このゲートに接続されている遠端プリチャージ制御
線２０は、プリチャージ制御回路４０を介してブロック
選択信号線１５に接続されている。
【００１５】デジット線対Ｄ０Ｔ、Ｄ０Ｂ；・・・；Ｄ
１５Ｔ、Ｄ１５Ｂには、それぞれ８個ずつのメモリセル
が接続されている（説明の簡略化のために８個とした
が、実際には、多数（例えば１０２４個）のメモリセル
が接続される）。また、ディジット線と直交するよう
に、ワード線Ｗ０〜Ｗ７が敷設されており、各メモリセ
ルに接続されている。
１５Ｔ、Ｄ１５Ｂには、それぞれ８個ずつのメモリセル
が接続されている（説明の簡略化のために８個とした
が、実際には、多数（例えば１０２４個）のメモリセル
が接続される）。また、ディジット線と直交するよう
に、ワード線Ｗ０〜Ｗ７が敷設されており、各メモリセ
ルに接続されている。
【００１６】デジット線対Ｄ０Ｔ、Ｄ０Ｂ；・・・のも
う一方の端部には、それぞれ、近端プリチャージ回路を
構成するトランジスタ２５、２６およびｐチャネル型ト
ランジスタからなる列選択スイッチ２８、２９並びにイ
ンバータ２７が接続されている。プリチャージ回路のト
ランジスタ２５、２６のソースは電源に接続され、ゲー
トはインバータ２７の出力に接続されている。インバー
タ２７の入力端子と列選択スイッチ２８、２９のゲート
には、ＮＡＮＤゲートＧ0 〜Ｇ15の出力線である列選択
信号線Ｙ０〜Ｙ１５が接続されている。
う一方の端部には、それぞれ、近端プリチャージ回路を
構成するトランジスタ２５、２６およびｐチャネル型ト
ランジスタからなる列選択スイッチ２８、２９並びにイ
ンバータ２７が接続されている。プリチャージ回路のト
ランジスタ２５、２６のソースは電源に接続され、ゲー
トはインバータ２７の出力に接続されている。インバー
タ２７の入力端子と列選択スイッチ２８、２９のゲート
には、ＮＡＮＤゲートＧ0 〜Ｇ15の出力線である列選択
信号線Ｙ０〜Ｙ１５が接続されている。
【００１７】各ディジット線対に設けられた列選択スイ
ッチ２８、２９の出力線は、それぞれ１本にまとめら
れ、ｐチャネル型トランジスタであるトランスファゲー
ト３３、３４に接続されている。ここで、トランスファ
ゲート３３、３４は、センスアンプで増幅時にＯＦＦす
ることにより、デジット線の容量の影響を無くすように
する働きを持つものである。
ッチ２８、２９の出力線は、それぞれ１本にまとめら
れ、ｐチャネル型トランジスタであるトランスファゲー
ト３３、３４に接続されている。ここで、トランスファ
ゲート３３、３４は、センスアンプで増幅時にＯＦＦす
ることにより、デジット線の容量の影響を無くすように
する働きを持つものである。
【００１８】トランスファゲート３３、３４の出力は、
センスアンプ３５の入力部３５Ａ、３５Ｂに、それぞれ
入力されている。ここで用いられているセンスアンプ３
５は、フリップフロップを用いた一般的なダイナミック
センスアンプであり、ｎチャンネル型トランジスタ３６
のゲートをハイレベルにすることにより活性化され、ラ
ッチがかかるように構成されている。上述したように、
本発明の実施例において、レイアウト的に工夫されてい
る点は、ワード信号用とブロック信号用のドライバが、
遠端プリチャージ部（イコライズ）１３に近い側に配置
され、列選択関係の信号線が、チップの周辺に引き回さ
れていることである。
センスアンプ３５の入力部３５Ａ、３５Ｂに、それぞれ
入力されている。ここで用いられているセンスアンプ３
５は、フリップフロップを用いた一般的なダイナミック
センスアンプであり、ｎチャンネル型トランジスタ３６
のゲートをハイレベルにすることにより活性化され、ラ
ッチがかかるように構成されている。上述したように、
本発明の実施例において、レイアウト的に工夫されてい
る点は、ワード信号用とブロック信号用のドライバが、
遠端プリチャージ部（イコライズ）１３に近い側に配置
され、列選択関係の信号線が、チップの周辺に引き回さ
れていることである。
【００１９】次に、メモリセルからの書き込みおよび読
み出し動作について図３を併せ参照して説明する。な
お、ここでは、メモリセル２２が選択された場合につい
て説明する。書き込みの直前は、遠端プリチャージ信号
ＰＣ（以下、ＰＣと記す）は、ロウレベルでトランジス
タ１７、１８、１９はＯＮとなり、デジット線Ｄ０Ｔ、
Ｄ０Ｂを電源のレベルにプリチャージする。また、列選
択信号線Ｙ０はハイレベルでトランジスタ２８、２９を
ＯＦＦにし、同時にインバータ２７によりトランジスタ
２５、２６をＯＮにして、ディジット線Ｄ０Ｔ、Ｄ０Ｂ
をセンスアンプ側からプリチャージする。
み出し動作について図３を併せ参照して説明する。な
お、ここでは、メモリセル２２が選択された場合につい
て説明する。書き込みの直前は、遠端プリチャージ信号
ＰＣ（以下、ＰＣと記す）は、ロウレベルでトランジス
タ１７、１８、１９はＯＮとなり、デジット線Ｄ０Ｔ、
Ｄ０Ｂを電源のレベルにプリチャージする。また、列選
択信号線Ｙ０はハイレベルでトランジスタ２８、２９を
ＯＦＦにし、同時にインバータ２７によりトランジスタ
２５、２６をＯＮにして、ディジット線Ｄ０Ｔ、Ｄ０Ｂ
をセンスアンプ側からプリチャージする。
【００２０】次に、ワード線Ｗ０がハイレベルになり、
メモリセル２２〜２２Ａを選択する。これとほぼ同時に
ＰＣとＹ０がそれぞれハイレベルとロウレベルとなり、
それによりトランジスタ１７、１８、１９はＯＦＦ、列
選択スイッチ２８、２９はＯＮになり、インバータ２７
によりトランジスタ２５、２６はＯＦＦになる。
メモリセル２２〜２２Ａを選択する。これとほぼ同時に
ＰＣとＹ０がそれぞれハイレベルとロウレベルとなり、
それによりトランジスタ１７、１８、１９はＯＦＦ、列
選択スイッチ２８、２９はＯＮになり、インバータ２７
によりトランジスタ２５、２６はＯＦＦになる。
【００２１】これにより、メモリセル２２が選択され、
プリチャージ回路とセンスアンプから切り離され、書き
込み動作がおこなわれる。この時、トランスファ信号Ｔ
Ｅはハイレベルで、センスアンプ信号ＳＡはロウレベル
のまま変化しない。図２には、書き込みアンプは図示さ
れていないが、列選択スイッチ２８、２９とトランスフ
ァゲート３３、３４の間のデジット線に接続されてお
り、列選択スイッチ２８、２９がＯＮであることによ
り、書き込みアンプに用意されたデータがメモリセル２
２に書き込まれる。
プリチャージ回路とセンスアンプから切り離され、書き
込み動作がおこなわれる。この時、トランスファ信号Ｔ
Ｅはハイレベルで、センスアンプ信号ＳＡはロウレベル
のまま変化しない。図２には、書き込みアンプは図示さ
れていないが、列選択スイッチ２８、２９とトランスフ
ァゲート３３、３４の間のデジット線に接続されてお
り、列選択スイッチ２８、２９がＯＮであることによ
り、書き込みアンプに用意されたデータがメモリセル２
２に書き込まれる。
【００２２】次に、Ｗ０、ＰＣが再びロウレベルにな
り、メモリセル２２〜２２Ａを非選択とし、トランジス
タ１７、１８とトランジスタ１９はＯＮとなり、プリチ
ャージとイコライズを開始する。それと同時にＹ０がハ
イレベルとなり、列選択スイッチ２８、２９がＯＦＦに
なり、インバータ２７によりトランジスタ２５、２６は
ＯＮになり、プリチャージを開始する。
り、メモリセル２２〜２２Ａを非選択とし、トランジス
タ１７、１８とトランジスタ１９はＯＮとなり、プリチ
ャージとイコライズを開始する。それと同時にＹ０がハ
イレベルとなり、列選択スイッチ２８、２９がＯＦＦに
なり、インバータ２７によりトランジスタ２５、２６は
ＯＮになり、プリチャージを開始する。
【００２３】次に、読み出し動作について説明する。再
びＷ０、ＰＣがハイレベルとなり、メモリセル２２〜２
２Ａが選択され、プリチャージとイコライズを終了す
る。また同時にＹ０とＴＥがロウレベルになり、列選択
スイッチ２８、２９をＯＮにすると同時にトランジスタ
２５、２６をＯＦＦにして、プリチャージを終了してデ
ジット線Ｄ０ＴとＤ０Ｂをセンスアンプに接続する。
びＷ０、ＰＣがハイレベルとなり、メモリセル２２〜２
２Ａが選択され、プリチャージとイコライズを終了す
る。また同時にＹ０とＴＥがロウレベルになり、列選択
スイッチ２８、２９をＯＮにすると同時にトランジスタ
２５、２６をＯＦＦにして、プリチャージを終了してデ
ジット線Ｄ０ＴとＤ０Ｂをセンスアンプに接続する。
【００２４】この時トランスファゲート３３、３４はＯ
Ｎであり、メモリセル２２からの情報がデジット線Ｄ０
ＴとＤ０Ｂ上に発生して、電位差が出た時（シミュレー
ションにより最も遅いメモリセルの時間に合わせる。例
えば約５ｎｓ）にＳＡをハイレベルにしてトランジスタ
３６をＯＮにし、センスアンプ３５によりラッチする。
ラッチが完了したら、約０．５ｎｓ後にＴＥをハイレベ
ルにして、センスアンプ３５をデジット線から切り離し
ておく。この理由は、センスアンプ３５のドライブ能力
が低いため、トランスファゲート３３、３４をＯＮの状
態に放置しておくと、付加容量の大きなデジット線を安
定レベルにするまで時間がかかってしまい、読み出し速
度が遅くなるためである。
Ｎであり、メモリセル２２からの情報がデジット線Ｄ０
ＴとＤ０Ｂ上に発生して、電位差が出た時（シミュレー
ションにより最も遅いメモリセルの時間に合わせる。例
えば約５ｎｓ）にＳＡをハイレベルにしてトランジスタ
３６をＯＮにし、センスアンプ３５によりラッチする。
ラッチが完了したら、約０．５ｎｓ後にＴＥをハイレベ
ルにして、センスアンプ３５をデジット線から切り離し
ておく。この理由は、センスアンプ３５のドライブ能力
が低いため、トランスファゲート３３、３４をＯＮの状
態に放置しておくと、付加容量の大きなデジット線を安
定レベルにするまで時間がかかってしまい、読み出し速
度が遅くなるためである。
【００２５】また、ＳＡはＴＥがハイレベルになった時
点でロウレベルに戻しても良いが、その時、センスアン
プ出力線３８Ａ、３８Ｂは不定レベルとなるので、外側
にラッチ回路がつながれている場合を除いてハイレベル
のままでよい。このようにして、読み出し動作はアドレ
スが変化するたびに、読み出しとプリチャージを繰り返
して進められる。
点でロウレベルに戻しても良いが、その時、センスアン
プ出力線３８Ａ、３８Ｂは不定レベルとなるので、外側
にラッチ回路がつながれている場合を除いてハイレベル
のままでよい。このようにして、読み出し動作はアドレ
スが変化するたびに、読み出しとプリチャージを繰り返
して進められる。
【００２６】ここで、メモリセルの読み出し動作につい
て考えると、センスアンプ３５の近端側にあるメモリセ
ル２４を読み出す場合には、電位差がすぐにセンスアン
プ３５に伝わるが、遠端側にあるメモリセル２２を読み
出す場合には、電位差がセンスアンプ３５まで伝わるの
に時間がかかる。高速アクセスを実現させようとした場
合、センスアンプ３５から遠端側にあるメモリセル２２
からのアクセスを速くすることが必要である。
て考えると、センスアンプ３５の近端側にあるメモリセ
ル２４を読み出す場合には、電位差がすぐにセンスアン
プ３５に伝わるが、遠端側にあるメモリセル２２を読み
出す場合には、電位差がセンスアンプ３５まで伝わるの
に時間がかかる。高速アクセスを実現させようとした場
合、センスアンプ３５から遠端側にあるメモリセル２２
からのアクセスを速くすることが必要である。
【００２７】つまり、センスアンプ３５の遠端側でのワ
ード線２１の選択を、近端側のワード線２３よりも早く
する必要があり、さらに、遠端プリチャージ（イコライ
ズ）部１３も、ワード線２１と同時か、それよりも早く
ＯＦＦすることが必要である。この場合、センスアンプ
３５の近端側のトランジスタ２５、２６は、ＯＮしてい
たとしても、デジット線は大きな容量を持つため、遠端
プリチャージ（イコライズ）部１３がＯＦＦしていれ
ば、メモリセル２２付近でのデジット線には、読み出し
の電位差を生じることが可能となる。
ード線２１の選択を、近端側のワード線２３よりも早く
する必要があり、さらに、遠端プリチャージ（イコライ
ズ）部１３も、ワード線２１と同時か、それよりも早く
ＯＦＦすることが必要である。この場合、センスアンプ
３５の近端側のトランジスタ２５、２６は、ＯＮしてい
たとしても、デジット線は大きな容量を持つため、遠端
プリチャージ（イコライズ）部１３がＯＦＦしていれ
ば、メモリセル２２付近でのデジット線には、読み出し
の電位差を生じることが可能となる。
【００２８】これにより、メモリセル２２からのアクセ
スを高速化できる（センスアンプ３５のラッチタイミン
グを早くすることができる）。つまり、センスアンプ３
５の遠端側でのワード線選択とプリチャージ（イコライ
ズ）ＯＦＦを、近端側での動作に関わらず、できる限り
速くする構造を実現することが重要である。本発明によ
る半導体記憶装置は、上記のように高速化を実現させる
ためのレイアウト構造を持つ。
スを高速化できる（センスアンプ３５のラッチタイミン
グを早くすることができる）。つまり、センスアンプ３
５の遠端側でのワード線選択とプリチャージ（イコライ
ズ）ＯＦＦを、近端側での動作に関わらず、できる限り
速くする構造を実現することが重要である。本発明によ
る半導体記憶装置は、上記のように高速化を実現させる
ためのレイアウト構造を持つ。
【００２９】ただし、ワード線がＯＮ状態となるタイミ
ングよりも、プリチャージがＯＦＦとなるタイミングが
あまりにも早すぎると、デジット線の電位状態が不安定
となった状態での読み出しとなってしまい、逆に不具合
が生じてしまう可能性がある。そこで、プリチャージ制
御回路４０のタイミングを変更させた回路を用いて、こ
の様な不具合が発生しないように制御することも可能で
ある。ただし、通常、上記プリチャージとワードのタイ
ミングが、５ｎｓ程度以上ズレなければ、読み出し動作
には支障がないと考えられるため、この制御回路は、そ
の様な場合のみに必要とする。
ングよりも、プリチャージがＯＦＦとなるタイミングが
あまりにも早すぎると、デジット線の電位状態が不安定
となった状態での読み出しとなってしまい、逆に不具合
が生じてしまう可能性がある。そこで、プリチャージ制
御回路４０のタイミングを変更させた回路を用いて、こ
の様な不具合が発生しないように制御することも可能で
ある。ただし、通常、上記プリチャージとワードのタイ
ミングが、５ｎｓ程度以上ズレなければ、読み出し動作
には支障がないと考えられるため、この制御回路は、そ
の様な場合のみに必要とする。
【００３０】図４は、本発明の第２の実施例を示す図で
あり、図４において、図１に示した第１の実施例の部分
と同等の部分には、同じ参照番号が付せられているので
重複する説明は省略する。本実施例の図１に示した第１
の実施例と相違する点は、本実施例においては、ＮＡＮ
Ｄゲートを使用しない点である。この実施例では、デジ
ット線の両端に付いているプリチャージ回路を列選択信
号に関係なく、ブロック選択信号線１５から伝達される
信号のみで制御するものである。
あり、図４において、図１に示した第１の実施例の部分
と同等の部分には、同じ参照番号が付せられているので
重複する説明は省略する。本実施例の図１に示した第１
の実施例と相違する点は、本実施例においては、ＮＡＮ
Ｄゲートを使用しない点である。この実施例では、デジ
ット線の両端に付いているプリチャージ回路を列選択信
号に関係なく、ブロック選択信号線１５から伝達される
信号のみで制御するものである。
【００３１】この場合、図４からわかるように、ブロッ
ク信号用ドライバ９はチップ中心部に配置されており、
ブロック信号用ドライバ９の出力信号は、ブロック選択
信号線１５を介して遠端プリチャージ部１３に入力され
てから、近端プリチャージ部１２へ入力される。これに
より、読み出し時、第１の実施例と同様に、センスアン
プ遠端側のプリチャージが、より早くＯＦＦする構造と
なっている。また、ワード線の制御に関しても、第１の
実施例と同様である。
ク信号用ドライバ９はチップ中心部に配置されており、
ブロック信号用ドライバ９の出力信号は、ブロック選択
信号線１５を介して遠端プリチャージ部１３に入力され
てから、近端プリチャージ部１２へ入力される。これに
より、読み出し時、第１の実施例と同様に、センスアン
プ遠端側のプリチャージが、より早くＯＦＦする構造と
なっている。また、ワード線の制御に関しても、第１の
実施例と同様である。
【００３２】図５は、上述の第２の実施例におけるメモ
リブロックの回路図である。図５において、図２に示し
た第１の実施例の部分と同等の部分には、同じ参照番号
が付せられているので重複する説明は省略する。本実施
例の図２に示した第１の実施例と相違する点は、本実施
例においては、インバータ２７を使用しないで、トラン
ジスタ２５、２６のゲートが、ブロック信号用ドライバ
９の出力信号を伝達するブロック選択信号線１５に共通
に接続されている点である。
リブロックの回路図である。図５において、図２に示し
た第１の実施例の部分と同等の部分には、同じ参照番号
が付せられているので重複する説明は省略する。本実施
例の図２に示した第１の実施例と相違する点は、本実施
例においては、インバータ２７を使用しないで、トラン
ジスタ２５、２６のゲートが、ブロック信号用ドライバ
９の出力信号を伝達するブロック選択信号線１５に共通
に接続されている点である。
【００３３】第３の実施例では、上記で述べた、図２、
図５におけるプリチャージ制御回路４０のプリチャージ
をＯＦＦするタイミングを、ワードの信号を感知してか
らＯＦＦさせる様な回路に変更したものである。これ
は、上記で述べた、プリチャージが、早くＯＦＦしすぎ
ることによる不具合が発生しないようにしたものであ
る。具体的には、ＮＡＮＤ素子を用いて、ワード信号線
１４とブロック選択信号線１５の信号の論理積をとれば
良い。以上、好ましい実施例について説明したが、本発
明は、これら実施例に限定されるものではなく、本発明
の要旨を逸脱することのない範囲内において適宜の変更
が可能なものである。例えば、メモリブロックを横方向
に並べたメモリブロック配列（ＢＬ０〜ＢＬ１５等）を
縦方向に４段以上に積み重ねてもよく、また４個以上の
メモリブロック配列を格子状に配置してもよい。また、
ワード信号用ドライバ８とワード線との間に、副ワード
信号用ドライバおよび／または副ワード信号用デコーダ
を配置するようにしてもよい。さらに、各ディジット線
対の中央部に１乃至複数個のプリチャージ回路を別途設
けるようにしてもよい。
図５におけるプリチャージ制御回路４０のプリチャージ
をＯＦＦするタイミングを、ワードの信号を感知してか
らＯＦＦさせる様な回路に変更したものである。これ
は、上記で述べた、プリチャージが、早くＯＦＦしすぎ
ることによる不具合が発生しないようにしたものであ
る。具体的には、ＮＡＮＤ素子を用いて、ワード信号線
１４とブロック選択信号線１５の信号の論理積をとれば
良い。以上、好ましい実施例について説明したが、本発
明は、これら実施例に限定されるものではなく、本発明
の要旨を逸脱することのない範囲内において適宜の変更
が可能なものである。例えば、メモリブロックを横方向
に並べたメモリブロック配列（ＢＬ０〜ＢＬ１５等）を
縦方向に４段以上に積み重ねてもよく、また４個以上の
メモリブロック配列を格子状に配置してもよい。また、
ワード信号用ドライバ８とワード線との間に、副ワード
信号用ドライバおよび／または副ワード信号用デコーダ
を配置するようにしてもよい。さらに、各ディジット線
対の中央部に１乃至複数個のプリチャージ回路を別途設
けるようにしてもよい。
【００３４】
【発明の効果】以上説明したように、本発明による半導
体記憶装置は、センスアンプ遠端側にあるプリチャージ
（イコライズ）を早くＯＦＦさせるとともに、遠端側の
ワードを早くＯＮさせることにより、アクセスタイムに
影響のある遠端側のデジット線の電位を早く立ち上げる
ことができ、高速な読み出しが可能となる。また、ワー
ド選択とプリチャージのタイミングを制御する回路を組
み合わせることにより、プリチャージが早くＯＦＦし過
ぎることによる不具合が発生しない様にすることができ
る。
体記憶装置は、センスアンプ遠端側にあるプリチャージ
（イコライズ）を早くＯＦＦさせるとともに、遠端側の
ワードを早くＯＮさせることにより、アクセスタイムに
影響のある遠端側のデジット線の電位を早く立ち上げる
ことができ、高速な読み出しが可能となる。また、ワー
ド選択とプリチャージのタイミングを制御する回路を組
み合わせることにより、プリチャージが早くＯＦＦし過
ぎることによる不具合が発生しない様にすることができ
る。
【図１】 本発明の第１の実施例のレイアウト図。
【図２】 本発明の第１の実施例のメモリブロックの回
路図。
路図。
【図３】 本発明の第１の実施例のメモリブロックのタ
イミングチャート。
イミングチャート。
【図４】 本発明の第２の実施例のレイアウト図。
【図５】 本発明の第２の実施例のメモリブロックの回
路図。
路図。
【図６】 従来例のレイアウト図。
１ 半導体チップ ２ ワード選択信号入力バッファ ３ ブロック選択信号入力バッファ ４ 列選択信号入力バッファ ５ ワード信号用デコーダ ６ ブロック信号用デコーダ ７ 列信号用デコーダ ８ ワード信号用ドライバ ９ ブロック信号用ドライバ １０ 列信号用ドライバ １１ メモリセル部 １２ 近端プリチャージ部 １３ 遠端プリチャージ部 １４ ワード信号線 １５ ブロック選択信号線 １７、１８、１９、２５、２６ トランジスタ ２０ 遠端プリチャージ制御線 ２２、２２Ａ、２４ メモリセル ２７ インバータ ２８、２９ 列選択スイッチ ３２ トランスファ信号線 ３３、３４、 トランスファゲート ３２ トランスファ信号線 ３５ センスアンプ ３５Ａ、３５Ｂ センスアンプ入力部 ３６ ｎチャンネル型トランジスタ ３８Ａ、３８Ｂ センスアンプ出力線 ＢＬ０〜ＢＬ３１ メモリブロック ＰＣ 遠端プリチャージ信号 ＳＡ センスアンプ信号 ＴＥ トランスファ信号 Ｙ０、Ｙ１５ 列選択信号線 Ｗ０、Ｗ７ ワード線
Claims (10)
- 【請求項１】 列方向に配列されたメモリセルと、各メ
モリセルに接続された一対のディジット線と、前記ディ
ジット線と交差して敷設され各メモリセルを選択するた
めのワード線と、前記ディジット線の一端に配置された
センスアンプと、前記ディジット線の前記センスアンプ
の近傍に配置された近端側プリチャージ回路と、前記デ
ィジット線の前記センスアンプと反対側の端部に配置さ
れた遠端側プリチャージ回路と、を備えた半導体記憶装
置において、読み出し動作時の遠端側プリチャージ回路
のプリチャージ動作の終了時点が近端側プリチャージ回
路のそれより早いことを特徴とする半導体記憶装置。 - 【請求項２】 列方向に配列されたメモリセルと、各メ
モリセルに接続された一対のディジット線と、前記ディ
ジット線と交差して敷設され各メモリセルを選択するた
ワード線と、前記ディジット線の一端に配置されたセン
スアンプと、前記ディジット線の前記センスアンプの近
傍に配置された近端側プリチャージ回路と、前記ディジ
ット線の前記センスアンプと反対側の端部に配置された
遠端側プリチャージ回路と、を備えた半導体記憶装置に
おいて、読み出し動作時における遠端側プリチャージ回
路に近い側のワード線の選択信号の立ち上がりが近端側
プリチャージ回路に近い側のワード線のそれより早いこ
とを特徴とする半導体記憶装置。 - 【請求項３】 読み出し動作時の遠端側プリチャージ回
路のプリチャージ動作の終了時点が近端側プリチャージ
回路のそれと同時かそれより早いことを特徴とする請求
項２記載の半導体記憶装置。 - 【請求項４】 前記一対のディジット線には、それぞれ
複数のメモリセルが接続された複数対のディジット線が
並列に接続されており、各ディジット線対には当該ディ
ジット線対を選択する列選択スイッチが備えられている
ことを特徴とする請求項１〜３の何れかに記載の半導体
記憶装置。 - 【請求項５】 行列状に配列されたメモリセルと、各メ
モリセルに接続された複数対のディジット線と、前記デ
ィジット線と交差して敷設され各メモリセルを選択する
ためのワード線と、前記ディジット線の一端に配置され
たセンスアンプと、各ディジット線対の前記センスアン
プ寄りに配置された近端側プリチャージ回路と、前記各
ディジット線対の前記センスアンプと反対側の端部に配
置された遠端側プリチャージ回路と、を備えたメモリブ
ロックが複数個ワード線方向に配列されたメモリブロッ
ク配列を有する半導体記憶装置において、前記メモリブ
ロック内のディジット線対を選択する列選択信号用ドラ
イバが前記センスアンプ寄りに配置され、前記ワード線
を駆動するワード信号用ドライバと前記メモリブロック
を選択するブロック信号用ドライバとが前記遠端側プリ
チャージ回路寄りに配置されていることを特徴とする半
導体記憶装置。 - 【請求項６】 前記メモリブロック配列が、前記遠端側
プリチャージ回路側が向き合う態様にて複数個配置され
ていることを特徴とする請求項５記載の半導体記憶装
置。 - 【請求項７】 前記ブロック信号用ドライバと前記遠端
側プリチャージ回路との間には、前記遠端側プリチャー
ジ回路のプリチャージ動作終了時点を調整するプリチャ
ージ制御回路が挿入されていることを特徴とする請求項
５または６記載の半導体記憶装置。 - 【請求項８】 前記近端側プリチャージ回路は、前記ブ
ロック信号用ドライバの出力信号と前記列信号用ドライ
バの出力信号とが入力される論理回路を通して制御され
ることを特徴とする請求項５〜７の何れかに記載の半導
体記憶装置。 - 【請求項９】 前記ワード信号用ドライバとワード線と
の間には、ワード信号用ドライバからの出力信号と、副
ワード信号用デコーダまたは副ワード線信号用ドライバ
からの出力信号が入力される論理回路が配置されている
ことを特徴とする請求項５〜８の何れかに記載の半導体
記憶装置。 - 【請求項１０】 各ディジット線対の前記近端側プリチ
ャージ回路と前記遠端側プリチャージ回路との間に第３
のプリチャージ回路が配置されていることを特徴とする
請求項１〜９の何れかに記載の半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000179300A JP4492897B2 (ja) | 2000-06-15 | 2000-06-15 | 半導体記憶装置 |
| US09/880,469 US6603692B2 (en) | 2000-06-15 | 2001-06-13 | Semiconductor memory device improving data read-out access |
| KR10-2001-0033738A KR100402045B1 (ko) | 2000-06-15 | 2001-06-15 | 데이타 판독 억세스를 향상시킨 반도체 메모리 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000179300A JP4492897B2 (ja) | 2000-06-15 | 2000-06-15 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001357675A true JP2001357675A (ja) | 2001-12-26 |
| JP4492897B2 JP4492897B2 (ja) | 2010-06-30 |
Family
ID=18680593
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000179300A Expired - Fee Related JP4492897B2 (ja) | 2000-06-15 | 2000-06-15 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6603692B2 (ja) |
| JP (1) | JP4492897B2 (ja) |
| KR (1) | KR100402045B1 (ja) |
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| KR20100123149A (ko) * | 2009-05-14 | 2010-11-24 | 삼성전자주식회사 | 저항체를 이용한 반도체 메모리 장치 |
| JP6346100B2 (ja) * | 2015-01-16 | 2018-06-20 | 株式会社東芝 | 半導体記憶装置 |
| KR102468825B1 (ko) * | 2018-03-12 | 2022-11-18 | 에스케이하이닉스 주식회사 | 메모리 장치 및 그의 신호 라인 레이아웃 |
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| JPH0612632B2 (ja) * | 1987-02-27 | 1994-02-16 | 日本電気株式会社 | メモリ回路 |
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| TW318932B (ja) * | 1995-12-28 | 1997-11-01 | Hitachi Ltd | |
| JP3220027B2 (ja) * | 1996-11-01 | 2001-10-22 | 日本電気株式会社 | 半導体記憶装置 |
| JP3241280B2 (ja) * | 1996-11-19 | 2001-12-25 | 株式会社東芝 | ダイナミック型半導体記憶装置 |
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| KR100381968B1 (ko) * | 1998-12-30 | 2004-03-24 | 주식회사 하이닉스반도체 | 고속동작용디램 |
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| US8441828B2 (en) | 2009-08-03 | 2013-05-14 | Renesas Electronics Corporation | Content addressable memory |
| US8902624B2 (en) | 2009-08-03 | 2014-12-02 | Renesas Electronics Corporation | Content addressable memory |
| US9142295B2 (en) | 2009-08-03 | 2015-09-22 | Renesas Electronics Corporation | Content addressable memory |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100402045B1 (ko) | 2003-10-17 |
| KR20010112853A (ko) | 2001-12-22 |
| JP4492897B2 (ja) | 2010-06-30 |
| US20020001249A1 (en) | 2002-01-03 |
| US6603692B2 (en) | 2003-08-05 |
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|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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