JP2001357675A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Abstract
ンスアンプの近端側より遠端側を早くすることにより、
センスアンプ遠端側のメモリセルからの読み出し速度を
速め、半導体記憶装置のアクセスタイムの高速化を図
る。 【解決手段】 半導体チップ1上に、ワード選択信号入
力バッファ2、ブロック選択信号入力バッファ3、デジ
ット選択信号入力バッファ4があり、それらの各信号を
デコードするデコーダ5〜7と、デコーダの各出力信号
のドライバ8〜10と、情報を記憶するメモリブロック
BLと、メモリブロック内のメモリセルの列を選択する
ゲート回路Gが有る。ワード選択信号とブロック選択信
号のドライバ8,9が、センスアンプ(近端プリチャー
ジ部12内に設置される)から最も遠距離にある遠端プ
リチャージ部13寄りのチップ1中央部にレイアウトさ
れる。
Description
関し、特に半導体記憶装置の読み出し速度を高速化でき
るようにレイアウトした半導体記憶装置に関するもので
ある。
容量化が不断に進められており、デジット線対には、多
くのメモリセルが接続されるようになってきている。そ
のために、デジット線に付加される容量が大きくなり、
アクセスが遅れ、高速動作が阻害されるようになってき
ている。そこで、プリチャージ回路をデジット線の両端
に付加し、書き込み後のリカバリー(プリチャージ)を
高速化させるなどの工夫がなされている。しかしなが
ら、従来の制御方法およびレイアウト構造では、このプ
リチャージのOFFが遅れるなどして、読み出し動作の
高速化が難しいという問題があった。
レイアウト図である。半導体チップ1上には、ワード選
択信号入力バッファ2、ブロック選択信号入力バッファ
3、列選択信号入力バッファ4の各入力バッファが設け
られており、各入力バッファにはそれぞれの出力信号を
デコードするワード信号用デコーダ5と、ブロック信号
用デコーダ6と、列信号用デコーダ7が備えられてい
る。そして、それぞれのデコーダの出力端には各デコー
ダの出力信号のバッファとして機能するワード信号用ド
ライバ8、ブロック信号用ドライバ9、列信号用ドライ
バ10が設置されている。これらドライバ8〜10はチ
ップの長辺に添ってそれぞれ配置されている。
L0〜BL31がレイアウトされている。各メモリブロ
ックBL0〜BL31には、メモリセルアレイであるメ
モリセル部11と近端プリチャージ部12と遠端プリチ
ャージ部13とが備えられている。近端プリチャージ部
12にはプリチャージ回路の外センスアンプが設置され
ている。そして、各近端プリチャージ部12には、その
メモリブロックのメモリセルの列を選択する列選択用プ
リチャージ制御NANDゲートG0 〜G15の出力信号が
入力されている。
ぞれ、ワード選択信号が3ビット、ブロック選択信号と
列選択信号が4ビット信号であるとされている。ワード
選択信号入力バッファ2からの出力は、ワード信号用デ
コーダ5でデコードされてワード信号用ドライバ8へ入
力され、ワード信号線14を通じて、各メモリブロック
BL0〜BL31内の8本のワード線へ接続されてい
る。
からの出力は、ブロック信号用デコーダ6でデコードさ
れてブロック信号用ドライバ9へ入力され、その出力信
号はブロック選択信号線15を通して、BL0〜BL3
1の各メモリブロックの遠端プリチャージ部13および
NANDゲートG0 〜G15の一方の入力端子へ共通に入
力されている。
列信号用デコーダ7でデコードされて列信号用ドライバ
10を介してNANDゲートG0 〜G15のそれぞれのも
う一方の入力端子に入力されている。このような構成に
より、一つのチップ上では、32個のメモリブロックに
対して、8本のワード線のいずれか一つが選択されて、
全てのメモリブロックのメモリセルの1行が選択され、
16本のブロック選択信号線15により、いずれか二つ
のメモリブロックに接続されているNANDゲートが選
択される。
記憶装置では、遠端プリチャージ部13はブロック信号
用ドライバ9から最も離れた位置に配置されている。そ
のため、例えば読み出しのためにプリチャージ回路のプ
リチャージ動作を停止させる際にその信号の伝達に時間
がかかり、近端側プリチャージ部12よりもプリチャー
ジ動作の停止時刻が遅くなる。また、メモリブロックB
Lの遠端プリチャージ側のメモリセルのワード線は、ワ
ード信号用ドライバ8から遠い位置に配置されている。
そのため、例えば読み出しのためにワード線を選択する
時刻が近端側プリチャージ部12寄りのワード線の選択
よりも遅くなる。一方、メモリセルのディジット線に読
み出された信号のセンスアンプへの伝達は、遠端プリチ
ャージ部13寄りのメモリセルを読み出した場合の方が
近端プリチャージ部12寄りのメモリセルを読み出した
場合よりも時間がかかる。すなわち、従来例のレイアウ
トでは、読み出し信号の伝達に時間がかかる遠端プリチ
ャージ部13寄りのメモリセル部の方が近端プリチャー
ジ部12寄りのメモリセル部よりも、読み出しのための
動作を開始する時刻が遅くなっており、このために高速
動作を実現することが困難であった。
点を解決することであって、その目的は、プリチャージ
とワードの切り替え時点を、センスアンプの近端側より
遠端側が遅くなることがないようにして、センスアンプ
遠端側のメモリセルからの読み出しを高速化させ、アク
セスタイムの速い半導体記憶装置を提供できるようにす
ることである。
め、本発明によれば、列方向に配列されたメモリセル
と、各メモリセルに接続された一対のディジット線と、
前記ディジット線と交差して敷設され各メモリセルを選
択するたワード線と、前記ディジット線の一端に配置さ
れたセンスアンプと、前記ディジット線の前記センスア
ンプの近傍に配置された近端側プリチャージ回路と、前
記ディジット線の前記センスアンプと反対側の端部に配
置された遠端側プリチャージ回路と、を備えた半導体記
憶装置において、読み出し動作時の遠端側プリチャージ
回路のプリチャージ動作の終了時点が近端側プリチャー
ジ回路のそれと同時かそれより早いことを特徴とする半
導体記憶装置、が提供される。そして、好ましくは、読
み出し動作時における遠端側プリチャージ回路に近い側
のワード線の選択信号の方が近端側プリチャージ回路に
近い側のワード線の選択信号より早く立ち上がるように
なされる。
て実施例に即して説明する。図1は、本発明の第1の実
施例を示す図であり、図1において、図6に示した従来
例の部分と同等の部分には、同じ参照番号が付せられて
いるので重複する説明は省略する。本実施例の図6に示
した従来例と相違する点は、本実施例においては、ワー
ド信号用ドライバ8とブロック信号用ドライバ9が、半
導体チップ1の中央部分にレイアウトされている点であ
る。
モリブロックの回路図であり、図3は、メモリブロック
の書き込みと読み出しのタイミングチャートである。本
実施例は、下記に説明するセンスアンプ遠端側のプリチ
ャージ回路(以下、遠端プリチャージ回路と記す)をブ
ロック信号用ドライバ9から伝達される信号により制御
し、センスアンプ近端側のプリチャージ回路(以下、近
端プリチャージ回路と記す)をブロック信号用ドライバ
9と列信号用ドライバ10から伝達される信号により制
御する例である。
例えば16対のディジット線D0T(真)、D0B
(偽);・・・;D15T、D15Bが敷設されてい
る。各ディジット線対には、遠端プリチャージ部13に
おいて、それぞれ、pチャンネル型トランジスタ(以
下、トランジスタと記す)17、18のドレインが接続
され、トランジスタ17、18のソースは、電源に接続
されている。
には、イコライズの機能を持つトランジスタ19のソー
ス、ドレインがそれぞれ接続されていて、そのゲート
は、トランジスタ17、18のゲートと接続されてい
る。このゲートに接続されている遠端プリチャージ制御
線20は、プリチャージ制御回路40を介してブロック
選択信号線15に接続されている。
15T、D15Bには、それぞれ8個ずつのメモリセル
が接続されている(説明の簡略化のために8個とした
が、実際には、多数(例えば1024個)のメモリセル
が接続される)。また、ディジット線と直交するよう
に、ワード線W0〜W7が敷設されており、各メモリセ
ルに接続されている。
う一方の端部には、それぞれ、近端プリチャージ回路を
構成するトランジスタ25、26およびpチャネル型ト
ランジスタからなる列選択スイッチ28、29並びにイ
ンバータ27が接続されている。プリチャージ回路のト
ランジスタ25、26のソースは電源に接続され、ゲー
トはインバータ27の出力に接続されている。インバー
タ27の入力端子と列選択スイッチ28、29のゲート
には、NANDゲートG0 〜G15の出力線である列選択
信号線Y0〜Y15が接続されている。
ッチ28、29の出力線は、それぞれ1本にまとめら
れ、pチャネル型トランジスタであるトランスファゲー
ト33、34に接続されている。ここで、トランスファ
ゲート33、34は、センスアンプで増幅時にOFFす
ることにより、デジット線の容量の影響を無くすように
する働きを持つものである。
センスアンプ35の入力部35A、35Bに、それぞれ
入力されている。ここで用いられているセンスアンプ3
5は、フリップフロップを用いた一般的なダイナミック
センスアンプであり、nチャンネル型トランジスタ36
のゲートをハイレベルにすることにより活性化され、ラ
ッチがかかるように構成されている。上述したように、
本発明の実施例において、レイアウト的に工夫されてい
る点は、ワード信号用とブロック信号用のドライバが、
遠端プリチャージ部(イコライズ)13に近い側に配置
され、列選択関係の信号線が、チップの周辺に引き回さ
れていることである。
み出し動作について図3を併せ参照して説明する。な
お、ここでは、メモリセル22が選択された場合につい
て説明する。書き込みの直前は、遠端プリチャージ信号
PC(以下、PCと記す)は、ロウレベルでトランジス
タ17、18、19はONとなり、デジット線D0T、
D0Bを電源のレベルにプリチャージする。また、列選
択信号線Y0はハイレベルでトランジスタ28、29を
OFFにし、同時にインバータ27によりトランジスタ
25、26をONにして、ディジット線D0T、D0B
をセンスアンプ側からプリチャージする。
メモリセル22〜22Aを選択する。これとほぼ同時に
PCとY0がそれぞれハイレベルとロウレベルとなり、
それによりトランジスタ17、18、19はOFF、列
選択スイッチ28、29はONになり、インバータ27
によりトランジスタ25、26はOFFになる。
プリチャージ回路とセンスアンプから切り離され、書き
込み動作がおこなわれる。この時、トランスファ信号T
Eはハイレベルで、センスアンプ信号SAはロウレベル
のまま変化しない。図2には、書き込みアンプは図示さ
れていないが、列選択スイッチ28、29とトランスフ
ァゲート33、34の間のデジット線に接続されてお
り、列選択スイッチ28、29がONであることによ
り、書き込みアンプに用意されたデータがメモリセル2
2に書き込まれる。
り、メモリセル22〜22Aを非選択とし、トランジス
タ17、18とトランジスタ19はONとなり、プリチ
ャージとイコライズを開始する。それと同時にY0がハ
イレベルとなり、列選択スイッチ28、29がOFFに
なり、インバータ27によりトランジスタ25、26は
ONになり、プリチャージを開始する。
びW0、PCがハイレベルとなり、メモリセル22〜2
2Aが選択され、プリチャージとイコライズを終了す
る。また同時にY0とTEがロウレベルになり、列選択
スイッチ28、29をONにすると同時にトランジスタ
25、26をOFFにして、プリチャージを終了してデ
ジット線D0TとD0Bをセンスアンプに接続する。
Nであり、メモリセル22からの情報がデジット線D0
TとD0B上に発生して、電位差が出た時(シミュレー
ションにより最も遅いメモリセルの時間に合わせる。例
えば約5ns)にSAをハイレベルにしてトランジスタ
36をONにし、センスアンプ35によりラッチする。
ラッチが完了したら、約0.5ns後にTEをハイレベ
ルにして、センスアンプ35をデジット線から切り離し
ておく。この理由は、センスアンプ35のドライブ能力
が低いため、トランスファゲート33、34をONの状
態に放置しておくと、付加容量の大きなデジット線を安
定レベルにするまで時間がかかってしまい、読み出し速
度が遅くなるためである。
点でロウレベルに戻しても良いが、その時、センスアン
プ出力線38A、38Bは不定レベルとなるので、外側
にラッチ回路がつながれている場合を除いてハイレベル
のままでよい。このようにして、読み出し動作はアドレ
スが変化するたびに、読み出しとプリチャージを繰り返
して進められる。
て考えると、センスアンプ35の近端側にあるメモリセ
ル24を読み出す場合には、電位差がすぐにセンスアン
プ35に伝わるが、遠端側にあるメモリセル22を読み
出す場合には、電位差がセンスアンプ35まで伝わるの
に時間がかかる。高速アクセスを実現させようとした場
合、センスアンプ35から遠端側にあるメモリセル22
からのアクセスを速くすることが必要である。
ード線21の選択を、近端側のワード線23よりも早く
する必要があり、さらに、遠端プリチャージ(イコライ
ズ)部13も、ワード線21と同時か、それよりも早く
OFFすることが必要である。この場合、センスアンプ
35の近端側のトランジスタ25、26は、ONしてい
たとしても、デジット線は大きな容量を持つため、遠端
プリチャージ(イコライズ)部13がOFFしていれ
ば、メモリセル22付近でのデジット線には、読み出し
の電位差を生じることが可能となる。
スを高速化できる(センスアンプ35のラッチタイミン
グを早くすることができる)。つまり、センスアンプ3
5の遠端側でのワード線選択とプリチャージ(イコライ
ズ)OFFを、近端側での動作に関わらず、できる限り
速くする構造を実現することが重要である。本発明によ
る半導体記憶装置は、上記のように高速化を実現させる
ためのレイアウト構造を持つ。
ングよりも、プリチャージがOFFとなるタイミングが
あまりにも早すぎると、デジット線の電位状態が不安定
となった状態での読み出しとなってしまい、逆に不具合
が生じてしまう可能性がある。そこで、プリチャージ制
御回路40のタイミングを変更させた回路を用いて、こ
の様な不具合が発生しないように制御することも可能で
ある。ただし、通常、上記プリチャージとワードのタイ
ミングが、5ns程度以上ズレなければ、読み出し動作
には支障がないと考えられるため、この制御回路は、そ
の様な場合のみに必要とする。
あり、図4において、図1に示した第1の実施例の部分
と同等の部分には、同じ参照番号が付せられているので
重複する説明は省略する。本実施例の図1に示した第1
の実施例と相違する点は、本実施例においては、NAN
Dゲートを使用しない点である。この実施例では、デジ
ット線の両端に付いているプリチャージ回路を列選択信
号に関係なく、ブロック選択信号線15から伝達される
信号のみで制御するものである。
ク信号用ドライバ9はチップ中心部に配置されており、
ブロック信号用ドライバ9の出力信号は、ブロック選択
信号線15を介して遠端プリチャージ部13に入力され
てから、近端プリチャージ部12へ入力される。これに
より、読み出し時、第1の実施例と同様に、センスアン
プ遠端側のプリチャージが、より早くOFFする構造と
なっている。また、ワード線の制御に関しても、第1の
実施例と同様である。
リブロックの回路図である。図5において、図2に示し
た第1の実施例の部分と同等の部分には、同じ参照番号
が付せられているので重複する説明は省略する。本実施
例の図2に示した第1の実施例と相違する点は、本実施
例においては、インバータ27を使用しないで、トラン
ジスタ25、26のゲートが、ブロック信号用ドライバ
9の出力信号を伝達するブロック選択信号線15に共通
に接続されている点である。
図5におけるプリチャージ制御回路40のプリチャージ
をOFFするタイミングを、ワードの信号を感知してか
らOFFさせる様な回路に変更したものである。これ
は、上記で述べた、プリチャージが、早くOFFしすぎ
ることによる不具合が発生しないようにしたものであ
る。具体的には、NAND素子を用いて、ワード信号線
14とブロック選択信号線15の信号の論理積をとれば
良い。以上、好ましい実施例について説明したが、本発
明は、これら実施例に限定されるものではなく、本発明
の要旨を逸脱することのない範囲内において適宜の変更
が可能なものである。例えば、メモリブロックを横方向
に並べたメモリブロック配列(BL0〜BL15等)を
縦方向に4段以上に積み重ねてもよく、また4個以上の
メモリブロック配列を格子状に配置してもよい。また、
ワード信号用ドライバ8とワード線との間に、副ワード
信号用ドライバおよび/または副ワード信号用デコーダ
を配置するようにしてもよい。さらに、各ディジット線
対の中央部に1乃至複数個のプリチャージ回路を別途設
けるようにしてもよい。
体記憶装置は、センスアンプ遠端側にあるプリチャージ
(イコライズ)を早くOFFさせるとともに、遠端側の
ワードを早くONさせることにより、アクセスタイムに
影響のある遠端側のデジット線の電位を早く立ち上げる
ことができ、高速な読み出しが可能となる。また、ワー
ド選択とプリチャージのタイミングを制御する回路を組
み合わせることにより、プリチャージが早くOFFし過
ぎることによる不具合が発生しない様にすることができ
る。
路図。
イミングチャート。
路図。
Claims (10)
- 【請求項1】 列方向に配列されたメモリセルと、各メ
モリセルに接続された一対のディジット線と、前記ディ
ジット線と交差して敷設され各メモリセルを選択するた
めのワード線と、前記ディジット線の一端に配置された
センスアンプと、前記ディジット線の前記センスアンプ
の近傍に配置された近端側プリチャージ回路と、前記デ
ィジット線の前記センスアンプと反対側の端部に配置さ
れた遠端側プリチャージ回路と、を備えた半導体記憶装
置において、読み出し動作時の遠端側プリチャージ回路
のプリチャージ動作の終了時点が近端側プリチャージ回
路のそれより早いことを特徴とする半導体記憶装置。 - 【請求項2】 列方向に配列されたメモリセルと、各メ
モリセルに接続された一対のディジット線と、前記ディ
ジット線と交差して敷設され各メモリセルを選択するた
ワード線と、前記ディジット線の一端に配置されたセン
スアンプと、前記ディジット線の前記センスアンプの近
傍に配置された近端側プリチャージ回路と、前記ディジ
ット線の前記センスアンプと反対側の端部に配置された
遠端側プリチャージ回路と、を備えた半導体記憶装置に
おいて、読み出し動作時における遠端側プリチャージ回
路に近い側のワード線の選択信号の立ち上がりが近端側
プリチャージ回路に近い側のワード線のそれより早いこ
とを特徴とする半導体記憶装置。 - 【請求項3】 読み出し動作時の遠端側プリチャージ回
路のプリチャージ動作の終了時点が近端側プリチャージ
回路のそれと同時かそれより早いことを特徴とする請求
項2記載の半導体記憶装置。 - 【請求項4】 前記一対のディジット線には、それぞれ
複数のメモリセルが接続された複数対のディジット線が
並列に接続されており、各ディジット線対には当該ディ
ジット線対を選択する列選択スイッチが備えられている
ことを特徴とする請求項1〜3の何れかに記載の半導体
記憶装置。 - 【請求項5】 行列状に配列されたメモリセルと、各メ
モリセルに接続された複数対のディジット線と、前記デ
ィジット線と交差して敷設され各メモリセルを選択する
ためのワード線と、前記ディジット線の一端に配置され
たセンスアンプと、各ディジット線対の前記センスアン
プ寄りに配置された近端側プリチャージ回路と、前記各
ディジット線対の前記センスアンプと反対側の端部に配
置された遠端側プリチャージ回路と、を備えたメモリブ
ロックが複数個ワード線方向に配列されたメモリブロッ
ク配列を有する半導体記憶装置において、前記メモリブ
ロック内のディジット線対を選択する列選択信号用ドラ
イバが前記センスアンプ寄りに配置され、前記ワード線
を駆動するワード信号用ドライバと前記メモリブロック
を選択するブロック信号用ドライバとが前記遠端側プリ
チャージ回路寄りに配置されていることを特徴とする半
導体記憶装置。 - 【請求項6】 前記メモリブロック配列が、前記遠端側
プリチャージ回路側が向き合う態様にて複数個配置され
ていることを特徴とする請求項5記載の半導体記憶装
置。 - 【請求項7】 前記ブロック信号用ドライバと前記遠端
側プリチャージ回路との間には、前記遠端側プリチャー
ジ回路のプリチャージ動作終了時点を調整するプリチャ
ージ制御回路が挿入されていることを特徴とする請求項
5または6記載の半導体記憶装置。 - 【請求項8】 前記近端側プリチャージ回路は、前記ブ
ロック信号用ドライバの出力信号と前記列信号用ドライ
バの出力信号とが入力される論理回路を通して制御され
ることを特徴とする請求項5〜7の何れかに記載の半導
体記憶装置。 - 【請求項9】 前記ワード信号用ドライバとワード線と
の間には、ワード信号用ドライバからの出力信号と、副
ワード信号用デコーダまたは副ワード線信号用ドライバ
からの出力信号が入力される論理回路が配置されている
ことを特徴とする請求項5〜8の何れかに記載の半導体
記憶装置。 - 【請求項10】 各ディジット線対の前記近端側プリチ
ャージ回路と前記遠端側プリチャージ回路との間に第3
のプリチャージ回路が配置されていることを特徴とする
請求項1〜9の何れかに記載の半導体記憶装置。
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