JP2001352526A - 走査線変換回路および受信装置 - Google Patents

Abstract

(57)【要約】 【課題】 回路構成を簡略化して回路コストを低減する
ことができる走査線変換回路およびこの走査線変換回路
を用いた受信装置を提供する。 【解決手段】 係数器８１により第１ラインの映像信号
ｉ１にフィルタ係数ｋ１を乗算して選択回路８３により
乗算結果をラインメモリ８４に格納し、次に、係数器８
１により第２ラインの映像信号ｉ２にフィルタ係数ｋ２
を乗算し加算器８２により係数器８１の出力とラインメ
モリ８４の出力とを加算して選択回路８３により加算結
果をラインメモリ８４に格納し、次に、係数器８１によ
り第３ラインの映像信号ｉ３にフィルタ係数ｋ３を乗算
し加算器８２により係数器８１の出力とラインメモリ８
４の出力とを加算して出力スイッチ８６により加算器８
２の出力ｋ１・ｉ１＋ｋ２・ｉ２＋ｋ３・ｉ３を変換後
の第１ラインの映像信号ｏ１として出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、映像信号の走査線
数を変換する走査線変換回路およびこの走査線変換回路
を用いた受信装置に関するものである。

【０００２】

【従来の技術】近年、テレビジョン放送のデジタル化が
進められており、ＢＳ（放送衛星）デジタル放送におい
ては、１０８０ｉ、４８０ｉ等の種々の映像フォーマッ
トが採用されており、例えば、ＨＤ（デジタルハイビジ
ョン）放送に用いられる１０８０ｉの映像信号の走査線
数は５４０本である。一方、従来のアナログ放送に用い
られるＮＴＳＣまたはＰＡＬ等の放送方式に基づく映像
信号の走査線数は２６３本または３１３本である。

【０００３】このように種々の走査線数を有する映像信
号が混在して用いられ、例えば、従来のＮＴＳＣまたは
ＰＡＬ等の放送方式に対応したテレビジョンに走査線数
の異なる映像信号による映像を表示するためには走査線
数をＮＴＳＣまたはＰＡＬ等の放送方式に適合する本数
に変換する必要があり、以下のような走査線変換回路が
用いられている。

【０００４】図１１は、従来の走査線変換回路の構成を
示すブロック図である。図１１に示す走査線変換回路
は、ラインメモリ１０１〜１０３、選択回路１０４〜１
０６、係数器１０７〜１０９および加算器１１０を備え
る。

【０００５】ラインメモリ１０１〜１０３には、走査線
変換前の映像信号ＨＴが走査線ごとに順に入力され、例
えば、走査線変換前の第１〜第３ラインの映像信号ｉ１
〜ｉ３がそれぞれ入力され、各ラインメモリ１０１〜１
０３は、記憶した第１〜第３ラインの映像信号ｉ１〜ｉ
３を選択回路１０４〜１０６へ出力する。選択回路１０
４〜１０６は、各ラインメモリ１０１〜１０３の出力を
選択し、第１〜第３ラインの映像信号ｉ１〜ｉ３を係数
器１０７〜１０９に出力する。

【０００６】係数器１０７は、第１ラインの映像信号ｉ
１にフィルタ係数ｋ１を乗算し、加算器１１０へ出力す
る。係数器１０８は、第２ラインの映像信号ｉ２にフィ
ルタ係数ｋ２を乗算し、加算器１１０へ出力する。係数
器１０９は、第３ラインの映像信号ｉ３にフィルタ係数
ｋ２を乗算し、加算器１１０へ出力する。加算器１１０
は、係数器１０７〜１０９の各出力を加算し、変換後の
映像信号ＶＴとして、ｋ１・ｉ１＋ｋ２・ｉ２＋ｋ３・
ｉ３が出力される。

【０００７】このようにして、３タップのフィルタ演算
が行われ、第１〜第３ラインの３本の走査線の映像信号
ＨＴから１本の走査線の映像信号ＶＴが出力される。こ
のような処理を繰り返し、映像信号ＨＴの走査線数の３
分の１の走査線を有する映像信号ＶＴが作成される。

【０００８】

【発明が解決しようとする課題】上記のように、従来の
走査線変換回路では、ｎ分の１に走査線数を減少させる
場合、変換前のｎ本の走査線の映像信号をｎ個のライン
メモリに記憶させ、ｎ個のラインメモリの出力をｎ個の
選択回路により選択し、ｎ個の係数器により各出力に各
フィルタ係数を乗算するため、ｎ個のラインメモリ、選
択回路および係数器が必要となり、回路構成が複雑にな
るとともに回路コストが増大する。

【０００９】本発明の目的は、回路構成を簡略化して回
路コストを低減することができる走査線変換回路および
この走査線変換回路を用いた受信装置を提供することで
ある。

【００１０】

【課題を解決するための手段】（１）第１の発明 第１の発明に係る走査線変換回路は、映像信号の走査線
数を変換する走査線変換回路であって、入力される映像
信号にフィルタ係数を乗算する乗算手段と、乗算手段の
出力を走査線ごとに記憶するラインメモリと、ラインメ
モリの出力と乗算手段の出力とを加算する加算手段と、
乗算手段の出力および加算手段の出力のうちの一方の出
力を選択してラインメモリへ出力する選択手段と、乗算
手段で乗算されるフィルタ係数の値を制御するととも
に、選択手段の選択動作を制御する制御手段とを備える
ものである。

【００１１】本発明に係る走査線変換回路においては、
入力される映像信号にフィルタ係数を乗算した乗算手段
の出力を選択手段により選択してラインメモリに記憶さ
せることができる。したがって、第１ラインの映像信号
ｉ１にフィルタ係数ｋ１を乗算してラインメモリにｋ１
・ｉ１を記憶することができる。

【００１２】また、制御手段により乗算手段で乗算され
るフィルタ係数の値を制御することができるとともに、
加算手段によりラインメモリの出力と乗算手段の出力と
を加算し、選択手段により加算手段の出力を選択してラ
インメモリに記憶させることができる。したがって、第
２ラインの映像信号ｉ２に他のフィルタ係数ｋ２を乗算
した乗算手段の出力ｋ２・ｉ２とラインメモリの出力ｋ
１・ｉ１とを加算してラインメモリにｋ１・ｉ１＋ｋ２
・ｉ２を記憶することができる。

【００１３】したがって、上記の処理を繰り返すことに
より、ラインメモリにｋ１・ｉ１＋ｋ２・ｉ２＋…＋ｋ
（ｎ−１）・ｉ（ｎ−１）を記憶させ、最終的に第ｎラ
インの映像信号ｉｎに他のフィルタ係数ｋｎを乗算した
乗算手段の出力ｋｎ・ｉｎとラインメモリの出力ｋ１・
ｉ１＋ｋ２・ｉ２＋…＋ｋ（ｎ−１）・ｉ（ｎ−１）と
を加算してｋ１・ｉ１＋ｋ２・ｉ２＋…＋ｋｎ・ｉｎを
得ることができる。

【００１４】このように、１つの乗算手段、１つのライ
ンメモリおよび１つの選択手段を用いて、ｎ本の走査線
の映像信号を１本の走査線の映像信号に変換することが
できるので、回路構成を簡略化して回路コストを低減す
ることができる走査線変換回路を実現することができ
る。

【００１５】（２）第２の発明 第２の発明に係る走査線変換回路は、第１の発明に係る
走査線変換回路の構成において、乗算手段は、入力され
る映像信号に第１のフィルタ係数を乗算する第１の乗算
手段と、入力される映像信号に第２のフィルタ係数を乗
算する第２の乗算手段とを含み、制御手段は、第１およ
び第２の乗算手段で乗算される第１および第２のフィル
タ係数の値をそれぞれ制御し、加算手段は、ラインメモ
リの出力と第１の乗算手段の出力とを加算し、選択手段
は、第２の乗算手段の出力および加算手段の出力のうち
の一方の出力を選択してラインメモリへ出力するもので
ある。

【００１６】この場合、入力される映像信号に第２のフ
ィルタ係数を乗算した第２の乗算手段の出力を選択手段
により選択してラインメモリに記憶させることができ
る。したがって、第２の乗算手段により第１ラインの映
像信号ｉ１にフィルタ係数ｋ１を乗算してラインメモリ
にｋ１・ｉ１を記憶することができる。

【００１７】また、制御手段により第１の乗算手段で乗
算される第１のフィルタ係数の値を制御することができ
るとともに、加算手段によりラインメモリの出力と入力
される映像信号に第１のフィルタ係数を乗算した第１の
乗算手段の出力とを加算し、選択手段により加算手段の
出力を選択してラインメモリに記憶させることができ
る。したがって、第２ラインの映像信号ｉ２に他のフィ
ルタ係数ｋ２を乗算した第１の乗算手段の出力ｋ２・ｉ
２とラインメモリの出力ｋ１・ｉ１とを加算してライン
メモリにｋ１・ｉ１＋ｋ２・ｉ２を記憶することができ
る。したがって、上記の処理を繰り返すことにより、ラ
インメモリにｋ１・ｉ１＋ｋ２・ｉ２＋…＋ｋｎ・ｉｎ
を記憶させることができる。

【００１８】また、制御手段により第１および第２の乗
算手段で乗算される第１および第２のフィルタ係数の値
を制御することができるとともに、加算手段によりライ
ンメモリの出力と入力される映像信号に第１のフィルタ
係数を乗算した第１の乗算手段の出力とを加算し、同時
に、入力される映像信号に第２のフィルタ係数を乗算し
た第２の乗算手段の出力を選択手段により選択してライ
ンメモリに記憶させることができる。

【００１９】したがって、第ｎ＋１ラインの映像信号ｉ
（ｎ＋１）に他のフィルタ係数ｋ（ｎ＋１）を乗算した
第１の乗算手段の出力ｋ（ｎ＋１）・ｉ（ｎ＋１）とラ
インメモリの出力ｋ１・ｉ１＋ｋ２・ｉ２＋…＋ｋｎ・
ｉｎとを加算してｋ１・ｉ１＋ｋ２・ｉ２＋…＋ｋ（ｎ
＋１）・ｉ（ｎ＋１）を得ることができるとともに、第
ｎ＋１ラインの映像信号ｉ（ｎ＋１）に他のフィルタ係
数ｋ１を乗算した第２の乗算手段の出力ｋ１・ｉ（ｎ＋
１）をラインメモリに記憶させることができる。

【００２０】この結果、第ｎ＋１ラインの映像信号ｉ
（ｎ＋１）に異なるフィルタ係数ｋ（ｎ＋１），ｋ１を
別個に乗算することができ、第ｎ＋１ラインの映像信号
ｉ（ｎ＋１）を変換後の２本の走査線の映像信号の変換
処理に用いることができる。したがって、走査線数をｎ
分の１にする場合に、フィルタのタップ数を増加させ、
ｎ＋１本の走査線の映像信号から１本の走査線の映像信
号を作成することができる。

【００２１】このように、２つの乗算手段、１つのライ
ンメモリおよび１つの選択手段を用いて、走査線数をｎ
分の１に変換する場合にタップ数を増加させてｎ＋１本
の走査線の映像信号から１本の走査線の映像信号を作成
することができるので、回路構成を簡略化して回路コス
トを低減することができるとともに、より高精細な映像
信号を作成することができる。

【００２２】（３）第３の発明 第３の発明に係る走査線変換回路は、第１の発明に係る
走査線変換回路の構成において、制御手段は、フィルタ
係数を第１のフィルタ係数と第２のフィルタ係数とに時
分割に切り換えるように乗算手段を制御するものであ
る。

【００２３】この場合、乗算手段のフィルタ係数を第１
のフィルタ係数と第２のフィルタ係数とに時分割に切り
換えることができるので、第ｎ＋１ラインの映像信号ｉ
（ｎ＋１）に異なるフィルタ係数ｋ（ｎ＋１），ｋ１を
時分割に乗算することができる。したがって、第２の発
明と同様に、第ｎ＋１ラインの映像信号ｉ（ｎ＋１）を
変換後の２本の走査線の映像信号の変換処理に用いるこ
とができるので、走査線数をｎ分の１にする場合に、フ
ィルタのタップ数を増加させ、ｎ＋１本の走査線の映像
信号から１本の走査線の映像信号を作成することができ
る。

【００２４】したがって、１つの乗算手段、１つのライ
ンメモリおよび１つの選択手段を用いて、走査線数をｎ
分の１に変換する場合にタップ数を増加させてｎ＋１本
の走査線の映像信号から１本の走査線の映像信号を作成
することができるので、回路構成をより簡略化して回路
コストをより低減することができるとともに、より高精
細な映像信号を作成することができる。

【００２５】（４）第４の発明 第４の発明に係る受信装置は、第１の走査線数を有する
第１の映像信号を受信する受信手段と、受信手段により
受信された第１の映像信号を水平方向に圧縮するととも
に、第１〜第３のいずれかの発明の走査線変換回路によ
り垂直方向に圧縮し、第１の映像信号を第１の走査線数
より少ない第２の走査線数を有する第２の映像信号に変
換する圧縮手段とを備えるものである。

【００２６】本発明に係る受信装置においては、受信さ
れた第１の走査線数を有する第１の映像信号を水平方向
および垂直方向に圧縮し、第１の走査線数より少ない第
２の走査線数を有する第２の映像信号に変換することが
できる。したがって、ＨＤ放送等による高精細な映像信
号をＮＴＳＣまたはＰＡＬ等の従来の放送方式による映
像信号に変換することができ、従来のＮＴＳＣまたはＰ
ＡＬ等の放送方式に対応した表示装置等を用いてＨＤ放
送等による映像を表示等することができる。

【００２７】

【発明の実施の形態】以下、本発明に係る走査線変換回
路の一例としてデジタル放送受信装置に用いられる垂直
処理回路について説明する。なお、本発明が適用される
走査線変換回路はこの例に特に限定されず、映像信号の
走査線数を減少させるものであれば他の走査線変換回路
に同様に適用することができ、他の受信装置等にも同様
に用いることができる。

【００２８】図１は、本発明の一実施の形態による垂直
処理回路を用いたデジタル放送受信装置の構成を示すブ
ロック図である。

【００２９】図１に示すデジタル放送受信装置は、チュ
ーナ部２、ＡＶ（オーディオ・ビデオ）デコーダ３、画
像圧縮回路４およびＡＶ出力回路５，６を備える。画像
圧縮回路４は、水平処理回路７および垂直処理回路８を
含む。

【００３０】チューナ部２は、デジタル放送、例えば、
ＢＳ（衛星放送）デジタル放送によるＢＳ電波を受信す
るパラボラアンテナ等からなるアンテナ１から出力され
るＢＳ−ＩＦ信号を受け、ＢＳ−ＩＦ信号から所望の伝
送チャンネルを選択するとともに所定の復調処理等を行
い、トランスポートストリームＴＳをＡＶデコーダ３へ
出力する。

【００３１】ＡＶデコーダ３は、入力されるトランスポ
ートストリームＴＳをデコードしてデジタル映像信号Ｖ
Ｓを画像圧縮回路４およびＡＶ出力回路５へ出力する。

【００３２】ＡＶ出力回路５は、入力されるデジタル映
像信号ＶＳがＨＤ放送等による高精細な映像信号の場
合、主映像出力として、ＨＤ放送等による高精細なデジ
タル映像信号ＶＳを当該放送方式に対応するテレビジョ
ン等の表示装置に表示可能な主映像信号ＨＤに変換して
ＨＤ放送等の放送方式に対応する表示装置等（図示省
略）に出力する。

【００３３】画像圧縮回路４は、入力されるデジタル映
像信号ＶＳがＨＤ放送等による高精細な映像信号の場
合、デジタル映像信号ＶＳを水平方向および垂直方向に
圧縮してＮＴＳＣまたはＰＡＬ等の従来の放送方式に適
合する水平画素数および走査線数を有する圧縮デジタル
映像信号ＶＴをＡＶ出力回路６へ出力する。

【００３４】ＡＶ出力回路６は、副映像出力として、圧
縮デジタル映像信号ＶＴをＮＴＳＣまたはＰＡＬ等の従
来の放送方式に対応するテレビジョン等の表示装置に表
示可能な副映像信号ＳＤに変換してＮＴＳＣまたはＰＡ
Ｌ等の従来の放送方式に対応する表示装置等（図示省
略）に出力する。

【００３５】水平処理回路７は、ＨＤ放送等の放送方式
に適合する高精細な主映像出力とＮＴＳＣまたはＰＡＬ
等の従来の放送方式に適合する通常の解像度の副映像出
力との１走査線内の画素数の比に応じてデジタル映像信
号ＶＳを水平方向に圧縮処理し、水平方向に圧縮された
デジタル映像信号ＨＴを垂直処理回路８へ出力する。

【００３６】垂直処理回路８は、水平方向に圧縮された
デジタル映像信号ＨＴを主映像出力と副映像出力との走
査線数の比に応じて垂直方向に圧縮し、すなわち主映像
出力用の走査線数を有するデジタル映像信号ＨＴを副映
像出力用の走査線数を有するデジタル映像信号ＶＴに変
換してＡＶ出力回路６へ出力する。

【００３７】上記の構成により、図１に示すデジタル放
送受信装置は、高精細出力が可能な主映像出力とＮＴＳ
ＣまたはＰＡＬ等の従来の放送方式に基づく副映像出力
とを有し、ＨＤ放送等による高精細な映像信号をＮＴＳ
ＣまたはＰＡＬ等の従来の放送方式による映像信号に変
換することができ、従来のＮＴＳＣまたはＰＡＬ等の放
送方式に対応した表示装置等を用いてＨＤ放送等による
映像を表示することができる。

【００３８】本実施の形態では、チューナ部２およびＡ
Ｖデコーダ３が受信手段に相当し、画像圧縮回路４が圧
縮手段に相当し、垂直処理回路８が走査線変換回路に相
当する。

【００３９】次に、図１に示す垂直処理回路８について
詳細に説明する。図２は、図１に示す垂直処理回路８の
構成を示すブロック図である。

【００４０】図２に示す垂直処理回路は、係数器８１、
加算器８２、選択回路８３、ラインメモリ８４、制御回
路８５および出力スイッチ８６を含む。

【００４１】係数器８１は、入力されるデジタル映像信
号ＨＴに制御回路８５により設定されたフィルタ係数ｋ
を乗算し、乗算結果を加算器８２および選択回路８３に
出力する。加算器８２は、係数器８１の出力とラインメ
モリ８４の出力とを加算し、加算結果を選択回路８３お
よび出力スイッチ８６へ出力する。選択回路８３は、制
御回路８５によりその選択動作が制御され、係数器８１
の出力および加算器８２の出力のうちの一方をラインメ
モリ８４へ出力する。出力スイッチ８６は、制御回路８
５によりその出力動作が制御され、所定のタイミングで
加算器８２からの出力をデジタル映像信号ＶＴとして出
力する。制御回路８５は、係数器８１のフィルタ係数
ｋ、選択回路８３の選択動作および出力スイッチ８６の
出力動作を入力されるデジタル映像信号ＨＴの走査線ご
とに切り換える。

【００４２】本実施の形態では、係数器８１が乗算手段
に相当し、加算器８２が加算手段に相当し、選択回路８
３が選択手段に相当し、制御回路８５が制御手段に相当
する。

【００４３】図３は、図２に示す垂直処理回路により実
行される走査線変換処理の一例を示す模式図である。図
３に示す走査線変換処理は、走査線の数を３分の１に圧
縮する１／３圧縮処理であり、入力される３本の走査線
の映像信号から１本の走査線の映像信号を作成する。

【００４４】図３に示すように、図２に示す垂直処理回
路では、第１ラインの映像信号ｉ１にフィルタ係数ｋ１
を乗算した値と、第２ラインの映像信号ｉ２にフィルタ
係数ｋ２を乗算した値と、第３ラインの映像信号ｉ３に
フィルタ係数ｋ３を乗算した値とを加算し、変換後の第
１ラインの映像信号ｏ１として出力する。以降同様に、
第４〜第６ラインの映像信号ｉ４〜ｉ６から変換後の第
２ラインの映像信号ｏ２が作成され、第７〜第９ライン
の映像信号ｉ７〜ｉ９から変換後の第３ラインの映像信
号ｏ３が作成される。すなわち、３本の走査線の入力映
像信号に所定のフィルタ係数ｋ１〜ｋ３を乗算してフィ
ルタ処理を行い、１本の走査線の出力映像信号が作成さ
れ、走査線数が３分の１に低減される。

【００４５】図４は、図３に示す走査線変換処理におけ
る図２に示す垂直処理回路の具体的な動作を説明するた
めのブロック図である。

【００４６】まず、開始ラインの処理として、図４の
（ａ）に示すように、第１ラインの映像信号ｉ１が係数
器８１に入力されると、制御回路８５は係数器８１のフ
ィルタ係数をｋ１に切り換え、係数器８１は第１ライン
の映像信号ｉ１にフィルタ係数ｋ１を乗算する。このと
き、選択回路８３は制御回路８５により係数器８１側を
選択するように制御され、係数器８１の出力がラインメ
モリ８４に一旦格納される。すなわち、ラインメモリ８
４には、ｋ１・ｉ１が格納される。なお、この処理で
は、出力スイッチ８６は、制御回路８５により加算器８
２の出力を出力しないように設定されており、出力スイ
ッチ８６の出力はオフされている。

【００４７】次に、継続ラインの処理として、図４の
（ｂ）に示すように、第２ラインの映像信号ｉ２が係数
器８１に入力されると、制御回路８５は係数器８１のフ
ィルタ係数をｋ２に切り換え、係数器８１は第２ライン
の映像信号ｉ２にフィルタ係数ｋ２を乗算して加算器８
２へ出力する。ここで、図４の（ａ）に示す処理によ
り、ラインメモリ８４にはｋ１・ｉ１が格納されてお
り、加算器８２は、係数器８１から出力されるｋ２・ｉ
２とラインメモリ８４から出力されるｋ１・ｉ１とを加
算してラインメモリ８４に出力し、ラインメモリ８４は
ｋ１・ｉ１＋ｋ２・ｉ２を一旦格納する。なお、この処
理では、出力スイッチ８６は、制御回路８５により加算
器８２の出力を出力しないように設定されており、出力
スイッチ８６の出力はオフされている。

【００４８】図５は、図４の（ｂ）に示す継続ラインの
処理における係数器８１およびラインメモリ８４の動作
を説明するためのタイミングチャートである。

【００４９】図５に示すように、所定のクロックに同期
して入力データとして１本の走査線を構成する各画素ｐ
０〜ｐ２，…が係数器８１へ２クロック周期ごとに順次
入力され、１クロック遅延して乗算値ｋ・ｐ０〜ｋ・ｐ
２，…が順次係数器８１から出力される。このとき、係
数器８１の出力に同期してラインメモリ８４からデータ
ｍ０〜ｍ２，…が１クロック期間に順次読み出され、残
りの１クロック期間に加算器８２の出力ｋ・ｐ０＋ｍ０
〜ｋ・ｐ２＋ｍ２，…が順次ラインメモリ８４に書き込
まれる。このように、係数器８１の出力期間の前半でラ
インメモリ８４のデータが読み出され、後半でラインメ
モリ８４にデータが書き込まれることにより、ラインメ
モリ８４に対するデータの入出力が適切なタイミングで
行われ、図４の（ｂ）に示す継続ラインの処理が実行さ
れる。

【００５０】最後に、終了ラインの処理として、図４の
（ｃ）に示すように、第３ラインの映像信号ｉ３が係数
器８１に入力されると、制御回路８５は係数器８１のフ
ィルタ係数をｋ３に切り換え、係数器８１は第３ライン
の映像信号ｉ３にフィルタ係数ｋ３を乗算して加算器８
２へ出力する。ここで、図４の（ｂ）に示す処理によ
り、ラインメモリ８４にはｋ１・ｉ１＋ｋ２・ｉ２が格
納されており、加算器８２は、係数器８１から出力され
るｋ３・ｉ３とラインメモリから出力されるｋ１・ｉ１
＋ｋ２・ｉ２とを加算する。このとき、出力スイッチ８
６は、制御回路８５により制御され、加算器８２の出力
ｋ１・ｉ１＋ｋ２・ｉ２＋ｋ３・ｉ３を変換後の第１ラ
インの映像信号ｏ１として出力する。

【００５１】上記の処理により３タップのフィルタ処理
が行われ、３本の走査線の映像信号から１本の走査線の
映像信号が作成され、上記の処理を繰り返すことによ
り、１／３圧縮処理が行われる。

【００５２】なお、上記の説明では、３本の走査線の映
像信号から１本の走査線の映像信号を作成する場合につ
いて述べたが、図４の（ｂ）に示す処理を順次継続する
ことにより、任意の本数の走査線の映像信号から１本の
走査線の映像信号を作成することができる。したがっ
て、例えば、１０８０ｉ（走査線数５４０本かつインタ
レース）、７２０ｐ（走査線数７２０本かつプログレッ
シブ）、４８０ｐ（走査線数４８０本かつプログレッシ
ブ）および４８０ｉ（走査線２４０本かつインタレー
ス）等の種々の映像を４８０ｉの映像に変換したり、表
示画面の上下部分にレターボックスを配置して中間部分
に走査線数が１８０本の映像を表示したりすることがで
きる。

【００５３】上記のように、本実施の形態では、１つの
係数器８１、１つのラインメモリ８４および１つの選択
回路８３等を用いて、ｎ本の走査線の映像信号を１本の
走査線の映像信号に変換することができるので、回路構
成を簡略化して回路コストを低減することができる走査
線変換回路を実現することができる。

【００５４】次に、図１に示す垂直処理回路８の他の実
施の形態について説明する。図６は、図１に示す垂直処
理回路８の他の実施の形態の構成を示すブロック図であ
る。

【００５５】図６に示す垂直処理回路と図２に示す垂直
処理回路とで異なる点は、係数器８７が付加され、選択
回路８３が係数器８７の出力および加算器８２の出力の
うちの一方を選択する選択回路８３ａに変更され、制御
回路８５が係数器８１，８７、選択回路８３ａおよび出
力スイッチ８６を制御する制御回路８５ａに変更された
点であり、その他の点は図２に示す垂直処理回路と同様
であるので同一部分には同一符号を付し、以下詳細な説
明を省略する。

【００５６】図６に示すように、係数器８７は、水平処
理回路７により水平方向の圧縮処理が行われたデジタル
映像信号ＨＴが入力され、制御回路８５ａにより設定さ
れたフィルタ係数ｋ’をデジタル映像信号ＨＴに乗算
し、乗算結果を選択回路８３ａに出力する。選択回路８
３ａは、制御回路８５ａによりその選択動作が制御さ
れ、係数器８７の出力および加算器８２の出力のうちの
一方をラインメモリ８４へ出力する。制御回路８５ａ
は、係数器８１，８７のフィルタ係数ｋ，ｋ’、選択回
路８３ａの選択動作および出力スイッチ８６の出力動作
を入力されるデジタル映像信号ＨＴの走査線ごとに切り
換える。

【００５７】本実施の形態では、係数器８１が第１の乗
算手段に相当し、係数器８７が第２の乗算手段に相当
し、加算器８２が加算手段に相当し、選択回路８３ａが
選択手段に相当し、制御回路８５ａが制御手段に相当す
る。

【００５８】図７は、図６に示す垂直処理回路により実
行される走査線変換処理の一例を示す模式図である。図
７に示す走査線変換処理は、走査線の数を３分の１に圧
縮する１／３圧縮処理であり、入力される４本の走査線
の映像信号から１本の走査線の映像信号を作成する。

【００５９】図７に示すように、図６に示す垂直処理回
路では、第１ラインの映像信号ｉ１にフィルタ係数ｋ１
を乗算した値と、第２ラインの映像信号ｉ２にフィルタ
係数ｋ２を乗算した値と、第３ラインの映像信号ｉ３に
フィルタ係数ｋ３を乗算した値と、第４ラインの映像信
号ｉ４にフィルタ係数ｋ４を乗算した値とを加算し、変
換後の第１ラインの映像信号ｏ１として出力する。以降
同様に、第４〜第７ラインの映像信号ｉ４〜ｉ７から変
換後の第２ラインの映像信号ｏ２が作成され、第７〜第
１０ラインの映像信号ｉ７〜ｉ１０から変換後の第３ラ
インの映像信号ｏ３が作成される。

【００６０】このように、入力される映像信号うちの３
ｍ＋１ライン（ｍは正数）の映像信号が出力される映像
信号の変換に使用される終了ラインとなるとともに、次
に出力される映像信号の変換に使用される開始ラインと
なり、４本の走査線の入力映像信号に所定のフィルタ係
数ｋ１〜ｋ４を乗算してフィルタ処理を行い、１本の走
査線の出力映像信号が作成され、走査線数が３分の１に
低減される。

【００６１】図８は、図７に示す走査線変換処理におけ
る図６に示す垂直処理回路の具体的な動作を説明するた
めのブロック図である。

【００６２】まず、開始ラインの処理として、図８の
（ａ）に示すように、第１ラインの映像信号ｉ１が係数
器８７に入力されると、制御回路８５ａは係数器８７の
フィルタ係数をｋ１に切り換え、係数器８７は第１ライ
ンの映像信号ｉ１にフィルタ係数ｋ７を乗算する。この
とき、選択回路８３ａは制御回路８５ａにより係数器８
７側を選択するように制御され、係数器８７の出力がラ
インメモリ８４に一旦格納される。すなわち、ラインメ
モリ８４には、ｋ１・ｉ１が格納される。なお、この処
理では、出力スイッチ８６は、制御回路８５ａにより加
算器８２の出力を出力しないように設定されており、出
力スイッチ８６の出力はオフされている。

【００６３】次に、継続ラインの処理として、図８の
（ｂ）に示すように、第２ラインの映像信号ｉ２が係数
器８１に入力されると、制御回路８５ａは係数器８１の
フィルタ係数をｋ２に切り換え、係数器８１は第２ライ
ンの映像信号ｉ２にフィルタ係数ｋ２を乗算して加算器
８２へ出力する。ここで、図８の（ａ）に示す処理によ
り、ラインメモリ８４にはｋ１・ｉ１が格納されてお
り、加算器８２は、係数器８１から出力されるｋ２・ｉ
２とラインメモリから出力されるｋ１・ｉ１とを加算し
てラインメモリ８４に出力し、ラインメモリ８４はｋ１
・ｉ１＋ｋ２・ｉ２を一旦格納する。なお、この処理で
は、出力スイッチ８６は、制御回路８５ａにより加算器
８２の出力を出力しないように設定されており、出力ス
イッチ８６の出力はオフされている。

【００６４】次に、上記の継続ラインの処理が第３ライ
ンの映像信号ｉ３に対して行われ、係数器８１により第
３ラインの映像信号ｉ３にフィルタ係数ｋ３が乗算さ
れ、最終的に、ラインメモリ８４にｋ１・ｉ１＋ｋ２・
ｉ２＋ｋ３・ｉ３が格納される。

【００６５】次に、終了ラインおよび開始ラインの処理
として、図８の（ｃ）に示すように、第４ラインの映像
信号ｉ４が係数器８１，８７に入力されると、制御回路
８５ａは係数器８１のフィルタ係数をｋ４に切り換える
とともに、係数器８７のフィルタ係数をｋ１に切り換
え、係数器８１は第４ラインの映像信号ｉ４にフィルタ
係数ｋ４を乗算して加算器８２へ出力し、係数器８７は
第４ラインの映像信号ｉ４にフィルタ係数ｋ１を乗算し
て選択回路８３ａへ出力する。

【００６６】ここで、図８の（ｂ）に示す処理により、
ラインメモリ８４にはｋ１・ｉ１＋ｋ２・ｉ２＋ｋ３・
ｉ３が格納されており、加算器８２は、係数器８１から
出力されるｋ４・ｉ４とラインメモリ８４から出力され
るｋ１・ｉ１＋ｋ２・ｉ２＋ｋ３・ｉ３とを加算する。
このとき、出力スイッチ８６は、制御回路８５ａにより
制御され、加算器８２の出力ｋ１・ｉ１＋ｋ２・ｉ２＋
ｋ３・ｉ３＋ｋ４・ｉ４を変換後の第１ラインの映像信
号ｏ１として出力する。

【００６７】一方、選択回路８３ａは制御回路８５ａに
より係数器８７側を選択するように制御され、係数器８
７の出力がラインメモリ８４に一旦格納される。すなわ
ち、ラインメモリ８４には、ｋ１・ｉ４が格納される。

【００６８】次に、第５および第６ラインの映像信号ｉ
５，ｉ６に対して図８の（ｂ）に示す処理が実行され、
第７ラインの映像信号ｉ７に対して図８の（ｃ）に示す
処理が実行され、第４ないし第７ラインの映像信号ｉ４
〜ｉ７から変換後の第２ラインの映像信号ｏ２が作成さ
れる。

【００６９】上記の処理が繰り返され、表示画面の下端
の最終ラインの一つ前のラインの映像信号ｉｘ−１に対
して図８の（ｂ）に示す処理が行われた後、最後に、最
終ラインの処理として、図８の（ｄ）に示すように、最
終ラインの映像信号ｉｘが係数器８１に入力されると、
制御回路８５ａは係数器８１のフィルタ係数をｋ４に切
り換え、係数器８１は最終ラインの映像信号ｉｘにフィ
ルタ係数ｋ４を乗算して加算器８２へ出力する。ここ
で、図８の（ｂ）に示す処理により、ラインメモリ８４
にはｋ１・ｉｘ−３＋ｋ２・ｉｘ−２＋ｋ３・ｉｘ−１
が格納されており、加算器８２は、係数器８１から出力
されるｋ４・ｉｘとラインメモリから出力されるｋ１・
ｉｘ−３＋ｋ２・ｉｘ−２＋ｋ３・ｉｘ−１とを加算す
る。このとき、出力スイッチ８６は、制御回路８５によ
り制御され、加算器８２の出力ｋ１・ｉｘ−３＋ｋ２・
ｉｘ−２＋ｋ３・ｉｘ−１＋ｋ４・ｉｘを変換後の最終
ラインの映像信号ｏｙとして出力する。

【００７０】上記の処理により４タップのフィルタ処理
が行われ、４本の走査線の映像信号から１本の走査線の
映像信号が作成され、上記の処理を繰り返すことによ
り、１／３圧縮処理が行われる。なお、上記の説明で
は、４本の走査線の映像信号から１本の走査線の映像信
号を作成する場合について述べたが、図８の（ｂ）に示
す処理を順次継続することにより、任意の本数の走査線
の映像信号から１本の走査線の映像信号を作成すること
ができる。

【００７１】上記のように、本実施の形態では、２つの
係数器８１，８７、１つのラインメモリ８４および１つ
の選択回路８３ａ等を用いて、１／ｎ圧縮処理を行う場
合に、ｎ＋１本の走査線の映像信号を１本の走査線の映
像信号に変換することができるので、回路構成を簡略化
して回路コストを低減することができる走査線変換回路
を実現することができる。

【００７２】また、本実施の形態では、１／ｎ圧縮処理
を行う場合に、ｎ＋１本の走査線の映像信号から１本の
走査線の映像信号を作成しているので、フィルタのタッ
プ数を増加させることができる。したがって、フィルタ
のカットオフ周波数におけるフィルタ特性の傾きをより
急峻にし、フィルタ特性をより向上することができるの
で、より高精細な映像信号に変換することができ、変換
後の映像をより細かい部分まで判別することができる。
例えば、黒白の縞模様を表示する場合、縞として判別で
きる限界をより細くすることができ、より高精細な映像
を得ることができる。

【００７３】次に、図１に示す垂直処理回路８のさらに
他の実施の形態について説明する。図９は、図１に示す
垂直処理回路８のさらに他の実施の形態の構成を示すブ
ロック図である。

【００７４】図９に示す垂直処理回路と図２に示す垂直
処理回路とで異なる点は、制御回路８５ｂの制御により
係数器８１ａのフィルタ係数を時分割に切り換える係数
設定回路８８が付加された点であり、その他の点は図２
に示す垂直処理回路と同様であるので同一部分には同一
符号を付し、以下詳細な説明を省略する。

【００７５】図９に示すように、係数設定回路８８は、
制御回路８５ｂに制御され、係数器８１ａのフィルタ係
数を第１のフィルタ係数ｋと第２のフィルタ係数ｋ’と
に時分割に切り換える。

【００７６】本実施の形態では、係数器８１ａが乗算手
段に相当し、加算器８２が加算手段に相当し、選択回路
８３が選択手段に相当し、制御回路８５ｂおよび係数設
定回路８８が制御手段に相当する。

【００７７】図９に示す垂直処理回路でも、図７に示す
走査線変換処理を実行することができ、具体的には、以
下のように動作する。

【００７８】まず、制御回路８５ｂは、係数設定回路８
８を制御し、係数設定回路８８は、係数器８１ａのフィ
ルタ係数を第１のフィルタ係数ｋに切り換え、図４の
（ａ）および（ｂ）に示す開始ラインの処理および継続
ライン処理と同様の処理が第１〜第３ラインの映像信号
ｉ１〜ｉ３に対してそれぞれ実行され、ラインメモリ８
４にｋ１・ｉ１＋ｋ２・ｉ２＋ｋ３・ｉ３が一旦格納さ
れる。

【００７９】次に、制御回路８５ｂは、係数設定回路８
８を制御し、係数設定回路８８は、係数器８１ａのフィ
ルタ係数を第１のフィルタ係数ｋと第２のフィルタ係数
ｋ’とに時分割に切り換え、第４ラインの映像信号ｉ４
に対して図８の（ｃ）に示す終了ラインおよび開始ライ
ンの処理と実質的に同じ処理が以下のようにして行われ
る。

【００８０】まず、図８の（ｃ）に示す終了ラインおよ
び開始ラインの処理と同様に、第４ラインの映像信号ｉ
４が係数器８１ａに入力されると、制御回路８５ｂは係
数器８１ａのフィルタ係数を第１のフィルタ係数ｋ４に
切り換え、係数器８１ａは第４ラインの映像信号ｉ４に
第１のフィルタ係数ｋ４を乗算して加算器８２へ出力す
る。このとき、図４の（ｂ）に示す処理により、ライン
メモリ８４にはｋ１・ｉ１＋ｋ２・ｉ２＋ｋ３・ｉ３が
格納されており、加算器８２は、係数器８１ａから出力
されるｋ４・ｉ４とラインメモリから出力されるｋ１・
ｉ１＋ｋ２・ｉ２＋ｋ３・ｉ３とを加算する。このと
き、出力スイッチ８６は、制御回路８５ｂにより制御さ
れ、加算器８２の出力ｋ１・ｉ１＋ｋ２・ｉ２＋ｋ３・
ｉ３＋ｋ４・ｉ４を変換後の第１ラインの映像信号ｏ１
として出力する。

【００８１】また、制御回路８５ｂは係数器８１ａのフ
ィルタ係数を第１のフィルタ係数ｋ４に切り換えた後に
さらに第２のフィルタ係数ｋ１に切り換え、係数器８１
ａは第４ラインの映像信号ｉ４に第２のフィルタ係数ｋ
１を乗算して選択回路８３へ出力する。選択回路８３は
制御回路８５ｂにより係数器８１ａ側を選択するように
制御され、係数器８１ａの出力がラインメモリ８４に一
旦格納される。すなわち、ラインメモリ８４には、ｋ１
・ｉ４が格納される。

【００８２】図１０は、図８の（ｃ）に示す終了ライン
および開始ラインの処理における係数器８１ａ、ライン
メモリ８４および出力スイッチ８６の動作を説明するた
めのタイミングチャートである。

【００８３】図１０に示すように、所定のクロックに同
期して入力データとして第４ラインの映像信号ｉ４を構
成する各画素ｐ０〜ｐ２，…が係数器８１ａへ２クロッ
ク周期ごとに順次入力される。このとき、係数器８１ａ
のフィルタ係数がクロックに同期して第１のフィルタ係
数ｋと第２のフィルタ係数ｋ’とに時分割に切り換えら
れる。したがって、１クロック遅延して乗算値ｋ・ｐ
０，ｋ’・ｐ０，ｋ・ｐ１，ｋ’・ｐ１，ｋ・ｐ１，
ｋ’・ｐ２，…がクロックに同期して順次係数器８１ａ
から出力される。

【００８４】このとき、係数器８１ａの第１のフィルタ
係数ｋの乗算出力に同期してラインメモリ８４からデー
タｍ０〜ｍ２，…が１クロック期間に順次読み出され、
係数器８１ａの第２のフィルタ係数ｋ’の乗算出力ｋ’
・ｐ０，ｋ’・ｐ１，ｋ’・ｐ２，…が選択回路８３に
より選択され、残りの１クロック期間に順次ラインメモ
リ８４に書き込まれる。一方、係数器８１ａの第１のフ
ィルタ係数ｋの乗算出力ｋ・ｐ０，ｋ・ｐ１，ｋ・ｐ
２，…とラインメモリ８４の読み出しデータｍ０〜ｍ
２，…とが加算器８２により順次加算され、加算器８２
の出力ｋ・ｐ０＋ｍ０，ｋ・ｐ１＋ｍ１，…が出力スイ
ッチ８６から２クロック周期ごとに順次出力される。

【００８５】このように、係数器８１ａの第１のフィル
タ係数ｋと第２のフィルタ係数ｋ’との切り換え、ライ
ンメモリ８４のデータの読み出しおよび書き込み等が適
切なタイミングで行われ、図８の（ｃ）に示す終了ライ
ンおよび開始ラインの処理が実質的に実行される。

【００８６】次に、制御回路８５ｂは、係数設定回路８
８を制御し、係数設定回路８８は、係数器８１ａのフィ
ルタ係数を第１のフィルタ係数ｋに切り換え、第５およ
び第６ラインの映像信号ｉ５，ｉ６に対して図４の
（ｂ）に示す処理が実行される。

【００８７】次に、制御回路８５ｂは、係数設定回路８
８を制御し、係数設定回路８８は、係数器８１ａのフィ
ルタ係数を第１のフィルタ係数ｋと第２のフィルタ係数
ｋ’とに時分割に切り換え、第７ラインの映像信号ｉ７
に対して図８の（ｃ）に示す処理が実行され、第４ない
し第７ラインの映像信号ｉ４〜ｉ７から変換後の第２ラ
インの映像信号ｏ２が作成される。

【００８８】上記の処理が繰り返され、最終ラインの一
つ前のラインの映像信号ｉｘ−１に対して図４の（ｂ）
に示す処理が行われた後、制御回路８５ｂは、係数設定
回路８８を制御し、係数設定回路８８は、係数器８１ａ
のフィルタ係数を第１のフィルタ係数ｋに切り換え、図
８の（ｄ）に示す最終ラインの処理が実行される。

【００８９】上記のように、本実施の形態では、１つの
係数器８１ａ、１つのラインメモリ８４および１つの選
択回路８３等を用いて、１／ｎ圧縮処理を行う場合に、
ｎ＋１本の走査線の映像信号を１本の走査線の映像信号
に変換することができるので、図６に示す垂直処理回路
と同様の効果を得ることができるとともに、回路構成を
より簡略化して回路コストをより低減することができる
走査線変換回路を実現することができる。

【００９０】

【発明の効果】本発明によれば、１つの乗算手段、１つ
のラインメモリおよび１つの選択手段を用いて、ｎ本の
走査線の映像信号を１本の走査線の映像信号に変換する
ことができるので、回路構成を簡略化して回路コストを
低減することができる走査線変換回路を実現することが
できる。

【図面の簡単な説明】

【図１】本発明の一実施の形態による垂直処理回路を用
いたデジタル放送受信装置の構成を示すブロック図

【図２】図１に示す垂直処理回路の構成を示すブロック
図

【図３】図２に示す垂直処理回路により実行される走査
線変換処理の一例を示す模式図

【図４】図３に示す走査線変換処理における図２に示す
垂直処理回路の具体的な動作を説明するためのブロック
図

【図５】図４に示す継続ラインの処理における係数器お
よびラインメモリの動作を説明するためのタイミングチ
ャート

【図６】図１に示す垂直処理回路の他の実施の形態の構
成を示すブロック図

【図７】図６に示す垂直処理回路により実行される走査
線変換処理の一例を示す模式図

【図８】図７に示す走査線変換処理における図６に示す
垂直処理回路の具体的な動作を説明するためのブロック
図

【図９】図１に示す垂直処理回路のさらに他の実施の形
態の構成を示すブロック図

【図１０】図８に示す終了ラインおよび開始ラインの処
理における係数器、ラインメモリおよび出力スイッチの
動作を説明するためのタイミングチャート

【図１１】従来の走査線変換回路の構成を示すブロック
図

【符号の説明】

１ アンテナ ２ チューナ部 ３ ＡＶデコーダ ４ 画像圧縮回路 ５，６ ＡＶ出力回路 ７ 水平処理回路 ８ 垂直処理回路 ８１，８１ａ，８７ 係数器 ８２ 加算器 ８３，８３ａ 選択回路 ８４ ラインメモリ ８５，８５ａ，８５ｂ 制御回路 ８６ 出力スイッチ

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5C025 BA01 BA11 BA18 BA27 DA01 DA04 5C063 AA01 AA06 AA20 AB03 AC01 BA03 BA06 BA09 BA14 CA01 CA05 CA38

Claims (4)

【特許請求の範囲】
1. 【請求項１】 映像信号の走査線数を変換する走査線変
   換回路であって、 入力される映像信号にフィルタ係数を乗算する乗算手段
   と、 前記乗算手段の出力を走査線ごとに記憶するラインメモ
   リと、 前記ラインメモリの出力と前記乗算手段の出力とを加算
   する加算手段と、 前記乗算手段の出力および前記加算手段の出力のうちの
   一方の出力を選択して前記ラインメモリへ出力する選択
   手段と、 前記乗算手段で乗算されるフィルタ係数の値を制御する
   とともに、前記選択手段の選択動作を制御する制御手段
   とを備えることを特徴とする走査線変換回路。
2. 【請求項２】 前記乗算手段は、 入力される映像信号に第１のフィルタ係数を乗算する第
   １の乗算手段と、 入力される映像信号に第２のフィルタ係数を乗算する第
   ２の乗算手段とを含み、 前記制御手段は、前記第１および第２の乗算手段で乗算
   される第１および第２のフィルタ係数の値をそれぞれ制
   御し、 前記加算手段は、前記ラインメモリの出力と前記第１の
   乗算手段の出力とを加算し、 前記選択手段は、前記第２の乗算手段の出力および前記
   加算手段の出力のうちの一方の出力を選択して前記ライ
   ンメモリへ出力することを特徴とする請求項１記載の走
   査線変換回路。
3. 【請求項３】 前記制御手段は、前記フィルタ係数を第
   １のフィルタ係数と第２のフィルタ係数とに時分割に切
   り換えるように前記乗算手段を制御することを特徴とす
   る請求項１記載の走査線変換回路。
4. 【請求項４】 第１の走査線数を有する第１の映像信号
   を受信する受信手段と、 前記受信手段により受信された第１の映像信号を水平方
   向に圧縮するとともに、請求項１〜３のいずれかに記載
   の走査線変換回路により垂直方向に圧縮し、第１の映像
   信号を第１の走査線数より少ない第２の走査線数を有す
   る第２の映像信号に変換する圧縮手段とを備えることを
   特徴とする受信装置。