JP2002217386A - Method for manufacturing semiconductor device - Google Patents
Method for manufacturing semiconductor deviceInfo
- Publication number
- JP2002217386A JP2002217386A JP2001011098A JP2001011098A JP2002217386A JP 2002217386 A JP2002217386 A JP 2002217386A JP 2001011098 A JP2001011098 A JP 2001011098A JP 2001011098 A JP2001011098 A JP 2001011098A JP 2002217386 A JP2002217386 A JP 2002217386A
- Authority
- JP
- Japan
- Prior art keywords
- film
- forming
- groove
- electrode
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置の製造
技術に関し、特に、白金族金属、たとえばルテニウムに
よって電極が構成された情報蓄積用容量素子を有する半
導体装置に適用して有効な技術に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a technique for manufacturing a semiconductor device, and more particularly to a technique effective when applied to a semiconductor device having an information storage capacitor having an electrode made of a platinum group metal, for example, ruthenium.
【０００２】[0002]
【従来の技術】近年のＤＲＡＭ（Dynamic Random Acces
s Memory）は、メモリセルの微細化に伴う蓄積電荷量の
減少を補う対策として、情報蓄積用容量素子（以下、単
に容量素子という）をビット線の上部に配置する立体構
造を採用している。しかし、メモリセルの微細化がさら
に進む２５６メガビット以降の大容量ＤＲＡＭの場合
は、容量素子を立体化するだけでは蓄積電荷量の減少を
補うことが困難であると考えられている。2. Description of the Related Art Recent DRAMs (Dynamic Random Acceses)
s Memory) adopts a three-dimensional structure in which a capacitance element for information storage (hereinafter simply referred to as a capacitance element) is arranged above a bit line as a measure to compensate for a decrease in the amount of stored charge due to miniaturization of a memory cell. . However, in the case of a large-capacity DRAM of 256 megabits or later, in which memory cells are further miniaturized, it is considered that it is difficult to compensate for the decrease in the amount of accumulated charges only by making the capacitance element three-dimensional.
【０００３】そこで、容量素子の誘電体材料として、酸
化タンタル（Ｔａ2Ｏ5）、チタン酸ストロンチウム（Ｓ
ＴＯ）、チタン酸バリウムストロンチウム（ＢＳＴ）な
どの高誘電体（強誘電体）膜を採用することが検討され
ている。すなわち、酸化タンタルは、比誘電率が４０程
度、ＳＴＯ、ＢＳＴは２００〜５００程度と高いことか
ら、これらの高（強）誘電体膜を誘電体材料として用い
ることにより、窒化シリコン（比誘電率＝７〜８）など
を誘電体材料に用いる場合に比べて蓄積電荷量の大幅な
増加が期待できるからである。Accordingly, tantalum oxide (Ta 2 O 5 ) and strontium titanate (S
The use of a high dielectric (ferroelectric) film such as TO) and barium strontium titanate (BST) has been studied. That is, tantalum oxide has a relative dielectric constant as high as about 40, and STO and BST as high as about 200 to 500. Therefore, by using these high (ferro) dielectric films as a dielectric material, silicon nitride (relative dielectric constant) can be obtained. = 7 to 8) can be expected to greatly increase the amount of accumulated charges as compared with the case where dielectric materials are used.
【０００４】しかし、これらの高（強）誘電体膜は、単
に成膜しただけでは高い比誘電率が得られず、かつ膜の
リーク電流も大きいため、成膜後に７５０℃以上の酸素
雰囲気中で熱処理を行うことによって、結晶化および膜
質の改善を図る必要がある。そのため、容量素子の誘電
体材料に高（強）誘電体膜を用いる場合は、この高温熱
処理によるＭＩＳＦＥＴの特性変動といった問題が生じ
る。However, these high (ferro) dielectric films do not provide a high relative dielectric constant simply by being formed, and have a large leak current. It is necessary to improve the crystallization and the film quality by performing the heat treatment. Therefore, when a high (ferro) dielectric film is used as the dielectric material of the capacitive element, there is a problem that the characteristics of the MISFET fluctuate due to the high-temperature heat treatment.
【０００５】そこで、誘電体材料に高（強）誘電体膜を
用いる場合には、その下地となる下部電極にルテニウム
（Ｒｕ）、プラチナ（Ｐｔ）、イリジウム（Ｉｒ）など
の白金族金属が使用される。これらの金属表面に高
（強）誘電体膜を堆積した場合には、６５０℃〜６００
℃といった通常の熱処理より１００℃以上も低温の熱処
理で膜の結晶化および膜質の改善を図ることができるた
め、製造工程全体の熱処理量を低減し、ＭＩＳＦＥＴの
特性変動を防止することができる。Therefore, when a high (ferro) dielectric film is used as a dielectric material, a platinum group metal such as ruthenium (Ru), platinum (Pt), or iridium (Ir) is used for a lower electrode serving as a base. Is done. When a high (ferro) dielectric film is deposited on these metal surfaces,
Since the crystallization of the film and the improvement of the film quality can be achieved by a heat treatment at a temperature lower by 100 ° C. or more than the ordinary heat treatment such as the temperature of ℃, the amount of heat treatment in the whole manufacturing process can be reduced, and the characteristic fluctuation of the MISFET can be prevented.
【０００６】なお、金属電極を用いたＭＩＭ（Metal In
sulator Metal）構造の容量素子については、たとえば
株式会社プレスジャーナル発行「月刊セミコンダクター
ワールド」平成１２年４月号、Ｐ５５〜Ｐ６５に記載さ
れている。A MIM (Metal In) using a metal electrode
A capacitor element having a (sulator Metal) structure is described in, for example, “Monthly Semiconductor World”, April 2000, P55-P65, published by Press Journal.
【０００７】[0007]
【発明が解決しようとする課題】ところで、本発明者ら
は、基板の主面上に堆積した絶縁膜、たとえば酸化シリ
コン膜をエッチングして深い溝を形成した後、この溝の
内部に白金族金属膜によって構成される支柱状またはク
ラウン状の容量素子の下部電極を形成する、というプロ
セスを検討している。しかしながら、白金族金属膜と絶
縁膜との接着性が低いために製造工程の途中で白金族金
属膜が絶縁膜から剥がれて、製造歩留まりが低下する問
題点を本発明者は見出した。By the way, the inventors of the present invention formed a deep groove by etching an insulating film, for example, a silicon oxide film deposited on a main surface of a substrate, and then formed a platinum group inside the groove. A process of forming a lower electrode of a pillar-shaped or crown-shaped capacitive element formed of a metal film is being studied. However, the present inventor has found that the platinum group metal film is peeled off from the insulating film during the manufacturing process due to low adhesion between the platinum group metal film and the insulating film, thereby lowering the manufacturing yield.
【０００８】本発明の目的は、支柱状またはクラウン状
の容量素子の下部電極を構成する白金族金属膜の剥がれ
を防いで、半導体装置の製造歩留まりを向上させること
のできる技術を提供することにある。An object of the present invention is to provide a technique capable of preventing a platinum group metal film constituting a lower electrode of a pillar-shaped or crown-shaped capacitive element from peeling off and improving the production yield of a semiconductor device. is there.
【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.
【００１０】[0010]
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。SUMMARY OF THE INVENTION Among the inventions disclosed in the present application, the outline of a representative one will be briefly described.
It is as follows.
【００１１】本発明の半導体装置の製造方法は、基板の
主面上に第１絶縁膜を形成した後、その第１絶縁膜に溝
を形成する工程と、溝の側壁に接着層を形成する工程
と、接着層の上層に第１金属膜（白金族金属膜）を形成
した後、溝の外部の第１金属膜を除去することによっ
て、溝の内部に支柱状の第１金属膜からなる容量素子の
下部電極を形成する工程と、下部電極の上面に第２絶縁
膜を形成した後、第１絶縁膜を除去する工程と、第２絶
縁膜の上層に誘電体膜を形成し、下部電極の側壁に接着
層および誘電体膜からなる容量素子の誘電体材料を形成
する工程と、誘電体膜の上層に第２金属膜からなる容量
素子の上部電極を形成する工程とを有するものである。In a method of manufacturing a semiconductor device according to the present invention, after forming a first insulating film on a main surface of a substrate, a groove is formed in the first insulating film, and an adhesive layer is formed on a side wall of the groove. Forming a first metal film (platinum group metal film) on the adhesive layer and removing the first metal film outside the groove to form a pillar-shaped first metal film inside the groove; Forming a lower electrode of the capacitive element, forming a second insulating film on the upper surface of the lower electrode, removing the first insulating film, forming a dielectric film on the second insulating film, A step of forming a dielectric material of a capacitive element composed of an adhesive layer and a dielectric film on a side wall of the electrode; and a step of forming an upper electrode of the capacitive element composed of a second metal film on an upper layer of the dielectric film. is there.
【００１２】上記した手段によれば、第１絶縁膜に形成
した溝の内部に、下部電極を構成する白金族金属膜を堆
積する際、溝の側壁にあらかじめ接着層を形成しておく
ことにより、白金族金属膜と第１絶縁膜との接着強度を
向上することが可能となる。これにより、白金族金属膜
が剥離する不具合を防止することができる。According to the above means, when depositing the platinum group metal film constituting the lower electrode inside the groove formed in the first insulating film, the adhesive layer is formed in advance on the side wall of the groove. In addition, it is possible to improve the adhesive strength between the platinum group metal film and the first insulating film. This can prevent a problem that the platinum group metal film is peeled off.
【００１３】[0013]
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。Embodiments of the present invention will be described below in detail with reference to the drawings. In all the drawings for describing the embodiments, members having the same functions are denoted by the same reference numerals, and the repeated description thereof will be omitted.
【００１４】（実施の形態１）本発明の一実施の形態で
あるＤＲＡＭ（Dynamic Random Access Memory）の製造
方法の一例を図１〜図１９を用いて工程順に説明する。(Embodiment 1) An example of a method of manufacturing a DRAM (Dynamic Random Access Memory) according to an embodiment of the present invention will be described in the order of steps with reference to FIGS.
【００１５】まず、図１に示すように、ｐ型で比抵抗が
１０Ωｃｍ程度の基板１を用意し、この基板１の主面に
浅溝２を形成する。その後基板１に熱酸化を施し、酸化
シリコン膜３を形成する。さらに、酸化シリコン膜を堆
積してこれをＣＭＰ（Chemical Mechanical Polishin
g）法により研磨して浅溝２内にのみ酸化シリコン膜を
残し、分離領域４を形成する。First, as shown in FIG. 1, a p-type substrate 1 having a specific resistance of about 10 Ωcm is prepared, and a shallow groove 2 is formed on the main surface of the substrate 1. Thereafter, thermal oxidation is performed on the substrate 1 to form a silicon oxide film 3. Furthermore, a silicon oxide film is deposited and is deposited on the substrate by CMP (Chemical Mechanical Polishing).
The isolation region 4 is formed by polishing by the g) method, leaving the silicon oxide film only in the shallow groove 2.
【００１６】次に、メモリセルを形成する領域（Ａ領
域：メモリアレイ）の基板１にｎ型不純物、たとえばリ
ン（Ｐ）をイオン打ち込みしてｎ型半導体領域５を形成
し、メモリアレイと周辺回路（Ｂ領域）の一部（ｎチャ
ネル型ＭＩＳＦＥＴを形成する領域）にｐ型不純物、た
とえばボロン（Ｂ）をイオン打ち込みしてｐ型ウェル６
を形成し、周辺回路の他の一部（ｐチャネル型ＭＩＳＦ
ＥＴを形成する領域）にｎ型不純物、たとえばＰをイオ
ン打ち込みしてｎ型ウェル７を形成する。また、このイ
オン打ち込みに続いて、ＭＩＳＦＥＴのしきい値電圧を
調整するための不純物、たとえばフッ化ボロン（Ｂ
Ｆ2）をｐ型ウェル６およびｎ型ウェル７にイオン打ち
込みする。ｎ型半導体領域５は、入出力回路などから基
板１を通じてメモリアレイのｐ型ウェル６にノイズが侵
入するのを防止するために形成される。Next, an n-type impurity, for example, phosphorus (P) is ion-implanted into the substrate 1 in a region (A region: memory array) where a memory cell is to be formed to form an n-type semiconductor region 5, and an n-type semiconductor region 5 is formed. P-type impurities, for example, boron (B) are ion-implanted into a part of the circuit (region B) (region where an n-channel MISFET is formed) to form a p-type well 6.
To form another part of the peripheral circuit (p-channel type MISF).
An n-type impurity, for example, P is ion-implanted into an ET formation region) to form an n-type well 7. Subsequent to this ion implantation, an impurity for adjusting the threshold voltage of the MISFET, for example, boron fluoride (B
F 2 ) is ion-implanted into the p-type well 6 and the n-type well 7. The n-type semiconductor region 5 is formed to prevent noise from entering the p-type well 6 of the memory array through the substrate 1 from an input / output circuit or the like.
【００１７】次に、図２に示すように、ｐ型ウェル６お
よびｎ型ウェル７の各表面をフッ酸（ＨＦ）系の溶液を
使って洗浄した後、基板１を８５０℃程度でウェット酸
化してｐ型ウェル６およびｎ型ウェル７の各表面に膜厚
６〜７ｎｍ程度の酸化シリコンからなる清浄なゲート絶
縁膜８を形成する。Next, as shown in FIG. 2, after the surfaces of the p-type well 6 and the n-type well 7 are washed using a hydrofluoric acid (HF) -based solution, the substrate 1 is wet-oxidized at about 850 ° C. Then, a clean gate insulating film 8 made of silicon oxide with a thickness of about 6 to 7 nm is formed on each surface of the p-type well 6 and the n-type well 7.
【００１８】次に、ゲート絶縁膜８の上部にゲート電極
９Ａ，９Ｂ，９Ｃを形成する。ゲート電極９Ａは、メモ
リセル選択用ＭＩＳＦＥＴの一部を構成し、活性領域以
外の領域ではワード線ＷＬとして機能する。このゲート
電極９Ａ（ワード線ＷＬ）の幅、すなわちゲート長は、
メモリセル選択用ＭＩＳＦＥＴの短チャネル効果を抑制
して、しきい値電圧を一定値以上に確保できる許容範囲
内の最小寸法で構成される。また、隣接する２本のゲー
ト電極９Ａ（ワード線ＷＬ）の間隔は、リソグラフィの
解像限界で決まる最小寸法で構成される。ゲート電極９
Ｂおよびゲート電極９Ｃは、周辺回路のｎチャネル型Ｍ
ＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴの各一部を
構成する。Next, gate electrodes 9A, 9B and 9C are formed on the gate insulating film 8. The gate electrode 9A forms a part of the memory cell selection MISFET, and functions as a word line WL in a region other than the active region. The width of the gate electrode 9A (word line WL), that is, the gate length is
The memory cell selection MISFET has a minimum dimension within an allowable range in which the short channel effect of the memory cell selection MISFET can be suppressed and the threshold voltage can be secured to a certain value or more. The interval between two adjacent gate electrodes 9A (word lines WL) is configured to have a minimum size determined by the resolution limit of lithography. Gate electrode 9
B and the gate electrode 9C are the n-channel type M of the peripheral circuit.
It constitutes a part of each of the ISFET and the p-channel MISFET.
【００１９】ゲート電極９Ａ（ワード線ＷＬ）およびゲ
ート電極９Ｂ，９Ｃは、たとえばＰなどのｎ型不純物が
ドープされた膜厚７０ｎｍ程度の多結晶シリコン膜を基
板１上にＣＶＤ（Chemical Vapor Deposition）法で堆
積し、次いでその上層に膜厚５０ｎｍ程度のタングステ
ンナイトライド（ＷＮ）膜と膜厚１００ｎｍ程度のタン
グステン（Ｗ）膜とをスパッタリング法で堆積し、さら
にその上層に膜厚１５０ｎｍ程度の窒化シリコン膜１０
をＣＶＤ法で堆積した後、レジスト膜をマスクにしてこ
れらの膜をパターニングすることにより形成する。ＷＮ
膜は、高温熱処理時にＷ膜と多結晶シリコン膜とが反応
して両者の界面に高抵抗のシリサイド層が形成されるの
を防止するバリア層として機能する。バリア層には、Ｗ
Ｎ膜の他、たとえば窒化チタン（ＴｉＮ）膜などを使用
することもできる。The gate electrode 9A (word line WL) and the gate electrodes 9B and 9C are formed by depositing a polycrystalline silicon film having a thickness of about 70 nm doped with an n-type impurity such as P on the substrate 1 by CVD (Chemical Vapor Deposition). Then, a tungsten nitride (WN) film having a thickness of about 50 nm and a tungsten (W) film having a thickness of about 100 nm are deposited thereon by a sputtering method, and a nitride film having a thickness of about 150 nm is further formed thereon. Silicon film 10
Is deposited by a CVD method, and these films are patterned by using a resist film as a mask. WN
The film functions as a barrier layer that prevents the W film and the polycrystalline silicon film from reacting during the high-temperature heat treatment to form a high-resistance silicide layer at the interface between them. For the barrier layer, W
In addition to the N film, for example, a titanium nitride (TiN) film or the like can be used.
【００２０】次に、上記レジスト膜を除去した後、ＨＦ
などのエッチング液を使って、基板１の表面に残ったド
ライエッチング残渣やレジスト残渣などを除去する。Next, after removing the resist film, HF
The dry etching residue, the resist residue, and the like remaining on the surface of the substrate 1 are removed by using an etching solution such as the above.
【００２１】次に、周辺回路のｎ型ウェル７にｐ型不純
物、たとえばＢをイオン打ち込みしてゲート電極９Ｃの
両側のｎ型ウェル７にｐ-型半導体領域１１を形成す
る。また、周辺回路のｐ型ウェル６にｎ型不純物、たと
えばＰをイオン打ち込みしてゲート電極９Ｂの両側のｐ
型ウェル６にｎ-型半導体領域１２を形成し、さらにメ
モリアレイのｐ型ウェル６にｎ型不純物、たとえばＰを
イオン打ち込みしてゲート電極９Ａの両側のｐ型ウェル
６にｎ型半導体領域１３を形成し、これにより、メモリ
アレイにメモリセル選択用ＭＩＳＦＥＴが略完成する。Next, a p-type impurity, for example, B is ion-implanted into the n-type well 7 of the peripheral circuit to form a p - type semiconductor region 11 in the n-type well 7 on both sides of the gate electrode 9C. Further, an n-type impurity, for example, P is ion-implanted into the p-type well 6 of the peripheral circuit to form p-type impurities on both sides of the gate electrode 9B.
An n − -type semiconductor region 12 is formed in the p-type well 6, and an n-type impurity, for example, P is ion-implanted into the p-type well 6 of the memory array to form an n-type semiconductor region 13 in the p-type well 6 on both sides of the gate electrode 9 </ b> A. Is formed, whereby a memory cell selecting MISFET is substantially completed in the memory array.
【００２２】次に、図３に示すように、基板１上にプラ
ズマＣＶＤ法で膜厚５０ｎｍ程度の窒化シリコン膜１４
を堆積した後、メモリアレイの窒化シリコン膜１４をレ
ジスト膜で覆い、周辺回路の窒化シリコン膜１４を異方
性エッチングすることにより、ゲート電極９Ｂ，９Ｃの
側壁にサイドウォールスペーサ１５を形成する。窒化シ
リコン膜１５は、後の工程でゲート電極９Ａ（ワード線
ＷＬ）のスペースにコンタクトホール（開孔部）を形成
するためのドライエッチングを行う際、素子領域４の浅
溝２の内部の酸化シリコン膜が削られるのを防ぐエッチ
ングストッパとして使用される。Next, as shown in FIG. 3, a silicon nitride film 14 having a thickness of about 50 nm is formed on the substrate 1 by a plasma CVD method.
Is deposited, the silicon nitride film 14 of the memory array is covered with a resist film, and the silicon nitride film 14 of the peripheral circuit is anisotropically etched to form sidewall spacers 15 on the side walls of the gate electrodes 9B and 9C. When dry etching for forming a contact hole (opening) in the space of the gate electrode 9A (word line WL) is performed in a later step, the silicon nitride film 15 oxidizes the inside of the shallow groove 2 in the element region 4. It is used as an etching stopper for preventing the silicon film from being scraped.
【００２３】次に、上記レジスト膜を除去した後、周辺
回路のｎ型ウェル７にｐ型不純物、たとえばＢをイオン
打ち込みしてｐチャネル型ＭＩＳＦＥＴのｐ+型半導体
領域１６（ソース、ドレイン）を形成し、周辺回路のｐ
型ウェル６にｎ型不純物、たとえばヒ素（Ａｓ）をイオ
ン打ち込みしてｎチャネル型ＭＩＳＦＥＴのｎ+型半導
体領域１７（ソース、ドレイン）を形成する。これによ
り、周辺回路にｐチャネル型ＭＩＳＦＥＴおよびｎチャ
ネル型ＭＩＳＦＥＴが略完成する。Next, after removing the resist film, a p-type impurity, for example, B is ion-implanted into the n-type well 7 of the peripheral circuit to remove the p + -type semiconductor region 16 (source, drain) of the p-channel MISFET. Forming the peripheral circuit p
An n-type impurity, for example, arsenic (As) is ion-implanted into the mold well 6 to form an n + -type semiconductor region 17 (source, drain) of the n-channel MISFET. Thereby, the p-channel MISFET and the n-channel MISFET are substantially completed in the peripheral circuit.
【００２４】次に、図４に示すように、基板１上に膜厚
３００ｎｍ程度のＳＯＧ（Spin OnGlass）膜１８をスピ
ン塗布した後、基板１を８００℃、６０秒程度熱処理し
てＳＯＧ膜１８をシンタリング（焼き締め）する。Next, as shown in FIG. 4, an SOG (Spin On Glass) film 18 having a thickness of about 300 nm is spin-coated on the substrate 1 and then the substrate 1 is heat-treated at 800 ° C. for about 60 seconds. Sintering (baking).
【００２５】次に、ＳＯＧ膜１８の上層に膜厚６００ｎ
ｍ程度の酸化シリコン膜１９を堆積した後、この酸化シ
リコン膜１９をＣＭＰ法で研磨してその表面を平坦化す
る。酸化シリコン膜１９は、たとえばＴＥＯＳ（Tetra
Ethyl Ortho Silicate：Ｓｉ（ＯＣ2Ｈ5）4）とオゾン
（Ｏ3）とをソースガスに用いたプラズマＣＶＤ法で堆
積する。Next, a film thickness of 600 n is formed on the SOG film 18.
After a silicon oxide film 19 having a thickness of about m is deposited, the silicon oxide film 19 is polished by a CMP method to planarize the surface. The silicon oxide film 19 is, for example, TEOS (Tetra
Ethyl Ortho Silicate: Deposited by plasma CVD using Si (OC 2 H 5 ) 4 ) and ozone (O 3 ) as a source gas.
【００２６】次に、酸化シリコン膜１９の上層に膜厚１
００ｎｍ程度の酸化シリコン膜２０を堆積する。この酸
化シリコン膜２０は、ＣＭＰ法で研磨されたときに生じ
た前記酸化シリコン膜１９の表面の微細な傷を修復する
ために堆積する。酸化シリコン膜２０は、たとえばＴＥ
ＯＳとＯ3とをソースガスに用いたプラズマＣＶＤ法で
堆積する。酸化シリコン膜１９の上層には、酸化シリコ
ン膜２０に代えてＰＳＧ（Phospho Silicate Glass）膜
を堆積してもよい。Next, a film having a thickness of 1
A silicon oxide film 20 of about 00 nm is deposited. The silicon oxide film 20 is deposited in order to repair fine scratches on the surface of the silicon oxide film 19 generated when the silicon oxide film 19 is polished by the CMP method. The silicon oxide film 20 is, for example, TE
OS and O 3 are deposited by a plasma CVD method using a source gas. A PSG (Phospho Silicate Glass) film may be deposited on the silicon oxide film 19 instead of the silicon oxide film 20.
【００２７】次に、酸化シリコン膜２０の上層にレジス
ト膜２１を形成し、このレジスト膜２１をマスクにした
ドライエッチングでメモリセル選択用ＭＩＳＦＥＴのｎ
型半導体領域１３（ソース、ドレイン）の上部の酸化シ
リコン膜２０，１９およびＳＯＧ膜１８を除去する。Next, a resist film 21 is formed on the silicon oxide film 20 and n of the memory cell selecting MISFET is formed by dry etching using the resist film 21 as a mask.
The silicon oxide films 20, 19 and the SOG film 18 above the type semiconductor region 13 (source, drain) are removed.
【００２８】なお、上記エッチングは、窒化シリコン膜
１４に対する酸化シリコン膜２０，１９およびＳＯＧ膜
１８のエッチングレートが大きくなるような条件で行
い、ｎ型半導体領域１３や分離領域４の上部を覆ってい
る窒化シリコン膜１４が完全には除去されないようにす
る。The above etching is performed under such conditions that the etching rates of the silicon oxide films 20 and 19 and the SOG film 18 with respect to the silicon nitride film 14 are increased. The silicon nitride film 14 is not completely removed.
【００２９】続いて、上記レジスト膜２１をマスクにし
たドライエッチングでメモリセル選択用ＭＩＳＦＥＴの
ｎ型半導体領域１３（ソース、ドレイン）の上部の窒化
シリコン膜１４とゲート絶縁膜８とを除去することによ
り、ｎ型半導体領域１３（ソース、ドレイン）の一方の
上部にコンタクトホール２２を形成し、他方の上部にコ
ンタクトホール２３を形成する。Subsequently, the silicon nitride film 14 and the gate insulating film 8 above the n-type semiconductor region 13 (source, drain) of the memory cell selecting MISFET are removed by dry etching using the resist film 21 as a mask. As a result, a contact hole 22 is formed on one upper portion of the n-type semiconductor region 13 (source and drain), and a contact hole 23 is formed on the other upper portion.
【００３０】このエッチングは、酸化シリコン膜（ゲー
ト絶縁膜８および分離領域４内の酸化シリコン膜）に対
する窒化シリコン膜１４のエッチングレートが大きくな
るような条件で行い、ｎ型半導体領域１３や分離領域４
が深く削れないようにする。また、このエッチングは、
窒化シリコン膜１４が異方的にエッチングされるような
条件で行い、ゲート電極９Ａ（ワード線ＷＬ）の側壁に
窒化シリコン膜１４が残るようにする。これにより、リ
ソグラフィの解像限界以下の微細な径を有するコンタク
トホール２２，２３がゲート電極９Ａ（ワード線ＷＬ）
に対して自己整合で形成される。This etching is performed under such conditions that the etching rate of the silicon nitride film 14 with respect to the silicon oxide film (the silicon oxide film in the gate insulating film 8 and the isolation region 4) is increased. 4
Not to be cut deeply. Also, this etching
The etching is performed under such a condition that the silicon nitride film 14 is anisotropically etched so that the silicon nitride film 14 remains on the side wall of the gate electrode 9A (word line WL). As a result, the contact holes 22 and 23 having a fine diameter equal to or smaller than the resolution limit of lithography are formed in the gate electrode 9A (word line WL).
Are formed in a self-aligned manner.
【００３１】次に、レジスト膜２１を除去した後、図５
に示すように、コンタクトホール２２，２３の内部にプ
ラグ２４を形成する。プラグ２４は、酸化シリコン膜２
０の上層にｎ型不純物（たとえばＰ）を導入した多結晶
シリコン膜をＣＶＤ法で堆積した後、この多結晶シリコ
ン膜をＣＭＰ法で研磨してコンタクトホール２２，２３
の内部に残すことにより形成する。Next, after removing the resist film 21, FIG.
As shown in FIG. 7, a plug 24 is formed inside the contact holes 22 and 23. The plug 24 is made of the silicon oxide film 2
After depositing a polycrystalline silicon film in which an n-type impurity (for example, P) is introduced as an upper layer by CVD, the polycrystalline silicon film is polished by CMP to form contact holes 22 and 23.
It is formed by leaving inside.
【００３２】次に、図６に示すように、酸化シリコン膜
２０の上層に膜厚２００ｎｍ程度の酸化シリコン膜２５
を堆積した後、基板１を８００℃程度で熱処理する。酸
化シリコン膜２５は、たとえばＴＥＯＳとＯ3とをソー
スガスに用いたプラズマＣＶＤ法で堆積する。また、こ
の熱処理によって、プラグ２４を構成する多結晶シリコ
ン膜中のｎ型不純物がコンタクトホール２２，２３の底
部からメモリセル選択用ＭＩＳＦＥＴのｎ型半導体領域
１３（ソース、ドレイン）に拡散し、ｎ型半導体領域１
３が低抵抗化される。Next, as shown in FIG. 6, a silicon oxide film 25 having a thickness of about 200 nm is formed on the silicon oxide film 20.
Is deposited, the substrate 1 is heat-treated at about 800 ° C. The silicon oxide film 25 is deposited by, for example, a plasma CVD method using TEOS and O 3 as a source gas. Further, by this heat treatment, n-type impurities in the polycrystalline silicon film forming the plug 24 diffuse from the bottoms of the contact holes 22 and 23 into the n-type semiconductor region 13 (source, drain) of the MISFET for selecting a memory cell. Type semiconductor region 1
3 is reduced in resistance.
【００３３】次に、レジスト膜をマスクにしたドライエ
ッチングで前記コンタクトホール２２の上部の酸化シリ
コン膜２５を除去してプラグ２４の表面を露出させる。
次に、上記レジスト膜を除去した後、レジスト膜をマス
クとしたドライエッチングで周辺回路の酸化シリコン膜
２５，２０，１９、ＳＯＧ膜１８およびゲート絶縁膜８
を除去することにより、ｎチャネル型ＭＩＳＦＥＴのｎ
+型半導体領域１７（ソース、ドレイン）の上部にコン
タクトホール２６を形成し、ｐチャネル型ＭＩＳＦＥＴ
のｐ+型半導体領域１６（ソース、ドレイン）の上部に
コンタクトホール２７を形成する。Next, the silicon oxide film 25 above the contact hole 22 is removed by dry etching using a resist film as a mask to expose the surface of the plug 24.
Next, after removing the resist film, the silicon oxide films 25, 20, and 19 of the peripheral circuit, the SOG film 18, and the gate insulating film 8 are dry-etched using the resist film as a mask.
Is removed, the n-channel MISFET n
A contact hole 26 is formed above the + type semiconductor region 17 (source, drain) to form a p-channel type MISFET.
A contact hole 27 is formed above the p + type semiconductor region 16 (source, drain).
【００３４】次に、上記レジスト膜を除去した後、図７
に示すように、酸化シリコン膜２５の上層にビット線Ｂ
Ｌと周辺回路の第１層配線２８とを形成する。ビット線
ＢＬおよび第１層配線２８は、たとえば酸化シリコン膜
２５の上層に膜厚５０ｎｍ程度のチタン（Ｔｉ）膜と膜
厚５０ｎｍ程度のＴｉＮ膜とをスパッタリング法で堆積
し、さらにその上層に膜厚１５０ｎｍ程度のＷ膜と膜厚
２００ｎｍ程度の窒化シリコン膜２９ａとをＣＶＤ法で
堆積した後、レジスト膜をマスクにしてこれらの膜をパ
ターニングすることにより形成する。Next, after removing the resist film, FIG.
As shown in FIG.
L and the first layer wiring 28 of the peripheral circuit are formed. For the bit line BL and the first layer wiring 28, for example, a titanium (Ti) film having a thickness of about 50 nm and a TiN film having a thickness of about 50 nm are deposited on the silicon oxide film 25 by a sputtering method, and further a film is further formed thereon. After a W film having a thickness of about 150 nm and a silicon nitride film 29a having a thickness of about 200 nm are deposited by a CVD method, the film is formed by patterning these films using a resist film as a mask.
【００３５】酸化シリコン膜２５の上層にＴｉ膜を堆積
した後、基板１を８００℃程度で熱処理することによ
り、Ｔｉ膜と基板１とが反応し、ｐチャネル型ＭＩＳＦ
ＥＴのｐ+型半導体領域１６（ソース、ドレイン）の表
面、ｎチャネル型ＭＩＳＦＥＴのｎ+型半導体領域１７
（ソース、ドレイン）の表面およびコンタクトホール２
３に埋め込まれたプラグ２４の表面に低抵抗のチタンシ
リサイド（ＴｉＳｉ2）層３０が形成される。これによ
り、ｐ+型半導体領域１６、ｎ+型半導体領域１７および
プラグ２４に接続される配線（ビット線ＢＬ、第１層配
線２８）のコンタクト抵抗を低減することができる。ま
た、ビット線ＢＬをＷ膜／ＴｉＮ膜／Ｔｉ膜で構成する
ことにより、そのシート抵抗を２Ω／□以下にまで低減
できるので、ビット線ＢＬと周辺回路の第１層配線２８
とを同一工程で同時に形成することができる。After depositing a Ti film on the silicon oxide film 25, the substrate 1 is subjected to a heat treatment at about 800 ° C. so that the Ti film reacts with the substrate 1 to form a p-channel type MISF.
Surface of p + -type semiconductor region 16 (source, drain) of ET, n + -type semiconductor region 17 of n-channel MISFET
(Source, drain) surface and contact hole 2
A low-resistance titanium silicide (TiSi 2 ) layer 30 is formed on the surface of the plug 24 buried in 3. Thereby, the contact resistance of the wiring (bit line BL, first layer wiring 28) connected to p + type semiconductor region 16, n + type semiconductor region 17 and plug 24 can be reduced. Further, since the bit line BL is composed of the W film / TiN film / Ti film, the sheet resistance can be reduced to 2 Ω / □ or less, so that the bit line BL and the first layer wiring 28 of the peripheral circuit can be reduced.
Can be simultaneously formed in the same step.
【００３６】次に、上記レジスト膜を除去した後、ビッ
ト線ＢＬおよび第１層配線２８の側壁にサイドウォール
スペーサ２９ｂを形成する。サイドウォールスペーサ２
９ｂは、ビット線ＢＬおよび第１層配線２８の上層にＣ
ＶＤ法で窒化シリコン膜を堆積した後、この窒化シリコ
ン膜を異方性エッチングして形成する。Next, after removing the resist film, a sidewall spacer 29b is formed on the side wall of the bit line BL and the first layer wiring 28. Side wall spacer 2
9b has a C layer on the bit line BL and the first layer wiring 28.
After depositing a silicon nitride film by the VD method, the silicon nitride film is formed by anisotropic etching.
【００３７】次に、図８に示すように、ビット線ＢＬお
よび第１層配線２８の上層に膜厚３００ｎｍ程度のＳＯ
Ｇ膜３１をスピン塗布した後、基板１を８００℃、６０
秒程度熱処理してＳＯＧ膜３１をシンタリング（焼き締
め）する。Next, as shown in FIG. 8, an SO layer having a thickness of about 300 nm is formed on the bit line BL and the first layer wiring 28.
After spin coating the G film 31, the substrate 1 is
The SOG film 31 is sintered (sintered) by heat treatment for about a second.
【００３８】次に、ＳＯＧ膜３１の上層に膜厚６００ｎ
ｍ程度の酸化シリコン膜３２を堆積した後、この酸化シ
リコン膜３２をＣＭＰ法で研磨してその表面を平坦化す
る。酸化シリコン膜３２は、たとえばＴＥＯＳとＯ3と
をソースガスに用いたプラズマＣＶＤ法で堆積する。続
いて、酸化シリコン膜３２の上層に膜厚１００ｎｍ程度
の窒化シリコン膜３３を堆積する。Next, a 600-nm thick film is formed on the SOG film 31.
After a silicon oxide film 32 of about m is deposited, the silicon oxide film 32 is polished by a CMP method to flatten its surface. The silicon oxide film 32 is deposited by, for example, a plasma CVD method using TEOS and O 3 as a source gas. Subsequently, a silicon nitride film 33 having a thickness of about 100 nm is deposited on the silicon oxide film 32.
【００３９】次に、レジスト膜をマスクにしたドライエ
ッチングでコンタクトホール２３に埋め込まれたプラグ
２４の上部の窒化シリコン膜３３、酸化シリコン膜３
２、ＳＯＧ膜３１および酸化シリコン膜２５を除去して
プラグ２４の表面に達するスルーホール３４を形成す
る。このエッチングは、酸化シリコン膜３２，２５およ
びＳＯＧ膜３１に対する窒化シリコン膜のエッチングレ
ートが大きくなるような条件で行い、スルーホール３４
とビット線ＢＬの合わせずれが生じた場合でも、ビット
線ＢＬの上部の窒化シリコン膜２９ａやサイドウォール
スペーサ２９ｂが深く削れないようにする。これによ
り、スルーホール３４がビット線ＢＬに対して自己整合
で形成される。Next, the silicon nitride film 33 and the silicon oxide film 3 above the plug 24 embedded in the contact hole 23 by dry etching using the resist film as a mask.
2. The through hole 34 reaching the surface of the plug 24 is formed by removing the SOG film 31 and the silicon oxide film 25. This etching is performed under the condition that the etching rate of the silicon nitride film with respect to the silicon oxide films 32 and 25 and the SOG film 31 is increased.
Even if misalignment between the silicon nitride film 29a and the bit line BL occurs, the silicon nitride film 29a and the sidewall spacer 29b on the bit line BL are not deeply cut. As a result, the through hole 34 is formed in a self-alignment with the bit line BL.
【００４０】次に、上記レジスト膜を除去した後、スル
ーホール３４の内部にプラグ３５を形成し、さらにプラ
グ３５の表面にバリアメタル膜３６を形成する。プラグ
３５およびバリアメタル膜３６は、たとえば以下の方法
で形成される。まず窒化シリコン膜３３の上層にｎ型不
純物（たとえばＰ）を導入した多結晶シリコン膜をＣＶ
Ｄ法で堆積し、スルーホール３４の内部に多結晶シリコ
ン膜を埋め込む。次いで、スルーホール３４の外部の多
結晶シリコン膜をＣＭＰ法（またはエッチバック法）で
除去することによりプラグ３５を形成する。このとき、
スルーホール３４の内部の多結晶シリコン膜をオーバー
研磨（オーバーエッチング）し、プラグ３５の表面を窒
化シリコン膜３３の表面よりも下方に後退させることに
より、プラグ３５の上部にバリアメタル膜３６を埋め込
むためのスペースを確保する。次に、窒化シリコン膜３
３の上層にスパッタリング法で導電膜、たとえばＴｉＮ
膜、シリコン窒化チタン（ＴｉＮＳｉ）膜、アルミニウ
ム窒化チタン（ＴｉＮＡｌ）膜、窒化タンタル（Ｔａ
Ｎ）膜、シリコン窒化タンタル（ＴａＮＳｉ）膜、ＷＮ
膜またはシリコン窒化タングステン（ＷＮＳｉ）などを
堆積し、スルーホール３４内のプラグ３５の上部に導電
膜を埋め込んだ後、スルーホール３４の外部の導電膜を
ＣＭＰ法（またはエッチバック）で除去することによっ
てバリアメタル膜３６を形成する。Next, after removing the resist film, a plug 35 is formed inside the through hole 34, and a barrier metal film 36 is formed on the surface of the plug 35. The plug 35 and the barrier metal film 36 are formed, for example, by the following method. First, a polycrystalline silicon film in which an n-type impurity (for example, P) is introduced into the upper layer of the silicon nitride
The polycrystalline silicon film is deposited by the method D, and the inside of the through hole 34 is buried. Next, the plug 35 is formed by removing the polycrystalline silicon film outside the through hole 34 by a CMP method (or an etch-back method). At this time,
The polycrystalline silicon film inside the through hole 34 is over-polished (over-etched), and the surface of the plug 35 is retreated below the surface of the silicon nitride film 33 so that the barrier metal film 36 is buried above the plug 35. To secure space. Next, the silicon nitride film 3
3, a conductive film such as TiN by sputtering.
Film, silicon titanium nitride (TiNSi) film, aluminum titanium nitride (TiNAl) film, tantalum nitride (Ta)
N) film, silicon tantalum nitride (TaNSi) film, WN
After depositing a film or silicon tungsten nitride (WNSi) or the like, filling a conductive film above the plug 35 in the through hole 34, removing the conductive film outside the through hole 34 by a CMP method (or etch back). Thereby, a barrier metal film 36 is formed.
【００４１】後の工程でスルーホール３４の上部に形成
する容量素子の下部電極とプラグ３５との間に介在する
上記バリアメタル膜３６は、容量素子の誘電体材料形成
工程で行われる高温熱処理の際に、下部電極を構成する
Ｒｕ膜とプラグ３５を構成する多結晶シリコン膜との界
面で所望しない反応が生じるのを抑制するために形成す
る。The barrier metal film 36 interposed between the lower electrode of the capacitive element and the plug 35 formed above the through hole 34 in a later step is formed by the high-temperature heat treatment performed in the dielectric material forming step of the capacitive element. At this time, it is formed in order to suppress an undesired reaction from occurring at the interface between the Ru film forming the lower electrode and the polycrystalline silicon film forming the plug 35.
【００４２】その後、スルーホール３４の上部に下部電
極、誘電体材料および上部電極によって構成される容量
素子を形成し、スルーホール３４の内部に埋め込まれた
プラグ３５およびコンタクトホール２３の内部に埋め込
まれたプラグ２４を介して容量素子の下部電極とメモリ
セル選択用ＭＩＳＦＥＴのｎ型半導体領域（ソース、ド
レイン領域）１３の一方とを電気的に接続する。Thereafter, a capacitor composed of a lower electrode, a dielectric material and an upper electrode is formed above the through hole 34, and the plug 35 buried inside the through hole 34 and the contact hole 23 are buried. The lower electrode of the capacitive element and one of the n-type semiconductor regions (source and drain regions) 13 of the MISFET for memory cell selection are electrically connected via the plug 24.
【００４３】次に、容量素子Ｃ1の形成方法について詳
細に説明するが、その説明に用いる図面（図９〜図１
７）では容量素子Ｃ1のみを図示する。Next, will be described in detail a method of forming the capacitor element C 1, the drawings (FIGS. 9 used in the Description 1
7) In the illustrated only capacitive element C 1.
【００４４】まず、図９に示すように、窒化シリコン膜
３３の上層にＣＶＤ法で、必要とされる容量素子Ｃ1の
蓄積電極の高さと同じかまたはそれ以上の膜厚を有する
酸化シリコン膜３７を堆積し、続いてレジスト膜をマス
クにして酸化シリコン膜３７をドライエッチングするこ
とにより、スルーホール３４の上部の酸化シリコン膜３
７に溝３８を形成する。酸化シリコン膜３７は、たとえ
ばＴＥＯＳとＯ3とをソースガスに用いたプラズマＣＶ
Ｄ法で堆積され、酸化シリコン膜３７のエッチングは、
窒化シリコン膜３３をエッチングストッパにして行い、
下層の酸化シリコン膜３２が削られないようにする。[0044] First, as shown in FIG. 9, the CVD method on the upper layer of the silicon nitride film 33, or same as the height of the storage electrode of the capacitor C 1 to be required or more film silicon oxide film having a thickness Then, the silicon oxide film 37 is dry-etched using the resist film as a mask, so that the silicon oxide film 3
A groove 38 is formed in 7. The silicon oxide film 37 is formed, for example, by a plasma CV using TEOS and O 3 as a source gas.
Etching of the silicon oxide film 37 deposited by the method D
Performed using the silicon nitride film 33 as an etching stopper,
The lower silicon oxide film 32 is not removed.
【００４５】次に、レジスト膜を除去した後、図１０に
示すように、溝３８の内部を含む酸化シリコン膜３７の
上層にスパッタリング法またはＣＶＤ法で、最終膜厚の
１／２以下の膜厚（たとえば５ｎｍ程度）を有する第１
酸化タンタル膜３９を堆積する。第１酸化タンタル膜３
９は、たとえばソースガスにペンタエトキシタンタル
（Ｔａ（ＯＣ2Ｈ5）5）と酸素とを用い、４００℃〜４
５０℃程度のＣＶＤ法で堆積する。この第１酸化タンタ
ル膜３９は、後の工程で成膜されるＲｕ膜と酸化シリコ
ン膜３７との界面における接着性を向上させるためのも
のであって、溝３８の内部において連続な膜とする必要
はない。Next, after removing the resist film, as shown in FIG. 10, a film having a thickness equal to or less than 1/2 of the final film thickness is formed on the silicon oxide film 37 including the inside of the groove 38 by a sputtering method or a CVD method. First having a thickness (for example, about 5 nm)
A tantalum oxide film 39 is deposited. First tantalum oxide film 3
9 uses, for example, pentaethoxy tantalum (Ta (OC 2 H 5 ) 5 ) and oxygen as a source gas,
It is deposited by a CVD method at about 50 ° C. The first tantalum oxide film 39 is for improving the adhesion at the interface between the Ru film and the silicon oxide film 37 formed in a later step, and is a continuous film inside the groove 38. No need.
【００４６】次に、図１１に示すように、スルーホール
３４の内部に埋め込まれたバリアメタル膜３６と容量素
子Ｃ1の下部電極との導通をとるために、溝３８の底部
の第１酸化タンタル膜３９を異方性エッチングして除去
する。このとき酸化シリコン膜３７の上面の第１酸化タ
ンタル膜３９も除去されて、溝３８の内部の側壁のみに
第１酸化タンタル膜３９が残る。Next, as shown in FIG. 11, in order to obtain conductivity with internal embedded in barrier lower electrode metal film 36 and the capacitor C 1 of the through hole 34, the first oxide at the bottom of the groove 38 The tantalum film 39 is removed by anisotropic etching. At this time, the first tantalum oxide film 39 on the upper surface of the silicon oxide film 37 is also removed, and the first tantalum oxide film 39 remains only on the side wall inside the groove 38.
【００４７】次に、図１２に示すように、溝３８の内部
を含む酸化シリコン膜３７の上層にスパッタリング法で
Ｒｕのシード層（図示せず）を形成し、続いてＣＶＤ法
でＲｕ膜４０を堆積する。ここで、Ｒｕ膜４０の膜厚を
溝３８の短辺の半分よりも厚くして、溝３８の内部を完
全に埋め込む。次いで、図１３に示すように、Ｃｌ2＋
Ｏ2系のガスを用いたドライエッチング（またはＣＭＰ
法）によって、Ｒｕ膜４０の表面が酸化シリコン膜３７
の表面よりも下方となるようにＲｕ膜４０をエッチバッ
ク（研磨）し、溝３８の内部のみにＲｕ膜４０を残すこ
とにより、溝３８の内部にＲｕ膜４０によって構成され
る支柱状の下部電極（第１電極）４１を形成する。Next, as shown in FIG. 12, a Ru seed layer (not shown) is formed on the silicon oxide film 37 including the inside of the groove 38 by a sputtering method, and then a Ru film 40 is formed by a CVD method. Is deposited. Here, the thickness of the Ru film 40 is made thicker than half of the short side of the groove 38 to completely fill the inside of the groove 38. Then, as shown in FIG. 13, Cl 2 +
Dry etching (or CMP) using O 2 -based gas
Method), the surface of the Ru film 40 is
The Ru film 40 is etched back (polished) so as to be lower than the surface of the substrate, and the Ru film 40 is left only inside the groove 38, so that the pillar-shaped lower portion constituted by the Ru film 40 is formed inside the groove 38. An electrode (first electrode) 41 is formed.
【００４８】次に、図１４に示すように、下部電極４１
の上層に絶縁膜４２ａを堆積した後、図１５に示すよう
に、下部電極４１の上部以外の絶縁膜４２ａを除去し、
下部電極４１の上面にキャップ層４２を形成する。キャ
ップ層４２は、酸化シリコン膜または窒化シリコン膜に
よって構成され、下部電極４１の上面を容量素子Ｃ1と
して寄与させないため、また下部電極４１の上面と上部
電極との間で高耐圧を得るために設けられる。Next, as shown in FIG.
After the insulating film 42a is deposited on the upper layer of the lower electrode 41, as shown in FIG.
A cap layer 42 is formed on the upper surface of the lower electrode 41. Cap layer 42 is constituted by a silicon oxide film or a silicon nitride film, because not contribute an upper surface of the lower electrode 41 as a capacitive element C 1, also in order to obtain a high breakdown voltage between the upper surface and the upper electrode of the lower electrode 41 Provided.
【００４９】次に、図１６に示すように、窒化シリコン
膜３３をストッパ層としてＨＦなどのエッチング液を使
ったウェットエッチングで酸化シリコン膜３７を除去
し、支柱状の下部電極４１を残す。Next, as shown in FIG. 16, the silicon oxide film 37 is removed by wet etching using an etching solution such as HF using the silicon nitride film 33 as a stopper layer, and the columnar lower electrode 41 is left.
【００５０】この後、図１７に示すように、膜厚５ｎｍ
程度の第２酸化タンタル膜４３を、ソースガスにＴａ
（ＯＣ2Ｈ5）5）と酸素とを用い、４００℃〜４５０℃
程度のＣＶＤ法で堆積する。次いで窒素雰囲気中で、基
板１に６５０〜７００℃程度、６０秒程度の熱処理を施
すことにより、第１酸化タンタル膜３９および第２酸化
タンタル膜４３を結晶化させる。なお、この後、酸素雰
囲気中で、６００℃程度のＲＴＡ（Rapid Thermal Anne
aling）処理を基板１に施してもよい。さらに、６００
℃以下の酸素雰囲気中で基板１に熱処理を施すことによ
り、第１酸化タンタル膜３９および第２酸化タンタル膜
４３の酸素欠陥を修復する。この酸素欠陥を修復するた
めの熱処理は、オゾン雰囲気中での熱処理と窒素雰囲気
中での熱処理とを組み合わせて行ってもよい。Thereafter, as shown in FIG.
About the second tantalum oxide film 43 with Ta as a source gas.
(OC 2 H 5 ) 5 ) and oxygen at 400 ° C. to 450 ° C.
It is deposited by a CVD method to a certain extent. Next, the first tantalum oxide film 39 and the second tantalum oxide film 43 are crystallized by subjecting the substrate 1 to a heat treatment at about 650 to 700 ° C. for about 60 seconds in a nitrogen atmosphere. After this, RTA (Rapid Thermal Anne) at about 600 ° C. is performed in an oxygen atmosphere.
aling) The substrate 1 may be subjected to processing. In addition, 600
By subjecting the substrate 1 to a heat treatment in an oxygen atmosphere at a temperature of not more than 0 ° C., oxygen defects in the first tantalum oxide film 39 and the second tantalum oxide film 43 are repaired. The heat treatment for repairing the oxygen defect may be performed by combining heat treatment in an ozone atmosphere and heat treatment in a nitrogen atmosphere.
【００５１】このように支柱状の下部電極４１の側壁に
設けられた第１酸化タンタル膜３９および第２酸化タン
タル膜４３からなる積層膜は、容量素子Ｃ1の誘電体材
料として使用される。ここで、第１酸化タンタル膜３９
と第２酸化タンタル膜４３とを合わせた膜厚が所望する
容量値および耐圧を得るために必要な膜厚となる。ま
た、下部電極４１の上面には第２酸化タンタル膜４３の
みが形成されているが、前述したように、キャップ層４
２を設けることにより、下部電極４１の上面は容量素子
Ｃ1として寄与せず、下部電極４１の上面と上部電極と
の間で高耐圧が得られる。The laminate film composed of the first tantalum oxide film 39 and the second tantalum oxide film 43 provided in this manner on the side walls of the pillar-shaped lower electrode 41 is used as the dielectric material of the capacitor C 1. Here, the first tantalum oxide film 39
The total film thickness of the second tantalum oxide film 43 and the second tantalum oxide film 43 is a film thickness necessary for obtaining a desired capacitance value and withstand voltage. Further, only the second tantalum oxide film 43 is formed on the upper surface of the lower electrode 41, but the cap layer 4 is formed as described above.
By providing the 2, the upper surface of the lower electrode 41 does not contribute as a capacitive element C 1, a high breakdown voltage between the upper surface and the upper electrode of the lower electrode 41 is obtained.
【００５２】次に、第２酸化タンタル膜４３の上層に膜
厚１５０ｎｍ程度の金属膜、たとえばＲｕ膜またはＴｉ
Ｎ膜などをスパッタリング法またはＣＶＤ法を用いて堆
積した後、レジスト膜をマスクにしたドライエッチング
で上記金属膜をパターニングすることにより、金属膜か
らなる上部電極（第２電極）４４と、第１酸化タンタル
膜３９および第２酸化タンタル膜４３からなる誘電体材
料と、Ｒｕ膜４０からなる下部電極４１とで構成される
容量素子Ｃ1を形成する。これにより、メモリセル選択
用ＭＩＳＦＥＴとこれに直列に接続された容量素子Ｃ1
とで構成されるＤＲＡＭのメモリセルが完成する。Next, a metal film having a thickness of about 150 nm, for example, a Ru film or a Ti film is formed on the second tantalum oxide film 43.
After depositing an N film or the like using a sputtering method or a CVD method, the metal film is patterned by dry etching using a resist film as a mask, thereby forming an upper electrode (second electrode) 44 made of a metal film and a first electrode. A capacitive element C 1 composed of a dielectric material composed of the tantalum oxide film 39 and the second tantalum oxide film 43 and a lower electrode 41 composed of the Ru film 40 is formed. As a result, the memory cell selecting MISFET and the capacitor C 1 connected in series to the MISFET are selected.
Is completed.
【００５３】次に、図１８に示すように、上部電極４４
の上層に酸化シリコン膜を堆積して絶縁膜４５とし、周
辺回路に第１層配線２８に接続される接続孔を開孔して
プラグ４６を形成する。プラグ４６は、絶縁膜４５の上
層にＴｉ膜およびＴｉＮ膜からなる接着層４６ａを堆積
し、さらにブランケットＣＶＤ法によりＷ膜４６ｂを堆
積して、その後Ｗ膜４６ｂおよび接着層４６ａをエッチ
バックすることにより形成することができる。なお、Ｔ
ｉ膜およびＴｉＮ膜はスパッタリング法により形成する
ことができるが、ＣＶＤ法により形成することもでき
る。さらに、絶縁膜４５の上層にＴｉ膜４７ａ、アルミ
ニウム（Ａｌ）膜４７ｂおよびＴｉＮ膜４７ｃをスパッ
タリング法により順次堆積し、これらをパターニングし
て第２層配線４７を形成する。Next, as shown in FIG.
A silicon oxide film is deposited on the upper layer to form an insulating film 45, and a connection hole connected to the first layer wiring 28 is opened in a peripheral circuit to form a plug 46. The plug 46 is formed by depositing an adhesive layer 46a made of a Ti film and a TiN film on the insulating film 45, further depositing a W film 46b by a blanket CVD method, and then etching back the W film 46b and the adhesive layer 46a. Can be formed. Note that T
The i film and the TiN film can be formed by a sputtering method, but can also be formed by a CVD method. Further, a Ti film 47a, an aluminum (Al) film 47b, and a TiN film 47c are sequentially deposited on the insulating film 45 by a sputtering method, and are patterned to form the second layer wiring 47.
【００５４】最後に、第２層配線４７の上層に酸化シリ
コン膜４８ａ、ＳＯＧ膜４８ｂおよび酸化シリコン膜４
８ｃを順次堆積して層間絶縁膜４８を形成し、さらにプ
ラグ４６と同様にしてプラグ４９を形成する。上記酸化
シリコン膜４８ａ，４８ｃは、たとえばＴＥＯＳとＯ3
とをソースガスに用いたプラズマＣＶＤ法で堆積する。
さらに、第３層配線５０を形成して図１９に示すＤＲＡ
Ｍが略完成する。Finally, the silicon oxide film 48a, the SOG film 48b and the silicon oxide film 4
8c are sequentially deposited to form an interlayer insulating film 48, and a plug 49 is formed in the same manner as the plug 46. The silicon oxide films 48a and 48c are made of, for example, TEOS and O 3.
Are deposited by a plasma CVD method using a source gas.
Further, a third layer wiring 50 is formed to form the DRA shown in FIG.
M is almost completed.
【００５５】その後、多層配線および最上層の配線の上
層にパッシベーション膜を堆積するが、その図示は省略
する。Thereafter, a passivation film is deposited on the multilayer wiring and the uppermost wiring, but this is not shown.
【００５６】このように、本実施の形態１によれば、酸
化シリコン膜３７に形成した溝３８の内部にＲｕ膜４０
からなる支柱状の下部電極４１を形成する際、溝３８の
側壁にあらかじめ第１酸化タンタル膜３９を形成してお
くことにより、Ｒｕ膜４０と下地（酸化シリコン膜３
７）との接着強度を向上することが可能となる。これに
より、Ｒｕ膜４０が剥離する不具合を防止することがで
きて、容量素子Ｃ1の下部電極４１を支柱状で構成する
ＤＲＡＭの製造歩留まりを向上させることができる。As described above, according to the first embodiment, the Ru film 40 is formed inside the groove 38 formed in the silicon oxide film 37.
When the pillar-shaped lower electrode 41 is formed, the first tantalum oxide film 39 is formed on the side wall of the groove 38 in advance, so that the Ru film 40 and the base (the silicon oxide film 3) are formed.
7) can be improved. Thus, it is possible to prevent a problem that the Ru film 40 is peeled, it is possible to improve the manufacturing yield of a DRAM constituting the lower electrode 41 of the capacitor element C 1 in strut shape.
【００５７】（実施の形態２）本実施の形態２の容量素
子Ｃ2の製造方法を図２０〜図２５を用いて工程順に説
明する。[0057] will be described in order of steps with reference to FIGS. 20 to 25 a method of manufacturing a capacitive element C 2 (Embodiment 2) In this embodiment 2.
【００５８】まず、前記実施の形態１と同様の方法で、
前記図９に示したように、スルーホール３４の上部の酸
化シリコン膜３７に溝３８を形成する。なお、ここまで
の工程は、前記実施の形態１の図１〜図９に示した工程
と同一であるため、その説明は省略し、以降の工程につ
いてのみ説明する。First, in the same manner as in the first embodiment,
As shown in FIG. 9, a groove 38 is formed in the silicon oxide film 37 above the through hole 34. Note that the steps so far are the same as the steps shown in FIGS. 1 to 9 of the first embodiment, and a description thereof will be omitted, and only subsequent steps will be described.
【００５９】次に、図２０に示すように、溝３８の内部
を含む酸化シリコン膜３７の上層にスパッタリング法ま
たはＣＶＤ法で膜厚３ｎｍ程度の第３酸化タンタル膜５
１を堆積する。この第３酸化タンタル膜５１は、後の工
程で成膜されるＲｕ膜と酸化シリコン膜３７との界面に
おける接着性を向上させるためのものであって、特性を
左右しない程度の厚さである。Next, as shown in FIG. 20, a third tantalum oxide film 5 having a thickness of about 3 nm is formed on the silicon oxide film 37 including the inside of the groove 38 by sputtering or CVD.
1 is deposited. The third tantalum oxide film 51 is for improving the adhesion at the interface between the Ru film and the silicon oxide film 37 formed in a later step, and has a thickness that does not affect the characteristics. .
【００６０】次に、図２１に示すように、スルーホール
３４の内部に埋め込まれたバリアメタル膜３６と容量素
子Ｃ2の下部電極との導通をとるために、溝３８の底部
の第３酸化タンタル膜５１を異方性エッチングして除去
する。このとき酸化シリコン膜３７の上面の第３酸化タ
ンタル膜５１も除去されて、溝３８の内部の側壁のみに
第３酸化タンタル膜５１が残る。Next, as shown in FIG. 21, in order to obtain conductivity with internal embedded in barrier lower electrode metal film 36 and the capacitive element C 2 of the through hole 34, the third oxide at the bottom of the groove 38 The tantalum film 51 is removed by anisotropic etching. At this time, the third tantalum oxide film 51 on the upper surface of the silicon oxide film 37 is also removed, and the third tantalum oxide film 51 remains only on the side wall inside the groove 38.
【００６１】次に、図２２に示すように、溝３８の内部
を含む酸化シリコン膜３７の上層にスパッタリング法で
Ｒｕのシード層（図示せず）を形成し、続いてＣＶＤ法
でＲｕ膜４０を堆積する。ここで、Ｒｕ膜４０の膜厚を
溝３８の短辺の半分よりも厚くして、溝３８の内部を完
全に埋め込む。次いで、図２３に示すように、Ｃｌ2＋
Ｏ2系のガスを用いたドライエッチング（またはＣＭＰ
法）によって、所望の位置までＲｕ膜４０をエッチバッ
ク（研磨）し、溝３８の内部のみにＲｕ膜４０を残すこ
とにより、溝３８の内部にＲｕ膜４０によって構成され
る支柱状の下部電極（第１電極）４１を形成する。Next, as shown in FIG. 22, a Ru seed layer (not shown) is formed on the silicon oxide film 37 including the inside of the groove 38 by a sputtering method, and then a Ru film 40 is formed by a CVD method. Is deposited. Here, the thickness of the Ru film 40 is made thicker than half of the short side of the groove 38 to completely fill the inside of the groove 38. Then, as shown in FIG. 23, Cl 2 +
Dry etching (or CMP) using O 2 -based gas
Method), the Ru film 40 is etched back (polished) to a desired position, and the Ru film 40 is left only inside the groove 38, whereby the pillar-shaped lower electrode formed of the Ru film 40 inside the groove 38 is formed. (First electrode) 41 is formed.
【００６２】続いて、図２４に示すように、窒化シリコ
ン膜３３をストッパ層としてＨＦなどのエッチング液を
使ったウェットエッチングで酸化シリコン膜３７を除去
し、Ｒｕ膜４０からなる支柱状の下部電極４１を残す。Subsequently, as shown in FIG. 24, using the silicon nitride film 33 as a stopper layer, the silicon oxide film 37 is removed by wet etching using an etching solution such as HF, and a columnar lower electrode made of a Ru film 40 is formed. Leave 41.
【００６３】この後、図２５に示すように、下部電極４
１の上層に膜厚１０ｎｍ程度の第４酸化タンタル膜５２
を、たとえばソースガスにＴａ（ＯＣ2Ｈ5）5と酸素と
を用い、４００℃〜４５０℃程度のＣＶＤ法で堆積す
る。次いで窒素雰囲気中で、基板１に６５０〜７００℃
程度、６０秒程度の熱処理を施すことにより、第４酸化
タンタル膜５２を結晶化させる。さらに、６００℃以下
の酸素雰囲気中で基板１に熱処理を施すことにより、第
４酸化タンタル膜５２の酸素欠陥を修復する。この酸素
欠陥を修復するための熱処理は、オゾン雰囲気中での熱
処理と窒素雰囲気中での熱処理とを組み合わせて行って
もよい。Thereafter, as shown in FIG.
A fourth tantalum oxide film 52 having a thickness of about 10 nm
Is deposited using, for example, Ta (OC 2 H 5 ) 5 and oxygen as a source gas by a CVD method at about 400 ° C. to 450 ° C. Then, in a nitrogen atmosphere, 650-700 ° C.
By performing a heat treatment for about 60 seconds, the fourth tantalum oxide film 52 is crystallized. Further, by subjecting the substrate 1 to a heat treatment in an oxygen atmosphere at a temperature of 600 ° C. or less, oxygen defects in the fourth tantalum oxide film 52 are repaired. The heat treatment for repairing the oxygen defect may be performed by combining heat treatment in an ozone atmosphere and heat treatment in a nitrogen atmosphere.
【００６４】上記第３酸化タンタル膜５１は、Ｒｕ膜４
０と酸化シリコン膜３７との界面における接着性を向上
させるためのものであって、容量素子Ｃ2の誘電体材料
としての寄与は小さい。容量素子Ｃ2の誘電体材料とし
ては第４酸化タンタル膜５２が主として用いられ、第４
酸化タンタル膜５２によって容量素子Ｃ2の容量値およ
び耐圧がほぼ決まる。The third tantalum oxide film 51 is a Ru film 4
0 and be for improving the adhesion at the interface between the silicon oxide film 37, the small contribution of the dielectric material of the capacitor C 2. As the dielectric material of the capacitor C 2 is used mainly fourth tantalum oxide film 52, the fourth
Capacitance and withstand voltage of the capacitor C 2 by the tantalum oxide film 52 is substantially determined.
【００６５】次に、第４酸化タンタル膜５２の上層に金
属膜、たとえばＲｕ膜またはＴｉＮ膜などからなる上部
電極（第２電極）４４を形成し、この上部電極４４と、
第４の酸化タンタル膜５２からなる誘電体材料と、Ｒｕ
膜４０からなる下部電極４１とで構成される容量素子Ｃ
2を形成する。Next, an upper electrode (second electrode) 44 made of a metal film, for example, a Ru film or a TiN film is formed on the fourth tantalum oxide film 52.
A dielectric material comprising a fourth tantalum oxide film 52;
Capacitance element C composed of lower electrode 41 made of film 40
Form 2 .
【００６６】なお、本実施の形態２では、接着層として
第３酸化タンタル膜５１を用いたが、ＴａＮ膜を用いて
もよく、ＴａＮ膜は、第４酸化タンタル膜５２に施され
る結晶化処理において酸化されて誘電体材料の一部を構
成する。In the second embodiment, the third tantalum oxide film 51 is used as the adhesive layer. However, a TaN film may be used, and the TaN film may be formed by crystallizing the fourth tantalum oxide film 52. Oxidized during processing to form part of the dielectric material.
【００６７】このように、本実施の形態２によれば、前
記実施の形態１と同様に、溝３８の側壁にあらかじめ形
成された第３酸化タンタル膜５１によって、Ｒｕ膜４０
と下地（酸化シリコン膜３７）との接着強度を向上する
ことが可能となり、Ｒｕ膜４０が剥離する不具合を防止
することができる。また、下部電極４１の上面にキャッ
プ層を形成することなく、下部電極４１の上面および側
壁に形成された第４酸化タンタル膜５２によって主に誘
電体材料が構成されるので、前記実施の形態１に比べ
て、製造工程が簡略化でき、さらに容量値を増すことが
可能となる。As described above, according to the second embodiment, similarly to the first embodiment, the Ru film 40 is formed by the third tantalum oxide film 51 formed in advance on the side wall of the groove 38.
It is possible to improve the adhesive strength between the substrate and the base (silicon oxide film 37), and it is possible to prevent the Ru film 40 from peeling off. Further, since the fourth tantalum oxide film 52 formed on the upper surface and the side wall of the lower electrode 41 mainly forms a dielectric material without forming a cap layer on the upper surface of the lower electrode 41, the first embodiment is used. The manufacturing process can be simplified and the capacitance value can be further increased.
【００６８】（実施の形態３）本実施の形態３の容量素
子Ｃ3の製造方法を図２６〜図３０を用いて工程順に説
明する。[0068] will be described in order of steps with reference to FIGS. 26 to 30 a method for manufacturing a capacitor element C 3 of the third embodiment (Embodiment 3).
【００６９】まず、前記実施の形態２と同様の方法で、
前記図２１に示したように、Ｒｕ膜と酸化シリコン膜３
７との界面における接着性を向上させるために、溝３８
の内部の側壁のみに第３酸化タンタル膜５１を残す。な
お、なお、ここまでの工程は、前記実施の形態２の図２
１に示した工程と同一であるため、その説明は省略し、
以降の工程についてのみ説明する。First, in the same manner as in the second embodiment,
As shown in FIG. 21, the Ru film and the silicon oxide film 3
In order to improve the adhesion at the interface with
The third tantalum oxide film 51 is left only on the inner side wall. Note that the steps up to this point are the same as those in FIG.
1 is the same as the process shown in FIG.
Only the subsequent steps will be described.
【００７０】次に、図２６に示すように、溝３８の内部
を含む酸化シリコン膜３７の上層にスパッタリング法で
Ｒｕのシード層（図示せず）を形成し、続いてＣＶＤ法
でＲｕ膜５３を堆積する。ここで、Ｒｕ膜５３の膜厚を
溝３８の短辺の半分よりも薄くして、溝３８の内部を完
全に埋め込まないようにする。次いで、図２７に示すよ
うに、酸化シリコン膜３７の上層にスパッタリング法ま
たはＣＶＤ法で膜厚３ｎｍ程度の第５酸化タンタル膜５
４を堆積する。続いて、第５酸化タンタル膜５４の上層
にレジスト膜５５を塗布した後、全面露光および現像処
理を行って溝３８の外部の露光部のレジスト膜５５を除
去し、溝３８の内部に未露光部のレジスト膜５５を残
す。Next, as shown in FIG. 26, a Ru seed layer (not shown) is formed on the silicon oxide film 37 including the inside of the groove 38 by a sputtering method, and then a Ru film 53 is formed by a CVD method. Is deposited. Here, the thickness of the Ru film 53 is made smaller than half of the short side of the groove 38 so that the inside of the groove 38 is not completely buried. Next, as shown in FIG. 27, a fifth tantalum oxide film 5 having a thickness of about 3 nm is formed on the silicon oxide film 37 by a sputtering method or a CVD method.
4 is deposited. Subsequently, after a resist film 55 is applied to the upper layer of the fifth tantalum oxide film 54, the entire surface is exposed and developed to remove the resist film 55 in an exposed portion outside the groove 38, and the inside of the groove 38 is not exposed. Of the resist film 55 is left.
【００７１】次に、図２８に示すように、ドライエッチ
ング（またはＣＭＰ法）によって、所望の位置まで第５
酸化タンタル膜５４およびＲｕ膜５３をエッチバック
（研磨）し、この後レジスト膜５５を除去して、溝３８
の内部のみにＲｕ膜５３を残すことにより、溝３８の内
部にＲｕ膜５３によって構成されるクラウン状の下部電
極（第１電極）５６を形成する。Next, as shown in FIG. 28, the fifth etching is performed to a desired position by dry etching (or CMP).
The tantalum oxide film 54 and the Ru film 53 are etched back (polished), and thereafter, the resist film 55 is removed, and the grooves 38 are removed.
The crown-shaped lower electrode (first electrode) 56 composed of the Ru film 53 is formed inside the groove 38 by leaving the Ru film 53 only inside the groove 38.
【００７２】続いて、図２９に示すように、窒化シリコ
ン膜３３をストッパ層としてＨＦなどのエッチング液を
使ったウェットエッチングで酸化シリコン膜３７を除去
し、Ｒｕ膜５３からなるクラウン状の下部電極５６を残
す。Subsequently, as shown in FIG. 29, the silicon oxide film 37 is removed by wet etching using an etching solution such as HF using the silicon nitride film 33 as a stopper layer, and a crown-shaped lower electrode made of a Ru film 53 is formed. Leave 56.
【００７３】この後、図３０に示すように、下部電極５
６の上層に膜厚１０ｎｍ程度の第４酸化タンタル膜５２
を、たとえばソースガスにＴａ（ＯＣ2Ｈ5）5と酸素と
を用い、４００℃〜４５０℃程度のＣＶＤ法で堆積す
る。次いで窒素雰囲気中で、基板１に６５０〜７００℃
程度、６０秒程度の熱処理を施すことにより、第４酸化
タンタル膜５２を結晶化させる。さらに、６００℃以下
の酸素雰囲気中で基板１に熱処理を施すことにより、第
４酸化タンタル膜５２の酸素欠陥を修復する。Thereafter, as shown in FIG.
A fourth tantalum oxide film 52 having a thickness of about 10 nm
Is deposited using, for example, Ta (OC 2 H 5 ) 5 and oxygen as a source gas by a CVD method at about 400 ° C. to 450 ° C. Then, in a nitrogen atmosphere, 650-700 ° C.
By performing a heat treatment for about 60 seconds, the fourth tantalum oxide film 52 is crystallized. Further, by subjecting the substrate 1 to a heat treatment in an oxygen atmosphere at a temperature of 600 ° C. or less, oxygen defects in the fourth tantalum oxide film 52 are repaired.
【００７４】上記第３酸化タンタル膜５１は、Ｒｕ膜５
３と酸化シリコン膜３７との界面における接着性を向上
させるものであり、また第５酸化タンタル膜５４は、Ｒ
ｕ膜５３のエッチバック工程（前記図２７，２８）にお
いてレジスト膜５５の除去などにおけるＲｕ膜５３への
ダメージの影響を最小限に抑えるものであって、容量素
子Ｃ3の誘電体材料としての寄与は小さい。容量素子Ｃ3
の誘電体材料としては第４酸化タンタル膜５２が主とし
て用いられ、第４酸化タンタル膜５２によって容量素子
Ｃ3の容量値および耐圧がほぼ決まる。The third tantalum oxide film 51 is made of a Ru film 5
The third tantalum oxide film 54 serves to improve the adhesion at the interface between the third oxide film 3 and the silicon oxide film 37.
be one that minimizes the impact of damage to the Ru film 53 such as in the removal of the resist film 55 in the etch-back process (FIG 27, 28) of the u film 53, as a dielectric material of the capacitor C 3 The contribution is small. Capacitance element C 3
As the dielectric material used is a fourth tantalum oxide film 52 primarily substantially determined capacitance values and the withstand voltage of the capacitor C 3 by the fourth tantalum oxide film 52.
【００７５】この後、第４酸化タンタル膜５２の上層に
金属膜、たとえばＲｕ膜またはＴｉＮ膜などからなる上
部電極（第２電極）４４を形成し、この上部電極４４
と、第４酸化タンタル膜５２からなる誘電体材料と、Ｒ
ｕ膜５３からなるクラウン状の下部電極５６とで構成さ
れる容量素子Ｃ3を形成する。Thereafter, an upper electrode (second electrode) 44 made of a metal film, for example, a Ru film or a TiN film is formed on the fourth tantalum oxide film 52, and this upper electrode 44 is formed.
And a dielectric material comprising a fourth tantalum oxide film 52;
forming the capacitance elements constituted C 3 in the crown-shaped lower electrode 56 made of u film 53.
【００７６】なお、本実施の形態３では、Ｒｕ膜５３の
保護層として第５酸化タンタル膜５４を用いたが、Ｔａ
Ｎ膜を用いてもよく、ＴａＮ膜は、第４酸化タンタル膜
５２に施される結晶化処理において酸化されて誘電体材
料の一部を構成する。In the third embodiment, the fifth tantalum oxide film 54 is used as a protective layer for the Ru film 53.
An N film may be used, and the TaN film is oxidized in a crystallization process performed on the fourth tantalum oxide film 52 to form a part of the dielectric material.
【００７７】このように、本実施の形態３によれば、前
記実施の形態１と同様に、溝３８の側壁にあらかじめ形
成された第３酸化タンタル膜５１によって、Ｒｕ膜５３
と下地（酸化シリコン膜３７）との接着強度を向上する
ことが可能となり、Ｒｕ膜５３が剥離する不具合を防止
することができて、容量素子Ｃ3の下部電極５６をクラ
ウン状で構成するＤＲＡＭの製造歩留まりを向上させる
ことができる。As described above, according to the third embodiment, similarly to the first embodiment, the Ru film 53 is formed by the third tantalum oxide film 51 formed on the side wall of the groove 38 in advance.
DRAM which the base it is possible to improve the adhesive strength between the (silicon oxide film 37), to be able to Ru film 53 to prevent a problem of peeling, constituting the lower electrode 56 of the capacitor C 3 in crowned Manufacturing yield can be improved.
【００７８】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。Although the invention made by the inventor has been specifically described based on the embodiments of the present invention, the present invention is not limited to the above embodiments, and various modifications may be made without departing from the gist of the invention. Needless to say, it can be changed.
【００７９】たとえば、前記実施の形態では、ＤＲＡＭ
の容量素子の製造方法に適用した場合について説明した
が、Ｒｕ膜によって構成された電極を有する半導体装
置、たとえばロジック回路とＤＲＡＭとが混載されたロ
ジック混載型ＤＲＡＭ、ＦＲＡＭ（Ferroelectric Rand
om Access Memory）などの製造方法、あるいはＲｕによ
って構成された配線を有する半導体装置の製造方法にも
適用可能である。For example, in the above embodiment, the DRAM
Of the present invention has been described, but a semiconductor device having an electrode constituted by a Ru film, for example, a logic hybrid DRAM in which a logic circuit and a DRAM are mixed, an FRAM (Ferroelectric Rand)
om Access Memory) or a method of manufacturing a semiconductor device having a wiring made of Ru.
【００８０】また、前記実施の形態では、容量素子の下
部電極にＲｕを用いた場合について説明したが、その他
の白金族金属、たとえば、Ｐｔ、Ｉｒからなる下部電極
にも適用可能であり、同様な効果が得られる。In the above embodiment, the case where Ru is used for the lower electrode of the capacitive element has been described. However, the present invention is also applicable to other lower electrodes made of platinum group metals, for example, Pt and Ir. Effects can be obtained.
【００８１】[0081]
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。The effects obtained by typical ones of the inventions disclosed in the present application will be briefly described as follows.
【００８２】本発明によれば、支柱状またはクラウン状
の容量素子の下部電極を構成する白金族金属膜と絶縁膜
との間の剥離を防いで、半導体装置の製造歩留まりを向
上させることができる。According to the present invention, the separation between the platinum group metal film and the insulating film constituting the lower electrode of the pillar-shaped or crown-shaped capacitive element can be prevented, and the production yield of the semiconductor device can be improved. .
【図１】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す基板の要部断面図である。FIG. 1 is a fragmentary cross-sectional view of a substrate, illustrating a method for manufacturing a DRAM according to Embodiment 1 of the present invention;
【図２】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す基板の要部断面図である。FIG. 2 is a fragmentary cross-sectional view of the substrate, illustrating the method for manufacturing the DRAM according to the first embodiment of the present invention;
【図３】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す基板の要部断面図である。FIG. 3 is a fragmentary cross-sectional view of the substrate, illustrating the method for manufacturing the DRAM according to the first embodiment of the present invention;
【図４】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す基板の要部断面図である。FIG. 4 is a fragmentary cross-sectional view of the substrate, illustrating the method for manufacturing the DRAM according to the first embodiment of the present invention;
【図５】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す基板の要部断面図である。FIG. 5 is a fragmentary cross-sectional view of the substrate, illustrating the method for manufacturing the DRAM according to the first embodiment of the present invention;
【図６】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す基板の要部断面図である。FIG. 6 is a fragmentary cross-sectional view of the substrate, illustrating the method for manufacturing the DRAM according to the first embodiment of the present invention;
【図７】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す基板の要部断面図である。FIG. 7 is a fragmentary cross-sectional view of the substrate, illustrating the method for manufacturing the DRAM according to the first embodiment of the present invention;
【図８】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す基板の要部断面図である。FIG. 8 is a fragmentary cross-sectional view of the substrate, illustrating the method for manufacturing the DRAM according to the first embodiment of the present invention;
【図９】本発明の実施の形態１である容量素子の製造方
法を示す基板の要部拡大断面図である。FIG. 9 is an enlarged cross-sectional view of a main part of the substrate, illustrating the method for manufacturing the capacitive element according to the first embodiment of the present invention.
【図１０】本発明の実施の形態１である容量素子の製造
方法を示す基板の要部拡大断面図である。FIG. 10 is an enlarged cross-sectional view of a main part of the substrate, illustrating the method for manufacturing the capacitive element according to the first embodiment of the present invention.
【図１１】本発明の実施の形態１である容量素子の製造
方法を示す基板の要部拡大断面図である。FIG. 11 is an enlarged cross-sectional view of a main part of the substrate, illustrating the method for manufacturing the capacitive element according to the first embodiment of the present invention.
【図１２】本発明の実施の形態１である容量素子の製造
方法を示す基板の要部拡大断面図である。FIG. 12 is an enlarged cross-sectional view of a main part of the substrate, illustrating the method for manufacturing the capacitive element according to the first embodiment of the present invention.
【図１３】本発明の実施の形態１である容量素子の製造
方法を示す基板の要部拡大断面図である。FIG. 13 is an enlarged cross-sectional view of a main part of the substrate, illustrating the method for manufacturing the capacitive element according to the first embodiment of the present invention.
【図１４】本発明の実施の形態１である容量素子の製造
方法を示す基板の要部拡大断面図である。FIG. 14 is an enlarged cross-sectional view of a main part of the substrate, illustrating the method for manufacturing the capacitive element according to the first embodiment of the present invention.
【図１５】本発明の実施の形態１である容量素子の製造
方法を示す基板の要部拡大断面図である。FIG. 15 is an enlarged cross-sectional view of a main part of the substrate, illustrating the method for manufacturing the capacitive element according to the first embodiment of the present invention.
【図１６】本発明の実施の形態１である容量素子の製造
方法を示す基板の要部拡大断面図である。FIG. 16 is an enlarged cross-sectional view of a main part of the substrate, illustrating the method for manufacturing the capacitive element according to the first embodiment of the present invention.
【図１７】本発明の実施の形態１である容量素子の製造
方法を示す基板の要部拡大断面図である。FIG. 17 is an enlarged cross-sectional view of a main part of the substrate, illustrating the method for manufacturing the capacitive element according to the first embodiment of the present invention.
【図１８】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す基板の要部断面図である。FIG. 18 is a fragmentary cross-sectional view of the substrate, illustrating the method for manufacturing the DRAM according to the first embodiment of the present invention;
【図１９】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す基板の要部断面図である。19 is a fragmentary cross-sectional view of the substrate, illustrating the method for manufacturing the DRAM according to the first embodiment of the present invention; FIG.
【図２０】本発明の実施の形態２である容量素子の製造
方法を示す基板の要部拡大断面図である。FIG. 20 is an enlarged cross-sectional view of a main part of the substrate, illustrating the method for manufacturing the capacitor according to the second embodiment of the present invention.
【図２１】本発明の実施の形態２である容量素子の製造
方法を示す基板の要部拡大断面図である。FIG. 21 is an enlarged cross-sectional view of a main part of the substrate, illustrating the method for manufacturing the capacitor according to the second embodiment of the present invention.
【図２２】本発明の実施の形態２である容量素子の製造
方法を示す基板の要部拡大断面図である。FIG. 22 is an enlarged cross-sectional view of a main part of the substrate, illustrating the method for manufacturing the capacitor according to the second embodiment of the present invention.
【図２３】本発明の実施の形態２である容量素子の製造
方法を示す基板の要部拡大断面図である。FIG. 23 is an enlarged cross-sectional view of a main part of the substrate, illustrating the method for manufacturing the capacitive element according to the second embodiment of the present invention.
【図２４】本発明の実施の形態２である容量素子の製造
方法を示す基板の要部拡大断面図である。FIG. 24 is an enlarged cross-sectional view of a main part of the substrate, illustrating the method for manufacturing the capacitor according to the second embodiment of the present invention.
【図２５】本発明の実施の形態２である容量素子の製造
方法を示す基板の要部拡大断面図である。FIG. 25 is an enlarged cross-sectional view of a main part of the substrate, illustrating the method for manufacturing the capacitive element according to the second embodiment of the present invention.
【図２６】本発明の実施の形態３である容量素子の製造
方法を示す基板の要部拡大断面図である。FIG. 26 is an enlarged cross-sectional view of a main part of the substrate, illustrating the method for manufacturing the capacitor according to the third embodiment of the present invention.
【図２７】本発明の実施の形態３である容量素子の製造
方法を示す基板の要部拡大断面図である。FIG. 27 is an enlarged cross-sectional view of a main part of the substrate, illustrating the method for manufacturing the capacitor according to the third embodiment of the present invention.
【図２８】本発明の実施の形態３である容量素子の製造
方法を示す基板の要部拡大断面図である。FIG. 28 is an enlarged cross-sectional view of a main part of the substrate, illustrating the method for manufacturing the capacitor according to the third embodiment of the present invention.
【図２９】本発明の実施の形態３である容量素子の製造
方法を示す基板の要部拡大断面図である。FIG. 29 is an enlarged cross-sectional view of a main part of the substrate, illustrating the method for manufacturing the capacitive element according to the third embodiment of the present invention.
【図３０】本発明の実施の形態３である容量素子の製造
方法を示す基板の要部拡大断面図である。FIG. 30 is an enlarged cross-sectional view of a main part of the substrate, illustrating the method for manufacturing the capacitor according to the third embodiment of the present invention.
１ 基板 ２ 浅溝 ３ 酸化シリコン膜 ４ 分離領域 ５ ｎ型半導体領域 ６ ｐ型ウェル ７ ｎ型ウェル ８ ゲート絶縁膜 ９Ａ ゲート電極 ９Ｂ ゲート電極 ９Ｃ ゲート電極 １０ 窒化シリコン膜 １１ ｐ-型半導体領域 １２ ｎ-型半導体領域 １３ ｎ型半導体領域 １４ 窒化シリコン膜 １５ サイドウォールスペーサ １６ ｐ+型半導体領域 １７ ｎ+型半導体領域 １８ ＳＯＧ膜 １９ 酸化シリコン膜 ２０ 酸化シリコン膜 ２１ レジスト膜 ２２ コンタクトホール ２３ コンタクトホール ２４ プラグ ２５ 酸化シリコン膜 ２６ コンタクトホール ２７ コンタクトホール ２８ 第１層配線 ２９ａ 窒化シリコン膜 ２９ｂ サイドウォールスペーサ ３０ チタンシリサイド層 ３１ ＳＯＧ膜 ３２ 酸化シリコン膜 ３３ 窒化シリコン膜 ３４ スルーホール ３５ プラグ ３６ バリアメタル膜 ３７ 酸化シリコン膜 ３８ 溝 ３９ 第１酸化タンタル膜 ４０ ルテニウム膜 ４１ 下部電極（第１電極） ４２ キャップ層 ４２ａ 絶縁膜 ４３ 第２酸化タンタル膜 ４４ 上部電極（第２電極） ４５ 絶縁膜 ４６ プラグ ４６ａ 接着層 ４６ｂ タングステン膜 ４７ 第２層配線 ４７ａ チタン膜 ４７ｂ アルミニウム膜 ４７ｃ 窒化チタン膜 ４８ 層間絶縁膜 ４８ａ 酸化シリコン膜 ４８ｂ ＳＯＧ膜 ４８ｃ 酸化シリコン膜 ４９ プラグ ５０ 第３層配線 ５１ 第３酸化タンタル膜 ５２ 第４酸化タンタル膜 ５３ ルテニウム膜 ５４ 第５酸化タンタル膜 ５５ レジスト膜 ５６ 下部電極（第１電極） ＷＬ ワード線 ＢＬ ビット線 Ｃ1 容量素子 Ｃ2 容量素子 Ｃ3 容量素子Reference Signs List 1 substrate 2 shallow groove 3 silicon oxide film 4 isolation region 5 n-type semiconductor region 6 p-type well 7 n-type well 8 gate insulating film 9A gate electrode 9B gate electrode 9C gate electrode 10 silicon nitride film 11 p - type semiconductor region 12 n - -type semiconductor region 13 n-type semiconductor region 14 the silicon nitride film 15 sidewall spacers 16 p + -type semiconductor region 17 n + -type semiconductor region 18 SOG film 19 a silicon oxide film 20 a silicon oxide film 21 resist film 22 contact hole 23 the contact hole 24 Plug 25 Silicon oxide film 26 Contact hole 27 Contact hole 28 First layer wiring 29a Silicon nitride film 29b Sidewall spacer 30 Titanium silicide layer 31 SOG film 32 Silicon oxide film 33 Silicon nitride film 34 Through hole 35 Group 36 Barrier metal film 37 Silicon oxide film 38 Groove 39 First tantalum oxide film 40 Ruthenium film 41 Lower electrode (first electrode) 42 Cap layer 42a Insulating film 43 Second tantalum oxide film 44 Upper electrode (second electrode) 45 Insulation Film 46 plug 46a adhesive layer 46b tungsten film 47 second layer wiring 47a titanium film 47b aluminum film 47c titanium nitride film 48 interlayer insulating film 48a silicon oxide film 48b SOG film 48c silicon oxide film 49 plug 50 third layer wiring 51 third oxidation Tantalum film 52 Fourth tantalum oxide film 53 Ruthenium film 54 Fifth tantalum oxide film 55 Resist film 56 Lower electrode (first electrode) WL Word line BL Bit line C 1 capacitor C 2 capacitor C 3 capacitor
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中村 吉孝 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 Ｆターム(参考） 5F083 AD24 AD42 AD48 AD49 GA30 JA06 JA35 JA36 JA38 JA39 JA40 JA56 MA05 MA06 MA16 MA17 NA01 PR12 PR21 PR33 PR34 PR39 PR40 ────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Yoshitaka Nakamura 5-20-1, Josuihonmachi, Kodaira-shi, Tokyo F-term in Hitachi Semiconductor Co., Ltd. F-term (reference) 5F083 AD24 AD42 AD48 AD49 GA30 JA06 JA35 JA36 JA38 JA39 JA40 JA56 MA05 MA06 MA16 MA17 NA01 PR12 PR21 PR33 PR34 PR39 PR40
Claims (5)
した後、前記第１絶縁膜に溝を形成する工程と、（ｂ）
前記溝の側壁に接着層を形成する工程と、（ｃ）前記接
着層の上層に第１金属膜を形成した後、前記溝の外部の
前記第１金属膜を除去することによって、前記溝の内部
に支柱状の前記第１金属膜からなる容量素子の第１電極
を形成する工程と、（ｄ）前記第１電極の上面に第２絶
縁膜を形成した後、前記第１絶縁膜を除去する工程と、
（ｅ）前記第２絶縁膜の上層に誘電体膜を形成し、前記
第１電極の側壁に前記接着層および前記誘電体膜からな
る前記容量素子の誘電体材料を形成する工程と、（ｆ）
前記誘電体膜の上層に第２金属膜からなる前記容量素子
の第２電極を形成する工程とを有することを特徴とする
半導体装置の製造方法。(A) forming a groove in the first insulating film after forming a first insulating film on a main surface of a substrate; and (b) forming a groove in the first insulating film.
Forming an adhesive layer on the side wall of the groove; and (c) forming a first metal film on the adhesive layer and then removing the first metal film outside the groove to form the adhesive layer. Forming a first electrode of the capacitor element made of the pillar-shaped first metal film therein; and (d) removing the first insulating film after forming a second insulating film on the upper surface of the first electrode. The process of
(E) forming a dielectric film on an upper layer of the second insulating film, and forming a dielectric material of the capacitive element including the adhesive layer and the dielectric film on a side wall of the first electrode; )
Forming a second electrode of the capacitive element composed of a second metal film on the dielectric film.
した後、前記第１絶縁膜に溝を形成する工程と、（ｂ）
前記溝の側壁に接着層を形成する工程と、（ｃ）前記接
着層の上層に第１金属膜を形成した後、前記溝の外部の
前記第１金属膜を除去することによって、前記溝の内部
に支柱状の前記第１金属膜からなる容量素子の第１電極
を形成する工程と、（ｄ）前記第１電極の上面に第２絶
縁膜を形成した後、前記第１絶縁膜を除去する工程と、
（ｅ）前記第２絶縁膜の上層に誘電体膜を形成し、前記
第１電極の側壁に前記接着層および前記誘電体膜からな
る前記容量素子の誘電体材料を形成する工程と、（ｆ）
前記誘電体膜の上層に第２金属膜からなる前記容量素子
の第２電極を形成する工程とを有し、 前記接着層は、前記誘電体膜と同一材料であることを特
徴とする半導体装置の製造方法。2. A step of forming a groove in the first insulating film after forming a first insulating film on a main surface of a substrate, and (b) forming a groove in the first insulating film.
Forming an adhesive layer on the side wall of the groove; and (c) forming a first metal film on the adhesive layer and then removing the first metal film outside the groove to form the adhesive layer. Forming a first electrode of the capacitor element made of the pillar-shaped first metal film therein; and (d) removing the first insulating film after forming a second insulating film on the upper surface of the first electrode. The process of
(E) forming a dielectric film on an upper layer of the second insulating film, and forming a dielectric material of the capacitive element including the adhesive layer and the dielectric film on a side wall of the first electrode; )
Forming a second electrode of the capacitive element made of a second metal film on an upper layer of the dielectric film, wherein the adhesive layer is made of the same material as the dielectric film. Manufacturing method.
した後、前記第１絶縁膜に溝を形成する工程と、（ｂ）
前記溝の側壁に接着層を形成する工程と、（ｃ）前記接
着層の上層に第１金属膜を形成した後、前記溝の外部の
前記第１金属膜を除去することによって、前記溝の内部
に支柱状の前記第１金属膜からなる容量素子の第１電極
を形成する工程と、（ｄ）前記第１電極の上面に第２絶
縁膜を形成した後、前記第１絶縁膜を除去する工程と、
（ｅ）前記第２絶縁膜の上層に誘電体膜を形成し、前記
第１電極の側壁に前記接着層および前記誘電体膜からな
る前記容量素子の誘電体材料を形成する工程と、（ｆ）
前記誘電体膜の上層に第２金属膜からなる前記容量素子
の第２電極を形成する工程とを有し、 前記第１金属膜は、ルテニウム、プラチナまたはイリジ
ウムを主成分として含み、前記接着層は、酸化タンタル
を主成分として含むことを特徴とする半導体装置の製造
方法。3. A step of forming a groove in the first insulating film after forming a first insulating film on a main surface of the substrate, and
Forming an adhesive layer on the side wall of the groove; and (c) forming a first metal film on the adhesive layer and then removing the first metal film outside the groove to form the adhesive layer. Forming a first electrode of the capacitor element made of the pillar-shaped first metal film therein; and (d) removing the first insulating film after forming a second insulating film on the upper surface of the first electrode. The process of
(E) forming a dielectric film on an upper layer of the second insulating film, and forming a dielectric material of the capacitive element including the adhesive layer and the dielectric film on a side wall of the first electrode; )
Forming a second electrode of the capacitive element composed of a second metal film on the dielectric film, wherein the first metal film contains ruthenium, platinum or iridium as a main component, and the adhesive layer Comprises a tantalum oxide as a main component.
した後、前記第１絶縁膜に溝を形成する工程と、（ｂ）
前記溝の側壁に、最終膜厚の１／２以下の膜厚を有する
接着層を形成する工程と、（ｃ）前記接着層の上層に第
１金属膜を形成した後、前記溝の外部の前記第１金属膜
を除去することによって、前記溝の内部に支柱状の前記
第１金属膜からなる容量素子の第１電極を形成する工程
と、（ｄ）前記第１絶縁膜を除去する工程と、（ｆ）前
記第１金属膜の上層に誘電体膜を形成し、主として前記
誘電体膜からなる前記容量素子の誘電体材料を形成する
工程と、（ｇ）前記誘電体膜の上層に第２金属膜からな
る前記容量素子の第２電極を形成する工程とを有するこ
とを特徴とする半導体装置の製造方法。4. A step of forming a groove in the first insulating film after forming a first insulating film on a main surface of a substrate, and (b) forming a groove in the first insulating film.
Forming an adhesive layer having a film thickness equal to or less than 最終 of the final film thickness on the side wall of the groove; and (c) forming a first metal film on the upper layer of the adhesive layer. Removing the first metal film to form a columnar first electrode of the capacitor made of the first metal film inside the groove; and (d) removing the first insulating film. (F) forming a dielectric film on the first metal film and forming a dielectric material of the capacitor mainly composed of the dielectric film; and (g) forming a dielectric material on the dielectric film. Forming a second electrode of the capacitive element made of a second metal film.
した後、前記第１絶縁膜に溝を形成する工程と、（ｂ）
前記溝の側壁に、最終膜厚の１／２以下の膜厚を有する
接着層を形成する工程と、（ｃ）前記接着層の上層に第
１金属膜を形成し、続いて前記第１金属膜の上層に保護
層を形成した後、前記溝の外部の前記保護層および前記
第１金属膜を除去することによって、前記溝の内部にク
ラウン状の前記第１金属膜からなる容量素子の第１電極
を形成する工程と、（ｄ）前記第１絶縁膜を除去する工
程と、（ｅ）前記保護層の上層に誘電体膜を形成し、主
として前記誘電体膜からなる前記容量素子の誘電体材料
を形成する工程と、（ｆ）前記誘電体膜の上層に第２金
属膜からなる前記容量素子の第２電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。5. A step of forming a groove in the first insulating film after forming a first insulating film on a main surface of a substrate, and (b) forming a groove in the first insulating film.
Forming an adhesive layer having a thickness equal to or less than 最終 of a final thickness on the side wall of the groove; and (c) forming a first metal film on the adhesive layer, After forming a protective layer on the upper layer of the film, the protective layer and the first metal film outside the groove are removed, whereby the crown-shaped first metal film inside the groove is formed. Forming one electrode; (d) removing the first insulating film; and (e) forming a dielectric film on the protective layer, and forming a dielectric film on the capacitive element mainly comprising the dielectric film. A method of manufacturing a semiconductor device, comprising: forming a body material; and (f) forming a second electrode of the capacitive element formed of a second metal film on an upper layer of the dielectric film.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001011098A JP2002217386A (en) | 2001-01-19 | 2001-01-19 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001011098A JP2002217386A (en) | 2001-01-19 | 2001-01-19 | Method for manufacturing semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002217386A true JP2002217386A (en) | 2002-08-02 |
Family
ID=18878276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001011098A Pending JP2002217386A (en) | 2001-01-19 | 2001-01-19 | Method for manufacturing semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002217386A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006060230A (en) * | 2004-08-20 | 2006-03-02 | Samsung Electronics Co Ltd | Three-dimensional semiconductor capacitor and its manufacturing method |
| CN108336068A (en) * | 2017-12-06 | 2018-07-27 | 睿力集成电路有限公司 | Array of capacitors structure and its manufacturing method |
| JP7476695B2 (en) | 2020-07-08 | 2024-05-01 | セイコーエプソン株式会社 | Electro-optical device and electronic equipment |
-
2001
- 2001-01-19 JP JP2001011098A patent/JP2002217386A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006060230A (en) * | 2004-08-20 | 2006-03-02 | Samsung Electronics Co Ltd | Three-dimensional semiconductor capacitor and its manufacturing method |
| CN108336068A (en) * | 2017-12-06 | 2018-07-27 | 睿力集成电路有限公司 | Array of capacitors structure and its manufacturing method |
| CN108336068B (en) * | 2017-12-06 | 2023-09-29 | 长鑫存储技术有限公司 | Capacitor array structure and manufacturing method thereof |
| JP7476695B2 (en) | 2020-07-08 | 2024-05-01 | セイコーエプソン株式会社 | Electro-optical device and electronic equipment |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4012411B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP3878724B2 (en) | Semiconductor integrated circuit device and manufacturing method thereof | |
| JPH11214644A (en) | Semiconductor integrated circuit device and manufacture thereof | |
| US6762110B1 (en) | Method of manufacturing semiconductor device having capacitor | |
| JP4053226B2 (en) | Semiconductor integrated circuit device and manufacturing method thereof | |
| JPH1126713A (en) | Semiconductor integrated circuit device and manufacture thereof | |
| JPH1117144A (en) | Semiconductor integrated circuit device and manufacture thereof | |
| JP2002217386A (en) | Method for manufacturing semiconductor device | |
| KR100892975B1 (en) | Semiconductor integrated circuit device and method of manufacturing the same | |
| JP2000260957A (en) | Manufacture of semiconductor device | |
| US20030141533A1 (en) | Semiconductor integrated circuit device and manufacturing method thereof | |
| JPH1126712A (en) | Semiconductor integrated circuit device, method, and device for manufacturing the same | |
| JPH11274431A (en) | Semiconductor integrated circuit device and its manufacture | |
| JP2001024169A (en) | Semiconductor device and its manufacture | |
| JP4011870B2 (en) | Manufacturing method of semiconductor integrated circuit device | |
| JP4543357B2 (en) | Manufacturing method of semiconductor device | |
| TW415081B (en) | Fabrication of DRAM of Capacitor Under Bit line (CUB) | |
| JP2002217388A (en) | Method for manufacturing semiconductor device | |
| JP2000323480A (en) | Semiconductor integrated circuit device and manufacture thereof | |
| JP2001217406A (en) | Semiconductor integrated circuit device and manufacturing method thereof | |
| JP4632620B2 (en) | Manufacturing method of semiconductor device | |
| KR100968425B1 (en) | Method for manufacturing semiconductor device | |
| JP2001332707A (en) | Semiconductor integrated circuit device and its manufacturing method | |
| JP2000036575A (en) | Semiconductor integrated circuit device and manufacture thereof | |
| JPH11297951A (en) | Semiconductor integrated circuit device and method for manufacturing it |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20060707 |