JP2001332561A - バイポーラトランジスタおよびその製造方法 - Google Patents
バイポーラトランジスタおよびその製造方法Info
- Publication number
- JP2001332561A JP2001332561A JP2000150271A JP2000150271A JP2001332561A JP 2001332561 A JP2001332561 A JP 2001332561A JP 2000150271 A JP2000150271 A JP 2000150271A JP 2000150271 A JP2000150271 A JP 2000150271A JP 2001332561 A JP2001332561 A JP 2001332561A
- Authority
- JP
- Japan
- Prior art keywords
- emitter
- insulating film
- bipolar transistor
- opening
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 17
- 239000012535 impurity Substances 0.000 claims abstract description 15
- 239000007772 electrode material Substances 0.000 claims abstract description 10
- 238000000034 method Methods 0.000 claims description 19
- 150000004767 nitrides Chemical class 0.000 claims description 11
- 239000004065 semiconductor Substances 0.000 claims description 7
- 238000005530 etching Methods 0.000 claims description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 15
- 229920005591 polysilicon Polymers 0.000 description 13
- 229910052785 arsenic Inorganic materials 0.000 description 7
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 7
- 239000000758 substrate Substances 0.000 description 5
- 238000001312 dry etching Methods 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 238000001459 lithography Methods 0.000 description 3
- 230000010355 oscillation Effects 0.000 description 3
- 229910052787 antimony Inorganic materials 0.000 description 2
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 239000011295 pitch Substances 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66272—Silicon vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41708—Emitter or collector electrodes for bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/732—Vertical transistors
- H01L29/7322—Vertical transistors having emitter-base and base-collector junctions leaving at the same surface of the body, e.g. planar transistor
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】
【課題】 設計ルールの微細化を保ったまま、実効エミ
ッタ面積を大きくする。 【解決手段】 エミッタ領域10上に、第1の開口部を
有する第1の絶縁膜4と、第1の開口部上に第1の開口
部より小さい第2の開口部を有する第2の絶縁膜6と、
が設けられ、第1及び第2の開口部に不純物が導入され
たエミッタ電極材料9が埋め込まれてなる。
ッタ面積を大きくする。 【解決手段】 エミッタ領域10上に、第1の開口部を
有する第1の絶縁膜4と、第1の開口部上に第1の開口
部より小さい第2の開口部を有する第2の絶縁膜6と、
が設けられ、第1及び第2の開口部に不純物が導入され
たエミッタ電極材料9が埋め込まれてなる。
Description
【0001】
【発明の属する技術分野】本発明はバイポーラトランジ
スタおよびその製造方法に係わり、特に不純物が導入さ
れたエミッタ電極材料から不純物を導入することでエミ
ッタ領域を形成するバイポーラトランジスタおよびその
製造方法に関する。
スタおよびその製造方法に係わり、特に不純物が導入さ
れたエミッタ電極材料から不純物を導入することでエミ
ッタ領域を形成するバイポーラトランジスタおよびその
製造方法に関する。
【0002】
【従来の技術】図10に従来例のバイポーラトランジス
タの構造を示す。図10に示すように、N+基板1上
に、コレクタ領域2が設けられ、コレクタ領域2上に素
子分離のための酸化膜3、電極11とエミッタ領域10
とベース領域5を分離するための酸化膜4、窒化膜6が
設けられている。
タの構造を示す。図10に示すように、N+基板1上
に、コレクタ領域2が設けられ、コレクタ領域2上に素
子分離のための酸化膜3、電極11とエミッタ領域10
とベース領域5を分離するための酸化膜4、窒化膜6が
設けられている。
【0003】酸化膜4と窒化膜6とは開口されて、ベー
ス領域5と電極11とを接続するためのベースコンタク
ト孔7、エミッタ領域10と電極11とを接続するため
のエミッタコンタクト孔8が設けられている。エミッタ
コンタクト孔8はエミッタ領域10を形成するために砒
素を含んだポリシリコン(多結晶シリコン)9で埋設さ
れ、ポリシリコン9上に電極11を有する。またベース
コンタクト孔7には電極11の導電材料が埋め込まれて
いる。
ス領域5と電極11とを接続するためのベースコンタク
ト孔7、エミッタ領域10と電極11とを接続するため
のエミッタコンタクト孔8が設けられている。エミッタ
コンタクト孔8はエミッタ領域10を形成するために砒
素を含んだポリシリコン(多結晶シリコン)9で埋設さ
れ、ポリシリコン9上に電極11を有する。またベース
コンタクト孔7には電極11の導電材料が埋め込まれて
いる。
【0004】なお、本発明に関連する技術としては、特
開平6−291133号公報、特開平7−130760
号公報、特開平8−335584号公報、特公平7−1
23126号公報等に開示されている。
開平6−291133号公報、特開平7−130760
号公報、特開平8−335584号公報、特公平7−1
23126号公報等に開示されている。
【0005】
【発明が解決しようとする課題】上記の図10に開示さ
れた従来例では、ベース領域5とエミッタ領域10上の
ベースコンタクト孔7、エミッタコンタクト孔8をドラ
イエッチ工程で同時に形成するために素子全体を微細化
するとエミッタコンタクト孔8は狭くなる。そして、エ
ミッタ領域はエミッタコンタクト孔8内のポリシリコン
9の不純物が導入されて形成されるためエミッタ領域の
面積も小さくなる。
れた従来例では、ベース領域5とエミッタ領域10上の
ベースコンタクト孔7、エミッタコンタクト孔8をドラ
イエッチ工程で同時に形成するために素子全体を微細化
するとエミッタコンタクト孔8は狭くなる。そして、エ
ミッタ領域はエミッタコンタクト孔8内のポリシリコン
9の不純物が導入されて形成されるためエミッタ領域の
面積も小さくなる。
【0006】本発明はエミッタコンタクト孔を狭くする
ことなく、実効エミッタ領域の面積を大きくできるバイ
ポーラトランジスタおよびその製造方法を提供すること
を目的とする。
ことなく、実効エミッタ領域の面積を大きくできるバイ
ポーラトランジスタおよびその製造方法を提供すること
を目的とする。
【0007】
【課題を解決するための手段】本発明のバイポーラトラ
ンジスタは、エミッタ領域上に、第1の開口部を有する
第1の絶縁膜と、該第1の開口部上に該第1の開口部よ
り小さい第2の開口部を有する第2の絶縁膜と、が設け
られ、前記第1及び第2の開口部に不純物が導入された
エミッタ電極材料が埋め込まれてなるものである。
ンジスタは、エミッタ領域上に、第1の開口部を有する
第1の絶縁膜と、該第1の開口部上に該第1の開口部よ
り小さい第2の開口部を有する第2の絶縁膜と、が設け
られ、前記第1及び第2の開口部に不純物が導入された
エミッタ電極材料が埋め込まれてなるものである。
【0008】本発明のバイポーラトランジスタの製造方
法は、ベース領域となる半導体領域上に第1の絶縁膜及
び第2の絶縁膜を形成し、前記第2の絶縁膜、又は前記
第1及び第2の絶縁膜を開口して第2の開口部を形成す
る工程と、前記第2の開口部から前記第1の絶縁膜をエ
ッチングして、前記第2の開口部より大きい第1の開口
部を前記第1の絶縁膜に形成する工程と、前記第1及び
第2の開口部に不純物が導入されたエミッタ電極材料を
埋め込み、前記半導体領域に該不純物を導入しエミッタ
領域を形成する工程と、を有するものである。
法は、ベース領域となる半導体領域上に第1の絶縁膜及
び第2の絶縁膜を形成し、前記第2の絶縁膜、又は前記
第1及び第2の絶縁膜を開口して第2の開口部を形成す
る工程と、前記第2の開口部から前記第1の絶縁膜をエ
ッチングして、前記第2の開口部より大きい第1の開口
部を前記第1の絶縁膜に形成する工程と、前記第1及び
第2の開口部に不純物が導入されたエミッタ電極材料を
埋め込み、前記半導体領域に該不純物を導入しエミッタ
領域を形成する工程と、を有するものである。
【0009】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を用いて詳細に説明する。
て図面を用いて詳細に説明する。
【0010】図1は本発明によるバイポーラトランジス
タの一実施形態の構造を示す縦断面図である。半導体基
板をアンチモンや砒素を用いて、抵抗率13mΩ・cm
程度にしたN+基板1上に、エピタキシャル成長により
形成した不純物濃度が5×1015cm-3のコレクタ領域
2が設けられ、コレクタ領域2上に素子分離のための厚
さ1μmの酸化膜3、電極11とエミッタ領域10とベ
ース領域5を分離するための厚さ50nmの酸化膜4、
厚さ150nmの窒化膜6が設けられている。
タの一実施形態の構造を示す縦断面図である。半導体基
板をアンチモンや砒素を用いて、抵抗率13mΩ・cm
程度にしたN+基板1上に、エピタキシャル成長により
形成した不純物濃度が5×1015cm-3のコレクタ領域
2が設けられ、コレクタ領域2上に素子分離のための厚
さ1μmの酸化膜3、電極11とエミッタ領域10とベ
ース領域5を分離するための厚さ50nmの酸化膜4、
厚さ150nmの窒化膜6が設けられている。
【0011】酸化膜4と窒化膜6とは開口されて、ベー
ス領域5と電極11とを接続するための幅0.5μmの
ベースコンタクト孔7、幅0.5μmのコンタクト孔1
2、コンタクト孔12より幅の大きい、たとえば1.2
μmのエミッタコンタクト孔8が設けられている。エミ
ッタコンタクト孔8はエミッタ領域10を形成するため
に砒素を含んだ厚さ150nmのポリシリコン(多結晶
シリコン)9で埋設され、ポリシリコン9上には電極1
1を有する。またベースコンタクト孔7には電極11の
導電材料が埋め込まれている。
ス領域5と電極11とを接続するための幅0.5μmの
ベースコンタクト孔7、幅0.5μmのコンタクト孔1
2、コンタクト孔12より幅の大きい、たとえば1.2
μmのエミッタコンタクト孔8が設けられている。エミ
ッタコンタクト孔8はエミッタ領域10を形成するため
に砒素を含んだ厚さ150nmのポリシリコン(多結晶
シリコン)9で埋設され、ポリシリコン9上には電極1
1を有する。またベースコンタクト孔7には電極11の
導電材料が埋め込まれている。
【0012】次に上記本発明によるバイポーラトランジ
スタの製造方法について説明する。図2〜図8は本発明
の製造方法を示す縦断面図である。
スタの製造方法について説明する。図2〜図8は本発明
の製造方法を示す縦断面図である。
【0013】まず図2に示すように、砒素あるいはアン
チモンを含む抵抗率13mΩ・cmのN+基板1上にエ
ピタキシャル成長によりコレクタ領域2を5×1015c
m-2程度にりんを導入し成長させる。
チモンを含む抵抗率13mΩ・cmのN+基板1上にエ
ピタキシャル成長によりコレクタ領域2を5×1015c
m-2程度にりんを導入し成長させる。
【0014】次に、酸化膜を50nm、窒化膜をCVD
法などで成長し、リソグラフィー工程で素子分離のため
の酸化膜を形成する領域以外の部分に窒化膜を残し、酸
化を行う。続いて窒化膜、酸化膜をウエットエッチング
などにより除去する。これにより図3に示す様に、選択
的に一部分のみに酸化膜3が形成される。
法などで成長し、リソグラフィー工程で素子分離のため
の酸化膜を形成する領域以外の部分に窒化膜を残し、酸
化を行う。続いて窒化膜、酸化膜をウエットエッチング
などにより除去する。これにより図3に示す様に、選択
的に一部分のみに酸化膜3が形成される。
【0015】次に、酸化工程にて酸化膜4を30nm程
度成長し、イオン注入法にてボロンを30keV程度の
加速エネルギーで1×1018cm-3程度のベース領域5
を形成する。この様子を図4に示す。さらに図5に示す
ように、CVD法により窒化膜6を150nm程度形成
する。
度成長し、イオン注入法にてボロンを30keV程度の
加速エネルギーで1×1018cm-3程度のベース領域5
を形成する。この様子を図4に示す。さらに図5に示す
ように、CVD法により窒化膜6を150nm程度形成
する。
【0016】次に、図6に示すように、ベースコンタク
ト孔7、コンタクト孔12をリソグラフィー工程にてレ
ジストをパタンニングし、ドライエッチ法により形成す
る。続いて、図7に示すように、リソグラフィー工程に
てエミッタ領域のコンタクト孔部のみ開口したフォトレ
ジスト13をマスクとして酸化膜をウエットエッチング
しエミッタコンタクト孔8を形成する。
ト孔7、コンタクト孔12をリソグラフィー工程にてレ
ジストをパタンニングし、ドライエッチ法により形成す
る。続いて、図7に示すように、リソグラフィー工程に
てエミッタ領域のコンタクト孔部のみ開口したフォトレ
ジスト13をマスクとして酸化膜をウエットエッチング
しエミッタコンタクト孔8を形成する。
【0017】次に、エミッタ領域を形成するために、砒
素を成長と同時に導入してエミッタ電極材料となるポリ
シリコンを堆積し、その後リソグラフィー工程により、
エミッタ領域10上の部分のみポリシリコン9を残す。
つぎに熱処理工程、たとえば900℃40分程度の押し
込み工程によりエミッタ領域10を形成する。つぎに電
極11をベースコンタクト7上及び、ポリシリコン9上
に形成する。
素を成長と同時に導入してエミッタ電極材料となるポリ
シリコンを堆積し、その後リソグラフィー工程により、
エミッタ領域10上の部分のみポリシリコン9を残す。
つぎに熱処理工程、たとえば900℃40分程度の押し
込み工程によりエミッタ領域10を形成する。つぎに電
極11をベースコンタクト7上及び、ポリシリコン9上
に形成する。
【0018】図10に示した従来例の構造と比較する
と、従来例ではベース領域5とエミッタ領域10上のベ
ースコンタクト孔7、エミッタコンタクト孔8をドライ
エッチ工程で同時に形成するために素子全体を微細化す
るとエミッタコンタクト孔8は狭くなる。たとえば4μ
mピッチでエミッタコンタクト孔を形成したとするとエ
ミッタコンタクト孔は0.5μm程度となる。しかし、
本実施例ではエミッタコンタクト孔は0.5μmより大
きく(例えば1.2μm)することができる。
と、従来例ではベース領域5とエミッタ領域10上のベ
ースコンタクト孔7、エミッタコンタクト孔8をドライ
エッチ工程で同時に形成するために素子全体を微細化す
るとエミッタコンタクト孔8は狭くなる。たとえば4μ
mピッチでエミッタコンタクト孔を形成したとするとエ
ミッタコンタクト孔は0.5μm程度となる。しかし、
本実施例ではエミッタコンタクト孔は0.5μmより大
きく(例えば1.2μm)することができる。
【0019】一般にバイポーラトランジスタの低周波雑
音Sはエミッタ面積に逆比例し、次の式で表される(IE
EE Trans.E.D.Vol.42,NO.4April 1995 Low-Frequency N
oisein Polysilicon Emitter Bipolar Transistors H.
A.W.Markus et al)。
音Sはエミッタ面積に逆比例し、次の式で表される(IE
EE Trans.E.D.Vol.42,NO.4April 1995 Low-Frequency N
oisein Polysilicon Emitter Bipolar Transistors H.
A.W.Markus et al)。
【0020】S∝(IB/AE)k ここでIBはベース電流、AEはエミッタ面積、kは定
数である。エミッタ面積を大きくするための最も簡単な
方法はエミッタフィンガー本数を増加させることであ
る。しかしこの方法ではベース面積も大きくなり、コレ
クタ・ベース間接合容量が増加し、高い発振周波数を得
ることが困難となる。一方、発振周波数を高くするため
にはべース領域を小さくし、コレクタ・ベース間接合容
量を低減することが重要である。しかし、ベース領域を
狭く、すなわち設計ルールを微細化するためにはエミッ
タコンタクト孔を狭くすることとなり、エミッタ面積が
小さくなり低周波雑音を低減できない。このため、発振
周波数を高く保ち、低周波雑音を低減するためにはコン
タクト孔を微細化にしたまま実効エミッタ面積を大きく
することが求められる。
数である。エミッタ面積を大きくするための最も簡単な
方法はエミッタフィンガー本数を増加させることであ
る。しかしこの方法ではベース面積も大きくなり、コレ
クタ・ベース間接合容量が増加し、高い発振周波数を得
ることが困難となる。一方、発振周波数を高くするため
にはべース領域を小さくし、コレクタ・ベース間接合容
量を低減することが重要である。しかし、ベース領域を
狭く、すなわち設計ルールを微細化するためにはエミッ
タコンタクト孔を狭くすることとなり、エミッタ面積が
小さくなり低周波雑音を低減できない。このため、発振
周波数を高く保ち、低周波雑音を低減するためにはコン
タクト孔を微細化にしたまま実効エミッタ面積を大きく
することが求められる。
【0021】本実施例ではコンタクト孔を開口後、エミ
ッタコンタクト孔をウエットエッチにてさらにエッチン
グし、コンタクト孔より広くし、さらに不純物を導入し
ながらポリシリコンを形成し、そのポリシリコンから不
純物を熱拡散させ、エミッタ領域を形成するため設計ル
ールは微細化を保ったまま、実効エミッタ面積を大きく
できる。
ッタコンタクト孔をウエットエッチにてさらにエッチン
グし、コンタクト孔より広くし、さらに不純物を導入し
ながらポリシリコンを形成し、そのポリシリコンから不
純物を熱拡散させ、エミッタ領域を形成するため設計ル
ールは微細化を保ったまま、実効エミッタ面積を大きく
できる。
【0022】なお本実施例では、エミッタポリシリコン
を形成する際に不純物である砒素を同時に導入していた
が、ポロシリコンをCVD法により、形成し、その後砒
素をイオン注入法により導入しても同様な効果が期待で
きる。
を形成する際に不純物である砒素を同時に導入していた
が、ポロシリコンをCVD法により、形成し、その後砒
素をイオン注入法により導入しても同様な効果が期待で
きる。
【0023】図9に実験結果に基づいた例を示す。図9
の横軸は周波数、縦軸は低周波雑音を示す。同図に示す
ように、従来例、たとえばエミッタコンタクトピッチ4
μm、実効エミッタ幅0.6μmの場合の低周波雑音
と、本発明を用いて実行エミッタ幅1.2μmの場合で
は離調周波数1kHzで5dBμVの差が生じる。
の横軸は周波数、縦軸は低周波雑音を示す。同図に示す
ように、従来例、たとえばエミッタコンタクトピッチ4
μm、実効エミッタ幅0.6μmの場合の低周波雑音
と、本発明を用いて実行エミッタ幅1.2μmの場合で
は離調周波数1kHzで5dBμVの差が生じる。
【0024】一般に低周波雑音はトランジスタを発振器
に使用した場合のC/Nに大きく影響し、低周波雑音の
小さいトランジスタを使用することは発振器を設計する
際の重要な点であり、本発明が有効に適用できる。
に使用した場合のC/Nに大きく影響し、低周波雑音の
小さいトランジスタを使用することは発振器を設計する
際の重要な点であり、本発明が有効に適用できる。
【0025】
【発明の効果】以上説明したように、本発明によれば、
設計ルールは微細化を保ったまま、実効エミッタ面積を
大きくできる。
設計ルールは微細化を保ったまま、実効エミッタ面積を
大きくできる。
【図1】本発明によるバイポーラトランジスタの一実施
形態の構造を示す縦断面図である。
形態の構造を示す縦断面図である。
【図2】本発明によるバイポーラトランジスタの製造方
法を示す縦断面図である。
法を示す縦断面図である。
【図3】本発明によるバイポーラトランジスタの製造方
法を示す縦断面図である。
法を示す縦断面図である。
【図4】本発明によるバイポーラトランジスタの製造方
法を示す縦断面図である。
法を示す縦断面図である。
【図5】本発明によるバイポーラトランジスタの製造方
法を示す縦断面図である。
法を示す縦断面図である。
【図6】本発明によるバイポーラトランジスタの製造方
法を示す縦断面図である。
法を示す縦断面図である。
【図7】本発明によるバイポーラトランジスタの製造方
法を示す縦断面図である。
法を示す縦断面図である。
【図8】本発明によるバイポーラトランジスタの製造方
法を示す縦断面図である。
法を示す縦断面図である。
【図9】周波数−低周波雑音を示す特性図である。
【図10】従来例のバイポーラトランジスタの構造を示
す断面図である。
す断面図である。
1 N+基板 2 コレクタ領域 3 酸化膜 4 酸化膜 5 ベース領域 6 窒化膜 7 ベースコンタクト孔 8 エミッタコンタクト孔 9 ポリシリコン 10 エミッタ領域 11 電極 12 コンタクト孔
Claims (7)
- 【請求項1】 エミッタ領域上に、第1の開口部を有す
る第1の絶縁膜と、該第1の開口部上に該第1の開口部
より小さい第2の開口部を有する第2の絶縁膜と、が設
けられ、前記第1及び第2の開口部に不純物が導入され
たエミッタ電極材料が埋め込まれてなるバイポーラトラ
ンジスタ。 - 【請求項2】 請求項1に記載のバイポーラトランジス
タにおいて、前記エミッタ領域は前記エミッタ電極材料
に導入された前記不純物を導入することにより形成され
たものであるバイポーラトランジスタ。 - 【請求項3】 請求項1に記載のバイポーラトランジス
タにおいて、前記第1の絶縁膜は酸化膜、前記第2の絶
縁膜は窒化膜であるバイポーラトランジスタ。 - 【請求項4】 請求項1又は請求項2に記載のバイポー
ラトランジスタにおいて、前記エミッタ電極材料は多結
晶半導体であるバイポーラトランジスタ。 - 【請求項5】 ベース領域となる半導体領域上に第1の
絶縁膜及び第2の絶縁膜を形成し、前記第2の絶縁膜、
又は前記第1及び第2の絶縁膜を開口して第2の開口部
を形成する工程と、 前記第2の開口部から前記第1の絶縁膜をエッチングし
て、前記第2の開口部より大きい第1の開口部を前記第
1の絶縁膜に形成する工程と、 前記第1及び第2の開口部に不純物が導入されたエミッ
タ電極材料を埋め込み、前記半導体領域に該不純物を導
入しエミッタ領域を形成する工程と、 を有するバイポーラトランジスタの製造方法。 - 【請求項6】 請求項5に記載のバイポーラトランジス
タの製造方法において、前記第1の絶縁膜は酸化膜、前
記第2の絶縁膜は窒化膜であるバイポーラトランジスタ
の製造方法。 - 【請求項7】 請求項5に記載のバイポーラトランジス
タの製造方法において、前記エミッタ電極材料は多結晶
半導体であるバイポーラトランジスタの製造方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000150271A JP2001332561A (ja) | 2000-05-22 | 2000-05-22 | バイポーラトランジスタおよびその製造方法 |
EP01112393A EP1160850A3 (en) | 2000-05-22 | 2001-05-21 | Bipolar transistor and method for manufacturing same |
KR10-2001-0027819A KR100396822B1 (ko) | 2000-05-22 | 2001-05-21 | 이미터영역을 형성하기 위해 이미터전극재료로부터불순물들이 도입된 바이폴라트랜지스터 |
US09/862,375 US6504231B2 (en) | 2000-05-22 | 2001-05-22 | Bipolar transistor in which impurities are introduced from emitter electrode material to form emitter region |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000150271A JP2001332561A (ja) | 2000-05-22 | 2000-05-22 | バイポーラトランジスタおよびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001332561A true JP2001332561A (ja) | 2001-11-30 |
Family
ID=18656009
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000150271A Withdrawn JP2001332561A (ja) | 2000-05-22 | 2000-05-22 | バイポーラトランジスタおよびその製造方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US6504231B2 (ja) |
EP (1) | EP1160850A3 (ja) |
JP (1) | JP2001332561A (ja) |
KR (1) | KR100396822B1 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6660607B2 (en) * | 2001-03-30 | 2003-12-09 | International Business Machines Corporation | Method for fabricating heterojunction bipolar transistors |
DE10160829A1 (de) * | 2001-12-11 | 2003-06-26 | Infineon Technologies Ag | Diodenschaltung und Verfahren zum Herstellen einer Diodenschaltung |
WO2005064687A1 (en) * | 2003-12-23 | 2005-07-14 | Koninklijke Philips Electronics N.V. | Semiconductor device comprising a pn-heterojunction |
JP5112648B2 (ja) * | 2006-05-29 | 2013-01-09 | セイコーインスツル株式会社 | 半導体装置 |
CN104659085B (zh) * | 2013-11-21 | 2018-02-06 | 上海华虹宏力半导体制造有限公司 | 硅基npn器件及制造方法 |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS51127682A (en) * | 1975-04-30 | 1976-11-06 | Fujitsu Ltd | Manufacturing process of semiconductor device |
JPS55156370A (en) * | 1979-05-25 | 1980-12-05 | Hitachi Ltd | Manufacture of semiconductor device |
JPS571255A (en) * | 1980-06-03 | 1982-01-06 | Toshiba Corp | Semiconductor device |
US5296391A (en) * | 1982-03-24 | 1994-03-22 | Nec Corporation | Method of manufacturing a bipolar transistor having thin base region |
JPS61164262A (ja) * | 1985-01-17 | 1986-07-24 | Toshiba Corp | 半導体装置 |
US5204276A (en) * | 1988-12-06 | 1993-04-20 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device |
JPH0373541A (ja) * | 1989-08-14 | 1991-03-28 | Nec Corp | 半導体装置の製造方法 |
US5185276A (en) | 1990-01-31 | 1993-02-09 | International Business Machines Corporation | Method for improving low temperature current gain of bipolar transistors |
KR940005731B1 (ko) * | 1991-07-05 | 1994-06-23 | 삼성전자 주식회사 | LGE(Laterally graded emitter) 바이폴라 소자의 제조방법 |
KR940010915B1 (ko) * | 1991-12-24 | 1994-11-19 | 한국전기통신공사 | 동종접합 및 이종접합 쌍극자 트랜지스터 장치의 제조방법 |
JP3156436B2 (ja) | 1993-04-05 | 2001-04-16 | 日本電気株式会社 | ヘテロ接合バイポーラトランジスタ |
JPH07130760A (ja) | 1993-10-28 | 1995-05-19 | Sony Corp | バイポーラトランジスタ及びその製造方法 |
JP2626535B2 (ja) * | 1993-12-28 | 1997-07-02 | 日本電気株式会社 | 半導体装置 |
JP2679647B2 (ja) * | 1994-09-28 | 1997-11-19 | 日本電気株式会社 | 半導体装置 |
JP3190805B2 (ja) | 1995-06-08 | 2001-07-23 | 沖電気工業株式会社 | バイポーラトランジスタの製造方法 |
KR19990004939A (ko) * | 1997-06-30 | 1999-01-25 | 김영환 | 반도체 장치 제조 방법 |
-
2000
- 2000-05-22 JP JP2000150271A patent/JP2001332561A/ja not_active Withdrawn
-
2001
- 2001-05-21 KR KR10-2001-0027819A patent/KR100396822B1/ko not_active IP Right Cessation
- 2001-05-21 EP EP01112393A patent/EP1160850A3/en not_active Withdrawn
- 2001-05-22 US US09/862,375 patent/US6504231B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
KR100396822B1 (ko) | 2003-09-02 |
EP1160850A3 (en) | 2004-01-14 |
KR20010107611A (ko) | 2001-12-07 |
EP1160850A2 (en) | 2001-12-05 |
US20010042900A1 (en) | 2001-11-22 |
US6504231B2 (en) | 2003-01-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3346348B2 (ja) | 半導体装置の製造方法 | |
KR100321889B1 (ko) | 반도체 장치 및 그 제조 방법 | |
JP2001332561A (ja) | バイポーラトランジスタおよびその製造方法 | |
JP2003045884A (ja) | 半導体装置及びその製造方法 | |
JP2006523010A (ja) | バイポーラ半導体構成要素、特にバイポーラ・トランジスタ、および対応するバイポーラ半導体構成要素の製造方法 | |
JPH03201564A (ja) | ラテラル型半導体装置 | |
JP3257523B2 (ja) | 半導体装置の製造方法 | |
KR930010118B1 (ko) | 반도체 장치의 제조방법 | |
JP2697631B2 (ja) | 半導体装置の製造方法 | |
JP3196716B2 (ja) | 半導体装置の製造方法 | |
JPH0271526A (ja) | 半導体集積回路およびその製造方法 | |
JPS60244036A (ja) | 半導体装置とその製造方法 | |
JPS59165435A (ja) | 半導体装置の製造方法 | |
JPH11233523A (ja) | 半導体装置およびその製造方法 | |
JPH10256389A (ja) | 半導体装置の製造方法 | |
JPH0575033A (ja) | 半導体集積回路装置およびその製造方法 | |
JP2002208597A (ja) | バイポーラトランジスタ及びバイポーラトランジスタの製造方法 | |
JP2003303828A (ja) | 半導体装置及びその製造方法 | |
JPH0567623A (ja) | 半導体装置の製造方法 | |
JPS6129171A (ja) | 半導体装置の製造方法 | |
JPH05102171A (ja) | 半導体装置およびその製造方法 | |
JP2003124337A (ja) | 半導体装置及びその製造方法 | |
JPH03155155A (ja) | Mis容量素子を組込んだ半導体集積回路の製造方法 | |
JPH11243094A (ja) | 半導体装置の製造方法 | |
JPH06188252A (ja) | バイポーラトランジスタの製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20040402 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20060425 |
|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20070807 |