JP2001326670A - 情報処理装置およびそれを利用したブリッジ - Google Patents

情報処理装置およびそれを利用したブリッジ

Info

Publication number
JP2001326670A
JP2001326670A JP2000143638A JP2000143638A JP2001326670A JP 2001326670 A JP2001326670 A JP 2001326670A JP 2000143638 A JP2000143638 A JP 2000143638A JP 2000143638 A JP2000143638 A JP 2000143638A JP 2001326670 A JP2001326670 A JP 2001326670A
Authority
JP
Japan
Prior art keywords
data
reception
bus
isochronous
packet
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2000143638A
Other languages
English (en)
Inventor
Yoshikatsu Niwa
義勝 丹羽
Takashi Akai
隆志 赤井
Shinya Masunaga
慎哉 桝永
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP2000143638A priority Critical patent/JP2001326670A/ja
Priority to TW090111160A priority patent/TW519822B/zh
Priority to EP01304232A priority patent/EP1156423A2/en
Priority to US09/854,709 priority patent/US20010044861A1/en
Priority to CN01119002.7A priority patent/CN1332415A/zh
Publication of JP2001326670A publication Critical patent/JP2001326670A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
    • H04L12/46—Interconnection of networks
    • H04L12/4604—LAN interconnection over a backbone network, e.g. Internet, Frame Relay
    • H04L12/462—LAN interconnection over a bridge based backbone
    • H04L12/4625—Single bridge functionality, e.g. connection of two networks over a single bridge
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
    • H04L9/40—Network security protocols
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L61/00—Network arrangements, protocols or services for addressing or naming
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L2101/00—Indexing scheme associated with group H04L61/00
    • H04L2101/60—Types of network addresses
    • H04L2101/604—Address structures or formats
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L69/00—Network arrangements, protocols or services independent of the application payload and not provided for in the other groups of this subclass
    • H04L69/30—Definitions, standards or architectural aspects of layered protocol stacks
    • H04L69/32—Architecture of open systems interconnection [OSI] 7-layer type protocol stacks, e.g. the interfaces between the data link level and the physical level
    • H04L69/322—Intralayer communication protocols among peer entities or protocol data unit [PDU] definitions
    • H04L69/324—Intralayer communication protocols among peer entities or protocol data unit [PDU] definitions in the data link layer [OSI layer 2], e.g. HDLC

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Computer Security & Cryptography (AREA)
  • Information Transfer Systems (AREA)
  • Small-Scale Networks (AREA)
  • Computer And Data Communications (AREA)
  • Communication Control (AREA)
  • Bus Control (AREA)

Abstract

(57)【要約】 【課題】1394ブリッジを通じてアイソクロナス通信を行
う際に、アイソクロナス・データの転送処理の効率化を
図る。 【解決手段】1394OHCI部１２４ａのアイソクロナス受信
用コンテキストコントロール・レジスタのフォワードス
トリーム・ビットを“１”にセットし、メモリ１１２に
格納する各アイソクロナスチャネルの受信データを、送
信データと同じヘッダ情報を持つように共通化する。Ｃ
ＰＵ１１１は、1394OHCI部１２４ｂのアイソクロナス送
信用コンテキストコントロール・レジスタのフォワード
ストリーム・ビットが“１”であることを確認し、メモ
リ１１２に格納されている各チャネルの送信すべきデー
タより、受信時にのみ必要な情報（時間情報及び受信状
態を示す情報）を削除するだけで、データの加工処理を
することなく、各アイソクロナスチャネルの送信データ
を作成できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、情報処理装置お
よびそれを利用したブリッジに関する。詳しくは、複数
チャネルのデータの送信を単一のＤＭＡチャネルで制御
することによって、複数チャネルの例えばアイソクロナ
スデータを効率的に処理できるようにした情報処理装置
等に係るものである。また、データ転送時における受信
時のデータフォーマットと送信時のデータフォーマット
を共通化することによって、例えばアイソクロナスデー
タの転送時における処理を効率的に行い得るようにした
情報処理装置等に係るものである。
【０００２】
【従来の技術】マルチメディア・データ伝送のためのイ
ンタフェースを目的とし、高速データ伝送、リアルタイ
ム転送をサポートしたインタフェース規格として、IEEE
1394-1995ハイ・パフォーマンス・シリアル・バス規格
（以下、「IEEE1394規格」という）が知られている。
【０００３】このIEEE1394規格では、100Mbps(98.304Mb
ps)，200Mbps(196.608Mbps)，400Mbps(393.216Mbps)で
のデータ転送速度が規定されており、上位転送速度を持
つ1394ポートは、その下位スピードとの互換性を保持す
るように規定されている。これにより、100Mbps，200Mb
ps，400Mbpsのデータ転送速度が同一ネットワーク上で
混在可能になっている。
【０００４】また、IEEE1394規格では、図２１に示すよ
うに、転送データがデータとその信号を補うストローブ
の２信号に変換されており、この２信号の排他的論理和
をとることによりクロックを生成することができるよう
にしたDS-Link(Data/StrobeLink)符号化方式の転送フォ
ーマットが採用されている。また、IEEE1394規格では、
図２２の断面図にケーブル構造を示すように、第１のシ
ールド層２０１でシールドされた２組のツイストペア線
（信号線）２０２と電源線２０３を束ねたケーブル全体
をさらに第２のシールド層２０４でシールドした構造の
ケーブル２００が規定されている。
【０００５】図２３は、IEEE1394規格を採用したネット
ワークの構成例を示している。ワークステーション１
０、パーソナルコンピュータ１１、ハードディスクドラ
イブ１２、ＣＤ−ＲＯＭドライブ１３、カメラ１４、プ
リンタ１５およびスキャナ１６はIEEE1394ノードであ
り、互いにIEEE1394バス２０を使用して接続されてい
る。IEEE1394 規格における接続方式には、ディジチェ
ーンとノード分岐の２種類の方式がある。ディジチェー
ン方式では、最大１６ノード（1394ポートを持つ機器）
を接続でき、そのノード間の最長距離が４．５ｍとなっ
ている。図２３に示すように、ノード分岐を併用するこ
とにより、規格最大の６３ノードまで接続できる。
【０００６】また、IEEE1394規格では、上述のような構
造のケーブルの抜き差しを機器が動作している状態、す
なわち電源の入っている状態で行うことができ、ノード
の追加または削除が行われた時点で、1394ネットワーク
の再構成を行うようになっている。このとき、接続され
たノードの機器を自動的に認識することができ、接続さ
れた機器のＩＤや配置はインタフェース上で管理され
る。
【０００７】図２４は、このIEEE1394規格に準拠したイ
ンタフェースの構成要素とプロトコル・アーキテクチャ
を示している。ここで、IEEE1394のインターフェース
は、ハードウエアとファームウエアに分けることができ
る。
【０００８】ハードウエアは、フィジカル・レイヤ（物
理層：ＰＨＹ）およびリンク・レイヤ（リンク層）から
構成される。フィジカル・レイヤでは、直接IEEE1394規
格の信号をドライブする。リンク・レイヤはホスト・イ
ンターフェースとフィジカル・レイヤのインターフェー
スを備える。
【０００９】ファームウエアは、IEEE1394規格に準拠し
たインターフェースに対して実際のオペレーションを行
う管理ドライバからなるトランザクション・レイヤと、
ＳＢＭ（Serial Bus Management）と呼ばれるIEEE1394
規格に準拠したネットワーク管理用のドライバからなる
マネージメント・レイヤとから構成される。
【００１０】さらに、アプリケーション・レイヤは、ユ
ーザの使用しているソフトウエアとトランザクション・
レイヤやマネージメント・レイヤをインターフェースす
る管理ソフトウエアからなる。
【００１１】IEEE1394規格では、ネットワーク内で行わ
れる転送動作をサブアクションと呼び、次の２種類のサ
ブアクションが規定されている。すなわち、２つのサブ
アクションとして、「アシンクロナス(asynchronous)」
と呼ばれる非同期転送モードおよび「アイソクロナス(i
sochronous)」と呼ばれる転送帯域を保証したリアルタ
イム転送モードが定義されている。また、さらに各サブ
アクションは、それぞれ次の３つのパートに分かれてお
り、 「アービトレーション」 「パケット・トランスミッション」 「アクノリッジメント」 と呼ばれる転送状態をとる。なお、「アイソクロナス」
モードには、「アクノリッジメント」は省略されてい
る。
【００１２】アシンクロナス・サブアクションでは、非
同期転送を行う。この転送モードにおける時間的な遷移
状態を示す図２５において、最初のサブアクション・ギ
ャップは、バスのアイドル状態を示している。このサブ
アクション・ギャップの時間をモニタすることにより、
直前の転送が終わり、新たな転送が可能か否か判断す
る。
【００１３】そして、一定時間以上のアイドル状態が続
くと、転送を希望するノードはバスを使用できると判断
して、バスの制御権を獲得するためにアービトレーショ
ンを実行する。実際にバスの停止の判断は、図２６
（ａ）、（ｂ）に示すように、ルートに位置するノード
Ａが行う。このアービトレーションでバスの制御権を得
たノードは、次にデータの転送すなわちパケット・トラ
ンスミッションを実行する。データ転送後、受信したノ
ードは、その転送されたデータに対して、その受信結果
に応じたａｃｋ（受信確認用返送コード）の返送によっ
て応答するアクノリッジメントを実行する。このアクノ
リッジメントの実行により、送信ノードおよび受信ノー
ドともに、転送が正常に行われたことを上記ａｃｋの内
容によって確認することができる。その後、再びサブア
クション・ギャップ、すなわちバスのアイドル状態に戻
り、上記転送動作が繰り返される。
【００１４】また、アイソクロナス・サブアクションで
は、基本的には非同期転送と同様な構造の転送を行うの
であるが、図２７に示すように、アシンクロナス・サブ
アクションでの非同期転送よりも優先的に実行される。
このアイソクロナス・サブアクションにおけるアイソク
ロナス転送は、約８ｋＨｚ毎にルートノードから発行さ
れるサイクルスタートパケットに続いて行われ、アシン
クロナス・サブアクションでの非同期転送よりも優先し
て実行される。これにより、転送帯域を保証した転送モ
ードとなり、リアルタイム・データの転送を実現する。
【００１５】同時に、複数ノードでリアルタイム・デー
タのアイソクロナス転送を行う場合には、その転送デー
タには内容（発信ノード）を区別するためのチャンネル
ＩＤを設定して、必要なリアルタイム・データだけを受
け取るようにする。
【００１６】ＩＥＥＥ１３９４規格のアドレス空間は、
図２８に示すような構成となっている。これは、６４ビ
ット固定アドレッシングのＩＳＯ／ＩＥＣ１３２１３規
格にて定義されているＣＳＲアーキテクチャ（以下、
「ＣＳＲアーキテクチャ」という）に従っている。図示
のように、各アドレスの上位１６ビットはノードＩＤを
表し、ノードにアドレス空間を提供する。ノードＩＤ
は、１０ビットのバス番号と６ビットのノード番号に分
割され、上位１０ビットでバスＩＤを指定し、下位６ビ
ットでフィジカルＩＤ（狭義のノードＩＤ）を指定す
る。バスＩＤもフィジカルＩＤも全ビットが１となる値
を特別な目的で使用するので、このアドレッシング方法
は１０２３個のバスと各々６３個の個別アドレス指定可
能なノードを提供している。
【００１７】また、IEEE1394規格のインタフェース装置
において、レジスタ構成やデータ構造等、実装方法を共
通化するために1394 Open Host Controller Interface
（以下、「1394OHCI」という）というものが定義されて
いる。この規格には、高速転送を行うためのＤＭＡ(Dir
ect Memory Access)部やホストインタフェースに関する
記述も併せて定義されている。
【００１８】1394OHCIでは、アシンクロナス転送と呼ば
れる非同期式の転送手段とアイソクロナス転送と呼ばれ
る同期式の転送手法双方に対応している。アシンクロナ
ス転送においては、IEEE1394規格に定められている全て
のリクエスト／レスポンスに対応しており、ＤＭＡ転送
を用いることにより、ホストメモリからデータを読み出
してパケット送信を行うことができ、またパケット受信
時にはホストメモリ上にデータを書き込むことができ
る。
【００１９】アイソクロナス転送においては、送信、受
信それぞれにＤＭＡコントローラが実装されており、最
小４チャネルから最大３２チャネルのＤＭＡチャネルを
コントロールすることができる。
【００２０】これらのＤＭＡをコントロールする手法と
して、コンテキスト・プログラムが用いられている。コ
ンテキスト・プログラムはソフトウェアによってメモリ
上に用意された複数のディスクリプタからなり、ディス
クリプタの内容に従ってＤＭＡ転送が行われることにな
る。
【００２１】また、IEEE1394規格に定義されているサイ
クル・マスターの機能も装備されている。1394OHCI内部
にサイクル・タイマーとカウンタを実装しており、サイ
クル・スタート・パケットを送信することが可能となっ
ている。
【００２２】図２９は、1394OHCIのハードウェア構成を
示している。1394OHCI部３０は、IEEE1394規格に準拠し
たフィジカル・レイヤおよびリンク・レイヤ（以下、
「1394Link and PHY部」とする）とホストバスとのイン
タフェース部分に配置される、ファイフォ（FIFO：firs
t-in first-out)部、ＤＭＡ転送を制御するＤＭＡコン
トローラ部およびホストバス・インタフェース部からな
っている。ファイフォ(FIFO)部は、パケットデータの種
別に応じて細かく分類がなされている。また、ＤＭＡコ
ントローラ部も、ファイフォ部の種別に対応する形で複
数のＤＭＡコンテキストが用意されており、コンテキス
ト・プログラムによって動作制御が行われている。
【００２３】アシンクロナス・データおよびアイソクロ
ナス・データの受信時、1394Link and PHY部で受信され
たデータパケットは、パケットの種別に応じて適正に選
択され、ファイフォ部に送られる。ファイフォ部に送ら
れてきたデータは、ＤＭＡコントローラ部の対応するＤ
ＭＡコンテキストを介してホストバス・インタフェース
部に送信され、ホストバスに転送される。
【００２４】また、アシンクロナス・データおよびアイ
ソクロナス・データの送信時、データパケットは、ホス
トバス・インタフェース部を通じ、データパケットの種
別に対応したＤＭＡコンテキストに従って対応するファ
イフォ部に送信され、1394Link and PHY部からIEEE1394
バスにパケット送信がなされる。
【００２５】ここで、1394OHCIにて定義されているレジ
スタ空間について説明する。図３０、図３１は、レジス
タ構成を示している。ホストバスのある空間に図示のレ
ジスタをマッピングすることによって、ホストバスから
のアクセスが可能となる。レジスタの内容としては、詳
細説明は省略するが、アイソクロナス転送に関する設定
部、アシンクロナス転送に関する設定部、割り込みに関
する設定部、その他のIEEE1394規格に関する設定部等に
大別される。
【００２６】また、IEEE1394規格では、ネットワークを
構成する場合に、接続台数、ホップ数、伝送帯域などの
制限により規模や扱いやすさの面でいろいろな制約を受
けてしまうという事実がある。これらの制限を緩和し、
ネットワーク規模を拡張していくための手法として、13
94バスブリッジの規格化が現在行われている。
【００２７】IEEE1394規格で採用しているステータス・
コントロール・レジスタでは、１０ビットのバス番号フ
ィールドと６ビットのノード番号フィールドが定義され
ている。ノード番号フィールドによって表される１バス
内６３ノードの挙動について規格化されているのがIEEE
1394規格となる。これに対し、１０ビットのバス番号フ
ィールドを用い、このフィールドに番号を割り当てるこ
とによって最大１０２３バスへの拡張が可能となるわけ
であるが、このような1394ネットワーク全体についての
プロトコルを規格化しようというのが1394バスブリッジ
規格である。
【００２８】1394 ブリッジはバスを跨いでデータを伝
播させる機能を持っており、各バス間には1394ブリッジ
が存在しなければならない。1394ブリッジは、ポータル
と呼ばれるノード２つが一組となって構成される。各ポ
ータルは、自らが接続されているバスともう一つのポー
タルが接続されているバスの双方についての処理を行
う。
【００２９】このような1394ブリッジを用いた1394ネッ
トワークは、図３２に示すように、構成される。バス間
を接続している円の部分が1394ブリッジでそれぞれ半円
の部分がポータルとなっている。また、図３３に示すよ
うに、1394ブリッジを用いたバス間接続を併用すること
で、規格最大の１０２３バスまで接続することができ
る。
【００３０】
【発明が解決しようとする課題】上述の1394OHCIにおい
て、現在の仕様ではIEEE1394規格のみに対応しており、
1394ブリッジに対応し、ブリッジポータルとして機能す
るための考慮がなされていなかった。
【００３１】また、1394OHCIの現状仕様では、複数チャ
ネルのアイソクロナス・データをまとめて受信する“マ
ルチ・アイソクロナス受信モード”は定義されている
が、複数チャネルのアイソクロナス・データをまとめて
送信する“マルチ・アイソクロナス送信モード”につい
ては定義されていなかった。つまり、複数チャネルのア
イソクロナス・データを送信することに関しては、あま
り考慮がなされていなかった。
【００３２】よって、1394OHCIなどを用いて、1394ブリ
ッジ・ポータルとしての機能を実現させ、リモート・バ
スへのアイソクロナス・データの転送を行う場合、複数
チャネルのアイソクロナス・データを扱う際には、チャ
ネルの数だけＤＭＡコンテキストによる転送処理が必要
となり、処理の負荷が増大してしまうという問題点があ
った。
【００３３】また、受信したアイソクロナス・データを
他のバスに転送する場合、受信データパケットの内容と
送信データパケットの内容が異なっているため、一旦受
信したデータを送信用に加工する必要があるという問題
点あった。
【００３４】この発明は、複数チャネルの例えばアイソ
クロナスデータを効率的に処理できるようにした情報処
理装置等を提供することを目的とする。また、この発明
は、例えばアイソクロナスデータの転送時における処理
を効率的に行い得る情報処理装置等を提供することを目
的とする。
【００３５】
【課題を解決するための手段】この発明に係る情報処理
装置は、複数チャネルのデータを混在して記憶し、単一
のＤＭＡチャネルで制御可能な記憶手段と、複数のチャ
ネルのうち送出すべきチャネルを指定するチャネル指定
手段と、このチャネル指定手段で指定されたチャネルの
データを、記憶手段より、単一のＤＭＡチャネルで制御
して出力するデータ出力手段とを備えるものである。
【００３６】また、この発明に係る情報処理装置は、ホ
ストバスに接続される1394オープン・ホスト・コントロ
ーラ・インタフェース部と、ホストバスに接続され、複
数チャネルのデータを混在して記憶し、上記インタフェ
ース部の単一のＤＭＡチャネルで制御可能な記憶手段
と、IEEE1394バスに接続される物理層部と、この物理層
部と上記インタフェース部との間に挿入されるリンク層
部とを備えるものである。そして、上記インタフェース
部は、複数のチャネルのうち送出すべきチャネルを指定
するチャネル指定手段と、チャネル指定手段で指定され
たチャネルのデータを、記憶手段より、単一のＤＭＡチ
ャネルで制御して出力するデータ出力手段と有するもの
である。
【００３７】この発明においては、ホストバスには例え
ば1394オープン・ホスト・コントローラ・インタフェー
ス部の単一のＤＭＡチャネルで制御可能な記憶手段が接
続されており、この記憶手段には複数チャネルの例えば
アイソクロナス・データが混在して記憶される。また、
例えば上記インタフェース部のチャネル指定手段で、複
数チャネルより送出すべきチャネルが指定される。デー
タ送出時には、指定されたチャネルのデータが、記憶手
段より、例えばインタフェース部の単一のＤＭＡチャネ
ルで制御されて出力される。このように、複数チャネル
のデータの送信を単一のＤＭＡチャネルで制御でき、複
数チャネルの例えばアイソクロナス・データの処理の効
率的化が図られる。
【００３８】また、この発明に係る情報処理装置は、第
１の転送パケットを受信するパケット受信手段と、この
パケット受信手段で受信された第１の転送パケットより
受信データを作成する受信データ作成手段と、この受信
データ作成手段で作成された受信データより、この受信
データと同じヘッダ情報を持つ送信データを作成する送
信データ作成手段と、送信データ作成手段で作成された
送信データより第２の転送パケットを作成して送信する
パケット送信手段とを備えるものである。
【００３９】また、この発明に係るブリッジは、第１の
バスと第２のバスとを接続するブリッジであって、第１
のバスより第１の転送パケットを受信するパケット受信
手段と、このパケット受信手段で受信された第１の転送
パケットより受信データを作成する受信データ作成手段
と、この受信データ作成手段で作成された受信データよ
り、この受信データと同じヘッダ情報を持つ送信データ
を作成する送信データ作成手段と、この送信データ作成
手段で作成された送信データより第２の転送パケットを
作成して第２のバスに送信するパケット送信手段とを備
えるものである。
【００４０】また、この発明に係るブリッジは、第１の
IEEE1394バスに接続される第１のブリッジポータルと、
第２のIEEE1394バスに接続される第２のブリッジポータ
ルとを有し、第１のIEEE1394バスと第２のIEEE1394バス
とを接続するブリッジであって、第１のブリッジポータ
ルは、第１のIEEE1394バスに接続される第１の物理層部
と、ホストバスに接続される第１の1394オープン・ホス
ト・コントローラ・インタフェース部と、第１の物理層
部と上記第１のインタフェース部との間に挿入される第
１のリンク層部とからなり、第２のブリッジポータル
は、第２のIEEE1394バスに接続される第２の物理層部
と、ホストバスに接続される第２の1394オープン・ホス
ト・コントローラ・インタフェース部と、第２の物理層
部と上記第２のインタフェース部との間に挿入される第
２のリンク層部とからなるものである。
【００４１】そして、第１のブリッジポータル側では、
第１のIEEE1394バスから第１の物理層部で受信した第１
の転送パケットより、第１のリンク層部で受信データを
作成し、この受信データを上記第１のインタフェース部
を介してホストバスに送り、第２のブリッジポータル側
では、ホストバスより第２のインタフェース部を介して
受信データと同じヘッダ情報を持つ送信データをリンク
層部に転送し、このリンク層部で送信データより第２の
転送パケットを作成し、この第２の転送パケットを第２
の物理層部を介して第２のIEEE1394バスに送るものであ
る。
【００４２】この発明において、第１のブリッジポータ
ルの第１の物理層部では、第１のIEEE1394バスより第１
の転送パケット、例えばアイソクロナス・データパケッ
トが受信され、この第１の転送パケットは第１のリンク
層部に転送される。第１のリンク層部では、この第１の
転送パケットより、ヘッダＣＲＣやデータＣＲＣ等が除
去され、また必要な情報が付加されることで、受信デー
タが作成される。この受信データは、後述する送信デー
タ作成手段で作成される送信データと同じヘッダ情報を
持つようにされる。
【００４３】また、ホストバスより第２のブリッジポー
タルに送信データが送られる。この送信データは、ホス
トバスに接続された送信データ作成手段によって作成さ
れる。例えば、受信データは受信時のみに必要な情報を
含み、送信データ作成手段は受信データよりその受信時
のみに必要な情報を削除することで送信データを作成す
る。これにより、受信データと送信データとは、同じヘ
ッダ情報を持つものとなる。
【００４４】この送信データは第２のブリッジポータル
の第２のリンク層部に転送される。第２のリンク層部で
は、この送信データにヘッダＣＲＣやデータＣＲＣ等が
付加されて第２の転送パケットが作成され、この第２の
転送パケットは第２の物理層部を介して第２のIEEE1394
バスに送られる。
【００４５】このように受信データと送信データとが同
じヘッダ情報を持つようにしてデータフォーマットを共
通化したため、例えば受信データより送信データを得る
ための処理では、受信データより受信時のみに必要な情
報を削除するだけで送信データを得ることが可能とな
る。これにより、例えばアイソクロナスデータの転送時
における処理の効率化が図られる。
【００４６】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態を説明する。図１は、1394ブリッジを用い
た1394ネットワークの構成例を示している。このネット
ワークは、1394バス（Bus #1）１０１と、1394バス（Bu
s #2）１０２と、1394ブリッジ１０３と、1394バス１０
１に接続されているノード１０４，１０５と、1394バス
１０２に接続されているノード１０６とから構成されて
いる。ここで、1394ブリッジ１０３は、２つのブリッジ
ポータル１０３ａ，１０３ｂが一組となって構成されて
いる。これらブリッジポータル１０３ａ，１０３ｂもノ
ードとして存在しており、ブリッジポータル１０３ａは
1394バス１０１に接続され、ブリッジポータル１０３ｂ
は1394バス１０２に接続されている。
【００４７】本実施の形態において、ブリッジポータル
１０３ａ，１０３ｂは、それぞれ1394OHCIを用いたIEEE
1394ディジタルシリアルデータのインタフェース装置を
備えている。図２は、1394ブリッジ１０３の詳細構成を
示している。
【００４８】この1394ブリッジ１０３は、制御用のＣＰ
Ｕ（Central Processing Unit）１１１と、メモリ１１
２と、ホストバス１１３と、ブリッジポータル１０３ａ
と、ブリッジポータル１０３ｂとを備えている。
【００４９】ブリッジポータル１０３ａは、ホストバス
・インタフェース部１２１ａ、ＤＭＡコントローラ部１
２２ａおよびファイフォ（FIFO）部１２３ａからなる13
94OHCI部１２４ａと、リンク層(Link)部１２５ａと、物
理層（PHY)部１２６ａとを有している。同様に、ブリッ
ジポータル１０３ｂは、ホストバス・インタフェース部
１２１ｂ、ＤＭＡコントローラ部１２２ｂおよびファイ
フォ（FIFO）部１２３ｂからなる1394OHCI部１２４ｂ
と、リンク層(Link)部１２５ｂと、物理層（PHY)部１２
６ｂとを有している。1394OHCI部１２４ａ，１２４ｂの
ハードウェア構成は、上述の図２９に示したと同様とさ
れている。
【００５０】上述したように、1394OHCIにおいてはアイ
ソクロナス送受信を行うことが可能となっている。ここ
で、1394OHCIにおけるアイソクロナス受信の手法につい
て説明する。
【００５１】1394OHCIでは、アイソクロナス受信を行う
ためのＤＭＡコンテキストが定義されており、コンテキ
ストの数は、最小４個から最大３２個となっている。コ
ンテキストを制御するためのコンテキスト・プログラム
はディスクリプタの集まりからなり、ホスト側が用意し
た受信バッファ（データバッファ）のアドレスは、この
ディスクリプタ中に設定される。また、受信チャネルな
どの受信モードの設定や、受信スタートの操作などは、
1394OHCI上に用意されているコンテキストを制御するた
めのレジスタを用いて行われる。ホスト側が作成したデ
ィスクリプタのアドレスなどもレジスタに設定される。
図３は、上述した処理の概要を示している。
【００５２】図４は、アイソクロナス受信用のコンテキ
ストコントロール・レジスタのフォーマットを示してい
る。このレジスタは、受信に関する各種設定を行うと共
に、挙動をコントロールするためのビットを含んでい
る。このレジスタは、バッファフィルビット(bufferFil
l)、アイソヘッダビット(isoHeader)、サイクルマッチ
イネーブルビット(cycleMatchEnable)、マルチチャネル
ビット(multiChanMode)、ランビット(run)、ウェイクビ
ット(wake)、デッドビット(dead)、アクティブビット(a
ctiv)、スピードフィールド(spd)、イベントコードフィ
ールド(event code)を備えている。
【００５３】バッファフィルビット(bufferFill)は、受
信方法についての設定を行うビットである。受信方法に
は２種類があり、データパケットの大きさに関係なく、
指定したバッファがいっぱいになった時点で次のバッフ
ァにデータを取り込む“バッファフィル・モード”と、
受信したデータパケット毎に別々のバッファに取り込む
“パケット・バー・バッファ・モード”の２つである。
バッファフィルビットが“１”にセットされているとき
には、“バッファフィル・モード”での処理となる。こ
の処理の詳細については、後述する。
【００５４】アイソヘッダビット(isoHeader)は、受信
時のアイソクロナス・ヘッダについての処理を判別す
る。このビットが“１”にセットされているときは、受
信バッファにアイソクロナス・ヘッダも含めて取り込
み、一方このビットが“０”にセットされているとき
は、受信バッファにアイソクロナス・データのみを取り
込む。
【００５５】サイクルマッチイネーブルビット(cycleMa
tchEnable)は、受信時のトリガー条件を指定するビット
になる。このビットが“１”にセットされているときに
は、1394バス上のサイクルタイマが指定された値になっ
たサイクルからアイソクロナス・データの受信を開始す
る。一方、このビットが“０”にセットされているとき
には、受信スタートした時点からすぐに受信を開始す
る。
【００５６】マルチチャネルビット(multiChanMode)
は、複数のアイソクロナス・チャネルを一つのＤＭＡコ
ンテキストで処理するための設定を行うビットである。
通常のモードでは、アイソクロナス・チャネル一つにつ
き一つのＤＭＡコンテキストを使用して受信を行う。し
かし、このマルチチャネルビットを“１”にセットして
おくことによって、マルチチャネル・モードとなって、
複数のアイソクロナス・チャネルを同時に受信できる。
その場合には、同一のバッファに、受信した順に従って
アイソクロナス・データが格納されることになる。
【００５７】このモードを使用する場合、受信すべきチ
ャネルの指定を行わなければならない。その指定を行う
のが、チャネルマスク・レジスタになる。図５は、チャ
ネルマスク・レジスタのフォーマットを示している。レ
ジスタ中のアイソクロナス・チャネルに対応するビット
を“１”にセットすることによって、そのチャネルのデ
ータ受信が可能となる。
【００５８】ランビット(run)は、受信開始のトリガー
となるビットである。ソフトウェアからこのビットに対
して“１”が書き込まれると、1394OHCIは、指定されて
いる条件に従ってデータの受信を開始する ウェイクビット(wake)は、ハードウェアとソフトウェア
の間で簡単なセマフォを行うために用いられる。アイソ
クロナス受信時には、受信したデータを格納するための
バッファを随時追加していかなければならない。バッフ
ァの追加はソフトウェアが行うわけであるが、その際に
ハードウェアに対して付加したことを通知する手段が必
要となる。その役割を果たすのが、このビットとなる。
ハードウェアは、ウェイクビットが“１”にセットされ
たことを知ると、新たにバッファが付加されたことを認
識し、必要な処理を行うことになる。
【００５９】デッドビット(dead)は、ハードウェアによ
ってセットされるビットである。何らかの障害によって
受信が中断されたときに、このビットが“１”にセット
される。
【００６０】アクティブビット(activ)も、ハードウェ
アによってセットされる。このビットは、アイソクロナ
ス受信が行われている間、“１”にセットされている。
【００６１】スピードフィールド(spd)は、受信したア
イソクロナス・データのスピードを示す。また、イベン
トコードフィールド(event code)は、受信の結果を通知
するためのフィールドであり、ハードウェアによってセ
ットされる。エラー等が生じた際など、エラー種別に対
応したエラーコードがセットされる。ソフトウェア側
は、どのようなエラーが発生したかについて、コードを
参照して原因を認識することが可能となる。
【００６２】1394OHCIを用いてアイソクロナス受信を行
う際、受信したデータを格納するバッファの指定などを
するためにディスクリプタが必要となる。このディスク
リプタには、受信するデータの種類や、受信方法の指
定、また受信データを格納するバッファのアドレスな
ど、コンテキスト・プログラムに必要なパラメータが含
まれている。このディスクリプタはソフトウェアによっ
て作成され、その先頭アドレスを、図６に示すアイソク
ロナス受信用のコマンドポインタ・レジスタにセットす
ることによって、ハードウェアからの参照が可能とな
る。
【００６３】図７は、ここで用いられるディスクリプタ
のフォーマットを示している。このディスクリプタの各
フィールドの詳細については説明を省略する。このディ
スクリプタのデータアドレスフィールドにセットされて
いるのが、受信データを格納するバッファのアドレスに
なる。
【００６４】また、上述したように、アイソクロナス受
信においては、指定したバッファがいっぱいになった時
点で次のバッファにデータを取り込む“バッファフィル
・モード”と、受信したデータパケット毎に別々のバッ
ファに取り込む“パケット・パー・バッファ・モード”
の２種類のモードがあるが、図８および図９は、それぞ
れにおけるアイソクロナス受信の流れを示している。
【００６５】マルチチャネル・モードの際には、上述の
２種類のうち“バッファフィル・モード”が用いられ
る。図８に示すように、このマルチチャネル・モードで
は、複数チャネルのアイソクロナス・データが、各サイ
クル毎に順次バッファに取り込まれることになる。
【００６６】図１０は、バッファに取り込まれる各チャ
ネルの受信データのフォーマットを示している。このフ
ォーマットは、アイソクロナス・ヘッダ付きで取り込ん
だ場合である。この受信データは、データ長(dataLengt
h)、アイソクロナスデータのフォーマットタグ(tag)、
アイソクロナスチャネル(chaNum)、トランザクションコ
ード(tCode)、同期化コード(sy)からなるヘッダ情報
と、アイソクロナスデータ(isochronous data)と、さら
に受信時の時間情報(timeStamp)および受信状態を示す
情報(xferStatus)とからなっている。
【００６７】ここで、データ長(dataLength)は、アイソ
クロナスデータの長さを示している。また、アイソクロ
ナスデータが４バイト単位でない場合には、パディング
(padding)が追加される。パディングの値は“０”であ
る。なお、図１１は、IEEE1394バスで転送されるアイソ
クロナス・データパケットのフォーマットを示してい
る。これより明らかなように、図１０に示す受信データ
のヘッダ情報およびアイソクロナスデータは、図１１に
示すアイソクロナス・パケットよりヘッダＣＲＣおよび
データＣＲＣが除去されたものとなる。
【００６８】マルチチャネル・モードの際には、必ず図
１０に示すフォーマットが用いられる。この他に、アイ
ソクロナス・データのみを受信し、アイソクロナス・ヘ
ッダを取り込まない場合も定義されているが、ここでは
説明を省略する。
【００６９】次に、1394OHCIでのアイソクロナス送信の
手法について説明する。1394OHCIでは、アイソクロナス
送信を行うためのＤＭＡコンテキストが定義されてお
り、コンテキストの数は、最小４個から最大３２個とな
っている。処理の手法については、上述したアイソクロ
ナス受信の場合と同様であり、図３に示すような形とな
っている。
【００７０】図１２は、アイソクロナス送信用のコンテ
キストコントロール・レジスタのフォーマットを示して
いる。このレジスタは、送信に関する各種設定を行うと
共に、挙動をコントロールするためのビットを含んでい
る。このレジスタは、サイクルマッチイネーブルビット
(cycleMatchEnable)、サイクルマッチフィールド（cycl
eMatch)を備えており、送信スタートのタイミングを制
御することが可能となっている。サイクルマッチイネー
ブルビットが“１”にセットされている場合、サイクル
マッチフィールドに設定されているサイクルタイミング
から送信を開始する。一方、サイクルマッチイネーブル
ビットが“０”にセットされている場合には、送信スタ
ート操作が行われた時点で送信を開始する。なお、その
他のパラメータについては、上述のアイソクロナス受信
用のコンテキストコントロール・レジスタ（図４参照）
の部分で説明を行っているので、ここでの説明は省略す
る。
【００７１】1394OHCIを用いてアイソクロナス送信を行
う際、送信すべきデータが格納されているバッファを指
定するためにディスクリプタが必要となる。このディス
クリプタには、送信するデータの種類や、送信方法の指
定、また送信データが格納されているバッファのアドレ
スなど、コンテキスト・プログラムに必要なパラメータ
が含まれている。このディスクリプタはソフトウェアに
よって作成され、その先頭アドレスを、図１３に示すア
イソクロナス送信用のコマンドポインタ・レジスタにセ
ットすることによって、ハードウェアからの参照が可能
となる。
【００７２】図１４Ａ〜Ｃは、ここで用いられるディス
クリプタのフォーマットを示している。図１４Ａはアイ
ソクロナス・ヘッダを示すためのディスクリプタであ
り、図１４Ｂはアイソクロナス・データを示すためのデ
ィスクリプタであり、図１４Ｃはアイソクロナス・デー
タの最後尾を示すためのディスクリプタであり、これら
のディスクリプタは物理的に連続している空間にある。
これらのディスクリプタの各フィールドの詳細について
は説明を省略する。これらのディスクリプタのデータア
ドレスフィールドにセットされているのが、送信データ
が格納されているバッファのアドレスになる。
【００７３】図１５は、バッファに格納されている各チ
ャネルの送信データのフォーマットを示している。この
送信データは、データ長(dataLength)、アイソクロナス
データのフォーマットタグ(tag)、アイソクロナスチャ
ネル(chanNum)、トランザクションコード(tCode)、同期
化コード(sy)、スピード(spd)からなるヘッダ情報と、
アイソクロナスデータ(isochronous data)とからなって
いる。
【００７４】ここで、データ長(dataLength)は、アイソ
クロナスデータの長さを示している。また、アイソクロ
ナスデータが４バイト単位でない場合には、パディング
(padding)が追加される。パディングの値は“０”であ
る。
【００７５】以上が1394OHCIにおいて、アイソクロナス
送受信を行うための手法になるが、これらの仕様を用い
て、複数チャネルのアイソクロナス・データを1394ブリ
ッジ経由で転送しようとすると、送信時におけるマルチ
チャネルモードが定義されていないため、送信時、受信
時ともにアイソクロナスチャネル毎の処理を行う必要性
がある。よって、アイソクロナスのチャネル数だけのＤ
ＭＡコンテキストの処理を行わなければならず、ＤＭＡ
処理の負荷が増大する。
【００７６】そこで、この発明では、新たなアイソクロ
ナス送信モードを定義する。また、データフォーマット
に関し、受信時のデータフォーマットと送信時のデータ
フォーマットとを共通化することで、ソフトウェア負荷
の軽減を行った。
【００７７】まず、1394OHCIにおいて、アイソクロナス
受信時とアイソクロナス送信時のデータフォーマットの
拡張を行った。従来の受信データフォーマットは、図１
０に示した通りであるが、この中には送信データフォー
マットに必要なスピードを指定するフィールドが用意さ
れていない。
【００７８】図１６は、新たに定義するアイソクロナス
の受信データフォーマットを示している。このデータフ
ォーマットは、スピードを示すスピード(spd)のフィー
ルドを備えており、図１５に示す送信データフォーマッ
トと同じヘッダ情報を持つものとなる。その他の各フィ
ールドは、従来の受信データフォーマットと同様であ
る。
【００７９】また、図１７は、新たに定義するアイソク
ロナス受信用のコンテキストコントロール・レジスタの
フォーマットを示している。このフォーマットは、フォ
ワードストリーム・ビット(fwdStream)を備えている。
このビットが“１”にセットされているときには、受信
したアイソクロナス・データは他のバスへとフォワード
するために、上述の図１６に示したデータフォーマット
で受信を行うこととする。このフォワードストリーム・
ビット(fwdStream)により、通常の受信との判別をする
ことが可能となる。図１７のその他の各フィールドは、
従来のフォーマット（図４参照）と同様である。
【００８０】なお、図１６に示すように、アイソクロナ
スの受信データには、受信時の時間情報(timeStamp)お
よび受信状態を示す情報(xferStatus)が付加されてい
る。これらの情報は、受信時にのみ必要な情報であっ
て、アイソクロナスの送信データには必要がない（図１
５参照）。このように、受信時の時間情報(timeStamp)
および受信状態を示す情報(xferStatus)が付加されてい
る点で、アイソクロナスの受信データは、アイソクロナ
スの送信データと整合が取られていない。
【００８１】そこで、本実施の形態では、アイソクロナ
スの受信データより、受信時の時間情報(timeStamp)お
よび受信状態を示す情報(xferStatus)が付加されている
１クワドレットをスキップ（除去）することで、アイソ
クロナスの送信データが作成される。この動作を送信時
に行うため、アイソクロナス送信用のコンテキストコン
トロール・レジスタのフォーマットの拡張を行った。
【００８２】図１８は、新たに定義するアイソクロナス
受信用のコンテキストコントロール・レジスタのフォー
マットを示している。このフォーマットは、フォワード
ストリーム・ビット(fwdStream)を備えている。このビ
ットが“１”にセットされているときには、アイソクロ
ナス送信すべきデータが、他のバスから受信されてきた
データとして処理を行う。つまり、送信すべきデータ
が、図１６に示す構成を持っていることを認識し、受信
時の時間情報(timeStamp)および受信状態を示す情報(xf
erStatus)が付加されている１クワドレットをスキップ
するという動作を行う。
【００８３】このように、送信側と受信側におけるデー
タフォーマットを共通化することで、アイソクロナス・
データについて、バスを跨いで転送する際、データ内容
に関して、ソフトウェアで加工を施すことなく、データ
転送を行うことができる。ここで、挙げた例では、ハー
ドウェアでのデータスキップ機能を盛り込んでいるが、
実際には送受信のフォーマットを全く同一にして、一切
データの加工を施さないようにしてもよい。
【００８４】また、図１８に示すコンテキストコントロ
ール・レジスタのフォーマットは、マルチチャネルモー
ド・ビット(multiChanMode)を備えている。その他の各
フィールドは、従来のフォーマット（図１２参照）と同
様である。このマルチチャネルモード・ビットが“１”
にセットされているときには、アイソクロナス送信を複
数のアイソクロナスチャネルが含まれているものとして
処理を行う。つまり、一つのＤＭＡコンテキストによっ
て複数チャネルの送信を行うことを示すことができる。
【００８５】さらに、このマルチチャネルモードを使用
する場合には、送信すべきチャネルの指定を行う必要が
ある。そこで、新たに送信用チャネルマスク・レジスタ
のフォーマットを定義する。図１９は、そのチャネルマ
スク・レジスタのフォーマットを示している。レジスタ
中のアイソクロナス・チャネルに対応するビットを
“１”にセットすることによって、そのチャネルの送信
が可能となる。
【００８６】次に、図１に示す1394ネットワークにおい
て、アイソクロナス・データパケットを、1394バス(Bus
#1)１０１から1394バス(Bus #2)にフォワードする場合
の動作を、図２０を参照して説明する。
【００８７】まず、ブリッジポータル１０３ａがBus #1
より、アイソクロナス・データパケット（図１１参照）
を受信する。この場合、物理層(PHY)部１２６ａで受信
されたアイソクロナス・データパケットは、リンク層(L
ink)部１２５ａに転送される。その後、1394OHCIの仕様
に基づき、1394OHCI部１２４ａを構成するファイフォ(F
IFO)部１２３ａ、ＤＭＡコントローラ部１２２ａおよび
ホストバス・インタフェース部１２１ａを通じて、メモ
リ１１２に受信データが転送されて格納される。ここ
で、アイソクロナス受信用コンテキストコントロール・
レジスタ（図１７参照）のフォワードストリーム・ビッ
ト(fwdStream)が“１”であるとき、メモリ１１２に格
納される各アイソクロナスチャネルの受信データは、図
１６に示すフォーマットとされる。
【００８８】この例では、アイソクロナスチャネル＃
１，＃２，＃３の３つのチャネルを受信する場合を想定
している。ここで、アイソクロナス受信用コンテキスト
コントロール・レジスタ（図１７参照）のマルチチャネ
ルビット(multiChanMode)が“１”にセットされ、マル
チチャネル・モードであるときは、図２０に示すよう
に、サイクル単位で各チャネルの受信データがメモリ１
１２に取り込まれる。この際に動作させるＤＭＡコンテ
キストは一つである。よって、1394OHCI部１２４ａのＤ
ＭＡチャネルを１つのみ稼働させるだけで、複数チャネ
ルのアイソクロナス・データの受信が行われる。
【００８９】次に、メモリ１１２に格納されたアイソク
ロナス・データに対し、制御用のＣＰＵ１１１によっ
て、Bus #2に転送するための処理が行われて、送信デー
タが作成される。ここで、アイソクロナス送信用コンテ
キストコントロール・レジスタ（図１８参照）のフォワ
ードストリーム・ビット(fwdStream)が“１”であると
き、ＣＰＵ１１１は、メモリ１１２に格納されている各
アイソクロナスチャネルの送信すべきデータ（受信デー
タ）が、図１６に示すフォーマットとなっていることを
認識できる。
【００９０】この場合、メモリ１１２に格納されている
各チャネルの送信すべきデータより、受信時の時間情報
(timeStamp)および受信状態を示す情報(xferStatus)が
付加されている１クワドレットがスキップされて、各ア
イソクロナスチャネルの送信データが簡単に作成される
（図１５参照）。
【００９１】このように作成される各チャネルの送信デ
ータは、1394OHCIの仕様に基づき、1394OHCI部１２４b
を構成するホストバス・インタフェース部１２１ｂ、Ｄ
ＭＡコントローラ部１２２ｂおよびファイフォ(FIFO)部
１２３ｂを通じて、リンク層(Link)部１２５ｂに転送さ
れる。
【００９２】ここで、アイソクロナス送信用コンテキス
トコントロール・レジスタ（図１８参照）のマルチチャ
ネルモード・ビット(multiChanMode)が“１”にセット
され、マルチチャネル・モードであるときは、複数のア
イソクロナスチャネルが含まれているものとしてアイソ
クロナス送信の処理が行われる。この際に動作させるＤ
ＭＡコンテキストは一つである。よって、1394OHCI部１
２４ｂのＤＭＡチャネルを１つのみ稼働させるだけで、
複数チャネルのアイソクロナス・データの送信が行われ
る。
【００９３】また、1394OHCI１２４ｂより各チャネルの
送信データ（図１５参照）が転送されてくるリンク層(L
ink)部１２５ｂでは、転送されてきた送信データに基づ
いてアイソクロナス・データパケット（図１１参照）が
生成される。そして、このリンク層(Link)部１２５ｂで
生成されたアイソクロナス・データパケットは、物理層
(PHY)部１２６ｂを介して、1394バス(Bus #2)１０２に
送信される。
【００９４】このように、本実施の形態においては、ア
イソクロナス送信用コンテキストコントロール・レジス
タ（図１８参照）のマルチチャネルモード・ビット(mul
tiChanMode)を“１”にセットすることで、マルチチャ
ネル・モードとできる。これにより、1394OHCI部１２４
ｂのＤＭＡチャネルを１つのみ稼働させるだけで、複数
チャネルのアイソクロナス・データの送信を行うことが
でき、複数チャネルのアイソクロナス・データの処理の
効率化を図ることができる。
【００９５】また、本実施の形態においては、アイソク
ロナス受信用コンテキストコントロール・レジスタ（図
１７参照）のフォワードストリーム・ビット(fwdStrea
m)を“１”にセットすることで、メモリ１１２に格納す
る各アイソクロナスチャネルの受信データを、送信デー
タと同じヘッダ情報を持つように共通化できる（図１
５、図１６参照）。
【００９６】その場合、ＣＰＵ１１１は、アイソクロナ
ス送信用コンテキストコントロール・レジスタ（図１８
参照）のフォワードストリーム・ビット(fwdStream)が
“１”になっていることから、メモリ１１２に格納され
ている各チャネルの送信すべきデータより、受信時の時
間情報(timeStamp)および受信状態を示す情報(xferStat
us)が付加されている１クワドレットをスキップして、
各アイソクロナスチャネルの送信データを簡単に作成で
きる。これにより、アイソクロナスデータの転送時にお
ける処理の効率化が図られることとなる。
【００９７】
【発明の効果】この発明によれば、複数チャネルのデー
タの送信を単一のＤＭＡチャネルで制御するものであ
り、複数チャネルの例えばアイソクロナスデータを効率
的に処理できる。また、この発明によれば、データ転送
時における受信時のデータフォーマットと送信時のデー
タフォーマットを共通化するものであり、例えばアイソ
クロナスデータの転送時における処理を効率的に行うこ
とができる。
【図面の簡単な説明】
【図１】1394ブリッジを用いた1394ネットワークの構成
例を示すブロック図である。
【図２】1394ブリッジの詳細構成を示すブロック図であ
る。
【図３】ＤＭＡコンテキストにおける処理の概要を示す
図である。
【図４】アイソクロナス受信用コンテキストコントロー
ル・レジスタのフォーマットを示す図である。
【図５】アイソクロナス受信用チャネルマスク・レジス
タのフォーマット（マルチチャネル受信用）を示す図で
ある。
【図６】アイソクロナス受信用コマンドポインタ・レジ
スタのフォーマットを示す図である。
【図７】アイソクロナス受信用ディスクリプタのフォー
マットを示す図である。
【図８】バッファフィル・モードにおけるアイソクロナ
ス受信の流れを示す図である。
【図９】パケット・パー・バッファ・モードにおけるア
イソクロナス受信の流れを示す図である。
【図１０】アイソクロナスの受信データフォーマットを
示す図である。
【図１１】アイソクロナス・データパケットのフォーマ
ットを示す図である。
【図１２】アイソクロナス送信用コンテキストコントロ
ール・レジスタのフォーマットを示す図である。
【図１３】アイソクロナス送信用コマンドポインタ・レ
ジスタのフォーマットを示す図である。
【図１４】アイソクロナス送信用ディスクリプタのフォ
ーマットを示す図である。
【図１５】アイソクロナスの送信データフォーマットを
示す図である。
【図１６】新たに定義するアイソクロナスの受信データ
フォーマットを示す図である。
【図１７】新たに定義するアイソクロナス受信用コンテ
キストコントロール・レジスタのフォーマットを示す図
である。
【図１８】新たに定義するアイソクロナス送信用コンテ
キストコントロール・レジスタのフォーマットを示す図
である。
【図１９】新たに定義するアイソクロナス送信用チャネ
ルマスク・レジスタのフォーマット（マルチチャネル送
信用）を示す図である。
【図２０】アイソクロナス転送例を説明するための図で
ある。
【図２１】IEEE1394規格における転送データの構成を示
す図である。
【図２２】IEEE1394規格で規定されたケーブルの断面図
である。
【図２３】IEEE1394規格を採用したネットワークの構成
例を示すブロック図である。
【図２４】IEEE1394規格に準拠したインタフェースの構
成要素とプロトコル・アーキテクチャを示す図である。
【図２５】アシンクロナス転送のパケットを示す図であ
る。
【図２６】アービトレーションの説明のための図であ
る。
【図２７】アイソクロナス転送のパケットを示す図であ
る。
【図２８】ＣＳＲアーキテクチャにおけるアドレス指定
を示す図である。
【図２９】1394OHCI部のハードウェア構成を示すブロッ
ク図である。
【図３０】1394OHCIにおけるレジスタ構成（１／２）を
示す図である。
【図３１】1394OHCIにおけるレジスタ構成（２／２）を
示す図である。
【図３２】1394ブリッジを用いた1394ネットワークの基
本構成を示すブロック図である。
【図３３】複数の1394ブリッジを用いた1394ネットワー
クの構成例を示すブロック図である。
【符号の説明】
１０１・・・1394バス(Bus #1)、１０２・・・1394バス
(Bus #2)、１０３・・・1394ブリッジ、１０３ａ，１０
３ｂ・・・ブリッジポータル、１０４〜１０６・・・ノ
ード、１１１・・・ＣＰＵ、１１２・・・メモリ、１１
３・・・ホストバス、１２１ａ，１２１ｂ・・・ホスト
バス・インタフェース部、１２２ａ，１２２ｂ・・・Ｄ
ＭＡコントローラ部、１２３ａ，１２３ｂ・・・ファイ
フォ(FIFO)部、１２４ａ，１２４ｂ・・・1394OHCI部、
１２５ａ，１２５ｂ・・・リンク層（Link)部、１２６
ａ，１２６ｂ・・・物理層(PHY)部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 桝永 慎哉 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 Ｆターム(参考） 5B014 EA03 GC02 5B077 NN02 5K033 AA01 AA09 BA01 BA15 CB01 CB08 CC01 DA05 DB01 DB19 5K034 AA02 CC02 EE06 FF02 HH04 HH07 HH12 HH14 HH16 HH17 HH18 KK21 MM11 MM24 MM31

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 複数チャネルのデータを混在して記憶
    し、単一のＤＭＡチャネルで制御可能な記憶手段と、 上記複数のチャネルのうち送出すべきチャネルを指定す
    るチャネル指定手段と、 上記チャネル指定手段で指定されたチャネルのデータ
    を、上記記憶手段より、上記単一のＤＭＡチャネルで制
    御して出力するデータ出力手段とを備えることを特徴と
    する情報処理装置。
  2. 【請求項２】 ホストバスに接続される1394オープン・
    ホスト・コントローラ・インタフェース部と、 上記ホストバスに接続され、複数チャネルのデータを混
    在して記憶し、上記インタフェース部の単一のＤＭＡチ
    ャネルで制御可能な記憶手段と、 IEEE1394バスに接続される物理層部と、 上記物理層部と上記インタフェース部との間に挿入され
    るリンク層部とを備え、 上記インタフェース部は、 上記複数のチャネルのうち送出すべきチャネルを指定す
    るチャネル指定手段と、 上記チャネル指定手段で指定されたチャネルのデータ
    を、上記記憶手段より、上記単一のＤＭＡチャネルで制
    御して出力するデータ出力手段とを有することを特徴と
    する情報処理装置。
  3. 【請求項３】 第１の転送パケットを受信するパケット
    受信手段と、 上記パケット受信手段で受信された上記第１の転送パケ
    ットより受信データを作成する受信データ作成手段と、 上記受信データ作成手段で作成された上記受信データよ
    り、該受信データと同じヘッダ情報を持つ送信データを
    作成する送信データ作成手段と、 上記送信データ作成手段で作成された上記送信データよ
    り第２の転送パケットを作成して送信するパケット送信
    手段とを備えることを特徴とする情報処理装置。
  4. 【請求項４】 上記受信データは、受信時のみに必要な
    情報を含み、 上記送信データ作成手段は、上記受信データより上記受
    信時のみに必要な情報を削除することで上記送信データ
    を作成することを特徴とする請求項３に記載の情報処理
    装置。
  5. 【請求項５】 上記受信時のみに必要な情報は、受信時
    の時間情報であることを特徴とする請求項４に記載の情
    報処理装置。
  6. 【請求項６】 上記受信時のみに必要な情報は、受信状
    態を示す情報であることを特徴とする請求項４に記載の
    情報処理装置。
  7. 【請求項７】 上記受信データのヘッダを上記送信デー
    タのヘッダに合わせるように指示する手段をさらに備え
    ることを特徴とする請求項３に記載の情報処理装置。
  8. 【請求項８】 上記受信データのヘッダが上記送信デー
    タのヘッダに合っていることを示す手段をさらに備える
    ことを特徴とする請求項３に記載の情報処理装置。
  9. 【請求項９】 第１のバスと第２のバスとを接続するブ
    リッジであって、 上記第１のバスより第１の転送パケットを受信するパケ
    ット受信手段と、 上記パケット受信手段で受信された上記第１の転送パケ
    ットより受信データを作成する受信データ作成手段と、 上記受信データ作成手段で作成された上記受信データよ
    り、該受信データと同じヘッダ情報を持つ送信データを
    作成する送信データ作成手段と、 上記送信データ作成手段で作成された上記送信データよ
    り第２の転送パケットを作成して上記第２のバスに送信
    するパケット送信手段とを備えることを特徴とするブリ
    ッジ。
  10. 【請求項１０】 第１のIEEE1394バスに接続される第１
    のブリッジポータルと、第２のIEEE1394バスに接続され
    る第２のブリッジポータルとを有し、上記第１のIEEE13
    94バスと上記第２のIEEE1394バスとを接続するブリッジ
    であって、 上記第１のブリッジポータルは、上記第１のIEEE1394バ
    スに接続される第１の物理層部と、ホストバスに接続さ
    れる第１の1394オープン・ホスト・コントローラ・イン
    タフェース部と、上記第１の物理層部と上記第１のイン
    タフェース部との間に挿入される第１のリンク層部とか
    らなり、 上記第２のブリッジポータルは、上記第２のIEEE1394バ
    スに接続される第２の物理層部と、上記ホストバスに接
    続される第２の1394オープン・ホスト・コントローラ・
    インタフェース部と、上記第２の物理層部と上記第２の
    インタフェース部との間に挿入される第２のリンク層部
    とからなり、 上記第１のブリッジポータル側では、上記第１のIEEE13
    94バスから上記第１の物理層部で受信した第１の転送パ
    ケットより、上記第１のリンク層部で受信データを作成
    し、この受信データを上記第１のインタフェース部を介
    して上記ホストバスに送り、 上記第２のブリッジポータル側では、上記ホストバスよ
    り上記第２のインタフェース部を介して上記受信データ
    と同じヘッダ情報を持つ送信データを上記リンク層部に
    転送し、該リンク層部で上記送信データより第２の転送
    パケットを作成し、該第２の転送パケットを上記第２の
    物理層部を介して上記第２のIEEE1394バスに送ることを
    特徴とするブリッジ。
  11. 【請求項１１】 上記ホストバスに接続され、上記受信
    データより上記送信データを作成する送信データ作成手
    段をさらに備えることを特徴とする請求項１０に記載の
    ブリッジ。
JP2000143638A 2000-05-16 2000-05-16 情報処理装置およびそれを利用したブリッジ Pending JP2001326670A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2000143638A JP2001326670A (ja) 2000-05-16 2000-05-16 情報処理装置およびそれを利用したブリッジ
TW090111160A TW519822B (en) 2000-05-16 2001-05-10 Information processing device, information processing method and bridge using the same
EP01304232A EP1156423A2 (en) 2000-05-16 2001-05-11 Information processing apparatus, information processing method and bridge utilizing the same
US09/854,709 US20010044861A1 (en) 2000-05-16 2001-05-14 Information processing apparatus, information processing method and bridge utilizing the same
CN01119002.7A CN1332415A (zh) 2000-05-16 2001-05-16 信息处理设备、信息处理方法及采用该设备和方法的网桥

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000143638A JP2001326670A (ja) 2000-05-16 2000-05-16 情報処理装置およびそれを利用したブリッジ

Publications (1)

Publication Number Publication Date
JP2001326670A true JP2001326670A (ja) 2001-11-22

Family

ID=18650429

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000143638A Pending JP2001326670A (ja) 2000-05-16 2000-05-16 情報処理装置およびそれを利用したブリッジ

Country Status (5)

Country Link
US (1) US20010044861A1 (ja)
EP (1) EP1156423A2 (ja)
JP (1) JP2001326670A (ja)
CN (1) CN1332415A (ja)
TW (1) TW519822B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007529825A (ja) * 2004-03-17 2007-10-25 ピナクル・システムズ・インコーポレーテッド 電子データ交換のための装置および方法

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7228366B2 (en) * 2001-06-29 2007-06-05 Intel Corporation Method and apparatus for deterministic removal and reclamation of work items from an expansion bus schedule
JP2004056376A (ja) * 2002-07-18 2004-02-19 Fujitsu Ltd 半導体装置及びデータ転送制御方法
US7424653B2 (en) * 2003-05-09 2008-09-09 Hewlett-Packard Development Company, L.P. System and method for error capture and logging in computer systems
KR100566266B1 (ko) * 2004-01-20 2006-03-29 삼성전자주식회사 휴대용 단말기와 ｐｃ간의 데이터 통신방법
CN102057360B (zh) * 2008-11-19 2014-01-22 Lsi股份有限公司 使用自定时的时分复用总线的互连
CN101419536B (zh) * 2008-12-02 2011-01-12 山东省计算中心 一种计算机内存数据获取方法与***
US8327040B2 (en) * 2009-01-26 2012-12-04 Micron Technology, Inc. Host controller
JP5411612B2 (ja) * 2009-07-29 2014-02-12 アルパイン株式会社 通信装置
CN102420763B (zh) * 2011-12-07 2014-05-07 中国航空无线电电子研究所 Dma发送方法
US10148453B2 (en) * 2016-02-24 2018-12-04 Qualcomm Incorporated Using update slot to synchronize to Bluetooth LE isochronous channel and communicate state changes
CN108462651A (zh) * 2016-12-12 2018-08-28 中国航空工业集团公司西安航空计算技术研究所 一种采用dma链实现的1394异步流传输的方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007529825A (ja) * 2004-03-17 2007-10-25 ピナクル・システムズ・インコーポレーテッド 電子データ交換のための装置および方法

Also Published As

Publication number Publication date
US20010044861A1 (en) 2001-11-22
EP1156423A2 (en) 2001-11-21
CN1332415A (zh) 2002-01-23
TW519822B (en) 2003-02-01

Similar Documents

Publication Publication Date Title
JP2001292146A (ja) 電子機器およびディジタルシリアルデータのインタフェース装置のバス初期化フェーズにおける処理方法
JP2001326670A (ja) 情報処理装置およびそれを利用したブリッジ
US20030179719A1 (en) Method and apparatus for transmitting packets at a transfer rate that depends on a response from a destination
US6895003B1 (en) Communication system, apparatus, and method in which data transmission is interrupted for a bus reset
US6909699B2 (en) Data transfer system, data transfer management apparatus and data transfer method
US6363428B1 (en) Apparatus for and method of separating header information from data in an IEEE 1394-1995 serial bus network
KR100746900B1 (ko) 전자장치, 및 전자장치의 물리층 회로의 상태를 제어하는방법
US6272114B1 (en) Data processing apparatus/method and electronic apparatus with such apparatus/method
JP2002111704A (ja) データ送受信装置及び方法
JP2001119410A (ja) 自己識別フェーズにおける処理方法
JP3630971B2 (ja) データ通信方法、装置、システム、及び記憶媒体
JP2002077211A (ja) 情報処理装置およびその方法、並びに、記録媒体
EP1120936B1 (en) Data transfer control device and electronic apparatus
US6584534B1 (en) Combined isochronous and asynchronous communication apparatus, method and interface
TW511351B (en) Data transmission controller and electronic machine
JP2001274813A (ja) 情報信号処理装置及び情報信号処理方法並びに記憶媒体
JP4428750B2 (ja) データ通信システム
US7321938B2 (en) Data transfer apparatus, network system, and data transfer method
JP4026979B2 (ja) データ通信システム
JPH10336252A (ja) シリアルデータ転送制御装置およびシリアルデータ転送方法
JP2001326669A (ja) ディジタルシリアルデータのインタフェース装置およびそれを利用したブリッジポータル
JP2003110651A (ja) データ処理方法、データ処理装置、通信プロトコル及びプログラム
JPH11177589A (ja) データ転送装置およびデータ転送装置のデータ処理方法およびコンピュータが読み出し可能なプログラムを格納した記憶媒体
JP2004207908A (ja) 通信システム
JPH10243022A (ja) パケット変換装置および媒体

Legal Events

Date Code Title Description
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20060516